JP2024043248A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Abstract

Figure 2024043248000001
【課題】オン抵抗を低減できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１の方向及び第１の方向に垂直な第２の方向に平行な第１の面と、第１の面に平行な第２の面と、を有する炭化珪素層と、第１の面において第１の方向に延伸する第１のトレンチ及び第２のトレンチと、第１のトレンチの中の第１のゲート電極と、第２のトレンチの第２のゲート電極と、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間のｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間のｎ型の第３の炭化珪素領域と、第１のトレンチの底部のｐ型の第４の炭化珪素領域と、第２のトレンチの底部の第５の炭化珪素領域と、を備え、第４の炭化珪素領域の第２の方向の幅は、第１のトレンチの第２の方向の幅よりも小さく、第４の炭化珪素領域の第１の面から第２の面に向かう第３の方向の長さは、第４の炭化珪素領域の第２の方向の幅よりも長い。
【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
炭化珪素を用いたＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）では、オン抵抗を低減することが要求される。ＭＯＳＦＥＴのオン抵抗を低減するためにゲート電極がトレンチ内に設けられたトレンチゲート型の縦型ＭＯＳＦＥＴが採用される。
縦型のＭＯＳＦＥＴにおいて、高い耐圧と低いオン抵抗を両立させる構造として、ｐ型領域とｎ型領域とを横方向に交互に配列させたスーパージャンクション構造（以下「ＳＪ構造」とも称する）がある。ＳＪ構造は、ｐ型領域とｎ型領域の中で横方向に延びる空乏層により、半導体中の電界強度を緩和して、ＭＯＳＦＥＴの高い耐圧を実現する。同時に、不純物領域の濃度を高くすることで、ＭＯＳＦＥＴの低いオン抵抗を実現できる。
トレンチゲート型の縦型ＭＯＳＦＥＴとＳＪ構造を組み合わせ、更に微細化することで、更にオン抵抗を低減することが可能となる。
特開２０２１－２７１３８号公報
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に垂直な第２の方向に平行な第１の面と、前記第１の面に平行な第２の面と、を有する炭化珪素層と、前記炭化珪素層の中に存在し、前記第１の面において前記第１の方向に延伸する第１のトレンチと、前記第１のトレンチの中に位置する第１のゲート電極と、前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、前記炭化珪素層の中に存在し、前記第１の面において前記第１の方向に延伸し、前記第１のトレンチに対し、前記第２の方向に位置する第２のトレンチと、前記第２のトレンチの中に位置する第２のゲート電極と、前記第２のゲート電極と前記炭化珪素層との間に位置する第２のゲート絶縁層と、前記炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第２のトレンチとの間に位置するｐ型の第５の炭化珪素領域と、前記炭化珪素層に対し前記第１の面の側に位置し、前記第２の炭化珪素領域及び前記第３の炭化珪素領域に電気的に接続される第１の電極と、前記炭化珪素層に対し前記第２の面の側に位置する第２の電極と、を備え、前記第４の炭化珪素領域の前記第２の方向の幅は、前記第１のトレンチの前記第２の方向の幅よりも小さく、前記第４の炭化珪素領域の前記第１の面から第２の面に向かう第３の方向の長さは、前記第４の炭化珪素領域の前記第２の方向の幅よりも長い。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 炭化珪素半導体の結晶構造を示す図。 第１の実施形態の半導体装置の製造方法の説明図。 第１の実施形態の半導体装置の製造方法の説明図。 第１の実施形態の半導体装置の製造方法の説明図。 第１の実施形態の半導体装置の製造方法の説明図。 第１の実施形態の半導体装置の製造方法の説明図。 第１の実施形態の半導体装置の製造方法の説明図。 第１の実施形態の半導体装置の製造方法の説明図。 第１の実施形態の半導体装置の製造方法の説明図。 比較例の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式平面図。 第３の実施形態の駆動装置の模式図。 第４の実施形態の車両の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋＋、ｎ＋、ｎ、ｎ－及び、ｐ＋＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋＋はｎ＋よりもｎ型の不純物濃度が相対的に高く、ｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋＋はｐ＋よりもｐ型の不純物濃度が相対的に高く、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋＋型、ｎ＋型、ｎ－型を単にｎ型、ｐ＋＋型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの幅、トレンチの間隔、トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳや、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び第１の方向に垂直な第２の方向に平行な第１の面と、第１の面に平行な第２の面と、を有する炭化珪素層と、炭化珪素層の中に存在し、第１の面において第１の方向に延伸する第１のトレンチと、第１のトレンチの中に位置する第１のゲート電極と、第１のゲート電極と炭化珪素層との間に位置する第１のゲート絶縁層と、炭化珪素層の中に存在し、第１の面において第１の方向に延伸し、第１のトレンチに対し、第２の方向に位置する第２のトレンチと、第２のトレンチの中に位置する第２のゲート電極と、第２のゲート電極と炭化珪素層との間に位置する第２のゲート絶縁層と、炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第１の面との間に位置し、第１のトレンチと第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、炭化珪素層の中に位置し、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第１のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、炭化珪素層の中に位置し、第１の炭化珪素領域と第２のトレンチとの間に位置するｐ型の第５の炭化珪素領域と、炭化珪素層に対し第１の面の側に位置し、第２の炭化珪素領域及び第３の炭化珪素領域に電気的に接続される第１の電極と、炭化珪素層に対し第２の面の側に位置する第２の電極と、を備え、第４の炭化珪素領域の第２の方向の幅は、第１のトレンチの第２の方向の幅よりも小さく、第４の炭化珪素領域の第１の面から第２の面に向かう第３の方向の長さは、第４の炭化珪素領域の第２の方向の幅よりも長い。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００はＳＪ構造を備える。
図２は、第１の実施形態の半導体装置の模式平面図である。図２は、図１の第１の面（図１中のＦ１）における平面図である。第１の方向及び第２の方向は第１の面Ｆ１に対して平行な方向である。また、第２の方向は第１の方向に対して垂直な方向である。図１は、図２のＡＡ’断面である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、第１のトレンチ１１ａ、第２のトレンチ１１ｂ、第３のトレンチ１１ｃ、第１のゲート電極１２ａ、第２のゲート電極１２ｂ、第３のゲート電極１２ｃ、第１のゲート絶縁層１４ａ、第２のゲート絶縁層１４ｂ、第３のゲート絶縁層１４ｃ、ソース電極１６（第１の電極）、ドレイン電極１８（第２の電極）、層間絶縁層２０を備える。
以下、第１のトレンチ１１ａ、第２のトレンチ１１ｂ、及び第３のトレンチ１１ｃを総称して、トレンチ１１と記載する場合がある。以下、第１のゲート電極１２ａ、第２のゲート電極１２ｂ、及び第３のゲート電極１２ｃを総称して、ゲート電極１２と記載する場合がある。以下、第１のゲート絶縁層１４ａ、第２のゲート絶縁層１４ｂ、及び第３のゲート絶縁層１４ｃを総称して、ゲート絶縁層１４と記載する場合がある。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ型のドリフト領域２４（第１の炭化珪素領域）、ｐ型のボディ領域２６（第２の炭化珪素領域）、ｎ＋型のソース領域２８（第３の炭化珪素領域）、ｐ＋型のコンタクト領域３０、ｐ型の第１のピラー領域３２ａ（第４の炭化珪素領域）、ｐ型の第２のピラー領域３２ｂ（第５の炭化珪素領域）、ｐ型の第３のピラー領域３２ｃ、が設けられる。
第１のピラー領域３２ａ、第２のピラー領域３２ｂ、及び、第３のピラー領域３２ｃのそれぞれは、低濃度領域３２ｘ（第１の領域）及び高濃度領域３２ｙ（第２の領域）を含む。
以下、第１のピラー領域３２ａ、第２のピラー領域３２ｂ、及び第３のピラー領域３２ｃを総称して、ピラー領域３２と記載する場合がある。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｆ１”）と第２の面（図１中“Ｆ２”）とを備える。第１の面Ｆ１と第２の面Ｆ２は対向する。以下、第１の面Ｆ１を表面、第２の面Ｆ２を裏面とも称する。なお、以下、「深さ」とは、第１の面Ｆ１を基準とした第２の面Ｆ２に向かう方向の深さを意味する。
図１及び図２中、第１の方向及び第２の方向は、第１の面Ｆ１及び第２の面Ｆ２に平行である。第３の方向は、第１の面Ｆ１及び第２の面Ｆ２に垂直である。
図３は、炭化珪素半導体の結晶構造を示す図である。炭化珪素半導体の代表的な結晶構造は、４Ｈ－ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面と称し｛０００１｝面と表記する。シリコン面にはシリコン（Ｓｉ）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００－１）面である。（０００－１）面と等価な面を、カーボン面と称し｛０００－１｝面と表記する。カーボン面には炭素（Ｃ）が配列している
一方、六角柱の側面（柱面）が、（１－１００）面と等価な面であるｍ面、すなわち｛１－１００｝面である。また、隣り合わない一対の稜線を通る面が（１１－２０）面と等価な面であるａ面、すなわち｛１１－２０｝面である。ｍ面及びａ面には、シリコン（Ｓｉ）及び炭素（Ｃ）の双方が配列している。
第１の面Ｆ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｆ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。
第１の面Ｆ１及び第２の面Ｆ２の傾斜方向は、例えば、＜１１－２０＞方向である。＜１１－２０＞方向は、ａ軸方向である。図２では、例えば、図２中に示す第１の方向がａ軸方向と同一平面内にある。
トレンチ１１は、炭化珪素層１０の中に存在する。トレンチ１１は、炭化珪素層１０に設けられた凹部である。トレンチ１１は、図２に示すように第１の方向に延伸する。
トレンチ１１の第２の方向の幅（図１、図２中のＷｔ）は、例えば、隣り合う２つのトレンチ１１の間隔（図１、図２中のＳｔ）以下である。
トレンチ１１の第２の方向の幅（図１、図２中のＷｔ）は、例えば、０．２μｍ以上１．０μｍ以下である。
隣り合う２つのトレンチ１１の間隔Ｓｔは、１．０μｍ以下である。隣り合う２つのトレンチ１１の間隔Ｓｔは、例えば、０．２μｍ以上１．０μｍ以下である。例えば、第１のトレンチ１１ａと第２のトレンチ１１ｂとの間隔Ｓｔは、０．２μｍ以上１．０μｍ以下である。
トレンチ１１は、第２の方向に繰り返し配置される。トレンチ１１の第２の方向の繰り返しピッチは、例えば、０．４μｍ以上２．０μｍ以下である。
トレンチ１１の深さは、例えば、０．５μｍ以上２．０μｍ以下である。
トレンチ１１の側面のｍ面、又はａ面に対する傾斜角は、例えば、０度以上５度以下である。
ゲート電極１２は、トレンチ１１の中に設けられる。第１のゲート電極１２ａは、第１のトレンチ１１ａの中に設けられる。第２のゲート電極１２ｂは、第２のトレンチ１１ｂの中に設けられる。第３のゲート電極１２ｃは、第３のトレンチ１１ｃの中に設けられる。
ゲート電極１２は、ソース電極１６とドレイン電極１８との間に設けられる。ゲート電極１２は、第１の方向に延伸する。
ゲート絶縁層１４は、ゲート電極１２と炭化珪素層１０との間に設けられる。第１のゲート絶縁層１４ａは、第１のゲート電極１２ａと炭化珪素層１０との間に設けられる。第２のゲート絶縁層１４ｂは、第２のゲート電極１２ｂと炭化珪素層１０との間に設けられる。第３のゲート絶縁層１４ｃは、第３のゲート電極１２ｃと炭化珪素層１０との間に設けられる。
ゲート絶縁層１４は、ソース領域２８、ボディ領域２６、ドレイン領域２２、及びピラー領域３２の各領域と、ゲート電極１２との間に設けられる。
ゲート電極１２は、導電層である。ゲート電極１２は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１４は、例えば、シリコン酸化膜である。ゲート絶縁層１４には、例えば、Ｈｉｇｈ－ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、ゲート絶縁層１４には、例えば、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ－Ｋ絶縁膜との積層膜も適用可能である。
層間絶縁層２０は、ゲート電極１２の上に設けられる。層間絶縁層２０は、例えば、シリコン酸化膜である。
ソース電極１６は、炭化珪素層１０に対し表面側に設けられる。ソース電極１６は、炭化珪素層１０の表面上に設けられる。
ソース電極１６は、ソース領域２８に電気的に接続される。ソース電極１６は、ソース領域２８に接する。
ソース電極１６は、コンタクト領域３０に電気的に接続される。ソース電極１６は、コンタクト領域３０に接する。
ソース電極１６は、金属を含む。ソース電極１６を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ドレイン電極１８は、炭化珪素層１０に対し裏面側に設けられる。ドレイン電極１８は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１８は、ドレイン領域２２に接する。
ドレイン電極１８は、例えば、金属又は金属半導体化合物である。ドレイン電極１８は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ｎ＋型のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ型のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、ドレイン領域２２と炭化珪素層１０の表面との間に設けられる。
ドリフト領域２４は、ＭＯＳＦＥＴ１００のオン動作時に、電流経路として機能する。また、ドリフト領域２４は、ＭＯＳＦＥＴ１００のオフ動作時に、空乏層が形成されることでＭＯＳＦＥＴ１００の耐圧を維持する機能を有する。
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下である。ドリフト領域２４の第３の方向の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｐ型のボディ領域２６は、ドリフト領域２４と炭化珪素層１０の表面との間に設けられる。ボディ領域２６は、隣り合う２つのトレンチ１１の間に設けられる。ボディ領域２６は、第１のトレンチ１１ａと第２のトレンチ１１ｂとの間に設けられる。
ボディ領域２６は、ゲート絶縁層１４に接する。ボディ領域２６はＭＯＳＦＥＴ１００のチャネル領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域２６のゲート絶縁層１４と接する領域に電子が流れるチャネルが形成される。
ボディ領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２６のｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。ボディ領域２６の深さは、例えば、０．５μｍ以上１．０μｍ以下である。
ｎ＋型のソース領域２８は、ボディ領域２６と炭化珪素層１０の表面との間に設けられる。ソース領域２８は、ソース電極１６と接する。ソース領域２８は、トレンチ１１と接する。ソース領域２８は、ゲート絶縁層１４とする。
ソース領域２８のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。ソース領域２８の深さは、ボディ領域２６の深さよりも浅い。ソース領域２８の深さは、例えば、０．１μｍ以上０．６μｍ以下である。ドリフト領域２４とソース領域２８との距離は、例えば、０．１μｍ以上０．６μｍ以下である。
ｐ＋型のコンタクト領域３０は、ボディ領域２６と炭化珪素層１０の表面との間に設けられる。コンタクト領域３０は、ソース電極１６と接する。コンタクト領域３０は、ソース領域２８と隣り合う。コンタクト領域３０は、ソース領域２８と接する。
コンタクト領域３０は、ソース電極１６とボディ領域２６との間の電気抵抗を低減する機能を有する。
コンタクト領域３０は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域３０のｐ型不純物濃度は、ボディ領域２６のｐ型不純物濃度よりも高い。コンタクト領域３０のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２２ｃｍ－３以下である。
ｐ型のピラー領域３２は、ドリフト領域２４とトレンチ１１との間に設けられる。ピラー領域３２は、第２の方向に繰り返し配置される。隣り合う２つのピラー領域３２の間には、ｎ型のドリフト領域２４が設けられる。
ｐ型のピラー領域３２とｎ型のドリフト領域２４が第２の方向に交互に配列される。交互に配列されたｐ型のピラー領域３２とｎ型のドリフト領域２４は、ＳＪ構造を形成する。ｐ型のピラー領域３２とｎ型のドリフト領域２４の中で横方向に延びる空乏層により、炭化珪素層１０中の電界強度を緩和して、ＭＯＳＦＥＴ１００の高い耐圧を実現する。同時に、ｎ型のドリフト領域２４の不純物濃度を高くすることで、ＭＯＳＦＥＴ１００の低いオン抵抗を実現できる。
なお、ｐ型のピラー領域３２は、図示しない接続部分でソース電極１６と接続される。ピラー領域３２の電位は、ソース電位に固定される。接続部分は、例えば、第１の方向に所定の間隔で配置される。
ｐ型の第１のピラー領域３２ａは、ドリフト領域２４と第１のトレンチ１１ａとの間に設けられる。第１のピラー領域３２ａは、ドリフト領域２４と第１のトレンチ１１ａの底面との間に設けられる。第１のピラー領域３２ａは、第１のトレンチ１１ａの底面に接する。
ｐ型の第２のピラー領域３２ｂは、ドリフト領域２４と第２のトレンチ１１ｂとの間に設けられる。第２のピラー領域３２ｂは、ドリフト領域２４と第２のトレンチの底面との間に設けられる。第２のピラー領域３２ｂは、第２のトレンチの底面に接する。
ｐ型の第３のピラー領域３２ｃは、ドリフト領域２４と第３のトレンチ１１ｃとの間に設けられる。第３のピラー領域３２ｃは、ドリフト領域２４と第３のトレンチ１１ｃの底面との間に設けられる。第３のピラー領域３２ｃは、第３のトレンチ１１ｃの底面に接する。
ピラー領域３２の第２の方向の幅（図１中のＷｐ）は、トレンチ１１の第２の方向の幅（図１中のＷｔ）よりも小さい。ピラー領域３２の第２の方向の幅Ｗｐは、例えば、トレンチ１１の第２の方向の幅Ｗｔの９０％以下である。
例えば、第１のピラー領域３２ａの第２の方向の幅（図１中のＷｐ）は、第１のトレンチ１１ａの第２の方向の幅（図１中のＷｔ）よりも小さい。第１のピラー領域３２ａの第２の方向の幅Ｗｐは、例えば、第１のトレンチ１１ａの第２の方向の幅Ｗｔの５０％以上９０％以下である。
ピラー領域３２の第２の方向の幅（図１中のＷｐ）は、例えば、ゲート電極１２の第２の方向の幅（図１中のＷｇ）よりも小さい。例えば、第１のピラー領域３２ａの第２の方向の幅（図１中のＷｐ）は、第１のゲート電極１２ａの第２の方向の幅（図１中のＷｇ）よりも小さい。
ピラー領域３２の第２の方向の幅（図１中のＷｐ）は、隣り合う二つのピラー領域３２の間のドリフト領域２４の幅（図１中のＷｎ）よりも小さい。言い換えれば、ピラー領域３２の第２の方向の幅（図１中のＷｐ）は、隣り合う二つのピラー領域３２の間隔Ｗｎよりも小さい。
例えば、第１のピラー領域３２ａの第２の方向の幅（図１中のＷｐ）は、第１のピラー領域３２ａと第２のピラー領域３２ｂの間のドリフト領域２４の幅（図１中のＷｎ）よりも小さい。言い換えれば、第１のピラー領域３２ａの第２の方向の幅（図１中のＷｐ）は、第１のピラー領域３２ａと第２のピラー領域３２ｂの間隔Ｗｎよりも小さい。
ピラー領域３２の第１の面Ｆ１から第２の面Ｆ２に向かう第３の方向の長さ（図１中のｄ２）は、ピラー領域３２の第２の方向の幅（図１中のＷｐ）よりも長い。ピラー領域３２の第１の面Ｆ１から第２の面Ｆ２に向かう第３の方向の長さｄ２は、例えば、ピラー領域３２の第２の方向の幅Ｗｐの５倍以上２００倍以下である。１０倍以上１００倍以下であることが好ましい。
例えば、第１のピラー領域３２ａの第１の面Ｆ１から第２の面Ｆ２に向かう第３の方向の長さ（図１中のｄ２）は、第１のピラー領域３２ａの第２の方向の幅（図１中のＷｐ）よりも長い。第１のピラー領域３２ａの第１の面Ｆ１から第２の面Ｆ２に向かう第３の方向の長さｄ２は、例えば、第１のピラー領域３２ａの第２の方向の幅Ｗｐの５倍以上２００倍以下である。１０倍以上１００倍以下であることが好ましい。
ピラー領域３２の第３の方向の長さ（図１中のｄ２）は、例えば、トレンチ１１の第３の方向の長さ（図１中のｄ１）よりも長い。ピラー領域３２の第３の方向の長さｄ２は、例えば、トレンチ１１の第３の方向の長さｄ１の１．５倍以上である。
例えば、第１のピラー領域３２ａの第３の方向の長さ（図１中のｄ２）は、第１のトレンチ１１ａの第３の方向の長さ（図１中のｄ１）よりも長い。第１のピラー領域３２ａの第３の方向の長さｄ２は、例えば、第１のトレンチ１１ａの第３の方向の長さｄ１の１．５倍以上である。
ピラー領域３２は、低濃度領域３２ｘと高濃度領域３２ｙを含む。高濃度領域３２ｙは、トレンチ１１と低濃度領域３２ｘとの間に設けられる。高濃度領域３２ｙはトレンチ１１の底面に接する。
例えば、第１のピラー領域３２ａは、低濃度領域３２ｘと高濃度領域３２ｙを含む。高濃度領域３２ｙは、第１のトレンチ１１ａと低濃度領域３２ｘとの間に設けられる。高濃度領域３２ｙは第１のトレンチ１１ａの底面に接する。
高濃度領域３２ｙ第３の方向の長さ（図１中のｄ４）は、低濃度領域３２ｘの第３の方向の長さ（図１中のｄ３）よりも短い。
高濃度領域３２ｙのｐ型不純物濃度は、低濃度領域３２ｘのｐ型不純物濃度よりも高い。高濃度領域３２ｙのｐ型不純物濃度は、例えば、低濃度領域３２ｘのｐ型不純物濃度の１０倍以上である。
ピラー領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。低濃度領域３２ｘ及び高濃度領域３２ｙは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。
低濃度領域３２ｘのｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３より高い。低濃度領域３２ｘのｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上５×１０１９ｃｍ－３以下である。
高濃度領域３２ｙのｐ型不純物濃度は、例えば、１×１０２０ｃｍ－３より高い。高濃度領域３２ｙのｐ型不純物濃度は、例えば、１×１０２１ｃｍ－３以上５×１０２２ｃｍ－３以下である。
例えば、ピラー領域３２の第２の方向の幅をＷｐ、ピラー領域３２の低濃度領域３２ｘのｐ型不純物濃度をＮ１、隣り合う二つのピラー領域３２の間のドリフト領域２４の幅をＷｎ、隣り合う二つのピラー領域３２の間のドリフト領域２４のｎ型不純物濃度をＮ２とした場合に、下記式の関係を充足する。
０．８≦（Ｗｐ×Ｎ１）／（Ｗｎ×Ｎ２）≦１．２
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、炭化珪素層の表面に開口部を有するマスク材を形成し、マスク材をマスクに、炭化珪素層にトレンチを形成し、マスク材をマスクに、トレンチの底面に、底面からの深さがトレンチの深さよりも深い領域まで、炭素（Ｃ）を注入する第１のイオン注入を行い、トレンチの側面に側壁材を形成し、側壁材をマスクに、トレンチの底面に、底面からの深さがトレンチの深さよりも深い領域まで、ｐ型の第１の不純物を注入する第２のイオン注入を行い、１６００℃以上の熱処理を行う。
図４、図５、図６、図７、図８、図９、図１０、及び図１１は、第１の実施形態の半導体装置の製造方法の説明図である。図４ないし図１１は、製造途中の半導体装置を示す模式断面図である。図４ないし図１１は、図１に対応する断面を示す。
まず、シリコン面である第１の面Ｆ１（表面）と、カーボン面である第２の面Ｆ２（裏面）を有する炭化珪素層１０を準備する（図４）。炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ型のドリフト領域２４、ｐ型のボディ領域２６、ｎ＋型のソース領域２８、及びｐ＋型のコンタクト領域３０が形成されている。
ドリフト領域２４は、例えば、ドレイン領域２２の上にエピタキシャル成長法により形成される。ボディ領域２６、ソース領域２８、及びコンタクト領域３０は、例えば、ドリフト領域２４の表面にイオン注入法を用いて形成される。
次に、炭化珪素層１０の表面に開口部４０ａを有するマスク材４０を形成する（図５）。マスク材４０は、例えば、絶縁体である。マスク材４０は、例えば、酸化シリコンである。
マスク材４０は、例えば、絶縁膜の堆積と、フォトリソグラフィー及びエッチングによる絶縁膜のパターニングにより形成する。
次に、マスク材４０をエッチングマスクとして用いて、炭化珪素層１０にトレンチ１１を形成する（図６）。トレンチ１１は、例えば、反応性イオンエッチング法（ＲＩＥ法）を用いて形成する。
次に、マスク材４０をイオン注入マスクとして用いて、トレンチ１１の底面に、炭素（Ｃ）を注入する第１のイオン注入を行う（図７）。第１のイオン注入により炭化珪素層１０の中に炭素領域４２が形成される。
第１のイオン注入では、トレンチ１１の底面からの深さがトレンチ１１の深さよりも深い領域まで、炭素（Ｃ）を注入する。炭素領域４２の第１の面Ｆ１からの深さは、トレンチ１１の第１の面Ｆ１からの深さの２倍以上となる。
第１のイオン注入は、例えば、加速エネルギーを変えて複数回行われる。
第１のイオン注入は、例えば、１０００℃以上１３００℃以下の温度で行う。第１のイオン注入は、例えば、炭化珪素層１０の温度が１０００℃以上１３００℃以下の状態で行う。
次に、トレンチ１１の側面に側壁材４４を形成する。側壁材４４は、例えば、絶縁体である。側壁材４４は、例えば、酸化シリコンである。
側壁材４４の底部には、トレンチ１１の底面が露出する。側壁材４４は、例えば、絶縁膜の堆積と、ＲＩＥ法を用いたエッチングにより形成する。
次に、マスク材４０及び側壁材４４をイオン注入マスクとして用いて、トレンチ１１の底面に、アルミニウム（Ａｌ）を注入する第２のイオン注入を行う（図８）。第２のイオン注入により、ｐ型のピラー領域３２の低濃度領域３２ｘが形成される。第２のイオン注入で注入されるアルミニウム（Ａｌ）は第１の不純物の一例である。
第２のイオン注入では、トレンチ１１の底面からの深さがトレンチ１１の深さよりも深い領域まで、アルミニウム（Ａｌ）を注入する。低濃度領域３２ｘの第１の面Ｆ１からの深さは、トレンチ１１の第１の面Ｆ１からの深さの２倍以上となる。
第２のイオン注入は、例えば、加速エネルギーを変えて複数回行われる。
第２のイオン注入は、例えば、１０００℃以上１３００℃以下の温度で行う。第２のイオン注入は、例えば、炭化珪素層１０の温度が１０００℃以上１３００℃以下の状態で行う。
第１のイオン注入で注入される炭素の炭化珪素層１０の中の最大濃度は、例えば、第２のイオン注入で注入されるアルミニウムの炭化珪素層１０の中の最大濃度よりも高い。
第１のイオン注入の炭素のドーズ量は、例えば、第２のイオン注入のアルミニウムのドーズ量の１０倍以上である。ピラー領域３２の外側領域への、不純物の拡散を防ぐためには、炭素領域４２に注入される第１のイオン注入の炭素のドーズ量は、ドリフト領域２４中の炭素欠損量の１０倍よりも多く、１００倍以上であることが好ましく、１０００倍以上であることがより好ましい。エピタキシャル成長にて形成されたドリフト領域２４中の炭素欠損量は、１×１０１４ｃｍ－３以下と見積もられる。よって、第１のイオン注入の炭素のドーズ量は、１×１０１５ｃｍ－３以上であり、１×１０１６ｃｍ－３以上が好ましく、１×１０１７ｃｍ－３以上がより好ましい。
例えば、第１のイオン注入で炭化珪素層１０に注入された炭素の、熱処理前の炭化珪素層１０の中の分布は、第２のイオン注入で炭化珪素層１０に注入されたアルミニウムの、熱処理前の炭化珪素層１０の分布を覆う。例えば、第２のイオン注入で注入されたアルミニウム（Ａｌ）の炭化珪素層１０の中の分布は、例えば、図８に示すように、炭素領域４２の中に含まれる。
次に、マスク材４０及び側壁材４４をイオン注入マスクとして用いて、トレンチ１１の底面に、アルミニウム（Ａｌ）を注入する第３のイオン注入を行う（図９）。第３のイオン注入により、ｐ型のピラー領域３２の高濃度領域３２ｙが形成される。第３のイオン注入で注入されるアルミニウム（Ａｌ）は第２の不純物の一例である。
第３のイオン注入では、トレンチ１１の底面からの深さがトレンチ１１の深さよりも浅い領域まで、アルミニウム（Ａｌ）を注入する。高濃度領域３２ｙの第１の面Ｆ１からの深さは、トレンチ１１の第１の面Ｆ１からの深さの２倍以下となる。
第３のイオン注入は、例えば、１０００℃以上１３００℃以下の温度で行う。第３のイオン注入は、例えば、炭化珪素層１０の温度が１０００℃以上１３００℃以下の状態で行う。
第１のイオン注入で注入される炭素の炭化珪素層１０の中の最大濃度は、例えば、第３のイオン注入で注入されるアルミニウムの炭化珪素層１０の中の最大濃度よりも高い。
例えば、第１のイオン注入で炭化珪素層１０に注入された炭素の、熱処理前の炭化珪素層１０の中の分布は、第３のイオン注入で炭化珪素層１０に注入されたアルミニウムの、熱処理前の炭化珪素層１０の分布を覆う。例えば、第３のイオン注入で注入されたアルミニウム（Ａｌ）の炭化珪素層１０の中の分布は、例えば、図９に示すように、炭素領域４２の中に含まれる。
次に、マスク材４０及び側壁材４４を除去する。マスク材４０及び側壁材４４は、例えば、ウェットエッチング法を用いたエッチングにより除去される。
次に、炭化珪素層１０の表面に炭素膜４６を形成する。
次に、熱処理を行う（図１０）。熱処理は、例えば、１６００℃以上２０００℃以下で行う。熱処理は、非酸化性雰囲気で行う。熱処理は、例えば、不活性ガス雰囲気で行う。熱処理は、例えば、アルゴンガス雰囲気で行う。
熱処理により、炭化珪素層１０の中にイオン注入されたアルミニウムが活性化される。熱処理は、アルミニウムの活性化アニールである。また、熱処理により、炭化珪素層１０への炭素イオン注入により形成された格子間炭素が、炭化珪素層１０の中の炭素空孔を埋める。
炭素膜４６は、熱処理中に、炭化珪素層１０からシリコンや炭素が雰囲気中に脱離することを抑制する。また、炭素膜４６は、熱処理中に、炭化珪素層１０の中の余剰の格子間炭素を吸収する。
次に、炭素膜４６を除去する（図１１）。その後、公知のプロセス技術を用いて、トレンチ１１の内部に、ゲート絶縁層１４及びゲート電極１２を形成する。さらに、炭化珪素層１０の表面に層間絶縁層２０及びソース電極１６を形成する。さらに、炭化珪素層１０の裏面にドレイン電極１８を形成する。
以上の製造方法により、図１及び図２に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置及び半導体装置製造方法の作用及び効果について説明する。
第１の実施形態のＭＯＳＦＥＴ１００によれば、オン抵抗の低減及び信頼性の向上を実現できる。以下、詳述する。
ＭＯＳＦＥＴ１００には、トレンチの中にゲート電極が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、ｐ型のピラー領域３２とｎ型のドリフト領域２４が第２の方向に交互に配列される。交互に配列されたｐ型のピラー領域３２とｎ型のドリフト領域２４は、ＳＪ構造を形成する。ｐ型のピラー領域３２とｎ型のドリフト領域２４の中で横方向に延びる空乏層により、炭化珪素層１０中の電界強度を緩和して、ＭＯＳＦＥＴ１００の高い耐圧を実現する。同時に、ｎ型のドリフト領域２４のｎ型不純物濃度を高くすることで、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、トレンチ１１の底部に、ｐ型のピラー領域３２を有する。ｐ型のピラー領域３２を有することにより、ＭＯＳＦＥＴ１００のオフ動作時に、トレンチ１１の底部のゲート絶縁層１４に印加される電界が緩和される。よって、ゲート絶縁層１４の信頼性が向上する。
また、ＭＯＳＦＥＴ１００は、ピラー領域３２がトレンチ１１の底面に接し、ｐ型不純物濃度の高い高濃度領域３２ｙを含む。ｐ型不純物濃度の高い高濃度領域３２ｙを含むことで、トレンチ１１の底部のゲート絶縁層１４に印加される電界が更に緩和される。よって、ゲート絶縁層１４の信頼性が更に向上する。
また、ＭＯＳＦＥＴ１００は、ピラー領域３２がｐ型不純物濃度の高い高濃度領域３２ｙを含むことで、ピラー領域３２の第１の方向の電気抵抗が低減する。例えば、ｐ型のピラー領域３２は、図示しない接続部分でソース電極１６と接続される。接続部分は、例えば、第１の方向に所定の間隔で配置される。ピラー領域３２の第１の方向の電気抵抗が低減することで、例えば、接続部分の配置間隔を長くでき、単位面積あたりの接続部分の面積を低減することができる。したがって、ＭＯＳＦＥＴ１００の単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減できる。
ＭＯＳＦＥＴ１００は、ピラー領域３２の第２の方向の幅（図１中のＷｐ）は、トレンチ１１第２の方向の幅（図１中のＷｔ）よりも小さい。ピラー領域３２の第２の方向の幅（図１中のＷｐ）は、トレンチ１１の第２の方向の幅（図１中のＷｔ）よりも小さいことで、例えば、隣り合う２つのトレンチ１１の間隔（図１、図２中のＳｔ）を小さくすることが可能である。したがって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が更に低減できる。
ＭＯＳＦＥＴ１００のオン抵抗を低減する観点から、ピラー領域３２の第２の方向の幅Ｗｐは、トレンチ１１の第２の方向の幅Ｗｔの９０％以下であることが好ましく、８０％以下であることがより好ましい。
ＭＯＳＦＥＴ１００のオン抵抗を低減する観点から、ピラー領域３２の第２の方向の幅（図１中のＷｐ）は、ゲート電極１２の第２の方向の幅（図１中のＷｇ）よりも小さいことが好ましい。
ＭＯＳＦＥＴ１００の耐圧を向上させる観点から、ピラー領域３２の第１の面Ｆ１から第２の面Ｆ２に向かう第３の方向の長さｄ２は、ピラー領域３２の第２の方向の幅Ｗｐの５倍以上であることが好ましく、１０倍以上であることがより好ましい。
ＭＯＳＦＥＴ１００の耐圧を向上させる観点から、ピラー領域３２の第３の方向の長さ（図１中のｄ２）は、トレンチ１１の第３の方向の長さ（図１中のｄ１）よりも長いことが好ましく、トレンチ１１の第３の方向の長さｄ１の１．５倍以上であることがより好ましく、トレンチ１１の第３の方向の長さｄ１の２倍以上であることが更に好ましい。
ＭＯＳＦＥＴ１００のＳＪ構造が有効に機能する観点から、ピラー領域３２の第２の方向の幅をＷｐ、ピラー領域３２の低濃度領域３２ｘのｐ型不純物濃度をＮ１、隣り合う二つのピラー領域３２の間のドリフト領域２４の幅をＷｎ、隣り合う二つのピラー領域３２の間のドリフト領域２４のｎ型不純物濃度をＮ２とした場合に、下記式の関係を充足することが好ましい。
０．８≦（Ｗｐ×Ｎ１）／（Ｗｎ×Ｎ２）≦１．２
図１２は、比較例の半導体装置の模式断面図である。図１２は、図１に対応する図である。
比較例の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ９０１である。ＭＯＳＦＥＴ９０１は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
比較例のＭＯＳＦＥＴ９０１は、第１の実施形態の半導体装置の製造方法と異なる製造方法で製造されたＭＯＳＦＥＴである。比較例のＭＯＳＦＥＴ９０１は、第１の実施形態の半導体の製造方法に含まれる第１のイオン注入を行わずに製造される。第１のイオン注入は、トレンチの底面に炭素（Ｃ）を注入する。
比較例のＭＯＳＦＥＴ９０１は、ピラー領域３２の第２の方向の幅（図１２中のＷｐ）は、トレンチ１１の第２の方向の幅よりも大きい。比較例のＭＯＳＦＥＴ９０１は、隣り合うピラー領域３２の第２の方向の間隔（図１２中のＷｎ）が、第１の実施形態のＭＯＳＦＥＴ１００と比較して小さい。また、比較例のＭＯＳＦＥＴ９０１は、ピラー領域３２とボディ領域２６との間の第３の方向の距離が、第１の実施形態のＭＯＳＦＥＴ１００と比較して小さい。
隣り合うピラー領域３２の第２の方向の間隔Ｗｎが小さくなると、ＭＯＳＦＥＴのオン動作時に、ドリフト領域２４を流れる電流経路が狭窄される。また、ピラー領域３２とボディ領域２６との間の第３の方向の距離が小さくなると、ＭＯＳＦＥＴのオン動作時に、ドリフト領域２４を流れる電流経路が狭窄される。したがって、ＭＯＳＦＥＴのオン抵抗が大きくなる。また、ピラー領域３２中のＡｌが拡散してボディ領域２６に到達した場合、つまり、ピラー領域３２とボディ領域２６との間の第３の方向の距離がゼロになった場合、ＭＯＳＦＥＴの動作が困難になる。
また、ピラー領域３２とボディ領域２６との間の第３の方向の距離が小さくなると、第３の距離の変動によりＭＯＳＦＥＴの閾値電圧が変動するおそれがある。
例えば、ピラー領域３２のアルミニウムの拡散を抑制することができれば、隣り合うピラー領域３２の第２の方向の間隔Ｗｎ及びピラー領域３２とボディ領域２６との間の第３の方向の距離が大きくなり、ＭＯＳＦＥＴのオン抵抗を低減できる。
第１の実施形態の半導体装置の製造方法は、不純物がイオン注入される範囲よりも広い範囲に炭素（Ｃ）をイオン注入により導入する。上記方法により、炭化珪素層１０の中の炭素空孔（Ｃａｒｂｏｎ Ｖａｃａｎｃｙ）密度が低減し、炭化珪素層１０の中にイオン注入した不純物の熱処理による拡散が抑制できる。
炭化珪素層１０の中の不純物の拡散は、炭化珪素層１０の中の炭素空孔によって促進される。第１の実施形態の半導体装置の製造方法は、炭素のイオン注入により炭素領域４２が形成されることで、炭化珪素層１０の中の炭素空孔密度が低減する。したがって、不純物の拡散が抑制され、ピラー領域３２のアルミニウムの拡散を抑制できる。
特に、第１の実施形態の半導体装置の製造方法では、第１のイオン注入により炭素をトレンチ１１の底面へイオン注入して炭素領域４２を形成した後、側壁材４４をマスクに第２のイオン注入を行いアルミニウムをトレンチ１１の底面へイオン注入する。このため、少なくとも第２の方向においては、アルミニウムの分布が、炭素領域４２に覆われることになる。
第１の実施形態の半導体装置の製造方法では、アルミニウムが拡散する熱処理の前に、アルミニウムの横方向の拡散が予定される領域に炭素領域４２が形成されている。したがって、アルミニウムの横方向の拡散が効果的に抑制される。
したがって、第１の実施形態の半導体装置の製造方法によれば、比較例のＭＯＳＦＥＴ９０１と比較して、隣り合うピラー領域３２の第２の方向の間隔Ｗｎ及びピラー領域３２とボディ領域２６との間の第３の方向の距離が大きいＭＯＳＦＥＴ１００が製造できる。よって、オン抵抗を低減できるＭＯＳＦＥＴ１００を製造できる。さらに、ＭＯＳＦＥＴ１００は、ピラー領域３２とボディ領域２６との間の第３の方向の距離が大きくなることで、閾値電圧の変動が抑制される。
また、ピラー領域３２のアルミニウムの拡散が抑制できることで、ピラー領域３２のｐ型不純物濃度を高くすることができる。このため、ピラー領域３２の電気抵抗が低減する。したがって、例えば、ＭＯＳＦＥＴ１００のターンオフ動作の際に、ピラー領域３２からのホールの排出が促進される。よって、ＭＯＳＦＥＴ１００のスイッチング損失を低減できる。
ＭＯＳＦＥＴ１００では、第１の方向のいずれかの位置にて、ピラー領域３２をソース電極１６と接続することになる。例えば、接続部分を設けることで、ピラー領域３２をソース電極１６と接続する。ＭＯＳＦＥＴ１００では、ピラー領域３２のｐ型不純物濃度を高くできるため、ピラー領域３２の第１の方向の電気抵抗が低減し、接続部分の間隔を広くとることができるようになる。
また、ピラー領域３２の高濃度領域３２ｙのｐ型不純物濃度を高くすることでＭＯＳＦＥＴ１００のオフ動作時に、トレンチ１１の底部のゲート絶縁層１４に印加される電界が更に緩和される。よって、ＭＯＳＦＥＴ１００のゲート絶縁層１４の信頼性が更に向上する。
炭素を注入する第１のイオン注入は、１０００℃以上の温度で行われることが好ましい。１０００℃以上の温度で炭化珪素層１０の中に炭素を導入することで、イオン注入時に格子間炭素が炭素空孔に入り、炭素空孔密度を低減できる。したがって、例えば、続く不純物のイオン注入を高温で行う際の不純物の拡散を抑制できる。
また、１０００℃以上の温度で炭素をイオン注入することで、炭素のイオン注入によるダメージを低減できる。したがって、ＭＯＳＦＥＴ１００の特性が向上する。
アルミニウム（Ａｌ）を注入する第２のイオン注入は、１０００℃以上の温度で行われることが好ましい。１０００℃以上の温度で不純物をイオン注入することで、不純物のイオン注入によるダメージを低減できる。ダメージによる炭化珪素層１０のアモルファス化を抑制でき、結晶性を高く保てるため、活性化アニール後の活性化効率を高くすることができる。イオン注入の温度が高いほど炭化珪素層１０の結晶性を高く保てるため、イオン注入の温度は、１１００℃以上であることがより好ましい。
マスク材４０や側壁材４４の熱による劣化を抑制する観点から、第１のイオン注入及び第２のイオン注入の温度は、１３００℃以下であることが好ましく、１２００℃であることがより好ましい。
なお、アルミニウムの第２のイオン注入に先立ち、炭素の第１のイオン注入により炭素領域４２を形成するため、高温のイオン注入による不純物の拡散を抑えることができる。
アルミニウムの拡散を抑制する観点から、第１のイオン注入で注入される炭素の炭化珪素層１０の中の最大濃度は、第２のイオン注入で注入されるアルミニウムの炭化珪素層１０の中の最大濃度よりも高いことが好ましい。
アルミニウムの拡散を抑制する観点から、第１のイオン注入の炭素のドーズ量は、第２のイオン注入のアルミニウムのドーズ量の１０倍以上であることが好ましく、１００倍以上であることがより好ましい。
アルミニウムの拡散を抑制する観点から、第１のイオン注入で炭化珪素層１０に注入された炭素の、熱処理前の炭化珪素層１０の中の分布は、第２のイオン注入で炭化珪素層１０に注入されたアルミニウムの、熱処理前の炭化珪素層１０の分布を覆うことが好ましい。
熱処理の温度は、１８５０℃以上であることが好ましい。熱処理を、１８５０℃以上で行うことで、不純物の活性化率が向上する。なお、アルミニウムの第２のイオン注入に先立ち、炭素の第１のイオン注入により炭素領域４２を形成するため、熱処理が１８５０℃以上であってもアルミニウムの拡散を抑えることができる。
第３のイオン注入においても、第２のイオン注入と同様の条件を採択することが好ましい。
以上、第１の実施形態の半導体装置及び半導体装置の製造方法によれば、オン抵抗の低減を実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、炭化珪素層の中に位置し、第４の炭化珪素領域に接し、第１の炭化珪素領域と第１のトレンチとの間、第２の炭化珪素領域と第１のトレンチとの間、第３の炭化珪素領域と第１のトレンチとの間に位置し、第１の方向に繰り返し配置された複数のｐ型の第６の炭化珪素領域を、更に備える点で第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
図１３及び図１４は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型のＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ２００はＳＪ構造を備える。
図１５は、第２の実施形態の半導体装置の模式平面図である。図１５は、図１３及び図１４の第１の面（図１３及び図１４中のＦ１）における平面図である。第１の方向及び第２の方向は第１の面Ｆ１に対して平行な方向である。また、第２の方向は第１の方向に対して垂直な方向である。図１３は、図１５のＢＢ’断面である。図１４は、図１５のＣＣ’断面である。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、第１のトレンチ１１ａ、第２のトレンチ１１ｂ、第３のトレンチ１１ｃ、第１のゲート電極１２ａ、第２のゲート電極１２ｂ、第３のゲート電極１２ｃ、第１のゲート絶縁層１４ａ、第２のゲート絶縁層１４ｂ、第３のゲート絶縁層１４ｃ、ソース電極１６（第１の電極）、ドレイン電極１８（第２の電極）、及び層間絶縁層２０を備える。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ型のドリフト領域２４（第１の炭化珪素領域）、ｐ型のボディ領域２６（第２の炭化珪素領域）、ｎ＋型のソース領域２８（第３の炭化珪素領域）、ｐ型の第１のピラー領域３２ａ（第４の炭化珪素領域）、ｐ型の第２のピラー領域３２ｂ（第５の炭化珪素領域）、及びｐ＋型の接続領域３４（第６の炭化珪素領域）が設けられる。
ｐ＋型の接続領域３４は、ピラー領域３２に接する。接続領域３４は、ドリフト領域２４とトレンチ１１との間に設けられる。接続領域３４は、ボディ領域２６とトレンチ１１との間に設けられる。接続領域３４は、ソース領域２８とトレンチ１１との間に設けられる。
ｐ＋型の接続領域３４は、第１のピラー領域３２ａに接する。接続領域３４は、ドリフト領域２４と第１のトレンチ１１ａとの間に設けられる。接続領域３４は、ボディ領域２６と第１のトレンチ１１ａとの間に設けられる。接続領域３４は、ソース領域２８と第１のトレンチ１１ａとの間に設けられる。
接続領域３４は、トレンチ１１の側面に接する。接続領域３４は、例えば、トレンチ１１の底面に接する。接続領域３４は、例えば、第１の面Ｆ１に接する。
接続領域３４は、第１のトレンチ１１ａの側面に接する。接続領域３４は、例えば、第１のトレンチ１１ａの底面に接する。
接続領域３４は、ゲート絶縁層１４に接する。接続領域３４は、例えば、第１の面Ｆ１においてソース電極１６に接する。
図１５に示すように、複数の接続領域３４は、第１の方向に間隔Ｓｐで繰り返し配置される。
接続領域３４は、ピラー領域３２とソース電極１６とを電気的に接続する機能を有する。接続領域３４は、ピラー領域３２とソース電極１６と接続する接続部分である。接続領域３４によって、ピラー領域３２はソース電極１６の電位に固定される。接続領域３４によって、ピラー領域３２はソース電位に固定される。
また、接続領域３４は、ソース電極１６とボディ領域２６との間の電気抵抗を低減する機能を有する。
第２の実施形態の半導体装置は、例えば、第１の実施形態の製造方法において、トレンチ１１の形成後、側壁材４４の形成の前に、トレンチ１１の側面から斜めイオン注入法を用いて炭素（Ｃ）とアルミニウム（Ａｌ）を注入することで形成できる。
ＭＯＳＦＥＴ２００は、ピラー領域３２とソース電極１６とを電気的に接続する接続領域３４を有する。したがって、ＭＯＳＦＥＴ２００のターンオフ動作の際に、ピラー領域３２からのホールの排出が促進される。よって、ＭＯＳＦＥＴ２００のスイッチング損失を低減できる。
また、ＭＯＳＦＥＴ２００は、接続領域３４を有することにより、ＭＯＳＦＥＴ１００のように第１の面Ｆ１にｐ＋型のコンタクト領域を設けることが不要となる。したがって、例えば、隣り合う２つのトレンチの間隔Ｓｔを小さくでき、ＭＯＳＦＥＴ２００のオン抵抗を低減できる。接続領域３４の不純物濃度が高濃度化されても、拡散にて広がることがないために実現可能となっている。更に、拡散抑制を行わない場合に比べ、図１５のＳｐを長くすることができる。単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ２００のオン抵抗が更に低減できる。接続領域３４の不純物濃度が高濃度化されても、拡散にて広がることがないために実現可能となっている。
以上、第２の実施形態の半導体装置及び半導体装置の製造方法によれば、オン抵抗の低減を実現できる
（第３の実施形態）
第３の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
図１６は、第３の実施形態の駆動装置の模式図である。駆動装置７００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第４の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置７００の特性が向上する。
（第４の実施形態）
第４の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１７は、第４の実施形態の車両の模式図である。第４の実施形態の車両８００は、鉄道車両である。車両８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両８００の車輪９０が回転する。
第４の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両８００の特性が向上する。
（第５の実施形態）
第５の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１８は、第５の実施形態の車両の模式図である。第５の実施形態の車両９００は、自動車である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
第５の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両９００の特性が向上する。
（第６の実施形態）
第６の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図１９は、第６の実施形態の昇降機（エレベータ）の模式図である。第６の実施形態の昇降機１０００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１０００の特性が向上する。
以上、第１及び第２の実施形態では、ｐ型の不純物としてアルミニウム（Ａｌ）を例に説明したが、ｐ型の不純物としてボロン（Ｂ）を適用することも可能である。
以上、第１の実施形態では、第２のイオン注入の前に第１のイオン注入を行う場合を例に説明したが、第２のイオン注入の後に第１のイオン注入を行うことも可能である。
以上、第１及び第２の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
第１及び第２の実施形態では、半導体装置としてＭＯＳＦＥＴを例に説明したが、本発明をＩｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）に適用することも可能である。例えば、ＭＯＳＦＥＴ１００のドレイン領域２２に相当する領域を、ｎ型からｐ型に置き換えることで、ＩＧＢＴが実現できる。
また、第３ないし第６の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。
また、第３ないし第６の実施形態において、第１の実施形態の半導体装置を適用する場合を例に説明したが、例えば、第２の実施形態の半導体装置を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１１ トレンチ
１１ａ 第１のトレンチ
１１ｂ 第２のトレンチ
１２ａ 第１のゲート電極
１２ｂ 第２のゲート電極
１４ａ 第１のゲート絶縁層
１４ｂ 第２のゲート絶縁層
１６ ソース電極（第１の電極）
１８ ドレイン電極（第２の電極）
２４ ドリフト領域（第１の炭化珪素領域）
２６ ボディ領域（第２の炭化珪素領域）
２８ ソース領域（第３の炭化珪素領域）
３２ａ 第１のピラー領域（第４の炭化珪素領域）
３２ｂ 第２のピラー領域（第５の炭化珪素領域）
３２ｘ 低濃度領域（第１の領域）
３２ｙ 高濃度領域（第２の領域）
３４ 接続領域（第６の炭化珪素領域）
４０ マスク材
４０ａ 開口部
４４ 側壁材
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
７００ 駆動装置
８００ 車両
９００ 車両
１０００ 昇降機
Ｆ１ 第１の面
Ｆ２ 第２の面

Claims (19)

  1. 第１の方向及び前記第１の方向に垂直な第２の方向に平行な第１の面と、前記第１の面に平行な第２の面と、を有する炭化珪素層と、
    前記炭化珪素層の中に存在し、前記第１の面において前記第１の方向に延伸する第１のトレンチと、
    前記第１のトレンチの中に位置する第１のゲート電極と、
    前記第１のゲート電極と前記炭化珪素層との間に位置する第１のゲート絶縁層と、
    前記炭化珪素層の中に存在し、前記第１の面において前記第１の方向に延伸し、前記第１のトレンチに対し、前記第２の方向に位置する第２のトレンチと、
    前記第２のトレンチの中に位置する第２のゲート電極と、
    前記第２のゲート電極と前記炭化珪素層との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の中に位置するｎ型の第１の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第１のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第１の炭化珪素領域と前記第２のトレンチとの間に位置するｐ型の第５の炭化珪素領域と、
    前記炭化珪素層に対し前記第１の面の側に位置し、前記第２の炭化珪素領域及び前記第３の炭化珪素領域に電気的に接続される第１の電極と、
    前記炭化珪素層に対し前記第２の面の側に位置する第２の電極と、
    を備え、
    前記第４の炭化珪素領域の前記第２の方向の幅は、前記第１のトレンチの前記第２の方向の幅よりも小さく、
    前記第４の炭化珪素領域の前記第１の面から前記第２の面に向かう第３の方向の長さは、前記第４の炭化珪素領域の前記第２の方向の幅よりも長い、半導体装置。
  2. 前記第４の炭化珪素領域の前記第２の方向の幅は、前記第１のトレンチの前記第２の方向の幅の９０％以下である、請求項１記載の半導体装置。
  3. 前記第４の炭化珪素領域の前記第２の方向の幅は、前記第１のゲート電極の前記第２の方向の幅よりも小さい、請求項１記載の半導体装置。
  4. 前記第４の炭化珪素領域の前記第３の方向の長さは、前記第１のトレンチの前記第３の方向の長さよりも長い、請求項１記載の半導体装置。
  5. 前記第４の炭化珪素領域は、第１の領域と、前記第１の領域と前記第１のトレンチとの間に位置し、前記第１のトレンチに接し、前記第１の領域のｐ型不純物濃度よりもｐ型不純物濃度の高い第２の領域を含む、請求項１記載の半導体装置。
  6. 前記第１の領域のｐ型不純物濃度は、１×１０１７ｃｍ－３より高く、
    前記第２の領域のｐ型不純物濃度は、１×１０２０ｃｍ－３より高い、請求項５記載の半導体装置。
  7. 前記第２の領域の前記第３の方向の長さは、前記第１の領域の前記第３の方向の長さよりも短い、請求項５記載の半導体装置。
  8. 前記第４の炭化珪素領域の前記第２の方向の幅は、前記４の炭化珪素領域と前記第５の炭化珪素領域との間の前記第１の炭化珪素領域の前記第２の方向の幅よりも小さい、請求項１記載の半導体装置。
  9. 前記炭化珪素層の中に位置し、前記第４の炭化珪素領域に接し、前記第１の炭化珪素領域と前記第１のトレンチとの間、前記第２の炭化珪素領域と前記第１のトレンチとの間、前記第３の炭化珪素領域と前記第１のトレンチとの間に位置し、前記第１の方向に繰り返し配置された複数のｐ型の第６の炭化珪素領域を、更に備える請求項１記載の半導体装置。
  10. 請求項１ないし請求項９いずれか一項記載の半導体装置を備えるインバータ回路。
  11. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える駆動装置。
  12. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える車両。
  13. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える昇降機。
  14. 炭化珪素層の表面に開口部を有するマスク材を形成し、
    前記マスク材をマスクに、前記炭化珪素層にトレンチを形成し、
    前記マスク材をマスクに、前記トレンチの底面に、前記底面からの深さが前記トレンチの深さよりも深い領域まで、炭素（Ｃ）を注入する第１のイオン注入を行い、
    前記トレンチの側面に側壁材を形成し、
    前記側壁材をマスクに、前記トレンチの前記底面に、前記底面からの深さが前記トレンチの深さよりも深い領域まで、ｐ型の第１の不純物を注入する第２のイオン注入を行い、
    １６００℃以上の熱処理を行う、半導体装置の製造方法。
  15. 前記第１のイオン注入は１０００℃以上の温度で行う、請求項１４記載の半導体装置の製造方法。
  16. 前記第２のイオン注入は１０００℃以上の温度で行う、請求項１４記載の半導体装置の製造方法。
  17. 前記第１のイオン注入で注入される炭素（Ｃ）のドーズ量は、前記第２のイオン注入で注入される前記第１の不純物のドーズ量の１０倍以上である、請求項１４記載の半導体装置の製造方法。
  18. 前記側壁材を形成した後、前記熱処理の前に、前記側壁材をマスクに前記トレンチの前記底面に、前記底面からの深さが前記トレンチの深さよりも浅い領域まで、ｐ型の第２の不純物を注入する第３のイオン注入を、更に行う、請求項１４記載の半導体装置の製造方法。
  19. 前記第１の不純物は、アルミニウム（Ａｌ）である、請求項１４記載の半導体装置の製造方法。
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