JP2023043336A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

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Abstract

【課題】スイッチング損失を低減できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面と、を有し、第１の方向に延びる第１の領域と、第１の領域と連続する第２の領域と、第２の領域と連続し第１の方向に延びる第３の領域を有し、第２の領域の第２の方向の第２の幅が第１の領域の第２の方向の第１の幅及び第３の領域の第２の方向の第３の幅よりも大きい、１のトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間のｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間のｎ型の第３の炭化珪素領域と、第１のトレンチと第１の炭化珪素領域との間のｐ型の第４の炭化珪素領域と、第２の領域の第２の方向に位置し第２の炭化珪素領域と第４の炭化珪素領域を電気的に接続する第５の炭化珪素領域と、を含む炭化珪素層と、ゲート電極と、ゲート絶縁層と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
縦型のＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）において、低いオン抵抗を実現するために、トレンチの中にゲート電極を設けるトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。
また、縦型のＭＯＳＦＥＴでは、低損失化のために、スイッチング損失の低減が望まれる。
特開２０１９―１６０８９９号公報
本発明が解決しようとする課題は、スイッチング損失を低減できる半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、前記第１の面の側に位置し、前記第１の方向に延びる第１の領域と、前記第１の領域と連続する第２の領域と、前記第２の領域と連続し前記第１の方向に延びる第３の領域を有し、前記第２の領域の前記第２の方向の第２の幅が前記第１の領域の前記第２の方向の第１の幅及び前記第３の領域の前記第２の方向の第３の幅よりも大きい、第１のトレンチと、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の面から前記第１のトレンチまでの距離よりも前記第２の面からの距離が大きいｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、前記第１のトレンチと前記第１の炭化珪素領域との間に位置するｐ型の第４の炭化珪素領域と、前記第２の領域の前記第２の方向に位置し前記第２の炭化珪素領域と前記第４の炭化珪素領域を電気的に接続する第５の炭化珪素領域と、を含む炭化珪素層と、前記第１のトレンチの中に位置するゲート電極と、前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、前記炭化珪素層の前記第１の面の側に位置し、前記第３の炭化珪素領域と接する第１の電極と、前記炭化珪素層の前記第２の面の側に位置する第２の電極と、を備える。
第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の模式平面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の第１の変形例の模式断面図。 第３の実施形態の半導体装置の第２の変形例の模式断面図。 第４の実施形態の半導体装置の模式平面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の変形例の模式断面図。 第５の実施形態の半導体装置の模式平面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の変形例の模式断面図。 第６の実施形態の半導体装置の模式平面図。 第６の実施形態の半導体装置の模式断面図。 第７の実施形態の駆動装置の模式図。 第８の実施形態の車両の模式図。 第９の実施形態の車両の模式図。 第１０の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋＋、ｎ＋、ｎ、ｎ－及び、ｐ＋＋、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、ｎ＋＋はｎ＋よりもｎ型の不純物濃度が相対的に高く、ｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋＋はｐ＋よりもｐ型の不純物濃度が相対的に高く、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳや、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
なお、本明細書中でｐ型の炭化珪素領域の「ｐ型不純物濃度」とは、当該領域のｐ型不純物濃度から当該領域のｎ型不純物濃度を引いた正味（ｎｅｔ）のｐ型不純物濃度を意味する。また、ｎ型の炭化珪素領域の「ｎ型不純物濃度」とは、当該領域のｎ型不純物濃度から当該領域のｐ型不純物濃度を引いた正味（ｎｅｔ）のｎ型不純物濃度を意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、を有する炭化珪素層であって、第１の面の側に位置し、第１の方向に延びる第１の領域と、第１の領域と連続する第２の領域と、第２の領域と連続し第１の方向に延びる第３の領域を有し、第２の領域の第２の方向の第２の幅が第１の領域の第２の方向の第１の幅及び第３の領域の第２の方向の第３の幅よりも大きい、第１のトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、第２の面から第１のトレンチまでの距離よりも第２の面からの距離が大きいｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、第１のトレンチと第１の炭化珪素領域との間に位置するｐ型の第４の炭化珪素領域と、第２の領域の第２の方向に位置し第２の炭化珪素領域と第４の炭化珪素領域を電気的に接続する第５の炭化珪素領域と、を含む炭化珪素層と、第１のトレンチの中に位置するゲート電極と、ゲート電極と炭化珪素層との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置し、第３の炭化珪素領域と接する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備える。
第１の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１は、第１の実施形態の半導体装置の模式平面図である。図２は、第１の実施形態の半導体装置の模式断面図である。図３は、第１の実施形態の半導体装置の模式断面図である。図４は、第１の実施形態の半導体装置の模式断面図である。図５は、第１の実施形態の半導体装置の模式断面図である。
図１は、炭化珪素層の第１の面Ｐ１における第１のトレンチのパターンを示す図である。図２は、図１のＡＡ’断面図である。図３は、図１のＢＢ’断面図である。図４は、図１のＣＣ’断面図である。図５は、図２、図３、及び図４のＳＳ’断面図である。図５は、第１のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋＋型のゲートトレンチ底部領域３２（第４の炭化珪素領域）、ｐ＋型の接続領域３４（第５の炭化珪素領域）、ｐ＋＋型のコンタクト領域３６を有する。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。ｐ型のボディ領域２８（第２の炭化珪素領域）は、第１の低濃度部分２８ａ（第１の部分）、高濃度部分２８ｂ（第２の部分）、及び第２の低濃度部分２８ｃを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。ゲートトレンチ２１は、第１のトレンチの一例である。ドリフト領域２６は、第１の炭化珪素領域の一例である。ボディ領域２８は、第２の炭化珪素領域の一例である。ソース領域３０は、第３の炭化珪素領域の一例である。ゲートトレンチ底部領域３２は、第４の炭化珪素領域の一例である。接続領域３４は、第５の炭化珪素領域の一例である。第１の低濃度部分２８ａは、第１の部分の一例である。高濃度部分２８ｂは、第２の部分の一例である。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図２中“Ｐ１”）と第２の面（図２中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に直交する方向である。また、第３の方向は第１の面に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１－２０］方向である。［１１－２０］方向は、ａ軸方向である。図２では、例えば、図中に示す第２の方向がａ軸方向である。
ゲートトレンチ２１は、炭化珪素層１０の中に存在する。ゲートトレンチ２１は、炭化珪素層１０の第１の面Ｐ１の側に位置する。ゲートトレンチ２１は、炭化珪素層１０に形成された溝である。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。第２の領域２１ｂは第１の領域２１ａと連続する。第３の領域２１ｃは、第２の領域と連続する。第４の領域２１ｄは、第３の領域２１ｃと連続する。
第１の領域２１ａ及び第３の領域２１ｃは、第１の方向に延びる。第２の領域２１ｂ及び第４の領域２１ｄは、例えば、第２の方向に延びる。
第１の領域２１ａは、第３の領域２１ｃと第２の方向に対向する。第１の領域２１ａは、第２の方向に繰り返し配置される。第３の領域２１ｃは、第２の方向に繰り返し配置される。２つの第１の領域２１ａの間に、第３の領域２１ｃが挟まれる。
第２の領域２１ｂは、第１の方向に繰り返し配置される。隣り合う２つの第２の領域２１ｂは、第１の方向に対向する。
第４の領域２１ｄは、第１の方向に繰り返し配置される。隣り合う２つの第４の領域２１ｄは、第１の方向に対向する。
第１の領域２１ａの第２の方向の幅は第１の幅ｗ１である。第２の領域２１ｂの第２の方向の幅は第２の幅ｗ２である。第３の領域２１ｃの第２の方向の幅は第３の幅ｗ３である。第４の領域２１ｄの第２の方向の幅は第４の幅ｗ４である。
第２の幅ｗ２は、第１の幅ｗ１より大きい。例えば、第２の幅ｗ２は第１の幅ｗ１の２倍以上である。
第２の幅ｗ２は、第３の幅ｗ３より大きい。例えば、第２の幅ｗ２は第３の幅ｗ３の２倍以上である。
第４の幅ｗ４は、第１の幅ｗ１より大きい。例えば、第４の幅ｗ４は第１の幅ｗ１の２倍以上である。
第４の幅ｗ４は、第３の幅ｗ３より大きい。例えば、第４の幅ｗ４は第３の幅ｗ３の２倍以上である。
ゲートトレンチ２１の深さは、例えば、１μｍ以上２μｍ以下である。ゲートトレンチ２１の第１の領域２１ａの第１の幅ｗ１は、例えば、０．５μｍ以上１μｍ以下である。
ゲートトレンチ２１は、ソース領域３０及びボディ領域２８を貫通する。
ゲート電極１６は、ゲートトレンチ２１の中に位置する。ゲート電極１６は、ソース電極１２とドレイン電極１４との間に設けられる。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、ソース領域３０、ボディ領域２８、ドリフト領域２６、及び、接続領域３４と、ゲート電極１６との間に設けられる。
ゲート絶縁層１８は、例えば、シリコン酸化膜である。ゲート絶縁層１８には、例えば、Ｈｉｇｈ－ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、ゲート絶縁層１８には、例えば、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ－ｋ絶縁膜との積層膜も適用可能である。
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。
層間絶縁層２０の厚さは、例えば、ゲート絶縁層１８の厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜である。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。
ソース電極１２と層間絶縁層２０との界面は、例えば、第１の面Ｐ１より第２の面Ｐ２側にある。ソース電極１２と層間絶縁層２０との界面は、例えば、ゲートトレンチ２１の中に位置する。
図２、図３、及び図４に示すように、第１の面Ｐ１では、ゲートトレンチ２１の上面は、ソース電極１２で覆われる。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、ソース領域３０、及び、コンタクト領域３６に接する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１で、ソース領域３０に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、例えば、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、第１の面Ｐ１と、ドレイン領域２４との間に位置する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物濃度は、ドレイン領域２４のｎ型不純物濃度よりも低い。ドリフト領域２６のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ｐ型のボディ領域２８は、ドリフト領域２６と第１の面Ｐ１との間に位置する。
ボディ領域２８は、第１の低濃度部分２８ａ（第１の部分）、高濃度部分２８ｂ（第２の部分）、及び第２の低濃度部分２８ｃを有する。第１の低濃度部分２８ａは、ゲートトレンチ２１と高濃度部分２８ｂとの間に位置する。高濃度部分２８ｂは、第１の低濃度部分２８ａと第２の低濃度部分２８ｃとの間に位置する。
第１の低濃度部分２８ａは、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、第１の低濃度部分２８ａに電子が流れるチャネルが形成される。
高濃度部分２８ｂは、ＭＯＳＦＥＴ１００のショートチャネル効果を抑制する機能を有する。ボディ領域２８に高濃度部分２８ｂが設けられることにより、チャネル長が短くなった場合のＭＯＳＦＥＴ１００の閾値電圧の低下が抑制される。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。高濃度部分２８ｂのｐ型不純物濃度は、第１の低濃度部分２８ａのｐ型不純物濃度よりも高い。高濃度部分２８ｂのｐ型不純物濃度は、第２の低濃度部分２８ｃのｐ型不純物濃度よりも高い。
高濃度部分２８ｂのｐ型不純物濃度は、例えば、第１の低濃度部分２８ａのｐ型不純物濃度の２倍以上１０倍以下である。高濃度部分２８ｂのｐ型不純物濃度は、例えば、第２の低濃度部分２８ｃのｐ型不純物濃度の２倍以上１０倍以下である。
第１の低濃度部分２８ａ及び第２の低濃度部分２８ｃのｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。高濃度部分２８ｂのｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
ボディ領域２８の深さは、ゲートトレンチ２１の深さよりも浅い。ボディ領域２８の深さは、例えば、０．４μｍ以上１．０μｍ以下である。
第２の面Ｐ２からボディ領域２８までの距離（図２中のｄ１）は、第２の面Ｐ２からゲートトレンチ２１までの距離（図２中のｄ２）よりも大きい。
ｎ＋型のソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に位置する。ソース領域３０は、ソース電極１２に接する。ソース領域３０は、ゲート絶縁層１８に接する。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３０の深さは、ボディ領域２８の深さよりも浅い。ソース領域３０の深さは、例えば、０．３μｍ以上０．６μｍ以下である。
ｐ＋＋型のゲートトレンチ底部領域３２は、ゲートトレンチ２１とドリフト領域２６との間に位置する。ゲートトレンチ底部領域３２は、ゲートトレンチ２１の底面に接する。ゲートトレンチ底部領域３２は、ゲート絶縁層１８に接する。
ゲートトレンチ底部領域３２は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界を緩和する機能を有する。
ゲートトレンチ底部領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ゲートトレンチ底部領域３２のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度よりも高い。ゲートトレンチ底部領域３２のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。
ゲートトレンチ底部領域３２のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０１９ｃｍ－３以下である。
ゲートトレンチ２１の第２の領域２１ｂとドリフト領域２６との間のゲートトレンチ底部領域３２のｐ型不純物濃度は、ゲートトレンチ２１の第１の領域２１ａとドリフト領域２６との間のゲートトレンチ底部領域３２のｐ型不純物濃度よりも高い。
ｐ＋型の接続領域３４は、ゲートトレンチ２１の第２の領域２１ｂの第２の方向に位置する。接続領域３４は、ボディ領域２８とゲートトレンチ底部領域３２を電気的に接続する。
接続領域３４は、ボディ領域２８と接する。接続領域３４は、例えば、ボディ領域２８の高濃度部分２８ｂと接する。接続領域３４は、ゲートトレンチ底部領域３２と接する。
例えば、ゲートトレンチ２１と接続領域３４との間に、ドリフト領域２６の一部２６ａが位置する。ゲートトレンチ２１と、ゲートトレンチ２１の第２の方向の接続領域３４との間に、ドリフト領域２６の一部２６ａが存在する。接続領域３４は、第２の方向において、ゲートトレンチ２１と離間する。
接続領域３４は、例えば、ゲートトレンチ２１の第２の領域２１ｂの第１の方向にも位置する。第２の領域２１ｂの第１の方向の接続領域３４は、例えば、ゲートトレンチ２１に接する。接続領域３４は、例えば、第１の方向において、ゲートトレンチ２１に接する。
ゲートトレンチ２１の第１の領域２１ａの第２の方向には、接続領域３４は設けられない。ゲートトレンチ２１の第３の領域２１ｃの第２の方向には、接続領域３４は設けられない。接続領域３４の第１の方向の長さ（図５中のｄ３）は、例えば、ゲートトレンチ２１の第２の領域２１ｂの第１の方向の長さ（図５中のｄ４）の１．５倍以下である。
接続領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。接続領域３４のｐ型不純物濃度は、例えば、ゲートトレンチ底部領域３２のｐ型不純物濃度より低い。接続領域３４のｐ型不純物濃度は、例えば、ボディ領域２８の第１の低濃度部分２８ａのｐ型不純物濃度よりも高い。接続領域３４のｐ型不純物濃度は、例えば、ボディ領域２８の第２の低濃度部分２８ｃのｐ型不純物濃度よりも高い。接続領域３４のｐ型不純物濃度は、例えば、ボディ領域２８の高濃度部分２８ｂのｐ型不純物濃度と略同一である。接続領域３４のｐ型不純物濃度は、例えば、ボディ領域２８の高濃度部分２８ｂのｐ型不純物濃度よりも低い。
接続領域３４のｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
ｐ＋＋型のコンタクト領域３６は、ボディ領域２８と第１の面Ｐ１との間に位置する。コンタクト領域３６は、ソース電極１２に接する。コンタクト領域３６は、例えば、ゲート絶縁層１８に接する。
コンタクト領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域３６のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。コンタクト領域３６のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。コンタクト領域３６のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、第２の面と第１の面との間に位置するｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、を有する炭化珪素層の第１の面の側に、第１の方向に延びる第１の領域と、第１の領域と連続する第２の領域と、第２の領域と連続し第１の方向に延びる第３の領域を有し、第２の領域の第２の方向の第２の幅が第１の領域の第２の方向の第１の幅及び第３の領域の第２の方向の第３の幅よりも大きい第１のトレンチを形成し、第１のトレンチの底面にｐ型不純物を注入し、第１のｐ型領域を形成する第１のイオン注入を行い、第１の領域の一方の側面、第２の領域の一方の側面、及び第３の領域の一方の側面に、第１の面の法線に対して傾斜する方向でｐ型不純物を注入し第２のｐ型領域を形成する第２のイオン注入を行い、第１の領域の他方の側面、第２の領域の他方の側面、及び第３の領域の他方の側面に、第１の面の法線に対して傾斜する方向でｐ型不純物を注入し第３のｐ型領域を形成する第３のイオン注入を行い、第１のトレンチの中にゲート絶縁層を形成し、第１のトレンチの中のゲート絶縁層の上にゲート電極を形成する。
図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図６、図８、図１０、図１２、図１４、図１６は、図２、すなわち図１のＡＡ’断面に相当する断面を示す。図７、図９、図１１、図１３、図１５、図１７は、図３、すなわち図１のＢＢ’断面に相当する断面を示す。
最初に、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面Ｐ１と、第１の面に対向する第２の面Ｐ２を有する炭化珪素層１０を準備する（図６、図７）。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。
炭化珪素層１０は、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、及びｐ＋＋型のコンタクト領域３６を有する。ドレイン領域２４、ドリフト領域２６、ボディ領域２８、ソース領域３０、及びコンタクト領域３６は、例えば、エピタキシャル成長により形成されたｎ－型のエピタキシャル層にイオン注入法を用いて形成される。
次に、炭化珪素層１０の表面に、マスク材５０を形成する。マスク材５０は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による膜の堆積、リソグラフィ法、及び、反応性イオンエッチング法（ＲＩＥ法）を用いた膜のパターニングにより形成される。マスク材５０は、例えば、シリコン酸化膜である。
次に、マスク材５０をマスクにゲートトレンチ２１（第１のトレンチ）を形成する（図８、図９）。ゲートトレンチ２１は、ＲＩＥ法を用いて形成される。ゲートトレンチ２１は、ソース領域３０及びボディ領域２８を貫通するように形成される。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、及び第３の領域２１ｃを有する。第２の領域２１ｂは第１の領域２１ａと連続する。第３の領域２１ｃは、第２の領域２１ｂと連続する。
第１の領域２１ａ及び第３の領域２１ｃは、第１の方向に延びる。第２の領域２１ｂは、第２の方向に延びる。
第１の領域２１ａの第２の方向の幅は第１の幅ｗ１である。第２の領域２１ｂの第２の方向の幅は第２の幅ｗ２である。第３の領域２１ｃの第２の方向の幅は第３の幅ｗ３である。
第２の幅ｗ２は、第１の幅ｗ１より大きい。第２の幅ｗ２は、第３の幅ｗ３より大きい。
次に、第１のイオン注入を行う（図１０、図１１）。第１のイオン注入は、ゲートトレンチ２１の底面にｐ型不純物を注入し、ｐ＋＋型のゲートトレンチ底部領域３２を形成する。ゲートトレンチ底部領域３２は、第１のｐ型領域の一例である。
ｐ型不純物は、例えば、アルミニウムイオンである。第１のイオン注入では、例えば、アルミニウムイオンを第１の面Ｐ１の法線に垂直な方向で注入する。ゲートトレンチ底部領域３２は、ゲートトレンチ２１の底部近傍のドリフト領域２６中に形成される。
次に、第２のイオン注入を行う（図１２、図１３）。第２のイオン注入は、ゲートトレンチ２１の一方の側面に、ｐ型不純物を注入し、ボディ領域２８のｐ＋型の高濃度部分２８ｂの一部、及び、ｐ＋型の接続領域３４の一部が形成される。高濃度部分２８ｂの一部、及び、接続領域３４の一部が第２のｐ型領域の一例である。
第２のイオン注入は、第１の領域２１ａの一方の側面、第２の領域２１ｂの一方の側面、及び第３の領域２１ｃの一方の側面にｐ型不純物を注入する。
ｐ型不純物は、例えば、アルミニウムイオンである。第２のイオン注入では、例えば、アルミニウムイオンを第１の面Ｐ１の法線（図１２、図１３中の点線）に対して傾斜する方向で注入する。アルミニウムイオンは、例えば、第２の方向に沿った方向で注入する。第２のイオン注入では、斜めイオン注入法を用いる。
図１２に示すように、第１の領域２１ａの第２の方向の一方の側面、及び、第３の領域２１ｃの第２の方向の一方の側面に高濃度部分２８ｂが形成される。第１の領域２１ａの側面の深い部分や底面、及び、第３の領域２１ｃの側面の深い部分や底面は、マスク材５０によってイオン注入が遮蔽されるため、アルミニウムイオンは注入されない。また、第１の領域２１ａの第２の方向の他方の側面、及び、第３の領域２１ｃの第２の方向の他方の側面には、アルミニウムイオンは注入されない。
また、図１３に示すように、第２の領域２１ｂの第２の方向の一方の側面に、高濃度部分２８ｂ及び接続領域３４が形成される。ボディ領域２８の高濃度部分２８ｂ以外の部分が、第１の低濃度部分２８ａ又は第２の低濃度部分２８ｃとなる。第２の領域２１ｂの第２の方向の他方の側面には、アルミニウムイオンは注入されない。
次に、第３のイオン注入を行う（図１４、図１５）。第３のイオン注入は、ゲートトレンチ２１の他方の側面に、ｐ型不純物を注入し、ボディ領域２８のｐ＋型の高濃度部分２８ｂの別の一部、及び、ｐ＋型の接続領域３４の別の一部が形成される。高濃度部分２８ｂの一部、及び、接続領域３４の別の一部が第３のｐ型領域の一例である。
第３のイオン注入は、第１の領域２１ａの他方の側面、第２の領域２１ｂの他方の側面、及び第３の領域２１ｃの他方の側面にｐ型不純物を注入する。
ｐ型不純物は、例えば、アルミニウムイオンである。第３のイオン注入では、例えば、アルミニウムイオンを第１の面Ｐ１の法線（図１４、図１５中の点線）に対して傾斜する方向で注入する。第３のイオン注入では、例えば、アルミニウムイオンを第１の面Ｐ１の法線に対して、第１のイオン注入と逆方向に傾斜する方向で注入する。
アルミニウムイオンは、例えば、第２の方向に沿った方向で注入する。アルミニウムイオンは、第２のイオン注入と逆方向から注入する。第３のイオン注入では、斜めイオン注入法を用いる。
図１４に示すように、第１の領域２１ａの第２の方向の他方の側面、及び、第３の領域２１ｃの第２の方向の他方の側面に高濃度部分２８ｂが形成される。第１の領域２１ａの側面の深い部分や底面、及び、第３の領域２１ｃの側面の深い部分や底面は、マスク材５０によってイオン注入が遮蔽されるため、アルミニウムイオンは注入されない。
また、図１５に示すように、第２の領域２１ｂの第２の方向の他方の側面に、高濃度部分２８ｂ及び接続領域３４が形成される。ボディ領域２８の高濃度部分２８ｂ以外の部分が、第１の低濃度部分２８ａ又は第２の低濃度部分２８ｃとなる。
図１４に示すように、第２のイオン注入及び第３のイオン注入により、第１の領域２１ａの第２の方向の両方の側面、及び、第３の領域２１ｃの第２の方向の両方の側面に高濃度部分２８ｂが形成される。また、図１４に示すように、第２のイオン注入及び第３のイオン注入により、第２の領域２１ｂの第２の方向の両方の側面に、高濃度部分２８ｂ及び接続領域３４が形成される。
なお、第２のイオン注入及び第３のイオン注入により、例えば、第２の領域２１ｂの第１の方向の側面にもアルミニウムイオンが注入される。したがって、第２の領域２１ｂの第１の方向の側面に、高濃度部分２８ｂ及び接続領域３４が形成される。例えば、ゲートトレンチ２１の側面が順テーパ形状であることにより、第２の領域２１ｂの第１の方向の側面にもアルミニウムイオンが注入される。
第２のイオン注入及び第３のイオン注入において、第１の領域２１ａの底面及び第３の領域２１ｃの底面には、アルミニウムイオンは注入されない。一方、第２のイオン注入及び第３のイオン注入において、第２の領域２１ｂの底面に、アルミニウムイオンが注入される。したがって、第２の領域２１ｂの直下のゲートトレンチ底部領域３２のｐ型不純物濃度は、第１の領域２１ａ及び第３の領域２１ｃの直下のゲートトレンチ底部領域３２のｐ型不純物濃度よりも高くなる。
次に、マスク材５０を剥離する。次に、公知のプロセス技術を用いて、ゲートトレンチ２１の中に、ゲート絶縁層１８及びゲート電極１６を形成する。また、ゲート電極１６の上に、層間絶縁層２０を形成する（図１６、図１７）。
その後、公知のプロセス技術を用いて、炭化珪素層１０の表面にソース電極１２を形成する。また、炭化珪素層１０の裏面にドレイン電極１４を形成する。以上の製造方法により、図１ないし図５に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
ＭＯＳＦＥＴ１００は、ゲートトレンチ２１の中にゲート電極１６が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
ＭＯＳＦＥＴ１００は、ボディ領域２８に高濃度部分２８ｂを有する。高濃度部分２８ｂを有することにより、ＭＯＳＦＥＴ１００のショートチャネル効果が抑制される。したがって、ＭＯＳＦＥＴ１００のチャネル長を短くすることが可能となる。具体的には、例えば、ゲートトレンチ２１の側面に沿った、第１の低濃度部分２８ａの深さ方向（第３の方向）の長さを短くすることが可能となる。よって、ＭＯＳＦＥＴ１００のオン抵抗が更に低減される。
また、ＭＯＳＦＥＴ１００は、ゲートトレンチ２１の底部に、ゲートトレンチ底部領域３２を有する。ゲートトレンチ底部領域３２を有することにより、ＭＯＳＦＥＴ１００のオフ動作時に、ゲートトレンチ２１の底部のゲート絶縁層１８に印加される電界が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
例えば、ゲートトレンチ底部領域３２の電位がフローティング状態にあると、ＭＯＳＦＥＴのスイッチング損失が増大する。例えば、ゲートトレンチ底部領域３２の電位がフローティング状態にあると、ＭＯＳＦＥＴのターンオフ動作の際に、ゲートトレンチ底部領域３２からのホールの排出に時間を要することにより、スイッチング損失が増大する。
ＭＯＳＦＥＴ１００は、ゲートトレンチ底部領域３２とボディ領域２８を電気的に接続する接続領域３４を有する。ＭＯＳＦＥＴ１００は、接続領域３４を有することにより、ゲートトレンチ底部領域３２の電位がソース電極１２の電位に固定される。したがって、例えば、ＭＯＳＦＥＴのターンオフ動作の際に、ゲートトレンチ底部領域３２からのホールの排出が促進される。よって、ＭＯＳＦＥＴ１００のスイッチング損失を低減できる。
また、ＭＯＳＦＥＴ１００は、ゲートトレンチ２１が、第１の領域２１ａ、第２の領域２１ｂ、及び第３の領域２１ｃを有する。第２の領域２１ｂは第１の領域２１ａと連続する。第３の領域２１ｃは、第２の領域と連続する。そして、第１の領域２１ａ及び第３の領域２１ｃは、第１の方向に延びる。第２の領域２１ｂは、第２の方向に延びる。第１の領域２１ａの第２の方向の幅は第１の幅ｗ１である。第２の領域２１ｂの第２の方向の幅は第２の幅ｗ２である。第３の領域２１ｃの第２の方向の幅は第３の幅ｗ３である。第２の幅ｗ２は、第１の幅ｗ１より大きい。第２の幅ｗ２は、第３の幅ｗ３より大きい。
ＭＯＳＦＥＴ１００のゲートトレンチ２１が上記パターンを有することにより、ＭＯＳＦＥＴ１００のショートチャネル効果を抑制する高濃度部分２８ｂと、ＭＯＳＦＥＴ１００のスイッチング損失を低減する接続領域３４を、同じイオン注入工程により形成できる。具体的には、上記製造方法で説明した第２のイオン注入と第３のイオン注入により、高濃度部分２８ｂと接続領域３４を同時に形成できる。したがって、製造工程の増加を抑制でき、ＭＯＳＦＥＴ１００の製造コストを低減することができる。
ゲートトレンチ２１の第２の幅ｗ２は第１の幅ｗ１の２倍以上であることが好ましく、３倍以上であることがより好ましい。第２の幅ｗ２が広くなることで、接続領域３４の形成が容易になる。同様の理由により、第２の幅ｗ２は第３の幅ｗ３の２倍以上であることが好ましく、３倍以上であることがより好ましい。
ゲートトレンチ２１の第２の幅ｗ２は第１の幅ｗ１の１０倍以下であることが好ましく、８倍以下であることがより好ましい。第２の幅ｗ２が狭くなることで、ゲートトレンチ２１の側面に占めるチャネル形成領域の割合が高くなる。したがって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。同様の理由により、第２の幅ｗ２は第３の幅ｗ３の１０倍以下であることが好ましく、８倍以下であることがより好ましい。
接続領域３４の第１の方向の長さ（図５中のｄ３）は、ゲートトレンチ２１の第２の領域２１ｂの第１の方向の長さ（図５中のｄ４）の１．５倍以下であることが好ましい。接続領域３４の第１の方向の長さが短くなることで、ゲートトレンチ２１の側面に占めるチャネル形成領域の割合が高くなる。したがって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
ゲートトレンチ２１と接続領域３４との間に、ドリフト領域２６の一部２６ａが位置することが好ましい。ゲートトレンチ２１と接続領域３４との間に、ドリフト領域２６の一部２６ａが存在することで、接続領域３４に対向するゲートトレンチ２１の直上の第１の低濃度部分２８ａが、チャネル形成領域として機能する。したがって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が更に低減される。
接続領域３４は、ゲートトレンチ２１の第２の領域２１ｂの第１の方向にも位置することが好ましい。接続領域３４が第２の領域２１ｂの第１の方向にも存在することで、例えば、ＭＯＳＦＥＴのターンオフ動作の際に、ゲートトレンチ底部領域３２からのホールの排出が更に促進される。よって、ＭＯＳＦＥＴ１００のスイッチング損失を更に低減できる。
以上、第１の実施形態のＭＯＳＦＥＴによれば、オン抵抗の低減、ゲート絶縁層の信頼性の向上、及び、スイッチング損失の低減を同時に実現できる。また、第１の実施形態のＭＯＳＦＥＴ及びＭＯＳＦＥＴの製造方法によれば、製造コストを低減することが可能となる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１のトレンチは、第２の領域と第１の方向に対向し、第１の領域と第３の領域と連続する第４の領域を有する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
第２の実施形態のＭＯＳＦＥＴ２００は、ゲートトレンチの形状が、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
図１８は、第２の実施形態の半導体装置の模式平面図である。図１９は、第２の実施形態の半導体装置の模式断面図である。図２０は、第２の実施形態の半導体装置の模式断面図である。図２１は、第２の実施形態の半導体装置の模式断面図である。図２２は、第２の実施形態の半導体装置の模式断面図である。図２３は、第２の実施形態の半導体装置の模式断面図である。
図１８は、炭化珪素層の第１の面Ｐ１における第１のトレンチのパターンを示す図である。図１９は、図１８のＡＡ’断面図である。図２０は、図１８のＢＢ’断面図である。図２１は、図１８のＣＣ’断面図である。図２２は、図１８のＤＤ’断面図である。図２３は、図１９、図２０、図２１、及び図２２のＳＳ’断面図である。図２３は、第１のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋＋型のゲートトレンチ底部領域３２（第４の炭化珪素領域）、ｐ＋型の接続領域３４（第５の炭化珪素領域）、ｐ＋＋型のコンタクト領域３６を有する。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。ｐ型のボディ領域２８（第２の炭化珪素領域）は、第１の低濃度部分２８ａ（第１の部分）、高濃度部分２８ｂ（第２の部分）、及び第２の低濃度部分２８ｃを有する。
ゲート電極１６は、架橋部分１６ａを含む。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。ゲートトレンチ２１は、第１のトレンチの一例である。ドリフト領域２６は、第１の炭化珪素領域の一例である。ボディ領域２８は、第２の炭化珪素領域の一例である。ソース領域３０は、第３の炭化珪素領域の一例である。ゲートトレンチ底部領域３２は、第４の炭化珪素領域の一例である。接続領域３４は、第５の炭化珪素領域の一例である。第１の低濃度部分２８ａは、第１の部分の一例である。高濃度部分２８ｂは、第２の部分の一例である。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。第２の領域２１ｂは第１の領域２１ａと連続する。第３の領域２１ｃは、第２の領域と連続する。第４の領域２１ｄは、第３の領域２１ｃ及び第１の領域２１ａと連続する。ゲートトレンチ２１は、環状である。
第１の領域２１ａ及び第３の領域２１ｃは、第１の方向に延びる。第２の領域２１ｂ及び第４の領域２１ｄは、第２の方向に延びる。
第１の領域２１ａは、第３の領域２１ｃと第２の方向に対向する。第１の領域２１ａは、第２の方向に繰り返し配置される。第３の領域２１ｃは、第２の方向に繰り返し配置される。２つの第１の領域２１ａの間に、第３の領域２１ｃが挟まれる。
第２の領域２１ｂは、第１の方向に繰り返し配置される。第２の領域２１ｂは、第１の方向に第４の領域２１ｄと対向する。
ＭＯＳＦＥＴ２００の炭化珪素層１０は、それぞれが分離した複数の環状のゲートトレンチ２１を含む。
ゲート電極１６は、図２０及び図２１に示すように、架橋部分１６ａを含む。架橋部分１６ａは、第２の方向に隣り合う２つの離間したゲートトレンチ２１のそれぞれの中のゲート電極１６を電気的に接続する機能を有する。
第２の実施形態のＭＯＳＦＥＴは、ゲートトレンチ２１を形成する際のパターン、及び、ゲート電極１６を加工する際のパターンを、第１の実施形態のＭＯＳＦＥＴの製造方法から変更することで製造できる。
以上、第２の実施形態のＭＯＳＦＥＴによれば、オン抵抗の低減、ゲート絶縁層の信頼性の向上、及び、スイッチング損失の低減を同時に実現できる。また、第２の実施形態のＭＯＳＦＥＴ及びＭＯＳＦＥＴの製造方法によれば、製造コストを低減することが可能となる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１のトレンチのパターンが異なる点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
第３の実施形態のＭＯＳＦＥＴ３００は、ゲートトレンチの形状が、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
図２４は、第３の実施形態の半導体装置の模式断面図である。図２４は、第１のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。図２４は、第１の実施形態の図５に対応する図である。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。第２の領域２１ｂは第１の領域２１ａと連続する。第３の領域２１ｃは、第２の領域と連続する。第４の領域２１ｄは、第３の領域２１ｃ及び第１の領域２１ａと連続する。
第１の領域２１ａ及び第３の領域２１ｃは、第１の方向に延びる。第２の領域２１ｂ及び第４の領域２１ｄは、第２の方向に延びる。
第１の領域２１ａは、第２の方向に繰り返し配置される。第３の領域２１ｃは、第２の方向に繰り返し配置される。
図２５は、第３の実施形態の半導体装置の第１の変形例の模式断面図である。図２５は、第１のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。図２５は、第３の実施形態の図２４に対応する図である。
第３の実施形態の第１の変形例のＭＯＳＦＥＴ３０１は、ゲートトレンチの形状が、第３の実施形態のＭＯＳＦＥＴ３００と異なる。
図２６は、第３の実施形態の半導体装置の第２の変形例の模式断面図である。図２６は、第１のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。図２６は、第３の実施形態の図２４に対応する図である。
第３の実施形態の第２の変形例のＭＯＳＦＥＴ３０２は、ゲートトレンチの形状が、第３の実施形態のＭＯＳＦＥＴ３００と異なる。
第３の実施形態及び変形例のＭＯＳＦＥＴは、ゲートトレンチ２１を形成する際のパターンを、第１の実施形態のＭＯＳＦＥＴの製造方法から変更することで製造できる。
以上、第３の実施形態及び変形例のＭＯＳＦＥＴによれば、オン抵抗の低減、ゲート絶縁層の信頼性の向上、及び、スイッチング損失の低減を同時に実現できる。また、第３の実施形態及び変形例の及びＭＯＳＦＥＴの製造方法によれば、製造コストを低減することが可能となる。
（第４の実施形態）
第４の実施形態の半導体装置は、炭化珪素層は、第１の領域と第２の方向に隣り合い、第１の面の側に位置し、第１の方向に延び、第１の電極の一部が内部に位置する第２のトレンチを、更に含む点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第４の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２７は、第４の実施形態の半導体装置の模式平面図である。図２８は、第４の実施形態の半導体装置の模式断面図である。図２９は、第４の実施形態の半導体装置の模式断面図である。図３０は、第４の実施形態の半導体装置の模式断面図である。図３１は、第４の実施形態の半導体装置の模式断面図である。
図２７は、炭化珪素層の第１の面Ｐ１における第１のトレンチ及び第２のトレンチのパターンを示す図である。図２８は、図２７のＡＡ’断面図である。図２９は、図２７のＢＢ’断面図である。図３０は、図２８のＣＣ’断面図である。図３１は、図２８、図２９、及び図３０のＳＳ’断面図である。図３１は、第１のトレンチ及び第２のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２（第２のトレンチ）、補助トレンチ２３、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋＋型のゲートトレンチ底部領域３２（第４の炭化珪素領域）、ｐ＋型の接続領域３４（第５の炭化珪素領域）、ｐ＋＋型の電界緩和領域３８を有する。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。ｐ型のボディ領域２８（第２の炭化珪素領域）は、第１の低濃度部分２８ａ（第１の部分）、高濃度部分２８ｂ（第２の部分）、及び第２の低濃度部分２８ｃを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。ゲートトレンチ２１は、第１のトレンチの一例である。ドリフト領域２６は、第１の炭化珪素領域の一例である。ボディ領域２８は、第２の炭化珪素領域の一例である。ソース領域３０は、第３の炭化珪素領域の一例である。ゲートトレンチ底部領域３２は、第４の炭化珪素領域の一例である。接続領域３４は、第５の炭化珪素領域の一例である。第１の低濃度部分２８ａは、第１の部分の一例である。高濃度部分２８ｂは、第２の部分の一例である。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。第２の領域２１ｂは第１の領域２１ａと連続する。第３の領域２１ｃは、第２の領域と連続する。第４の領域２１ｄは、第３の領域２１ｃに連続する。
コンタクトトレンチ２２は、炭化珪素層１０の中に存在する。コンタクトトレンチ２２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。コンタクトトレンチ２２は、炭化珪素層１０に形成された溝である。
コンタクトトレンチ２２は、ゲートトレンチ２１の第１の領域２１ａと第２の方向に隣り合う。コンタクトトレンチ２２は、第１の方向に延びる。ソース電極１２の一部１２ａがコンタクトトレンチ２２の内部に位置する。
補助トレンチ２３は、炭化珪素層１０の中に存在する。補助トレンチ２３は、炭化珪素層１０の第１の面Ｐ１の側に位置する。補助トレンチ２３は、炭化珪素層１０に形成された溝である。
補助トレンチ２３は、ゲートトレンチ２１の第２の領域２１ｂと第１の方向に隣り合う。補助トレンチ２３は、第２の方向に延びる。ソース電極１２の一部１２ａが補助トレンチ２３の内部に位置する。
ｐ＋＋型の電界緩和領域３８は、コンタクトトレンチ２２とドリフト領域２６との間に位置する。電界緩和領域３８は、コンタクトトレンチ２２の底面及び側面に接する。電界緩和領域３８は、コンタクトトレンチ２２の中のソース電極１２の一部１２ａに接する。
ｐ＋＋型の電界緩和領域３８は、補助トレンチ２３とドリフト領域２６との間に位置する。電界緩和領域３８は、補助トレンチ２３の底面及び側面に接する。電界緩和領域３８は、補助トレンチ２３の中のソース電極１２の一部１２ａに接する。
電界緩和領域３８は、ＭＯＳＦＥＴ４００のオフ動作時に、ゲート絶縁層１８に印加される電界を緩和する機能を有する。電界緩和領域３８は、例えば、ソース電極１２の電位と同電位に固定される。
電界緩和領域３８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域３８のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。電界緩和領域３８のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
第４の実施形態のＭＯＳＦＥＴは、コンタクトトレンチ２２及び補助トレンチ２３を形成する工程と、電界緩和領域３８を形成する工程を、第１の実施形態のＭＯＳＦＥＴの製造方法に追加することで製造できる。
なお、コンタクトトレンチ２２と補助トレンチ２３は、第２の方向で接続されていても構わない。
図３２は、第４の実施形態の半導体装置の変形例の模式断面図である。図３２は、第１のトレンチ及び第２のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。図３２は、第４の実施形態の図３１に対応する図である。
第４の実施形態の変形例のＭＯＳＦＥＴ４０１は、炭化珪素層１０が補助トレンチ２３を含まない点で、第４の実施形態のＭＯＳＦＥＴ４００と異なる。
変形例のＭＯＳＦＥＴ４０１によれば、ＭＯＳＦＥＴ４００と比較して、単位面積あたりのチャネル面積が増加する。したがって、ＭＯＳＦＥＴ４０１のオン抵抗が更に低減する。
以上、第４の実施形態及び変形例のＭＯＳＦＥＴによれば、オン抵抗の低減、ゲート絶縁層の信頼性の向上、及び、スイッチング損失の低減を同時に実現できる。また、第４の実施形態及び変形例のＭＯＳＦＥＴ及びＭＯＳＦＥＴの製造方法によれば、製造コストを低減することが可能となる。
（第５の実施形態）
第５の実施形態の半導体装置は、炭化珪素層は、第１の領域と第２の方向に隣り合い、第１の面の側に位置し、第１の方向に延び、第１の電極の一部が内部に位置する第２のトレンチを、更に含む点で、第２の実施形態の半導体装置と異なる。以下、第２の実施形態と重複する内容については、一部記述を省略する場合がある。
第５の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ５００である。ＭＯＳＦＥＴ５００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図３３は、第５の実施形態の半導体装置の模式平面図である。図３４は、第５の実施形態の半導体装置の模式断面図である。図３５は、第５の実施形態の半導体装置の模式断面図である。図３６は、第５の実施形態の半導体装置の模式断面図である。図３７は、第５の実施形態の半導体装置の模式断面図である。図３８は、第５の実施形態の半導体装置の模式断面図である。
図３３は、炭化珪素層の第１の面Ｐ１における第１のトレンチ及び第２のパターンを示す図である。図３４は、図３３のＡＡ’断面図である。図３５は、図３３のＢＢ’断面図である。図３６は、図３３のＣＣ’断面図である。図３７は、図３３のＤＤ’断面図である。図３８は、図３４、図３５、図３６、及び図３７のＳＳ’断面図である。図３８は、第１のトレンチ及び第２のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。
ＭＯＳＦＥＴ５００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２（第２のトレンチ）、補助トレンチ２３、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋＋型のゲートトレンチ底部領域３２（第４の炭化珪素領域）、ｐ＋型の接続領域３４（第５の炭化珪素領域）、ｐ＋＋型の電界緩和領域３８を有する。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。ｐ型のボディ領域２８（第２の炭化珪素領域）は、第１の低濃度部分２８ａ（第１の部分）、高濃度部分２８ｂ（第２の部分）、及び第２の低濃度部分２８ｃを有する。
ゲート電極１６は、架橋部分１６ａを含む。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。ゲートトレンチ２１は、第１のトレンチの一例である。ドリフト領域２６は、第１の炭化珪素領域の一例である。ボディ領域２８は、第２の炭化珪素領域の一例である。ソース領域３０は、第３の炭化珪素領域の一例である。ゲートトレンチ底部領域３２は、第４の炭化珪素領域の一例である。接続領域３４は、第５の炭化珪素領域の一例である。第１の低濃度部分２８ａは、第１の部分の一例である。高濃度部分２８ｂは、第２の部分の一例である。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。第２の領域２１ｂは第１の領域２１ａと連続する。第３の領域２１ｃは、第２の領域と連続する。第４の領域２１ｄは、第３の領域２１ｃ及び第１の領域２１ａに連続する。ゲートトレンチ２１は、環状である。
コンタクトトレンチ２２は、炭化珪素層１０の中に存在する。コンタクトトレンチ２２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。コンタクトトレンチ２２は、炭化珪素層１０に形成された溝である。
コンタクトトレンチ２２は、ゲートトレンチ２１の第１の領域２１ａと第２の方向に隣り合う。コンタクトトレンチ２２は、第１の方向に延びる。ソース電極１２の一部１２ａがコンタクトトレンチ２２の内部に位置する。
補助トレンチ２３は、炭化珪素層１０の中に存在する。補助トレンチ２３は、炭化珪素層１０の第１の面Ｐ１の側に位置する。補助トレンチ２３は、炭化珪素層１０に形成された溝である。
補助トレンチ２３は、ゲートトレンチ２１の第２の領域２１ｂと第１の方向に隣り合う。補助トレンチ２３は、第２の方向に延びる。ソース電極１２の一部１２ａが補助トレンチ２３の内部に位置する。
ｐ＋＋型の電界緩和領域３８は、コンタクトトレンチ２２とドリフト領域２６との間に位置する。電界緩和領域３８は、コンタクトトレンチ２２の底面及び側面に接する。電界緩和領域３８は、コンタクトトレンチ２２の中のソース電極１２の一部１２ａに接する。
ｐ＋＋型の電界緩和領域３８は、補助トレンチ２３とドリフト領域２６との間に位置する。電界緩和領域３８は、補助トレンチ２３の底面及び側面に接する。電界緩和領域３８は、補助トレンチ２３の中のソース電極１２の一部１２ａに接する。
電界緩和領域３８は、ＭＯＳＦＥＴ５００のオフ動作時に、ゲート絶縁層１８に印加される電界を緩和する機能を有する。電界緩和領域３８は、例えば、ソース電極１２の電位と同電位に固定される。
電界緩和領域３８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域３８のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。電界緩和領域３８のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
第５の実施形態のＭＯＳＦＥＴ５００は、コンタクトトレンチ２２及び補助トレンチ２３を形成する工程と、電界緩和領域３８を形成する工程を、第２の実施形態のＭＯＳＦＥＴの製造方法に追加することで製造できる。
なお、コンタクトトレンチ２２と補助トレンチ２３は、第２の方向で接続されていても構わない。
図３９は、第５の実施形態の半導体装置の変形例の模式断面図である。図３９は、第１のトレンチ及び第２のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。図３９は、第５の実施形態の図３８に対応する図である。
第５の実施形態の変形例のＭＯＳＦＥＴ５０１は、炭化珪素層１０が補助トレンチ２３を含まない点で、第５の実施形態のＭＯＳＦＥＴ５００と異なる。
変形例のＭＯＳＦＥＴ５０１によれば、ＭＯＳＦＥＴ５００と比較して、単位面積あたりのチャネル面積が増加する。したがって、ＭＯＳＦＥＴ５０１のオン抵抗が更に低減する。
以上、第５の実施形態及び変形例のＭＯＳＦＥＴによれば、オン抵抗の低減、ゲート絶縁層の信頼性の向上、及び、スイッチング損失の低減を同時に実現できる。また、第５の実施形態及び変形例のＭＯＳＦＥＴ及びＭＯＳＦＥＴの製造方法によれば、製造コストを低減することが可能となる。
（第６の実施形態）
第６の実施形態の半導体装置は、炭化珪素層は、第１の領域と第２の方向に隣り合い、第１の面の側に位置し、第１の方向に延び、第１の電極の一部が内部に位置する第２のトレンチを、更に含む点で、第３の実施形態の半導体装置と異なる。以下、第３の実施形態と重複する内容については、一部記述を省略する場合がある。
第６の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ６００である。ＭＯＳＦＥＴ６００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ６００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ６００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図４０は、第６の実施形態の半導体装置の模式平面図である。図４１は、第６の実施形態の半導体装置の模式断面図である。
図４０は、炭化珪素層の第１の面Ｐ１における第１のトレンチ及び第２のパターンを示す図である。図４１は、第１のトレンチ及び第２のトレンチのパターンと第５の炭化珪素領域のパターンを示す図である。図４１は、ゲートトレンチ２１及びコンタクトトレンチ２２のパターンと接続領域３４のパターンを示す図である。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）及びコンタクトトレンチ２２（第２のトレンチ）を含む。炭化珪素層１０は、ｐ＋＋型の電界緩和領域３８を有する。コンタクトトレンチ２２及びｐ＋＋型の電界緩和領域３８の構造は、例えば、第４の実施形態のＭＯＳＦＥＴ４００又は第５の実施形態のＭＯＳＦＥＴ５００と同様である。
ゲートトレンチ２１は、第１の領域２１ａ、第２の領域２１ｂ、第３の領域２１ｃ、及び第４の領域２１ｄを有する。第２の領域２１ｂは第１の領域２１ａと連続する。第３の領域２１ｃは、第２の領域と連続する。第４の領域２１ｄは、第３の領域２１ｃ及び第１の領域２１ａに連続する。
第１の領域２１ａ及び第３の領域２１ｃは、第１の方向に延びる。第２の領域２１ｂ及び第４の領域２１ｄは、第２の方向に延びる。
第１の領域２１ａは、第２の方向に繰り返し配置される。第３の領域２１ｃは、第２の方向に繰り返し配置される。
コンタクトトレンチ２２は、炭化珪素層１０の中に存在する。コンタクトトレンチ２２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。コンタクトトレンチ２２は、炭化珪素層１０に形成された溝である。
コンタクトトレンチ２２は、ゲートトレンチ２１の第１の領域２１ａと第２の方向に隣り合う。コンタクトトレンチ２２は、第１の方向に延びる。ソース電極１２の一部１２ａがコンタクトトレンチ２２の内部に位置する。
第６の実施形態のＭＯＳＦＥＴは、コンタクトトレンチ２２を形成する工程と、電界緩和領域３８を形成する工程を、第３の実施形態のＭＯＳＦＥＴの製造方法に追加することで製造できる。
以上、第６の実施形態のＭＯＳＦＥＴによれば、オン抵抗の低減、ゲート絶縁層の信頼性の向上、及び、スイッチング損失の低減を同時に実現できる。また、第６の実施形態のＭＯＳＦＥＴ及びＭＯＳＦＥＴの製造方法によれば、製造コストを低減することが可能となる。
（第７の実施形態）
第７の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図４２は、第７の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第８の実施形態）
第８の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図４３は、第８の実施形態の車両の模式図である。第８の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第９の実施形態）
第９の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図４４は、第９の実施形態の車両の模式図である。第９の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第１０の実施形態）
第１０の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図４５は、第１０の実施形態の昇降機（エレベータ）の模式図である。第１０の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第１０の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１ないし第６の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１ないし第６の実施形態においては、半導体装置としてＭＯＳＦＥＴを例に説明したが、例えば、本発明をＩｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｏｒａｍｓｉｓｔｏｒ（ＩＧＢＴ）に適用することも可能である。
また、第７ないし第１０の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２の実施形態ないし第６の実施形態の半導体装置を適用することも可能である。
また、第７ないし第１０の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ ソース電極の一部（第１の電極の一部）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２１ ゲートトレンチ（第１のトレンチ）
２１ａ 第１の領域
２１ｂ 第２の領域
２１ｃ 第３の領域
２１ｄ 第４の領域
２２ コンタクトトレンチ（第２のトレンチ）
２６ ドリフト領域（第１の炭化珪素領域）
２６ａ ドリフト領域の一部（第１の炭化珪素領域の一部）
２８ ボディ領域（第２の炭化珪素領域）
２８ａ 第１の低濃度部分（第１の部分）
２８ｂ 高濃度部分（第２の部分）
３０ ソース領域（第３の炭化珪素領域）
３２ ゲートトレンチ底部領域（第４の炭化珪素領域）
３４ 接続領域（第５の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
６００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面
ｗ１ 第１の幅
ｗ２ 第２の幅
ｗ３ 第３の幅

Claims (19)

  1. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びる第１の領域と、前記第１の領域と連続する第２の領域と、前記第２の領域と連続し前記第１の方向に延びる第３の領域を有し、前記第２の領域の前記第２の方向の第２の幅が前記第１の領域の前記第２の方向の第１の幅及び前記第３の領域の前記第２の方向の第３の幅よりも大きい、第１のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の面から前記第１のトレンチまでの距離よりも前記第２の面からの距離が大きいｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記第１のトレンチと前記第１の炭化珪素領域との間に位置するｐ型の第４の炭化珪素領域と、
    前記第２の領域の前記第２の方向に位置し前記第２の炭化珪素領域と前記第４の炭化珪素領域を電気的に接続する第５の炭化珪素領域と、
    を含む炭化珪素層と、
    前記第１のトレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、前記第３の炭化珪素領域と接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備える半導体装置。
  2. 前記第５の炭化珪素領域は前記第２の炭化珪素領域と接し、前記第５の炭化珪素領域は前記第４の炭化珪素領域と接する請求項１記載の半導体装置。
  3. 前記第２の炭化珪素領域は、第１の部分と第２の部分を有し、前記第１の部分は前記第１のトレンチと前記第２の部分との間に位置し、前記第２の部分のｐ型不純物濃度は前記第１の部分のｐ型不純物濃度よりも高く、
    前記第５の炭化珪素領域は前記第２の部分に接する請求項１又は請求項２記載の半導体装置。
  4. 前記第２の領域は前記第２の方向に延びる請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第２の幅は前記第１の幅の２倍以上である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１のトレンチと前記第５の炭化珪素領域との間に、前記第１の炭化珪素領域の一部が位置する請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第２の領域と前記第１の炭化珪素領域との間の前記第５の炭化珪素領域のｐ型不純物濃度は、
    前記第１の領域と前記第１の炭化珪素領域との間の前記第５の炭化珪素領域のｐ型不純物濃度よりも高い請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第５の炭化珪素領域の前記第１の方向の長さは、前記第２の領域の前記第１の方向の長さの１．５倍以下である請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第５の炭化珪素領域のｐ型不純物濃度は、前記第４の炭化珪素領域のｐ型不純物濃度より低い請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第１の領域と前記第３の領域は、前記第２の方向に対向する請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記第１のトレンチは、前記第２の領域と前記第１の方向に対向し、前記第１の領域と前記第３の領域と連続する第４の領域を、更に有する請求項１０記載の半導体装置。
  12. 前記炭化珪素層は、前記第１の領域と前記第２の方向に隣り合い、前記第１の面の側に位置し、前記第１の方向に延び、前記第１の電極の一部が内部に位置する第２のトレンチを、更に含む請求項１ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記第２の領域の前記第１の方向に、前記第１のトレンチに接する前記第５の炭化珪素領域が位置する請求項１ないし請求項１２いずれか一項記載の半導体装置。
  14. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備えるインバータ回路。
  15. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える駆動装置。
  16. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える車両。
  17. 請求項１ないし請求項１３いずれか一項記載の半導体装置を備える昇降機。
  18. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、前記第２の面と前記第１の面との間に位置するｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、を有する炭化珪素層の前記第１の面の側に、前記第１の方向に延びる第１の領域と、前記第１の領域と連続する第２の領域と、前記第２の領域と連続し前記第１の方向に延びる第３の領域を有し、前記第２の領域の前記第２の方向の第２の幅が前記第１の領域の前記第２の方向の第１の幅及び前記第３の領域の前記第２の方向の第３の幅よりも大きい第１のトレンチを形成し、
    前記第１のトレンチの底面にｐ型不純物を注入し、第１のｐ型領域を形成する第１のイオン注入を行い、
    前記第１の領域の一方の側面、前記第２の領域の一方の側面、及び前記第３の領域の一方の側面に、前記第１の面の法線に対して傾斜する方向でｐ型不純物を注入し第２のｐ型領域を形成する第２のイオン注入を行い、
    前記第１の領域の他方の側面、前記第２の領域の他方の側面、及び前記第３の領域の他方の側面に、前記第１の面の法線に対して傾斜する方向でｐ型不純物を注入し第３のｐ型領域を形成する第３のイオン注入を行い、
    前記第１のトレンチの中にゲート絶縁層を形成し、
    前記第１のトレンチの中の前記ゲート絶縁層の上にゲート電極を形成する半導体装置の製造方法。
  19. 前記第２の領域の前記第２の方向において前記第１のｐ型領域と前記第２のｐ型領域は接し、前記第２の領域の前記第２の方向において前記第１のｐ型領域と前記第３のｐ型領域は接する請求項１８記載の半導体装置の製造方法。
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