JP6871058B2 - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
炭化珪素を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のオン抵抗を低減する構造として、トレンチ内にゲート電極を設けるトレンチゲート型のＭＯＳＦＥＴがある。トレンチゲート型のＭＯＳＦＥＴは出力側で負荷短絡が生じた場合、オン抵抗が低いため過大な電流が流れ破壊に至るまでの時間が短くなるおそれがある。すなわち、短絡耐量が低下するおそれがある。
特開２０１５−２２６０６０号公報
本発明が解決しようとする課題は、短絡耐量の向上が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層と、前記第１の面に接するソース電極と、前記第２の面に接するドレイン電極と、前記ソース電極と前記ドレイン電極の間に位置する第１のゲート電極と、前記ソース電極と前記ドレイン電極の間に位置する第２のゲート電極と、前記炭化珪素層の中に位置するｎ型のドリフト領域と、
前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置するｐ型のボディ領域と、前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接するｎ型の第１のソース領域と、前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第１のソース領域との間に前記第１のゲート電極が位置するｎ型の第２のソース領域と、前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第１のゲート電極との間の距離よりも小さく、前記第１のソース領域との間に前記第１のゲート電極が位置し、前記第１のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第１の炭化珪素領域と、前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第２のゲート電極との間の距離よりも小さく、前記第２のソース領域との間に前記第２のゲート電極が位置し、前記第２のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第２の炭化珪素領域と、前記第１のゲート電極と前記ドリフト領域との間、前記第１のゲート電極と前記ボディ領域との間、前記第１のゲート電極と前記第１の炭化珪素領域との間、及び、前記第１のゲート電極と前記第１のソース領域との間に位置する第１のゲート絶縁層と、前記第２のゲート電極と前記ドリフト領域との間、前記第２のゲート電極と前記ボディ領域との間、前記第２のゲート電極と前記第２の炭化珪素領域との間、及び、前記第２のゲート電極と前記第２のソース領域との間に位置する第２のゲート絶縁層と、前記炭化珪素層の中に位置し、前記第２の面と前記第１のゲート電極との間に位置し、前記第１の炭化珪素領域と接し、前記第１のゲート絶縁層との間に前記ドリフト領域の一部である第１のｎ型部分が位置するｐ型の第３の炭化珪素領域と、前記炭化珪素層の中に位置し、前記第２の面と前記第２のゲート電極との間に位置し、前記第２の炭化珪素領域と接し、前記第２のゲート絶縁層との間に前記ドリフト領域の一部である第２のｎ型部分が位置し、前記第３の炭化珪素領域と離間したｐ型の第４の炭化珪素領域と、を備え、前記第２の面と前記第１の炭化珪素領域との距離が前記第２の面と前記第３の炭化珪素領域との間の距離よりも小さく、前記第２の面と前記第２の炭化珪素領域との距離が前記第２の面と前記第４の炭化珪素領域との間の距離よりも小さい。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式平面図。 第１の比較形態の半導体装置の模式断面図。 第２の比較形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式平面図。 第５の実施形態の半導体装置の模式平面図。 第６の実施形態の半導体装置の模式断面図。 第７の実施形態の半導体装置の模式断面図。 第８の実施形態の半導体装置の模式断面図。 第８の実施形態の半導体装置の模式平面図。 第８の実施形態の半導体装置の模式断面図。 第８の実施形態の半導体装置の模式断面図。 第９の実施形態の駆動装置の模式図。 第１０の実施形態の車両の模式図。 第１１の実施形態の車両の模式図。 第１２の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ等の距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層と、第１の面に接するソース電極と、第２の面に接するドレイン電極と、ソース電極とドレイン電極の間に位置する第１のゲート電極と、ソース電極とドレイン電極の間に位置する第２のゲート電極と、炭化珪素層の中に位置するｎ型のドリフト領域と、炭化珪素層の中に位置し、ドリフト領域と第１の面との間に位置するｐ型のボディ領域と、炭化珪素層の中に位置し、ボディ領域と第１の面との間に位置し、ソース電極と接するｎ型の第１のソース領域と、炭化珪素層の中に位置し、ボディ領域と第１の面との間に位置し、ソース電極と接し、第１のソース領域との間に第１のゲート電極が位置するｎ型の第２のソース領域と、炭化珪素層の中に位置し、ドリフト領域と第１の面との間に位置し、ソース電極と接し、第２の面との間の距離が、第２の面と第１のゲート電極との間の距離よりも小さく、第１のソース領域との間に第１のゲート電極が位置し、第１のゲート電極とボディ領域との間に位置し、ボディ領域よりもｐ型不純物濃度が高いｐ型の第１の炭化珪素領域と、炭化珪素層の中に位置し、ドリフト領域と第１の面との間に位置し、ソース電極と接し、第２の面との間の距離が、第２の面と第２のゲート電極との間の距離よりも小さく、第２のソース領域との間に第２のゲート電極が位置し、第２のゲート電極とボディ領域との間に位置し、ボディ領域よりもｐ型不純物濃度が高いｐ型の第２の炭化珪素領域と、第１のゲート電極とドリフト領域との間、第１のゲート電極とボディ領域との間、第１のゲート電極と第１の炭化珪素領域との間、及び、第１のゲート電極と第１のソース領域との間に位置する第１のゲート絶縁層と、第２のゲート電極とドリフト領域との間、第２のゲート電極とボディ領域との間、第２のゲート電極と第２の炭化珪素領域との間、及び、第２のゲート電極と第２のソース領域との間に位置する第２のゲート絶縁層と、炭化珪素層の中に位置し、第２の面と第１のゲート電極との間に位置し、第１の炭化珪素領域と接し、第１のゲート絶縁層との間にドリフト領域の一部である第１のｎ型部分が位置するｐ型の第３の炭化珪素領域と、炭化珪素層の中に位置し、第２の面と第２のゲート電極との間に位置し、第２の炭化珪素領域と接し、第２のゲート絶縁層との間にドリフト領域の一部である第２のｎ型部分が位置し、第３の炭化珪素領域と離間したｐ型の第４の炭化珪素領域と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ１００である。縦型ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２は、本実施形態の半導体装置の模式平面図である。図２は、図１の第１の面（図１中のＰ１）における平面図である。
図３は、本実施形態の半導体装置の模式平面図である。図３は、図１の面Ｐｘにおける平面図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２、ドレイン電極１４、第１のゲート絶縁層１６ａ、第２のゲート絶縁層１６ｂ、第１のゲート電極１８ａ、第２のゲート電極１８ｂ、第１の層間絶縁層２０ａ、第２の層間絶縁層２０ｂ、第１のトレンチ２２ａ、及び、第２のトレンチ２２ｂを備える。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２４、ｎ−型又はｎ型のドリフト領域２６、ｐ型のボディ領域２８、ｎ＋型の第１のソース領域３０ａ、ｎ＋型の第２のソース領域３０ｂ、ｐ＋型の第１のダイオード領域３２ａ（第１の炭化珪素領域）、ｐ＋型の第２のダイオード領域３２ｂ（第２の炭化珪素領域）、ｐ＋型の第１の電流制限領域３４ａ（第３の炭化珪素領域）、ｐ＋型の第２の電流制限領域３４ｂ（第４の炭化珪素領域）が位置する。
ｎ−型又はｎ型のドリフト領域２６は、第１の低濃度領域２６ａ（第１のｎ型領域）、高濃度領域２６ｂ（第２のｎ型領域）、第１の電界緩和部２６ｗ（第１のｎ型部分）、第２の電界緩和部２６ｘ（第２のｎ型部分）を有する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。第１の面及び第２の面の傾斜方向は、例えば、［１１−２０］方向であるａ軸の方向である。図１では、図中に示す第２の方向がａ軸の方向である。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型又はｎ型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物の不純物濃度は、ドレイン領域２４のｎ型不純物の不純物濃度よりも低い。ドリフト領域２６のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１９ｃｍ−３以下である。典型的には、例えば２×１０１６ｃｍ−３である。ドリフト領域２６の厚さは、例えば、５μｍ以上１５０μｍ以下である。典型的には、例えば１０μｍである。
ドリフト領域２６は、ｎ−型の第１の低濃度領域２６ａとｎ型の高濃度領域２６ｂを有する。高濃度領域２６ｂは、ＭＯＳＦＥＴ１００のオン抵抗を低減させる機能を備える。
高濃度領域２６ｂのｎ型不純物の不純物濃度は、第１の低濃度領域２６ａのｎ型不純物の不純物濃度よりも高い。高濃度領域２６ｂのｎ型不純物の不純物濃度は、例えば、２×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下であることが好ましく、８×１０１７ｃｍ−３以上３×１０１８ｃｍ−３以下であることが更に好ましい。典型的には、例えば、１×１０１８ｃｍ−３である。高濃度領域２６ｂのｎ型不純物の不純物濃度が低くなると、電流を拡散させる能力が小さくなり、濃度が高いと耐圧が取れなくなるおそれがある。
ｐ型のボディ領域２８は、ドリフト領域２６と炭化珪素層１０の表面との間に設けられる。ボディ領域２８は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。すなわち、ＭＯＳＦＥＴ１００がオン状態の時に、ボディ領域２８の第１のゲート絶縁層１６ａと接する領域、及び、第２のゲート絶縁層１６ｂと接する領域に電子が流れるチャネルが形成される。ボディ領域２８の第１のゲート絶縁層１６ａと接する領域、及び、第２のゲート絶縁層１６ｂと接する領域が、チャネル形成領域となる。
ＭＯＳＦＥＴ１００は、第１のトレンチ２２ａの片側のボディ領域２８のみがチャネル領域として機能する。また、ＭＯＳＦＥＴ１００は、第２のトレンチ２２ｂの片側のボディ領域２８のみがチャネル領域として機能する。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。典型的には、例えば１×１０１７ｃｍ−３である。ボディ領域２８のｐ型不純物の不純物濃度が低いと、移動度が向上するが、閾値が低くなる。ボディ領域２８のｐ型不純物の不純物濃度が高いと、移動度が低下するが、閾値が高くなる。
例えば、ボディ領域２８を低濃度層と高濃度層の積層構造にして、低濃度層にて高移動度を実現し、高濃度層にて高閾値を実現することも可能である。例えば、低濃度層のｐ型不純物の不純物濃度は２×１０１６ｃｍ−３であり、高濃度層の型不純物の不純物濃度は４×１０１７ｃｍ−３である。
ボディ領域２８の深さは、例えば、０．２μｍ以上１．０μｍ以下である。典型的には、例えば０．６μｍである。
ｎ＋型の第１のソース領域３０ａは、ボディ領域２８と炭化珪素層１０の表面との間に設けられる。第１のソース領域３０ａは、ソース電極１２と接する。第１のソース領域３０ａは、第１のゲート絶縁層１６ａに接する。
第１のソース領域３０ａは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域３０ａのｎ型不純物の不純物濃度は、ドリフト領域２６のｎ型不純物の不純物濃度よりも高い。
第１のソース領域３０ａのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第１のソース領域３０ａの深さはボディ領域２８の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。典型的には、例えば０．２μｍである。ドリフト領域２６と第１のソース領域３０ａとの距離は、例えば、０．１μｍ以上０．９μｍ以下である。典型的には、例えば０．４μｍである。
ｎ＋型の第２のソース領域３０ｂは、ボディ領域２８と炭化珪素層１０の表面との間に設けられる。第２のソース領域３０ｂは、ソース電極１２と接する。第２のソース領域３０ｂは、第２のゲート絶縁層１６ｂに接する。
第２のソース領域３０ｂは、例えば、リン（Ｐ）をｎ型不純物として含む。第２のソース領域３０ｂのｎ型不純物の不純物濃度は、ドリフト領域２６のｎ型不純物の不純物濃度よりも高い。
第２のソース領域３０ｂのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第２のソース領域３０ｂの深さはボディ領域２８の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。典型的には、例えば０．２μｍである。ドリフト領域２６と第２のソース領域３０ｂとの距離は、例えば、０．１μｍ以上０．９μｍ以下である。典型的には、例えば０．４μｍである。
第１のソース領域３０ａと第２のソース領域３０ｂとは、製造ばらつきの範囲内で同一の形状及び不純物濃度を備える。
ｐ＋型の第１のダイオード領域３２ａは、ドリフト領域２６と炭化珪素層１０の表面との間に設けられる。第１のダイオード領域３２ａは、ソース電極１２と接する。
炭化珪素層１０の裏面と第１のダイオード領域３２ａとの間の距離（図１中のｄ１）は、炭化珪素層１０の裏面と第１のゲート電極１８ａとの間の距離（図１中のｄ２）よりも小さい。
第１のダイオード領域３２ａと第１のソース領域３０ａとの間には第１のゲート電極１８ａが位置する。第１のダイオード領域３２ａは、第１のゲート電極１８ａとボディ領域２８との間に位置する。
第１のダイオード領域３２ａの深さは、第１のゲート絶縁層１６ａの炭化珪素層１０の裏面側の端部の深さよりも深い。
第１のダイオード領域３２ａは、第１のダイオード領域３２ａとドリフト領域２６との間のｐｎ接合が、ＭＯＳＦＥＴ１００のボディダイオードとして機能する。また、ソース電極１２と炭化珪素層１０との間のコンタクト抵抗を低減する機能を有する。第１のダイオード領域３２ａを介してボディ領域２８の電位がソース電位に固定される。
また、第１のダイオード領域３２ａにより、第１のダイオード領域３２ａに接する第１のゲート絶縁層１６ａに印加される電界が緩和される。よって、第１のゲート絶縁層１６ａの耐圧が向上する。
第１のダイオード領域３２ａのｐ型不純物の不純物濃度は、例えば、ボディ領域２８のｐ型不純物の不純物濃度よりも高い。ｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。典型的には、例えば、１×１０１９ｃｍ−３である。また金属とのコンタクト部分は高濃度であることが好ましく、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｐ＋型の第２のダイオード領域３２ｂは、ドリフト領域２６と炭化珪素層１０の表面との間に設けられる。第２のダイオード領域３２ｂは、ソース電極１２と接する。
炭化珪素層１０の裏面と第２のダイオード領域３２ｂとの間の距離は、炭化珪素層１０の裏面と第２のゲート電極１８ｂとの間の距離よりも小さい。
第２のダイオード領域３２ｂと第２のソース領域３０ｂとの間には第２のゲート電極１８ｂが位置する。第２のダイオード領域３２ｂは、第２のゲート電極１８ｂとボディ領域２８との間に位置する。
第２のダイオード領域３２ｂの深さは、第２のゲート絶縁層１６ｂの炭化珪素層１０の裏面側の端部の深さよりも深い。
第２のダイオード領域３２ｂは、第２のダイオード領域３２ｂとドリフト領域２６との間のｐｎ接合が、ＭＯＳＦＥＴ１００のボディダイオードとして機能する。また、ソース電極１２と炭化珪素層１０との間のコンタクト抵抗を低減する機能を有する。第２のダイオード領域３２ｂを介してボディ領域２８の電位がソース電位に固定される。
また、第２のダイオード領域３２ｂにより、第２のダイオード領域３２ｂに接する第２のゲート絶縁層１６ｂに印加される電界が緩和される。よって、第２のゲート絶縁層１６ｂの耐圧が向上する。
第２のダイオード領域３２ｂのｐ型不純物の不純物濃度は、ボディ領域２８のｐ型不純物の不純物濃度よりも高い。ｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。典型的には、例えば、１×１０１９ｃｍ−３である。また金属とのコンタクト部分は高濃度であることが好ましく、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第１のダイオード領域３２ａと第２のダイオード領域３２ｂとは、製造ばらつきの範囲内で同一の形状及び不純物濃度を備える。
第１のゲート電極１８ａは、ソース電極１２とドレイン電極１４との間に設けられる。第１のゲート電極１８ａは、炭化珪素層１０に形成された第１のトレンチ２２ａ内に設けられる。第１のゲート電極１８ａは、第１のゲート絶縁層１６ａ上に設けられる。第１のゲート電極１８ａは、炭化珪素層１０の表面に平行な第１の方向に伸長する。
第１のゲート電極１８ａは、導電層である。第１のゲート電極１８ａは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第２のゲート電極１８ｂは、ソース電極１２とドレイン電極１４との間に設けられる。第２のゲート電極１８ｂは、炭化珪素層１０に形成された第２のトレンチ２２ｂ内に設けられる。第２のゲート電極１８ｂは、第２のゲート絶縁層１６ｂ上に設けられる。第２のゲート電極１８ｂは、炭化珪素層１０の表面に平行な第１の方向に伸長する。
第２のゲート電極１８ｂは、導電層である。第２のゲート電極１８ｂは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第１のゲート絶縁層１６ａは、ドリフト領域２６、ボディ領域２８、第１のダイオード領域３２ａ、及び、第１のソース領域３０ａと、第１のゲート電極１８ａとの間に設けられる。第１のゲート絶縁層１６ａは、第１のトレンチ２２ａ内に設けられる。
第１のトレンチ２２ａの一方の側面に設けられた第１のゲート絶縁層１６ａは、第１のダイオード領域３２ａに接し、第１のダイオード領域３２ａに覆われる。
第１のゲート絶縁層１６ａの炭化珪素層１０の裏面側の端部の深さは、ボディ領域２８の深さよりも深い。言い換えれば、第１のゲート絶縁層１６ａとドレイン電極１４との距離は、ボディ領域２８とドレイン電極１４との距離よりも小さい。
第１のゲート絶縁層１６ａは、例えば、シリコン酸化膜である。第１のゲート絶縁層１６ａには、例えば、Ｈｉｇｈ−ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ−Ｋ絶縁膜との積層膜もドライブ性能向上や耐圧特性向上に有効である。トレンチ底のゲート絶縁膜を厚くすることで、耐圧を向上させることができる。第１のダイオード領域３２ａに接する側のゲート絶縁膜を厚くすることで、第１のダイオード領域３２ａの幅を狭くすることが可能となり、デバイスの小型化が可能となる。
第２のゲート絶縁層１６ｂは、ドリフト領域２６、ボディ領域２８、第２のダイオード領域３２ｂ、及び、第２のソース領域３０ｂと、第２のゲート電極１８ｂとの間に設けられる。第２のゲート絶縁層１６ｂは、第２のトレンチ２２ｂ内に設けられる。
第２のトレンチ２２ｂの一方の側面に設けられた第２のゲート絶縁層１６ｂは、第２のダイオード領域３２ｂに接し、第２のダイオード領域３２ｂに覆われる。
第２のゲート絶縁層１６ｂの炭化珪素層１０の裏面側の端部の深さは、ボディ領域２８の深さよりも深い。言い換えれば、第２のゲート絶縁層１６ｂとドレイン電極１４との距離は、ボディ領域２８とドレイン電極１４との距離よりも小さい。
第２のゲート絶縁層１６ｂは、例えば、シリコン酸化膜である。第２のゲート絶縁層１６ｂには、例えば、Ｈｉｇｈ−ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ−Ｋ絶縁膜との積層膜もドライブ性能向上や耐圧特性向上に有効である。トレンチ底のゲート絶縁膜を厚くすることで、耐圧を向上させることができる。第２のダイオード領域３２ｂに接する側のゲート絶縁膜を厚くすることで、第２のダイオード領域３２ｂの幅を狭くすることが可能となり、デバイスの小型化が可能となる。
ｐ＋型の第１の電流制限領域３４ａは、炭化珪素層１０の裏面と第１のゲート電極１８ａとの間に位置する。第１の電流制限領域３４ａは、第１のダイオード領域３２ａと接する。ｐ＋型の第１の電流制限領域３４ａは、第１の方向に伸長する。
第１の電流制限領域３４ａは、特に、ＭＯＳＦＥＴ１００の負荷短絡時のオン電流の量、又は、オン電流の経路を制限する機能を有する。
第１の電流制限領域３４ａと第１のゲート電極１８ａとの間に、第１の電界緩和部２６ｗが位置する。第１の電流制限領域３４ａと第１のゲート絶縁層１６ａとの間に、第１の電界緩和部２６ｗが位置する。第１の電界緩和部２６ｗは、ドリフト領域２６の一部である。第１の電界緩和部２６ｗは、ｎ型の高濃度領域２６ｂの中に位置する。
例えば、第１の電流制限領域３４ａと第１のゲート絶縁層１６ａとの間の距離（図１中のｄ３）は、０．０５μｍ以上０．２μｍ以下である。
例えば、炭化珪素層１０の裏面と第１のダイオード領域３２ａとの間の距離（図１中のｄ１）は、炭化珪素層１０の裏面と第１の電流制限領域３４ａとの間の距離（図１中のｄ４）よりも小さい。言い換えれば、第１のダイオード領域３２ａの深さは、第１の電流制限領域３４ａの深さよりも深い。
例えば、第１の電流制限領域３４ａの第２の方向の幅は、第１のダイオード領域３２ａの第２の方向の幅よりも広い。
例えば、第１の電流制限領域３４ａの端部は、チャネル形成領域が存在する側の第１のトレンチ２２ａの側面の延長線より、第１のダイオード領域３２ａ側に存在する。
第１の電流制限領域３４ａのｐ型不純物の不純物濃度は、ボディ領域２８のｐ型不純物の不純物濃度よりも高い。ｐ型不純物の不純物濃度は、例えば、６×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。典型的には、例えば、２×１０１９ｃｍ−３である。
例えば、第１の電流制限領域３４ａのｐ型不純物の不純物濃度は、第１の電流制限領域３４ａに近接する第１のダイオード領域３２ａのｐ型不純物の不純物濃度よりも高い。例えば、第１の電流制限領域３４ａのｐ型不純物の不純物濃度は、第１のダイオード領域３２ａの底近傍でのｐ型不純物の不純物濃度よりも高い。
第２の電流制限領域３４ｂは、特に、ＭＯＳＦＥＴ１００の負荷短絡時のオン電流の量、又は、オン電流の経路を制限する機能を有する。
第２の電流制限領域３４ｂと第２のゲート電極１８ｂとの間に、第２の電界緩和部２６ｘが位置する。第２の電流制限領域３４ｂと第２のゲート絶縁層１６ｂとの間に、第２の電界緩和部２６ｘが位置する。第２の電界緩和部２６ｘは、ドリフト領域２６の一部である。第２の電界緩和部２６ｘは、ｎ型の高濃度領域２６ｂの中に位置する。
例えば、第２の電流制限領域３４ｂと第２のゲート絶縁層１６ｂとの間の距離は、０．０５μｍ以上０．２μｍ以下である。
例えば、炭化珪素層１０の裏面と第２のダイオード領域３２ｂとの間の距離は、炭化珪素層１０の裏面と第２の電流制限領域３４ｂとの間の距離よりも小さい。言い換えれば、第２のダイオード領域３２ｂの深さは、第２の電流制限領域３４ｂの深さよりも深い。
例えば、第２の電流制限領域３４ｂの第２の方向の幅は、第２のダイオード領域３２ｂの第２の方向の幅よりも広い。
例えば、第２の電流制限領域３４ｂの端部は、チャネル形成領域が存在する側の第２のトレンチ２２ｂの側面の延長線より、第２のダイオード領域３２ｂ側に存在する。
第２の電流制限領域３４ｂのｐ型不純物の不純物濃度は、ボディ領域２８のｐ型不純物の不純物濃度よりも高い。ｐ型不純物の不純物濃度は、例えば、６×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。典型的には、例えば、２×１０１９ｃｍ−３である。
例えば、第２の電流制限領域３４ｂのｐ型不純物の不純物濃度は、第２の電流制限領域３４ｂに近接する第２のダイオード領域３２ｂのｐ型不純物の不純物濃度よりも高い。例えば、第２の電流制限領域３４ｂのｐ型不純物の不純物濃度は、第２のダイオード領域３２ｂの底近傍でのｐ型不純物の不純物濃度よりも高い。
第１の電流制限領域３４ａと第２の電流制限領域３４ｂとは、製造ばらつきの範囲内で同一の形状及び不純物濃度を備える。
例えば、第１の電流制限領域３４ａと第２の電流制限領域３４ｂとの間の距離（図１中のｄ５）は、第１のダイオード領域３２ａと第２のゲート絶縁層１６ｂとの間の距離（図１中のｄ６）よりも小さい。
また、第１の低濃度領域２６ａと高濃度領域２６ｂの境界（図１の点線位置）は、第１の電流制限領域３４ａ及び第２の電流制限領域３４ｂよりも、炭化珪素層１０の裏面に近い位置にあることが好ましい。これにより、第１の電流制限領域３４ａや第２の電流制限領域３４ｂの裏側に電流が周り込みやすくなり、低抵抗化が実現する。
第１の層間絶縁層２０ａは、第１のゲート電極１８ａ上に設けられる。第１の層間絶縁層２０ａは、例えば、シリコン酸化膜である。
第２の層間絶縁層２０ｂは、第２のゲート電極１８ｂ上に設けられる。第２の層間絶縁層２０ｂは、例えば、シリコン酸化膜である。
ソース電極１２は、炭化珪素層１０の表面上に設けられる。ソース電極１２は、第１のソース領域３０ａ、第２のソース領域３０ｂ、第１のダイオード領域３２ａ、及び、第２のダイオード領域３２ｂに接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
以下、実施形態の半導体装置の作用及び効果について説明する。
本実施形態のＭＯＳＦＥＴ１００は、第１の電流制限領域３４ａと第２の電流制限領域３４ｂとにより、ＭＯＳＦＥＴ１００の負荷短絡時のオン電流の量、又は、オン電流の経路を制限することが可能となる。したがって、ＭＯＳＦＥＴ１００の短絡耐量を向上させることが可能となる。以下、詳述する。
トレンチ内にゲート電極を設けるトレンチゲート型のＭＯＳＦＥＴは、単位面積当たりのオン抵抗の低減が可能であり、オン電流を向上させることが可能である。しかし、ＭＯＳＦＥＴの出力側で負荷短絡が生じた場合、オン抵抗が低いため過大な電流が流れ破壊に至るまでの時間が短くなるおそれがある。すなわち、短絡耐量が低下するおそれがある。ＭＯＳＦＥＴでは、例えば、１０マイクロ秒以上の短絡耐量を保証することが要求される。
図４は、第１の比較形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ２０００は、第１のトレンチ２２ａの両側のボディ領域２８、及び、第２のトレンチ２２ｂの両側の第２のトレンチ２２ｂがチャネル領域として機能する点で本実施形態のＭＯＳＦＥＴ１００と異なる。また、第１の電流制限領域３４ａと第２の電流制限領域３４ｂを備えない点でＭＯＳＦＥＴ１００と異なる。
図４において、オン電流の経路を点線矢印で示す。図４から明らかなように、オン動作時には、第１のトレンチ２２ａの両側にチャネル領域が形成されるため、両方のチャネル領域からドリフト領域２６に流れ込む電流が第１のトレンチ２２ａの直下で交わり、オン電流密度が増大する。したがって、負荷短絡が生じた場合、第１のトレンチ２２ａの直下の発熱量が大きくなり、破壊に至るまでの時間が短くなるおそれがある。よって、短絡耐量が低下する。
図５は、第２の比較形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ２１００は、第１の電流制限領域３４ａと第２の電流制限領域３４ｂを備えない点で本実施形態のＭＯＳＦＥＴ１００と異なる。
図５において、オン電流の経路を点線矢印で示す。図５から明らかなように、オン動作時には、第１のトレンチ２２ａの片側のボディ領域２８のみ、第２のトレンチ２２ｂの片側のボディ領域２８のみにチャネル領域が形成される。隣接する２つのチャネル領域の距離が離れるため、２つのチャネル領域からドリフト領域２６に流れ込む電流の交差が抑制される。したがって、負荷短絡が生じた場合の発熱量が抑制され、破壊に至るまでの時間が長くなる。よって、短絡耐量が向上する。
図６は、本実施形態の半導体装置の作用及び効果の説明図である。本実施形態のＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴ２１００に対し、更に、第１の電流制限領域３４ａと第２の電流制限領域３４ｂを備える。第１の電流制限領域３４ａと第２の電流制限領域３４ｂを備えることにより、チャネル領域からドリフト領域２６に流れ込む電流の量、及び、電流の経路の拡がりが抑制される。チャネル領域からドリフト領域２６に流れ込む電流の経路が狭い領域に制限される。このため、隣接する２つのチャネル領域からドリフト領域２６に流れ込む電流の量、及び、電流の交差が抑制される。したがって、負荷短絡が生じた場合の発熱量が更に抑制され、破壊に至るまでの時間が更に長くなる。よって、短絡耐量が更に向上する。
チャネル領域からドリフト領域２６に流れ込む電流の経路を制限する観点から、第１の電流制限領域３４ａと第２の電流制限領域３４ｂとの間の距離（図１中のｄ５）は、第１のダイオード領域３２ａと第２のゲート絶縁層１６ｂとの間の距離（図１中のｄ６）よりも小さいことが好ましい。
チャネル領域からドリフト領域２６に流れ込む電流の経路を制限する観点から、第１の電流制限領域３４ａの第２の方向の幅は、第１のダイオード領域３２ａの第２の方向の幅よりも広いことが好ましい。同様の理由により、第２の電流制限領域３４ｂの第２の方向の幅は、第２のダイオード領域３２ｂの第２の方向の幅よりも広いことが好ましい。
また、チャネル領域からドリフト領域２６に流れ込む電流の経路を適度に制限する観点から、第１の電流制限領域３４ａ、及び、第２の電流制限領域３４ｂのｐ型不純物の不純物濃度は、６×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下であることが好ましく、８×１０１８ｃｍ−３以上４×１０１９ｃｍ−３以下であることがより好ましい。典型的には、例えば、２×１０１９ｃｍ−３である。
また、チャネル領域からドリフト領域２６に流れ込む電流の経路を過度に制限しないようにする観点から、第１の電流制限領域３４ａの端部は、チャネル形成領域が存在する側の第１のトレンチ２２ａの側面の延長線より、第１のダイオード領域３２ａ側に存在することが好ましく、第２の電流制限領域３４ｂの端部は、チャネル形成領域が存在する側の第２のトレンチ２２ｂの側面の延長線より、第２のダイオード領域３２ｂ側に存在することが好ましい。
第１の電流制限領域３４ａ、 第２の電流制限領域３４ｂのチャネル形成領域と反対側の端は、ドリフト領域２６内での電流経路の交差が、可能な限り起こらないように位置を調整することができる。
また、ＭＯＳＦＥＴ１００には、ｐ＋型の第１の電流制限領域３４ａと第１のゲート絶縁層１６ａとの間に、ｎ型の第１の電界緩和部２６ｗが存在する。第１の電界緩和部２６ｗが存在することにより、ＭＯＳＦＥＴ１００のオフ移行時に、第１のゲート絶縁層１６ａに印加される電界が緩和される。言い換えれば、第１の電界緩和部２６ｗが存在しない場合、すなわち、第１の電流制限領域３４ａが第１のゲート絶縁層１６に接する場合と比較して、第１のゲート絶縁層１６ａに印加される電界が緩和される。よって、第１のゲート絶縁層１６ａの耐圧が向上し、ＭＯＳＦＥＴ１００の信頼性が向上する。ｎ型の第１の電界緩和部２６ｗは、ホットホールの障壁層となる。ｎ型の第１の電界緩和部２６ｗは、アバランシェによる第１のゲート絶縁層１６ａの破壊が起こらないためにも有効である。
同様に、第２の電流制限領域３４ｂと第２のゲート絶縁層１６ｂとの間に、ｎ型の第２の電界緩和部２６ｘが存在することにより、第２のゲート絶縁層１６ｂの耐圧も向上する。
第１のゲート絶縁層１６ａの耐圧を向上させる観点から、第１の電流制限領域３４ａと第１のゲート絶縁層１６ａとの間の距離（図１中のｄ３）は、０．０５μｍ以上０．２μｍ以下であることが好ましい。同様の理由で、第２の電流制限領域３４ｂと第２のゲート絶縁層１６ｂとの間の距離は、０．０５μｍ以上０．２μｍ以下であることが好ましい。
第１の電流制限領域３４ａ、及び、第２の電流制限領域３４ｂのｐ型不純物の不純物濃度が、第１のダイオード領域３２ａ、及び、第２のダイオード領域３２ｂのｐ型不純物の不純物濃度よりも高くなる場合、第１の電流制限領域３４ａ及び第２の電流制限領域３４ｂの形成時に誘起される結晶欠陥が、ダイオード特性を劣化させるおそれがある。このため、第１のダイオード領域３２ａ、及び、第２のダイオード領域３２ｂの深さを、第１の電流制限領域３４ａ、及び、第２の電流制限領域３４ｂの深さよりも深くし、ダイオード特性が、主に、第１のダイオード領域３２ａ、及び、第２のダイオード領域３２ｂの属性に依存するようにすることが好ましい。
また、特に、ＭＯＳＦＥＴ１００の通常のオン状態でのオン電流を増加させる観点から、ドリフト領域２６は、ｎ−型の第１の低濃度領域２６ａとｎ型の高濃度領域２６ｂを有することが好ましい。オン電流の経路となる領域の抵抗が低減され、電流がドリフト領域２６中で効率的に拡散する。したがって、オン電流が増加する。
第１の低濃度領域２６ａのｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１９ｃｍ−３以下である。典型的には、例えば２×１０１６ｃｍ−３である。高濃度領域２６ｂのｎ型不純物の不純物濃度は、第１の低濃度領域２６ａのｎ型不純物の不純物濃度よりも高い。高濃度領域２６ｂのｎ型不純物の不純物濃度は、例えば、２×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下が好ましく、８×１０１７ｃｍ−３以上３×１０１８ｃｍ−３以下が更に好ましい。典型的には、例えば、１×１０１８ｃｍ−３である。濃度が低いと電流を拡散させる能力が小さくなり、濃度が高いと耐圧が取れなくなる。上記範囲を下回るとオン抵抗が高くなりすぎるおそれがある。また、上記範囲を上回ると、負荷短絡時に十分な電流の抑制ができないおそれがある。
本実施形態では、第１のトレンチ２２ａ及び第２のトレンチ２２ｂの側面と炭化珪素層１０の表面との間の傾斜角が９０度である場合を例に説明したが、傾斜角は必ずしも９０度に限定されるわけではない。
例えば、第２の方向がａ軸の方向である場合、電子の移動度を最大にする観点からは、第１のトレンチ２２ａ及び第２のトレンチ２２ｂのチャネル領域が形成される側の側面をａ面、すなわち、（１１−２０）面に一致させることが好ましい。したがって、例えば、第１の面の（０００１）面に対するオフ角をαとすると、トレンチ側面の傾斜角は９０度−αとすることが好ましい。この際、対をなすもう一方の側面は（１１−２０）面に一致しないので、一致しない面はチャネル領域として使用しない。
また、例えば、第１のトレンチ２２ａ及び第２のトレンチ２２ｂの伸長する第１の方向を、ａ軸とするよう第１のトレンチ２２ａ及び第２のトレンチ２２ｂを形成し、トレンチ側面の傾斜角を９０度とすることが好ましい。トレンチの側面がｍ面、すなわち、（１−１００）面に一致し、電子の移動度が向上する。この際、対をなす二つの側面はともに（１−１００）面に一致する。
なお、トレンチの密度を最大にし、単位面積当たりのオン抵抗を低減する観点からは、第１のトレンチ２２Ａ及び第２のトレンチ２２Ｂの側面と炭化珪素層１０の表面との間の傾斜角が９０度であることが好ましい。トレンチ構造の片側側面をチャネル領域としたＭＯＳＦＥＴと、反対側を耐圧構造とダイオードを兼ねた構造をユニットと考えた場合、９０度の角度で形成した構造が一番小さなユニットとなる。したがって、トレンチの密度を最大にすることができる。
一般的に言って、エピタキシャル成長を実現するために、基板にはオフ角を設けるが、そのオフ角と垂直な方向に９０度の側面を持つ面を出し、片方の側面をチャネル領域とし、対をなす側面を耐圧構造とすることで、トレンチ密度の高いＰｉＮ内蔵ＭＯＳＦＥＴが形成できる。
本実施形態では、第１のトレンチ２２ａの両側面の第１のゲート絶縁層１６ａの膜厚が等しい場合を例に説明したが、例えば、第１のダイオード領域３２ａと接する側面の第１のゲート絶縁層１６ａの膜厚が、ボディ領域２８と接する側面の第１のゲート絶縁層１６ａの膜厚よりも厚くすることも可能である。この時、第１のダイオード領域３２aの幅を狭くすることが可能であり、それによって、ユニットの幅が狭くなる。最終的にはトレンチ密度の向上につながる。同様に、例えば、第２のダイオード領域３２ｂと接する側面の第２のゲート絶縁層１６ｂの膜厚が、ボディ領域２８と接する側面の第２のゲート絶縁層１６ｂの膜厚よりも厚くすることも可能である。この時、第２のダイオード領域３２ｂの幅を狭くすることが可能であり、それによって、ユニットの幅が狭くなる。最終的にはトレンチ密度の向上につながる。
以上、本実施形態のＭＯＳＦＥＴ１００によれば、負荷短絡時の発熱が抑えられ、短絡
耐量が向上する。また、ゲート絶縁層の耐圧が向上し、信頼性が向上する。
（第２の実施形態）
本実施形態の半導体装置は、ドリフト領域が第２のｎ型領域とボディ領域との間に第２のｎ型領域よりもｎ型不純物の不純物濃度の低い第３のｎ型領域を有すること以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ２００である。
ｎ−型又はｎ型のドリフト領域２６は、第１の低濃度領域２６ａ（第１のｎ型領域）、高濃度領域２６ｂ（第２のｎ型領域）、及び、第２の低濃度領域２６ｃ（第３のｎ型領域）を有する。
第２の低濃度領域２６ｃは、高濃度領域２６ｂとボディ領域２８との間に設けられる。第２の低濃度領域２６ｃのｎ型不純物の不純物濃度は、高濃度領域２６ｂのｎ型不純物の不純物濃度よりも低い。第２の低濃度領域２６ｃのｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１９ｃｍ−３以下である。典型的には、例えば２×１０１６ｃｍ−３である。
ＭＯＳＦＥＴ２００は、第２の低濃度領域２６ｃを備えることで、閾値電圧を高くすることができる。
以上、本実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態同様、短絡耐量及び信頼性が向上する。さらに、閾値電圧のを高くすることができる。
（第３の実施形態）
本実施形態の半導体装置は、ボディ領域が第１のｐ型領域と、第１のｐ型領域とドリフト領域との間に位置し、第１のｐ型領域よりもｐ型不純物の不純物濃度の高い第２のｐ型領域を有すること以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
図８は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ３００である。
ｐ型のボディ領域２８は、低濃度領域２８ａ（第１のｐ型領域）と高濃度領域２８ｂ（第２のｐ型領域）を有する。
高濃度領域２８ｂは、低濃度領域２８ａとドリフト領域２６との間に位置する。高濃度領域２８ｂのｐ型不純物の不純物濃度は、低濃度領域２８ａのｐ型不純物の不純物濃度よりも高い。
ＭＯＳＦＥＴ３００は、高濃度領域２８ｂを備えることで、閾値電圧を高くすることができる。
以上、本実施形態のＭＯＳＦＥＴ３００によれば、第１の実施形態同様、短絡耐量及び信頼性が向上する。さらに、閾値電圧を高くすることができる。
（第４の実施形態）
本実施形態の半導体装置は、ドリフト領域の中に位置し、第１のゲート電極と第２の面との間に位置し、第１の方向に伸長するｐ型の第５の炭化珪素領域と、ドリフト領域の中に位置し、第２のソース領域と第２の面との間に位置し、第３の炭化珪素領域と第２の面との間に位置し、第１の方向に伸長するｐ型の第６の炭化珪素領域と、ドリフト領域の中に位置し、第２のゲート電極と第２の面との間に位置し、第１の方向に伸長するｐ型の第７の炭化珪素領域と、を更に備えること以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ４００である。
図１０は、本実施形態の半導体装置の模式平面図である。図１０は、図９の面Ｐｙにおける平面図である。
ＭＯＳＦＥＴ４００は、ドリフト領域２６の中に位置するｐ型の第１の中間領域３６ａ（第５の炭化珪素領域）、ｐ型の第２の中間領域３６ｂ（第６の炭化珪素領域）、ｐ型の第３の中間領域３６ｃ（第７の炭化珪素領域）を備える。
第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃは、第１の方向に伸長する。第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃは、それぞれ離間している。
第１の中間領域３６ａは、第１のゲート電極１８ａと炭化珪素層１０の裏面との間に位置する。第１の中間領域３６ａは、第１の電流制限領域３４ａと炭化珪素層１０の裏面との間に位置する。
第２の中間領域３６ｂは、第２のソース領域３０ｂと炭化珪素層１０の裏面との間に位置する。第２の中間領域３６ｂは、第１の電流制限領域３４ａと炭化珪素層１０の裏面との間に位置する。
第３の中間領域３６ｃは、第２のゲート電極１８ｂと炭化珪素層１０の裏面との間に位置する。第３の中間領域３６ｃは、第２の電流制限領域３４ｂと炭化珪素層１０の裏面との間に位置する。
第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃは、例えば、ソース電極１２と同じソース電位に固定される。
第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃのｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下である。５×１０１７ｃｍ−３以上５×１０１９ｃｍ−３以下であることが好ましく、１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下であることが更に好ましい。ｐ型不純物の不純物濃度が低いと、大きな領域が必要となる。ｐ型不純物の不純物濃度が高いと、第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃの形成方法がエピタキシャル成長の場合であっても、イオン注入の場合であっても構造欠陥ができ易い。典型的には、ｐ型不純物の不純物濃度は、４×１０１８ｃｍ−である。
ＭＯＳＦＥＴ４００では、オン動作時に第２の中間領域３６ｂと第３の中間領域３６ｃの間のドリフト領域２６を、第２のトレンチ２２ｂの側面のチャネル領域からのオン電流が流れる。さらに、還流電流が流れる還流動作時には、第１の中間領域３６ａと第２の中間領域３６ｂの間のドリフト領域２６を、第１のダイオード領域３２ａからドレイン電極１４に向かう順方向電流が流れる。
本実施形態のＭＯＳＦＥＴ４００によれば、逆バイアス時の耐圧を犠牲にすることなく、ドリフト領域２６のｎ型不純物の不純物濃度を高くすることが可能である。本実施形態の場合は、第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃを、第１の低濃度領域２６ａのおよそ中間に入れることで、ドリフト領域２６のｎ型不純物の不純物濃度をおよそ２倍にできる。したがって、更にオン抵抗を低下させることが可能である。オン抵抗をおよそ半分にすることが可能となる。例えば、同様の中間領域をＫ（Ｋは整数）層入れてＫ等分すれば、濃度はＫ倍にでき、オン抵抗は１／Ｋ倍にできる。
また、本実施形態では、第１のトレンチ２２ａ及び第２のトレンチ２２ｂの片側のみにチャネル領域が形成される。このため、トレンチの両側にチャネル領域が形成される場合に比べ、第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃを、オン電流の経路、及び、ダイオードの順方向電流の経路を極力妨げず、かつ、オン電流の集中が回避できるよう配置することが容易となる。
以上、本実施形態のＭＯＳＦＥＴ４００によれば、第１の実施形態同様、短絡耐量及び信頼性が向上する。さらに、オン抵抗を低下させることができる。
（第５の実施形態）
本実施形態の半導体装置は、ドリフト領域の中に位置し、第１の面に平行で第１の方向に垂直な第２の方向に伸長し、第５の炭化珪素領域、第６の炭化珪素領域、及び、第７の炭化珪素領域に接するｐ型の第８の炭化珪素領域と、ドリフト領域の中に位置し、第２の方向に伸長し、第５の炭化珪素領域、第６の炭化珪素領域、及び、第７の炭化珪素領域に接し、第８の炭化珪素領域と離間したｐ型の第９の炭化珪素領域と、を更に備えること以外は、第４の実施形態と同様である。以下、第４の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ５００である。図１１は、図９の面Ｐｙに相当する面における平面図である。
ＭＯＳＦＥＴ５００は、ドリフト領域２６の中に位置するｐ型の第１の中間領域３６ａ（第５の炭化珪素領域）、ｐ型の第２の中間領域３６ｂ（第６の炭化珪素領域）、ｐ型の第３の中間領域３６ｃ（第７の炭化珪素領域）、ｐ型の第４の中間領域３６ｄ（第８の炭化珪素領域）、及び、ｐ型の第５の中間領域３６ｅ（第９の炭化珪素領域）を備える。
第４の中間領域３６ｄ、及び、第５の中間領域３６ｅは、炭化珪素層１０の表面に平行で第１の方向に垂直な第２の方向に伸長する。第４の中間領域３６ｄ、及び、第５の中間領域３６ｅは、それぞれ離間している。
第４の中間領域３６ｄ、及び、第５の中間領域３６ｅは、それぞれ、第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃに接する。第４の中間領域３６ｄ、及び、第５の中間領域３６ｅは、それぞれ、第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃと交差する。
ドリフト領域２６の中で、第１の中間領域３６ａ、第２の中間領域３６ｂ、第３の中間領域３６ｃ、第４の中間領域３６ｄ、及び、第５の中間領域３６ｅがメッシュ状のｐ型領域を形成している。
第１の中間領域３６ａ、第２の中間領域３６ｂ、第３の中間領域３６ｃ、第４の中間領域３６ｄ、及び、第５の中間領域３６ｅのｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下である。５×１０１７ｃｍ−３以上５×１０１９ｃｍ−３以下であることが好ましく、１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下であることが更に好ましい。ｐ型不純物の不純物濃度が低いと、大きな領域が必要となる。ｐ型不純物の不純物濃度が高いと、第１の中間領域３６ａ、第２の中間領域３６ｂ、第３の中間領域３６ｃ、第４の中間領域３６ｄ、及び、第５の中間領域３６ｅの形成方法がエピタキシャル成長の場合であっても、イオン注入の場合であっても構造欠陥ができ易い。典型的には、ｐ型不純物の不純物濃度は、４×１０１８ｃｍ−である。
本実施形態のＭＯＳＦＥＴ５００によれば、逆バイアス時の耐圧を犠牲にすることなく、ドリフト領域２６のｎ型不純物の不純物濃度を高くすることが可能である。本実施形態の場合は、第１の中間領域３６ａ、第２の中間領域３６ｂ、第３の中間領域３６ｃ、第４の中間領域３６ｄ、及び、第５の中間領域３６ｅを、第１の低濃度領域２６ａのおよそ中間に入れることで、ドリフト領域２６のｎ型不純物の不純物濃度をおよそ２倍にできる。したがって、更にオン抵抗を低下させることが可能である。オン抵抗をおよそ半分にすることが可能となる。例えば、同様の中間領域をＫ（Ｋは整数）層入れてＫ等分すれば、濃度はＫ倍にでき、オン抵抗は１／Ｋ倍にできる。
以上、本実施形態のＭＯＳＦＥＴ５００によれば、第１の実施形態同様、短絡耐量及び信頼性が向上する。さらに、オン抵抗を低下させることができる。
（第６の実施形態）
本実施形態の半導体装置は、第１の炭化珪素領域とボディ領域との間に位置し、第１の炭化珪素領域と第２のソース領域との間に位置し、ソース電極に接し、第１の炭化珪素領域との間にドリフト領域の一部である第５のｎ型部分を有し、第２の面との間の距離が、第２の面と第１のゲート電極との間の距離よりも小さく、ボディ領域よりもｐ型不純物濃度が高いｐ型の第１０の炭化珪素領域を、更に備え、ドリフト領域の一部である第５のｎ型部分がソース電極と接する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図１２は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ６００である。ＭＯＳＦＥＴ６００は、ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ）ダイオードを含む。
ＭＯＳＦＥＴ６００は、ｐ＋型の第３のダイオード領域３２ｃ（第１０の炭化珪素領域）を備える。ＭＯＳＦＥＴ６００のドリフト領域２６は、ｎ−型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域２６ｕ（第５のｎ型部分）を含む。
第３のダイオード領域３２ｃは、ドリフト領域２６とボディ領域２８との間に位置する。第３のダイオード領域３２ｃは、第１のダイオード領域３２ａと第２のソース領域３０ｂとの間に位置する。第３のダイオード領域３２ｃは、ソース電極１２に接する。
炭化珪素層１０の裏面と第３のダイオード領域３２ｃとの間の距離（図１２中のｄ７）は、炭化珪素層１０の裏面と第１のゲート電極１８ａとの間の距離（図１２中のｄ２）よりも小さい。第３のダイオード領域３２ｃと、第１のダイオード領域３２ａの深さは実質的に同一である。第３のダイオード領域３２ｃの深さは、第１のゲート絶縁層１６ａの炭化珪素層１０の裏面側の端部の深さよりも深い。
第３のダイオード領域３２ｃのｐ型不純物の不純物濃度は、ボディ領域２８のｐ型不純物の不純物濃度よりも高い。ｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。典型的には、例えば、１×１０１９ｃｍ−３である。
第３のダイオード領域３２ｃと第１のダイオード領域３２ａとの間には、ＪＦＥＴ領域２６ｕが設けられる。ＪＦＥＴ領域２６ｕは、ドリフト領域２６の一部である。ＪＦＥＴ領域２６ｕは、ソース電極１２に接する。ＪＦＥＴ領域２６ｕとソース電極１２との間の接合はショットキー接合である。
第１のダイオード領域３２ａ、第３のダイオード領域３２ｃ、ＪＦＥＴ領域２６ｕ、ソース電極１２、及び、ドレイン電極１４がＭＰＳダイオードを構成する。ソース電極１２がＭＰＳダイオードのアノード電極、ドレイン電極１４がＭＰＳダイオードのカソード電極として機能する。ＭＰＳダイオードは還流ダイオードとして機能する。
ＭＯＳＦＥＴ６００は、還流ダイオードとしてＭＰＳダイオードを備えることにより、高速かつ低損失な動作が可能となる。
以上、本実施形態のＭＯＳＦＥＴ６００によれば、第１の実施形態同様、短絡耐量及び信頼性が向上する。さらに、高速かつ低損失な動作が可能となる。
（第７の実施形態）
本実施形態の半導体装置は、ドリフト領域の中に位置し、第１のゲート電極と第２の面との間に位置し、第１の方向に伸長するｐ型の第５の炭化珪素領域と、ドリフト領域の中に位置し、第２のソース領域と第２の面との間に位置し、第３の炭化珪素領域と第２の面との間に位置し、第１の方向に伸長するｐ型の第６の炭化珪素領域と、ドリフト領域の中に位置し、第２のゲート電極と第２の面との間に位置し、第１の方向に伸長するｐ型の第７の炭化珪素領域と、を更に備えること以外は、第６の実施形態と同様である。以下、第１の実施形態と重複する内容については記述を省略する。
図１３は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ７００である。ＭＯＳＦＥＴ７００は、ＭＰＳダイオードを含む。
ＭＯＳＦＥＴ７００は、ドリフト領域２６の中に位置するｐ型の第１の中間領域３６ａ（第５の炭化珪素領域）、ｐ型の第２の中間領域３６ｂ（第６の炭化珪素領域）、ｐ型の第３の中間領域３６ｃ（第７の炭化珪素領域）を備える。
第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃは、第１の方向に伸長する。第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃは、それぞれ離間している。
第１の中間領域３６ａは、第１のゲート電極１８ａと炭化珪素層１０の裏面との間に位置する。第１の中間領域３６ａは、第１の電流制限領域３４ａと炭化珪素層１０の裏面との間に位置する。
第２の中間領域３６ｂは、第３のダイオード領域３２ｃと炭化珪素層１０の裏面との間に位置する。
第３の中間領域３６ｃは、第２のゲート電極１８ｂと炭化珪素層１０の裏面との間に位置する。第３の中間領域３６ｃは、第２の電流制限領域３４ｂと炭化珪素層１０の裏面との間に位置する。
第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃは、例えば、ソース電極１２と同じソース電位に固定される。
第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃのｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下である。５×１０１７ｃｍ−３以上５×１０１９ｃｍ−３以下であることが好ましく、１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下であることが更に好ましい。ｐ型不純物の不純物濃度が低いと、大きな領域が必要となる。ｐ型不純物の不純物濃度が高いと、第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃの形成方法がエピタキシャル成長の場合であっても、イオン注入の場合であっても構造欠陥ができ易い。典型的には、ｐ型不純物の不純物濃度は、４×１０１８ｃｍ−である。
本実施形態のＭＯＳＦＥＴ７００によれば、逆バイアス時の耐圧を犠牲にすることなく、ドリフト領域２６のｎ型不純物の不純物濃度を高くすることが可能である。本実施形態の場合は、第１の中間領域３６ａ、第２の中間領域３６ｂ、及び、第３の中間領域３６ｃを、第１の低濃度領域２６ａのおよそ中間に入れることで、ドリフト領域２６のｎ型不純物の不純物濃度をおよそ２倍にできる。したがって、更にオン抵抗を低下させることが可能である。オン抵抗をおよそ半分にすることが可能となる。例えば、同様の中間領域をＫ（Ｋは整数）層入れてＫ等分すれば、濃度はＫ倍にでき、オン抵抗は１／Ｋ倍にできる。
以上、本実施形態のＭＯＳＦＥＴ７００によれば、第６の実施形態同様、短絡耐量及び信頼性が向上する。また、高速かつ低損失な動作が可能となる。さらに、オン抵抗を低下させることができる。
（第８の実施形態）
本実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層と、第１の面に接するソース電極と、第２の面に接するドレイン電極と、ソース電極とドレイン電極の間に位置し、第１の面に平行な第１の方向に伸長する第１のゲート電極と、ソース電極とドレイン電極の間に位置し、第１の面に平行な第１の方向に伸長する第２のゲート電極と、炭化珪素層の中に位置するｎ型のドリフト領域と、炭化珪素層の中に位置し、ドリフト領域と第１の面との間に位置するｐ型のボディ領域と、炭化珪素層の中に位置し、ボディ領域と第１の面との間に位置し、ソース電極と接するｎ型の第１のソース領域と、炭化珪素層の中に位置し、ボディ領域と第１の面との間に位置し、ソース電極と接し、第１のソース領域との間に第１のゲート電極が位置するｎ型の第２のソース領域と、炭化珪素層の中に位置し、ドリフト領域と第１の面との間に位置し、ソース電極と接し、第２の面との間の距離が、第２の面と第１のゲート電極との間の距離よりも小さく、第１のソース領域との間に第１のゲート電極が位置し、第１のゲート電極とボディ領域との間に位置し、ボディ領域よりもｐ型不純物濃度が高いｐ型の第１の炭化珪素領域と、炭化珪素層の中に位置し、ドリフト領域と第１の面との間に位置し、ソース電極と接し、第２の面との間の距離が、第２の面と第２のゲート電極との間の距離よりも小さく、第２のソース領域との間に第２のゲート電極が位置し、第２のゲート電極とボディ領域との間に位置し、ボディ領域よりもｐ型不純物濃度が高いｐ型の第２の炭化珪素領域と、第１のゲート電極とドリフト領域との間、第１のゲート電極とボディ領域との間、第１のゲート電極と第１の炭化珪素領域との間、及び、第１のゲート電極と第１のソース領域との間に位置する第１のゲート絶縁層と、第２のゲート電極とドリフト領域との間、第２のゲート電極とボディ領域との間、第２のゲート電極と第２の炭化珪素領域との間、及び、第２のゲート電極と第２のソース領域との間に位置する第２のゲート絶縁層と、炭化珪素層の中に位置し、第１の面に平行で第１の方向に垂直な第２の方向に伸長し、第２の面と第１のゲート電極との間に位置し、第２の面と第２のゲート電極との間に位置し、第１の炭化珪素領域、及び、第２の炭化珪素領域と接し、第１のゲート絶縁層との間にドリフト領域の一部である第１のｎ型部分が位置し、第２のゲート絶縁層との間にドリフト領域の一部である第２のｎ型部分が位置するｐ型の第３の炭化珪素領域と、炭化珪素層の中に位置し、第２の方向に伸長し、第２の面と第１のゲート電極との間に位置し、第２の面と第２のゲート電極との間に位置し、第１の炭化珪素領域、及び、第２の炭化珪素領域と接し、第１のゲート絶縁層との間にドリフト領域の一部である第３のｎ型部分が位置し、第２のゲート絶縁層との間にドリフト領域の一部である第４のｎ型部分が位置し、第３の炭化珪素領域と離間したｐ型の第４の炭化珪素領域と、を備える。本実施形態の半導体装置は、第３の炭化珪素領域と第４の炭化珪素領域の伸長方向が第１の方向ではなく、第２の方向である点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
図１４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ８００である。
図１５は、本実施形態の半導体装置の模式平面図である。図１５は、図１４の面Ｐｘにおける平面図である。図１４は、図１５のＡＡ’に沿った断面図である。
図１６、図１７は、本実施形態の半導体装置の模式断面図である。図１６は、図１５のＢＢ’に沿った断面図である。図１７は、図１５のＣＣ’に沿った断面図である。
ＭＯＳＦＥＴ８００の炭化珪素層１０の中には、ｐ＋型の第１の電流制限領域３４ａ（第３の炭化珪素領域）、ｐ＋型の第２の電流制限領域３４ｂ（第４の炭化珪素領域）が位置する。
ｎ−型又はｎ型のドリフト領域２６は、第１の低濃度領域２６ａ（第１のｎ型領域）、高濃度領域２６ｂ（第２のｎ型領域）、第１の電界緩和部２６ｗ（第１のｎ型部分）、第２の電界緩和部２６ｘ（第２のｎ型部分）、第３の電界緩和部２６ｙ（第３のｎ型部分）、及び、第４の電界緩和部２６ｚ（第４のｎ型部分）を有する。
第１の電流制限領域３４ａ、及び、第２の電流制限領域３４ｂは、第１の方向に直交する第２の方向に伸長する。第１の電流制限領域３４ａ、及び、第２の電流制限領域３４ｂは、第１のゲート電極１８ａ、及び、第２のゲート電極１８ｂに対して直交する向きに設けられる。第１の電流制限領域３４ａ、及び、第２の電流制限領域３４ｂは、第１のダイオード領域３２ａ、及び、第２のダイオード領域３２ｂに接する。
第１の電流制限領域３４ａと第１のゲート電極１８ａとの間に、第１の電界緩和部２６ｗが位置する。第１の電流制限領域３４ａと第１のゲート絶縁層１６ａとの間に、第１の電界緩和部２６ｗが位置する。第１の電界緩和部２６ｗは、ドリフト領域２６の一部である。第１の電界緩和部２６ｗは、ｎ型の高濃度領域２６ｂの中に位置する。
第１の電流制限領域３４ａと第２のゲート電極１８ｂとの間に、第２の電界緩和部２６ｘが位置する。第１の電流制限領域３４ａと第２のゲート絶縁層１６ｂとの間に、第２の電界緩和部２６ｘが位置する。第２の電界緩和部２６ｘは、ドリフト領域２６の一部である。第２の電界緩和部２６ｘは、ｎ型の高濃度領域２６ｂの中に位置する。
第２の電流制限領域３４ｂと第１のゲート電極１８ａとの間に、第３の電界緩和部２６ｙが位置する。第２の電流制限領域３４ｂと第１のゲート絶縁層１６ａとの間に、第３の電界緩和部２６ｙが位置する。第３の電界緩和部２６ｙは、ドリフト領域２６の一部である。第３の電界緩和部２６ｙは、ｎ型の高濃度領域２６ｂの中に位置する。
第２の電流制限領域３４ｂと第２のゲート電極１８ｂとの間に、第４の電界緩和部２６ｚが位置する。第２の電流制限領域３４ｂと第２のゲート絶縁層１６ｂとの間に、第４の電界緩和部２６ｚが位置する。第４の電界緩和部２６ｚは、ドリフト領域２６の一部である。第４の電界緩和部２６ｚは、ｎ型の高濃度領域２６ｂの中に位置する。
第１の電流制限領域３４ａ、及び、第２の電流制限領域３４ｂは、第１のゲート電極１８ａ、及び、第２のゲート電極１８ｂに対して直交する向きに設けられる。したがって、ＭＯＳＦＥＴ８００の製造の際に、第１の電流制限領域３４ａ、及び、第２の電流制限領域３４ｂと、第１のゲート電極１８ａ、及び、第２のゲート電極１８ｂとの間に合わせずれが生じたとしてもＭＯＳＦＥＴ８００の特性に対する影響は小さい。よって、製造時の合わせずれに起因する特性変動を抑制することが可能となる。
以上、本実施形態のＭＯＳＦＥＴ８００によれば、第１の実施形態同様、負荷短絡時の発熱が抑えられ、短絡耐量が向上する。また、ゲート絶縁層の耐圧が向上し、信頼性が向上する。さらに、製造時の合わせずれに起因する特性変動を抑制することが可能となる。
（第９の実施形態）
本実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図１８は、本実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第１０の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１９は、本実施形態の車両の模式図である。本実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第１１の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２０は、本実施形態の車両の模式図である。本実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第１２の実施形態）
本実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２１は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１０ないし第１２の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第１ないし第８の実施形態の半導体装置を適用することも可能である。
また、第１０ないし第１２の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ａ 第１のゲート絶縁層
１６ｂ 第２のゲート絶縁層
１８ａ 第１のゲート電極
１８ｂ 第２のゲート電極
２６ ｎ−型又はｎ型のドリフト領域
２６ａ 第１の低濃度領域（第１のｎ型領域）
２６ｂ 高濃度領域（第２のｎ型領域）
２６ｃ 第２の低濃度領域（第３のｎ型領域）
２６ｕ ｎ−型のＪＦＥＴ領域（第５のｎ型部分）
２６ｗ 第１の電界緩和部（第１のｎ型部分）
２６ｘ 第２の電界緩和部（第２のｎ型部分）
２６ｙ 第３の電界緩和部（第３のｎ型部分）
２６ｚ 第４の電界緩和部（第４のｎ型部分）
２８ ｐ型のボディ領域
２８ａ 低濃度領域（第１のｐ型領域）
２８ｂ 高濃度領域（第２のｐ型領域）
３０ａ ｎ＋型の第１のソース領域
３０ｂ ｎ＋型の第２のソース領域
３２ａ ｐ＋型の第１のダイオード領域（第１の炭化珪素領域）
３２ｂ ｐ＋型の第２のダイオード領域（第２の炭化珪素領域）
３２ｃ ｐ＋型の第３のダイオード領域（第１０の炭化珪素領域）
３４ａ ｐ＋型の第１の電流制限領域（第３の炭化珪素領域）
３４ｂ ｐ＋型の第２の電流制限領域（第４の炭化珪素領域）
３６ａ ｐ型の第１の中間領域（第５の炭化珪素領域）
３６ｂ ｐ型の第２の中間領域（第６の炭化珪素領域）
３６ｃ ｐ型の第３の中間領域（第７の炭化珪素領域）
３６ｄ ｐ型の第４の中間領域（第８の炭化珪素領域）
３６ｅ ｐ型の第５の中間領域（第９の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
６００ ＭＯＳＦＥＴ（半導体装置）
７００ ＭＯＳＦＥＴ（半導体装置）
８００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (13)

  1. 第１の面と第２の面とを有する炭化珪素層と、
    前記第１の面に接するソース電極と、
    前記第２の面に接するドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に位置する第１のゲート電極と、
    前記ソース電極と前記ドレイン電極の間に位置する第２のゲート電極と、
    前記炭化珪素層の中に位置するｎ型のドリフト領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置するｐ型のボディ領域と、
    前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接するｎ型の第１のソース領域と、
    前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第１のソース領域との間に前記第１のゲート電極が位置するｎ型の第２のソース領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第１のゲート電極との間の距離よりも小さく、前記第１のソース領域との間に前記第１のゲート電極が位置し、前記第１のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第１の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第２のゲート電極との間の距離よりも小さく、前記第２のソース領域との間に前記第２のゲート電極が位置し、前記第２のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第２の炭化珪素領域と、
    前記第１のゲート電極と前記ドリフト領域との間、前記第１のゲート電極と前記ボディ領域との間、前記第１のゲート電極と前記第１の炭化珪素領域との間、及び、前記第１のゲート電極と前記第１のソース領域との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記ドリフト領域との間、前記第２のゲート電極と前記ボディ領域との間、前記第２のゲート電極と前記第２の炭化珪素領域との間、及び、前記第２のゲート電極と前記第２のソース領域との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の中に位置し、前記第２の面と前記第１のゲート電極との間に位置し、前記第１の炭化珪素領域と接し、前記第１のゲート絶縁層との間に前記ドリフト領域の一部である第１のｎ型部分が位置するｐ型の第３の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第２の面と前記第２のゲート電極との間に位置し、前記第２の炭化珪素領域と接し、前記第２のゲート絶縁層との間に前記ドリフト領域の一部である第２のｎ型部分が位置し、前記第３の炭化珪素領域と離間したｐ型の第４の炭化珪素領域と、
    を備え、
    前記第２の面と前記第１の炭化珪素領域との距離が前記第２の面と前記第３の炭化珪素領域との間の距離よりも小さく、前記第２の面と前記第２の炭化珪素領域との距離が前記第２の面と前記第４の炭化珪素領域との間の距離よりも小さい、半導体装置。
  2. 前記ボディ領域が第１のｐ型領域と、前記第１のｐ型領域と前記ドリフト領域との間に位置し、前記第１のｐ型領域よりもｐ型不純物の不純物濃度の高い第２のｐ型領域を有する請求項１記載の半導体装置。
  3. 前記第３の炭化珪素領域と前記第４の炭化珪素領域との間の距離が、前記第１の炭化珪素領域と前記第２のゲート絶縁層との間の距離よりも小さい請求項１又は請求項２記載の半導体装置。
  4. 前記第１のゲート電極、及び、前記第２のゲート電極が前記第１の面に平行な第１の方向に伸長し、前記第３の炭化珪素領域、及び、前記第４の炭化珪素領域が前記第１の方向に伸長する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 第１の面と第２の面とを有する炭化珪素層と、
    前記第１の面に接するソース電極と、
    前記第２の面に接するドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に位置する第１のゲート電極と、
    前記ソース電極と前記ドレイン電極の間に位置する第２のゲート電極と、
    前記炭化珪素層の中に位置するｎ型のドリフト領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置するｐ型のボディ領域と、
    前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接するｎ型の第１のソース領域と、
    前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第１のソース領域との間に前記第１のゲート電極が位置するｎ型の第２のソース領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第１のゲート電極との間の距離よりも小さく、前記第１のソース領域との間に前記第１のゲート電極が位置し、前記第１のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第１の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第２のゲート電極との間の距離よりも小さく、前記第２のソース領域との間に前記第２のゲート電極が位置し、前記第２のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第２の炭化珪素領域と、
    前記第１のゲート電極と前記ドリフト領域との間、前記第１のゲート電極と前記ボディ領域との間、前記第１のゲート電極と前記第１の炭化珪素領域との間、及び、前記第１のゲート電極と前記第１のソース領域との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記ドリフト領域との間、前記第２のゲート電極と前記ボディ領域との間、前記第２のゲート電極と前記第２の炭化珪素領域との間、及び、前記第２のゲート電極と前記第２のソース領域との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の中に位置し、前記第２の面と前記第１のゲート電極との間に位置し、前記第１の炭化珪素領域と接し、前記第１のゲート絶縁層との間に前記ドリフト領域の一部である第１のｎ型部分が位置するｐ型の第３の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第２の面と前記第２のゲート電極との間に位置し、前記第２の炭化珪素領域と接し、前記第２のゲート絶縁層との間に前記ドリフト領域の一部である第２のｎ型部分が位置し、前記第３の炭化珪素領域と離間したｐ型の第４の炭化珪素領域と、
    前記ドリフト領域の中に位置し、前記第１のゲート電極と前記第２の面との間に位置し、前記第１の面に平行な第１の方向に伸長するｐ型の第５の炭化珪素領域と、
    前記ドリフト領域の中に位置し、前記第２のソース領域と前記第２の面との間に位置し、前記第３の炭化珪素領域と前記第２の面との間に位置し、前記第１の方向に伸長するｐ型の第６の炭化珪素領域と、
    前記ドリフト領域の中に位置し、前記第２のゲート電極と前記第２の面との間に位置し、前記第１の方向に伸長するｐ型の第７の炭化珪素領域と、
    前記ドリフト領域の中に位置し、前記第１の面に平行で前記第１の方向に垂直な第２の方向に伸長し、前記第５の炭化珪素領域、前記第６の炭化珪素領域、及び、前記第７の炭化珪素領域に接するｐ型の第８の炭化珪素領域と、
    前記ドリフト領域の中に位置し、前記第２の方向に伸長し、前記第５の炭化珪素領域、前記第６の炭化珪素領域、及び、前記第７の炭化珪素領域に接し、前記第８の炭化珪素領域と離間したｐ型の第９の炭化珪素領域と、
    を備える半導体装置。
  6. 第１の面と第２の面とを有する炭化珪素層と、
    前記第１の面に接するソース電極と、
    前記第２の面に接するドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に位置する第１のゲート電極と、
    前記ソース電極と前記ドレイン電極の間に位置する第２のゲート電極と、
    前記炭化珪素層の中に位置するｎ型のドリフト領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置するｐ型のボディ領域と、
    前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接するｎ型の第１のソース領域と、
    前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第１のソース領域との間に前記第１のゲート電極が位置するｎ型の第２のソース領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第１のゲート電極との間の距離よりも小さく、前記第１のソース領域との間に前記第１のゲート電極が位置し、前記第１のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第１の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第２のゲート電極との間の距離よりも小さく、前記第２のソース領域との間に前記第２のゲート電極が位置し、前記第２のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第２の炭化珪素領域と、
    前記第１のゲート電極と前記ドリフト領域との間、前記第１のゲート電極と前記ボディ領域との間、前記第１のゲート電極と前記第１の炭化珪素領域との間、及び、前記第１のゲート電極と前記第１のソース領域との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記ドリフト領域との間、前記第２のゲート電極と前記ボディ領域との間、前記第２のゲート電極と前記第２の炭化珪素領域との間、及び、前記第２のゲート電極と前記第２のソース領域との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の中に位置し、前記第２の面と前記第１のゲート電極との間に位置し、前記第１の炭化珪素領域と接し、前記第１のゲート絶縁層との間に前記ドリフト領域の一部である第１のｎ型部分が位置するｐ型の第３の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第２の面と前記第２のゲート電極との間に位置し、前記第２の炭化珪素領域と接し、前記第２のゲート絶縁層との間に前記ドリフト領域の一部である第２のｎ型部分が位置し、前記第３の炭化珪素領域と離間したｐ型の第４の炭化珪素領域と、
    前記第１の炭化珪素領域と前記ボディ領域との間に位置し、前記第１の炭化珪素領域と前記第２のソース領域との間に位置し、前記ソース電極に接し、前記第１の炭化珪素領域との間に前記ドリフト領域の一部である第５のｎ型部分を有し、前記第２の面との間の距離が、前記第２の面と前記第１のゲート電極との間の距離よりも小さく、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第１０の炭化珪素領域を、備え、
    前記ドリフト領域の一部である前記第５のｎ型部分が前記ソース電極と接する、半導体装置。
  7. 前記第３の炭化珪素領域と前記第１のゲート絶縁層との間の距離、及び、前記第４の炭化珪素領域と前記第２のゲート絶縁層との間の距離が、０．０５μｍ以上０．２μｍ以下である請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 第１の面と第２の面とを有する炭化珪素層と、
    前記第１の面に接するソース電極と、
    前記第２の面に接するドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に位置し、前記第１の面に平行な第１の方向に伸長する第１のゲート電極と、
    前記ソース電極と前記ドレイン電極の間に位置し、前記第１の方向に伸長する第２のゲート電極と、
    前記炭化珪素層の中に位置するｎ型のドリフト領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置するｐ型のボディ領域と、
    前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接するｎ型の第１のソース領域と、
    前記炭化珪素層の中に位置し、前記ボディ領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第１のソース領域との間に前記第１のゲート電極が位置するｎ型の第２のソース領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第１のゲート電極との間の距離よりも小さく、前記第１のソース領域との間に前記第１のゲート電極が位置し、前記第１のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第１の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記ドリフト領域と前記第１の面との間に位置し、前記ソース電極と接し、前記第２の面との間の距離が、前記第２の面と前記第２のゲート電極との間の距離よりも小さく、前記第２のソース領域との間に前記第２のゲート電極が位置し、前記第２のゲート電極と前記ボディ領域との間に位置し、前記ボディ領域よりもｐ型不純物濃度が高いｐ型の第２の炭化珪素領域と、
    前記第１のゲート電極と前記ドリフト領域との間、前記第１のゲート電極と前記ボディ領域との間、前記第１のゲート電極と前記第１の炭化珪素領域との間、及び、前記第１のゲート電極と前記第１のソース領域との間に位置する第１のゲート絶縁層と、
    前記第２のゲート電極と前記ドリフト領域との間、前記第２のゲート電極と前記ボディ領域との間、前記第２のゲート電極と前記第２の炭化珪素領域との間、及び、前記第２のゲート電極と前記第２のソース領域との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層の中に位置し、前記第１の面に平行で前記第１の方向に垂直な第２の方向に伸長し、前記第２の面と前記第１のゲート電極との間に位置し、前記第２の面と前記第２のゲート電極との間に位置し、前記第１の炭化珪素領域、及び、前記第２の炭化珪素領域と接し、前記第１のゲート絶縁層との間に前記ドリフト領域の一部である第１のｎ型部分が位置し、前記第２のゲート絶縁層との間に前記ドリフト領域の一部である第２のｎ型部分が位置するｐ型の第３の炭化珪素領域と、
    前記炭化珪素層の中に位置し、前記第２の方向に伸長し、前記第２の面と前記第１のゲート電極との間に位置し、前記第２の面と前記第２のゲート電極との間に位置し、前記第１の炭化珪素領域、及び、前記第２の炭化珪素領域と接し、前記第１のゲート絶縁層との間に前記ドリフト領域の一部である第３のｎ型部分が位置し、前記第２のゲート絶縁層との間に前記ドリフト領域の一部である第４のｎ型部分が位置し、前記第３の炭化珪素領域と離間したｐ型の第４の炭化珪素領域と、
    を備え、
    前記第２の面と前記第１の炭化珪素領域との距離が前記第２の面と前記第３の炭化珪素領域との間の距離よりも小さく、前記第２の面と前記第２の炭化珪素領域との距離が前記第２の面と前記第４の炭化珪素領域との間の距離よりも小さい、半導体装置。
  9. 前記第３の炭化珪素領域と前記第１のゲート絶縁層との間の距離、及び、前記第３の炭化珪素領域と前記第２のゲート絶縁層との間の距離が、０．０５μｍ以上０．２μｍ以下である請求項８記載の半導体装置。
  10. 請求項１ないし請求項９いずれか一項記載の半導体装置を備えるインバータ回路。
  11. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える駆動装置。
  12. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える車両。
  13. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える昇降機。
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