JP2021044517A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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真也 京極
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Abstract

【課題】オン抵抗の低減が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面と、第１のトレンチと、第２のトレンチと、ｎ型の第１の炭化珪素領域と、ｐ型の第２の炭化珪素領域と、ｎ型の第３の炭化珪素領域と、ｐ型の第４の炭化珪素領域と、を有する炭化珪素層と、第１のトレンチの中に位置するゲート電極と、ゲート絶縁層と、一部が第２のトレンチの中に位置する第１の電極と、第２の電極と、ゲート電極と第１の電極との間に位置する層間絶縁層と、を備え、第１の電極と層間絶縁層との界面が、第１の面よりも第２の面の側に位置する。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、低いオン抵抗を実現するために、トレンチの中にゲート電極を設けるトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。
特許第５７６７８６９号公報
本発明が解決しようとする課題は、オン抵抗の低減が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、前記第１の面の側に位置し、前記第１の方向に延びる第２のトレンチと、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置するｎ型の第３の炭化珪素領域と、前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２のトレンチと前記第２の炭化珪素領域との間に位置し、前記第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域と、を有する炭化珪素層と、前記第１のトレンチの中に位置するゲート電極と、前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、前記炭化珪素層の前記第１の面の側に位置し、一部が前記第２のトレンチの中に位置し、前記一部が前記第３の炭化珪素領域及び前記第４の炭化珪素領域と接する第１の電極と、前記炭化珪素層の前記第２の面の側に位置する第２の電極と、前記ゲート電極と前記第１の電極との間に位置する層間絶縁層と、を備え、前記第１の電極と前記層間絶縁層との界面が、前記第１の面よりも前記第２の面の側に位置する。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の拡大模式断面図。 第１の実施形態の半導体装置の不純物濃度分布を示す図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の駆動装置の模式図。 第６の実施形態の車両の模式図。 第７の実施形態の車両の模式図。 第８の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳや、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の画像上で計測することが可能である。
なお、本明細書中でｐ型の炭化珪素領域の「ｐ型不純物濃度」とは、当該領域のｐ型不純物濃度から当該領域のｎ型不純物濃度を引いた正味（ｎｅｔ）のｐ型不純物濃度を意味する。また、ｎ型の炭化珪素領域の「ｎ型不純物濃度」とは、当該領域のｎ型不純物濃度から当該領域のｐ型不純物濃度を引いた正味（ｎｅｔ）のｎ型不純物濃度を意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、を有する炭化珪素層であって、第１の面の側に位置し、第１の方向に延びる第１のトレンチと、第１の面の側に位置し、第１の方向に延びる第２のトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、第１のトレンチと第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置し、第１のトレンチと第２のトレンチとの間に位置するｎ型の第３の炭化珪素領域と、第２のトレンチと第１の炭化珪素領域との間に位置し、第２のトレンチと第２の炭化珪素領域との間に位置し、第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域と、を有する炭化珪素層と、第１のトレンチの中に位置するゲート電極と、ゲート電極と炭化珪素層との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置し、一部が第２のトレンチの中に位置し、一部が第３の炭化珪素領域及び第４の炭化珪素領域と接する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、ゲート電極と第１の電極との間に位置する層間絶縁層と、を備え、第１の電極と層間絶縁層との界面が、第１の面よりも第２の面の側に位置する。
第１の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式平面図である。図３は、第１の実施形態の半導体装置の拡大模式断面図である。
図１は、図２のＡＡ’断面図である。図２は、図１の第１の面Ｐ１上のパターンを示す。図３は、図１の一部の拡大図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、コンタクト領域１２ａを有する。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２（第２のトレンチ）、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２（第４の炭化珪素領域）、を有する。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に直交する方向である。また、第３の方向は第１の面に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１−２０］方向である。［１１−２０］方向は、ａ軸方向である。図１、図２では、例えば、図中に示す第２の方向がａ軸方向である。
ゲートトレンチ２１は、炭化珪素層１０の中に存在する。ゲートトレンチ２１は、炭化珪素層１０の第１の面Ｐ１の側に位置する。ゲートトレンチ２１は、炭化珪素層１０に形成された溝である。
ゲートトレンチ２１は、図２に示すように、第１の方向に延びる。ゲートトレンチ２１は、図２に示すようにストライプ形状を有する。
ゲートトレンチ２１は、図１、図２に示すように第２の方向に繰り返し配置される。ゲートトレンチ２１の深さは、例えば、１μｍ以上２μｍ以下である。ゲートトレンチ２１の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
ゲートトレンチ２１は、ソース領域３０及びボディ領域２８を貫通する。
コンタクトトレンチ２２は、炭化珪素層１０の中に存在する。コンタクトトレンチ２２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。コンタクトトレンチ２２は、炭化珪素層１０に形成された溝である。
コンタクトトレンチ２２は、図２に示すように、第１の方向に延びる。コンタクトトレンチ２２は、図２に示すようにストライプ形状を有する。
コンタクトトレンチ２２は、図１、図２に示すように第２の方向に繰り返し配置されるコンタクトトレンチ２２の深さは、例えば、１μｍ以上２μｍ以下である。コンタクトトレンチ２２の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
コンタクトトレンチ２２は、ソース領域３０及びボディ領域２８を貫通する。
コンタクトトレンチ２２は、２つのゲートトレンチ２１の間に設けられる。コンタクトトレンチ２２の第２の方向の幅と、ゲートトレンチ２１の第２の方向の幅は、例えば、同一である。
コンタクトトレンチ２２の深さと、ゲートトレンチ２１の深さは、例えば、同一である。言い換えれば、第２の面Ｐ２からゲートトレンチ２１までの距離と、第２の面Ｐ２からコンタクトトレンチ２２までの距離は同一である。
ゲートトレンチ２１とコンタクトトレンチ２２との間の第２の方向の距離は、例えば、ゲートトレンチ２１の第２の方向の幅よりも小さい。
ゲート電極１６は、ゲートトレンチ２１の中に位置する。ゲート電極１６は、ソース電極１２とドレイン電極１４との間に設けられる。ゲート電極１６は、第１の方向に延びる。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、ソース領域３０、ボディ領域２８、及び、ドリフト領域２６と、ゲート電極１６との間に設けられる。
ゲート絶縁層１８は、例えば、シリコン酸化膜である。ゲート絶縁層１８には、例えば、Ｈｉｇｈ−ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、ゲート絶縁層１８には、例えば、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ−ｋ絶縁膜との積層膜も適用可能である。
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。
層間絶縁層２０の厚さは、例えば、ゲート絶縁層１８の厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜である。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。
ソース電極１２と層間絶縁層２０との界面（図３中のＫ０）は、第１の面Ｐ１より第２の面Ｐ２側にある。ソース電極１２と層間絶縁層２０との界面Ｋ０は、ゲートトレンチ２１の中に位置する。
図２に示すように、第１の面Ｐ１では、ゲートトレンチ２１の上面は、ソース電極１２で覆われる。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、ソース領域３０、及び、電界緩和領域３２に接する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１及びゲートトレンチ２１の側面で、ソース領域３０に接する。
ソース電極１２の一部であるコンタクト領域１２ａは、コンタクトトレンチ２２の中に位置する。コンタクト領域１２ａは、コンタクトトレンチ２２の側面で、ソース領域３０に接する。コンタクト領域１２ａは、コンタクトトレンチ２２の側面及び底面で、電界緩和領域３２に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、例えば、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、第１の面Ｐ１と、ドレイン領域２４との間に位置する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物濃度は、ドレイン領域２４のｎ型不純物濃度よりも低い。ドリフト領域２６のｎ型不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１８ｃｍ−３以下である。
ｐ型のボディ領域２８は、ドリフト領域２６と第１の面Ｐ１との間に位置する。ボディ領域２８は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。
ボディ領域２８は、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域２８のゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。ボディ領域２８のゲート絶縁層１８と接する領域が、チャネル形成領域となる。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ボディ領域２８の深さは、ゲートトレンチ２１の深さよりも浅い。ボディ領域２８の深さは、例えば、０．４μｍ以上１．０μｍ以下である。
ｎ＋型のソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に位置する。ソース領域３０は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。
ソース領域３０は、ソース電極１２に接する。ソース領域３０は、ゲート絶縁層１８に接する。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース領域３０の深さは、ボディ領域２８の深さよりも浅い。ソース領域３０の深さは、例えば、０．３μｍ以上０．６μｍ以下である。
ボディ領域２８とソース領域３０との間の境界を第１の境界（図３中のＫ１）、第１の面Ｐ１から第１の境界Ｋ１までの距離を第１の距離（図３中のｄ１）、ドリフト領域２６と、ボディ領域２８との間の境界を第２の境界（図３中のＫ２）、第１の境界Ｋ１から第２の境界Ｋ２までの距離を第２の距離（図３中のｄ２）とする。
第１の距離ｄ１は一定である。すなわち、ソース領域３０の深さは一定である。
なお、距離や深さが一定であるとは、各種の製造上のばらつきによって生じる違いを許容する概念である。
また、ゲート絶縁層１８に沿った第１の距離ｄ１（図３中のｄ１ｘ）が、ゲート絶縁層１８に沿った第２の距離ｄ２（図３中のｄ２ｘ）よりも大きい。すなわち、ゲート絶縁層１８に沿った領域では、ソース領域３０の深さが、ボディ領域２８の第３の方向の長さよりも大きい。
第１の距離ｄ１は、例えば、第２の距離ｄ２の１．２倍以上２倍以下である。
また、第１の面Ｐ１から第２の境界Ｋ２までの距離を第３の距離（図３中のｄ３）とする。第３の距離ｄ３は、ゲートトレンチ２１からコンタクトトレンチ２２に向かって大きくなる。すなわち、ボディ領域２８の深さが、ゲートトレンチ２１からコンタクトトレンチ２２に向かって深くなる。
ｐ＋型の電界緩和領域３２は、コンタクトトレンチ２２とドリフト領域２６との間に位置する。電界緩和領域３２は、コンタクトトレンチ２２の底面に接する。電界緩和領域３２は、ソース電極１２のコンタクト領域１２ａに接する。
電界緩和領域３２は、コンタクトトレンチ２２とボディ領域２８との間に位置する。
電界緩和領域３２は、コンタクトトレンチ２２の側面に接する。
電界緩和領域３２は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界を緩和する機能を有する。電界緩和領域３２は、例えば、ソース電極１２と同電位に固定される。
電界緩和領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域３２のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。電界緩和領域３２のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。電界緩和領域３２のｐ型不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０２０ｃｍ−３以下である。
図４は、第１の実施形態の半導体装置の不純物濃度分布を示す図である。図４は、ボディ領域２８の第２の方向のｐ型不純物の濃度分布を示す。
ボディ領域２８の第２の方向のｐ型不純物の濃度分布は、ゲートトレンチ２１とコンタクトトレンチ２２との間で、濃度ピークを有する。なお、ゲートトレンチ２１とコンタクトトレンチ２２との間の電界緩和領域３２にも、別の濃度ピークが存在する。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、第１の面と、第１の面に対向する第２の面と、第２の面と第１の面との間に位置するｎ型の第１の炭化珪素領域を有する炭化珪素層の第１の面の側に、第１のトレンチを形成し、炭化珪素層の第１の面の側に、第２のトレンチを形成し、第２のトレンチに、第１の面の法線に対して第１の角度で傾く方向でｐ型不純物をイオン注入し、ｐ型の第２の炭化珪素領域を形成し、第１のトレンチの中にゲート絶縁層を形成し、第１のトレンチの中のゲート絶縁層の上にゲート電極を形成し、ゲート電極の上に、絶縁膜を形成し、第１のトレンチの中の絶縁膜の上面が第１の面よりも下がるように絶縁膜をエッチングし、第２のトレンチの中、及び、絶縁膜の上に電極を形成する半導体装置の製造方法であって、第１のトレンチの側面に第２の炭化珪素領域が接する。
図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６は、図１に相当する断面を示す。
最初に、ｎ＋型のドレイン領域２４、及び、ドレイン領域２４の上にエピタキシャル成長により形成されたｎ−型のエピタキシャル層１１を有する炭化珪素層１０を準備する（図５）。エピタキシャル層１１の一部は、最終的に、ドリフト領域２６となる。
炭化珪素層１０は、第１の面（図５中“Ｐ１”）と第２の面（図５中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。
次に、エピタキシャル層１１に、イオン注入法により、ｎ＋型のソース領域３０を形成する（図６）。
次に、炭化珪素層１０の表面に、マスク材５０を形成する。マスク材５０は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による膜の堆積、リソグラフィ法、及び、反応性イオンエッチング法（ＲＩＥ法）を用いた膜のパターニングにより形成される。マスク材５０は、例えば、シリコン酸化膜である。
次に、マスク材５０をマスクにゲートトレンチ２１（第１のトレンチ）及びコンタクトトレンチ２２（第２のトレンチ）を形成する（図７）。ゲートトレンチ２１及びコンタクトトレンチ２２は、ＲＩＥ法を用いて形成される。ゲートトレンチ２１及びコンタクトトレンチ２２は、ソース領域３０を貫通するように形成される。
次に、マスク材５０を剥離する。マスク材５０は、例えば、ウェットエッチング法により剥離される。次に、炭化珪素層１０の表面に、マスク材５２を形成する。マスク材５２は、ゲートトレンチ２１を覆う。マスク材５２は、例えば、フォトレジストである。
次に、ｐ＋型の電界緩和領域３２を形成する（図８）。電界緩和領域３２は、マスク材５２をマスクに、コンタクトトレンチ２２に、斜めイオン注入法によりアルミニウムイオンを注入して形成する（図８）。アルミニウムイオンは、第１の面Ｐ１の法線（図８中の点線）に対して第２の角度（図８中のθ２）で傾く方向でｐ型不純物をイオン注入する。ｐ＋型の電界緩和領域３２は、炭化珪素層１０のコンタクトトレンチ２２の側面及び底面の近傍に形成される。
次に、ｐ型のボディ領域２８を形成する（図９）。ボディ領域２８は、マスク材５２をマスクに、コンタクトトレンチ２２に、斜めイオン注入法によりアルミニウムイオンを注入して形成する。アルミニウムイオンは、第１の面Ｐ１の法線（図９中の点線）に対して第１の角度（図８中のθ１）で傾く方向でｐ型不純物をイオン注入する。
第１の角度θ１は、第２の角度θ２よりも大きい。言い換えれば、第２の角度θ２は、第１の角度θ１よりも小さい。
ｐ型のボディ領域２８は、炭化珪素層１０のゲートトレンチ２１の側面に形成される。ボディ領域２８は、ゲートトレンチ２１の側面に接するように形成される。
コンタクトトレンチ２２にイオン注入されるｐ型不純物の一部は、マスク材５２を透過して運動エネルギーを失った後に、コンタクトトレンチ２２の側面に注入される。このため、ボディ領域２８の深さが、ゲートトレンチ２１からコンタクトトレンチ２２に向かって深くなる。
次に、マスク材５２を剥離する。次に、ゲートトレンチ２１及びコンタクトトレンチ２２の中に、第１のシリコン酸化膜６０、及び、多結晶シリコン膜６１を形成する（図１０）。
第１のシリコン酸化膜６０、及び、多結晶シリコン膜６１は、例えば、ＣＶＤ法により形成される。第１のシリコン酸化膜６０の一部は、ゲート絶縁層１８となる。多結晶シリコン膜６１の一部はゲート電極１６となる。
次に、炭化珪素層１０の表面の多結晶シリコン膜６１を除去する（図１１）。炭化珪素層１０の表面の多結晶シリコン膜６１は、例えば、ドライエッチング法により除去される。多結晶シリコン膜６１の一部は、ゲートトレンチ２１及びコンタクトトレンチ２２の中に残る。
次に、炭化珪素層１０の表面に、マスク材５４を形成する。マスク材５４は、例えば、フォトレジストである。
マスク材５４は、ゲートトレンチ２１を覆う。マスク材５４は、ゲートトレンチ２１の中の多結晶シリコン膜６１を覆う。
次に、マスク材５４をマスクにコンタクトトレンチ２２の中の多結晶シリコン膜６１を除去する（図１２）。多結晶シリコン膜６１は、例えば、ドライエッチング法により除去される。
次に、マスク材５４を除去する。次に、第１のシリコン酸化膜６０、及び、多結晶シリコン膜６１の上に第２のシリコン酸化膜６２（絶縁膜）を形成する（図１３）。第２のシリコン酸化膜６２は、例えば、ＣＶＤ法により形成される。第２のシリコン酸化膜６２の一部は、層間絶縁層２０となる。
次に、炭化珪素層１０の表面の第１のシリコン酸化膜６０、及び、第２のシリコン酸化膜６２を、除去する（図１４）。第１のシリコン酸化膜６０、及び、第２のシリコン酸化膜６２は、例えば、ウェットエッチング法により除去される。第２のシリコン酸化膜６２の上面は、第１の面よりも下に下がる。
次に、炭化珪素層１０の表面に、マスク材５６を形成する。マスク材５６は、ゲートトレンチ２１を覆う。マスク材５６は、例えば、フォトレジストである。
次に、マスク材５６をマスクに、コンタクトトレンチ２２の中の第１のシリコン酸化膜６０、及び、第２のシリコン酸化膜６２を、除去する（図１５）。第１のシリコン酸化膜６０、及び、第２のシリコン酸化膜６２は、例えば、ウェットエッチング法により除去される。
次に、マスク材５６を除去する。次に、コンタクトトレンチ２２の中、及び、第２のシリコン酸化膜６２の上に、ソース電極１２を形成する（図１６）。ソース電極１２は、例えば、ＣＶＤ法により金属膜を堆積することで形成される。
その後、公知のプロセス技術を用いて、炭化珪素層１０の裏面にドレイン電極１４を形成する。以上の製造方法により、図１ないし図３に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
ＭＯＳＦＥＴ１００は、ゲートトレンチ２１の中にゲート電極１６が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ２２の中にソース電極１２の一部であるコンタクト領域１２ａを設ける。ＭＯＳＦＥＴ１００は、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。
コンタクトトレンチ２２の中にコンタクト領域１２ａを設けることで、ボディ領域２８及びソース領域３０への電気的接続をコンタクトトレンチ２２の側面で取ることができる。したがって、炭化珪素層１０の表面でのソース電極１２の接続面積が低減できる。よって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ２２の底面及び側面の周りに、電界緩和領域３２を備える。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
更に、ＭＯＳＦＥＴ１００では、ソース電極１２と層間絶縁層２０との界面Ｋ０が、ゲートトレンチ２１の中に位置する。言い換えれば、層間絶縁層２０はゲートトレンチ２１の中に埋め込まれており、炭化珪素層１０の表面には存在しない。
上記構造により、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離を縮小することができる。よって、単位面積あたりのチャネル面積が更に増加し、ＭＯＳＦＥＴ１００のオン抵抗が更に低減される。
図１７は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、ダブルトレンチ構造のＭＯＳＦＥＴ９００である。
比較例のＭＯＳＦＥＴ９００は、層間絶縁層２０が炭化珪素層１０の表面に存在し、層間絶縁層２０が炭化珪素層１０の表面でパターニングされている点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
ＭＯＳＦＥＴ９００の層間絶縁層２０を形成する際には、層間絶縁層２０の端部が，炭化珪素層１０の表面に形成される。層間絶縁層２０の端部の位置は、層間絶縁層２０をパターニングする際のリソグラフィ工程のレジスト端部の位置で規定される。
層間絶縁層２０の端部とゲートトレンチ２１との距離、あるいは、層間絶縁層２０の端部とコンタクトトレンチ２２との距離は、リソグラフィ工程の合わせズレ量を考慮して定める必要がある。したがって、リソグラフィ工程の合わせズレ量が、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離を縮小する上での制約となる。よって、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離の縮小が困難となる。
第１の実施形態のＭＯＳＦＥＴ１００では、層間絶縁層２０は、ゲートトレンチ２１の中に埋め込まれる。したがって、図１３及び図１４に示すように、層間絶縁層２０は、リソグラフィ工程を用いずに加工できる。層間絶縁層２０は、ゲートトレンチ２１及びコンタクトトレンチ２２と自己整合的に形成できる。
したがって、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離は、リソグラフィ工程の合わせズレ量を考慮することなく定められる。よって、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離の縮小が容易となる。
また、ＭＯＳＦＥＴ１００は、図３に示すように、ゲート絶縁層１８に沿った領域では、ソース領域３０の深さが、ボディ領域２８の第３の方向の長さよりも大きい。また、ソース領域３０の深さは、一定である。ボディ領域２８のゲート絶縁層１８に沿った領域は、ＭＯＳＦＥＴ１００のチャネル形成領域となる。
したがって、ＭＯＳＦＥＴ１００のチャネル形成領域と、コンタクトトレンチ２２の中のコンタクト領域１２ａとの間の寄生抵抗が小さい。よって、ＭＯＳＦＥＴ１００のオン抵抗が更に低減する。
また、ＭＯＳＦＥＴ１００では、層間絶縁層２０をゲートトレンチ２１の中に埋め込むことにより、ソース電極１２がゲートトレンチ２１の側面でも、ソース領域３０に接する。したがって、ソース電極１２とチャネル形成領域が近い。したがって、ＭＯＳＦＥＴ１００のチャネル形成領域とソース電極１２の間の寄生抵抗が小さい。よって、ＭＯＳＦＥＴ１００のオン抵抗が更に低減する。
また、ＭＯＳＦＥＴ１００のボディ領域２８は、図４に示すように、第２の方向のｐ型不純物の濃度分布が、ゲートトレンチ２１とコンタクトトレンチ２２との間で、濃度ピークを有する。言い換えれば、ボディ領域２８の、ゲート絶縁層１８と接するチャネル形成領域から、第２の方向に離れた領域に、ｐ型不純物濃度の濃い領域が設けられる。ｐ型不純物濃度の濃い領域が設けられることで、ＭＯＳＦＥＴ１００のショートチャネル効果が抑制できる。よって、ＭＯＳＦＥＴ１００のチャネル長の短縮によるオン抵抗の低減が実現できる。
また、濃度ピークのコンタクトトレンチ２２側のｐ型不純物濃度を低減することで、ボディ領域２８の結晶欠陥の発生を抑制することができる。
図４に示すようなボディ領域２８のｐ型不純物の濃度分布は、図９に示したように、ボディ領域２８の形成を、コンタクトトレンチ２２の側面からの斜めイオン注入で形成することで、実現が可能となる。
また、ボディ領域２８の形成を、コンタクトトレンチ２２の側面からの斜めイオン注入で形成することで、例えば、深いボディ領域２８を、プロセスコストの高い高エネルギーイオン注入法を用いずに形成することが可能である。
コンタクトトレンチ２２の側面からの斜めイオン注入を用いて、ボディ領域２８がゲートトレンチ２１の側面に達するように形成する観点から、ゲートトレンチ２１とコンタクトトレンチ２２との間の第２の方向の距離が短いことが好ましい。上述のように、ＭＯＳＦＥＴ１００では、層間絶縁層２０をゲートトレンチ２１の中に埋め込むことにより、ゲートトレンチ２１とコンタクトトレンチ２２との間の第２の方向の距離を縮小できる。ゲートトレンチ２１とコンタクトトレンチ２２との間の第２の方向の距離は、ゲートトレンチ２１の第２の方向の幅よりも小さいことが好ましい。
また、ＭＯＳＦＥＴ１００では、ボディ領域２８の深さが、ゲートトレンチ２１からコンタクトトレンチ２２に向かって深くなる。この構造により、ＭＯＳＦＥＴ１００のチャネル長の短縮によるオン抵抗の低減と、ゲート絶縁層１８に印加される電界の緩和が両立できる。
以上、第１の実施形態によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置の製造方法は、第２の炭化珪素領域を形成した後に、第１のトレンチを形成する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
以下、第２の実施形態の半導体装置の製造方法の一例について説明する。第２の実施形態の半導体装置の製造方法は、第１の実施形態のＭＯＳＦＥＴ１００を製造する製造方法である。
図１８、図１９、図２０、図２１は、第２の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図１８、図１９、図２０、図２１は、図１に相当する断面を示す。
ｎ＋型のソース領域３０を形成するまでは、第１の実施形態の半導体装置の製造方法と同様である。
次に、炭化珪素層１０の表面に、マスク材５１を形成する。マスク材５１は、例えば、シリコン酸化膜である。
次に、マスク材５１をマスクにコンタクトトレンチ２２（第２のトレンチ）を形成する（図１８）。コンタクトトレンチ２２は、ソース領域３０を貫通するように形成される。
次に、マスク材５１をマスクに、ｐ＋型の電界緩和領域３２を形成する（図１９）。電界緩和領域３２は、コンタクトトレンチ２２に、斜めイオン注入法によりアルミニウムイオンを注入して形成する。アルミニウムイオンは、第１の面Ｐ１の法線（図１９中の点線）に対して第２の角度（図１９中のθ２）で傾く方向でｐ型不純物をイオン注入する。ｐ＋型の電界緩和領域３２は、炭化珪素層１０のコンタクトトレンチ２２の側面及び底面の近傍に形成される。
次に、マスク材５１をマスクに、ｐ型のボディ領域２８を形成する（図２０）。ボディ領域２８は、コンタクトトレンチ２２に、斜めイオン注入法によりアルミニウムイオンを注入して形成する（図２０）。アルミニウムイオンは、第１の面Ｐ１の法線（図２０中の点線）に対して第１の角度（図２０中のθ１）で傾く方向でｐ型不純物をイオン注入する。
第１の角度θ１は、第２の角度θ２よりも大きい。言い換えれば、第２の角度θ２は、第１の角度θ１よりも小さい。
次に、マスク材５１を剥離する。次に、マスク材５３を形成する。マスク材５３は、例えば、シリコン酸化膜である。マスク材５３は、コンタクトトレンチ２２を覆う。
次に、マスク材５３をマスクにゲートトレンチ２１（第１のトレンチ）を形成する（図２１）。ゲートトレンチ２１は、ゲートトレンチ２１の側面にボディ領域２８が接するように形成される。
次に、マスク材５３を剥離する。その後、図１０から図１６を用いて説明される第１の実施形態の半導体装置の製造方法と同様の製造方法により、図１ないし図３に示すＭＯＳＦＥＴ１００が製造される。
第２の実施形態の半導体装置の製造方法では、第１の実施形態の半導体装置の製造方法と異なり、ゲートトレンチ２１とコンタクトトレンチ２２を独立に形成することが可能である。したがって、例えば、ゲートトレンチ２１と深さや側面のテーパ角などが異なるコンタクトトレンチ２２を形成することが容易となる。
以上、第２の実施形態によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１のトレンチと第１の炭化珪素領域との間に位置するｐ型の第５の炭化珪素領域を、更に備える点で第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２２は、第３の実施形態の半導体装置の模式断面図である。図２２は、第１の実施形態の図１に対応する図である。
第３の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、コンタクト領域１２ａを有する。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２（第２のトレンチ）、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２（第４の炭化珪素領域）、ｐ＋型のゲートトレンチ底部領域３４（第５の炭化珪素領域）を有する。
ｐ＋型のゲートトレンチ底部領域３４は、ゲートトレンチ２１とドリフト領域２６との間に位置する。ゲートトレンチ底部領域３４は、ゲートトレンチ２１の底面に接する。ゲートトレンチ底部領域３４は、ゲート絶縁層１８に接する。
ゲートトレンチ底部領域３４は、ＭＯＳＦＥＴ２００のオフ動作時に、ゲート絶縁層１８に印加される電界を緩和する機能を有する。
ゲートトレンチ底部領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ゲートトレンチ底部領域３４のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度よりも高い。ゲートトレンチ底部領域３４のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。
ゲートトレンチ底部領域３４のｐ型不純物濃度は、例えば、電界緩和領域３２のｐ型不純物濃度よりも低い。ゲートトレンチ底部領域３４のｐ型不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１９ｃｍ−３以下である。
ゲートトレンチ底部領域３４は、例えば、ゲートトレンチ２１の形成後に、ゲートトレンチ２１の底部にｐ型不純物をイオン注入することで形成できる。
ＭＯＳＦＥＴ２００は、ゲートトレンチ底部領域３４を備えることで、ゲート絶縁層１８の信頼性が向上する。
以上、第３の実施形態によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。また、ゲート絶縁層の信頼性が向上したＭＯＳＦＥＴが実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１のトレンチの第２の方向の幅は、第２のトレンチの第２の方向の幅よりも小さい点で、第１の実施形態の半導体装置と異なる。また、第２の面から第１のトレンチまでの距離が、第２の面から第２のトレンチまでの距離よりも大きい点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第４の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図２３は、第４の実施形態の半導体装置の模式断面図である。図２３は、第１の実施形態の図１に対応する図である。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、コンタクト領域１２ａを有する。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２（第２のトレンチ）、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２（第４の炭化珪素領域）、を有する。
ゲートトレンチ２１の第２の方向の幅（図２３中のｗ１）は、コンタクトトレンチ２２の第２の方向の幅（図２３中のｗ２）よりも小さい。い言い換えれば、コンタクトトレンチ２２の幅ｗ２は、ゲートトレンチ２１の幅ｗ１よりも大きい。
また、第２の面Ｐ２からゲートトレンチ２１までの距離（図２３中のｄ３）が、第２の面Ｐ２からコンタクトトレンチ２２までの距離（図２３中のｄ４）よりも大きい。言い換えれば、コンタクトトレンチ２２の深さが、ゲートトレンチ２１の深さよりも深い。
ＭＯＳＦＥＴ３００によれば、例えば、コンタクトトレンチ２２の幅ｗ２が大きいことで、斜めイオン注入によるボディ領域２８の形成が容易となる。また、コンタクトトレンチ２２の中へのコンタクト領域１２ａの埋め込みが容易となる。
また、ＭＯＳＦＥＴ３００によれば、コンタクトトレンチ２２の深さが深いことで、ゲート絶縁層１８に印加される電界が更に緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
以上、第４の実施形態によれば、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。また、製造が容易なＭＯＳＦＥＴが実現できる。また、ゲート絶縁層の信頼性が向上したＭＯＳＦＥＴが実現できる。
（第５の実施形態）
第５の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図２４は、第５の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第５の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第６の実施形態）
第６の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２５は、第６の実施形態の車両の模式図である。第６の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第７の実施形態）
第７の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２６は、第７の実施形態の車両の模式図である。第７の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第８の実施形態）
第８の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２７は、第８の実施形態の昇降機（エレベータ）の模式図である。第８の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１ないし第４の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第５ないし第８の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第３の実施形態又は第４の実施形態の半導体装置を適用することも可能である。
また、第５ないし第８の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ コンタクト領域（一部）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２０ 層間絶縁層
２１ ゲートトレンチ（第１のトレンチ）
２２ コンタクトトレンチ（第２のトレンチ）
２６ ドリフト領域（第１の炭化珪素領域）
２８ ボディ領域（第２の炭化珪素領域）
３０ ソース領域（第３の炭化珪素領域）
３２ 電界緩和領域（第４の炭化珪素領域）
３４ ゲートトレンチ底部領域（第５の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｋ０ 界面
Ｋ１ 第１の境界
Ｋ２ 第２の境界
Ｐ１ 第１の面
Ｐ２ 第２の面
ｄ１ 第１の距離
ｄ２ 第２の距離
ｄ３ 第３の距離
θ１ 第１の角度
θ２ 第２の角度

Claims (16)

  1. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、
    前記第１の面の側に位置し、前記第１の方向に延びる第２のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第１のトレンチと前記第２のトレンチとの間に位置するｎ型の第３の炭化珪素領域と、
    前記第２のトレンチと前記第１の炭化珪素領域との間に位置し、前記第２のトレンチと前記第２の炭化珪素領域との間に位置し、前記第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域と、
    を有する炭化珪素層と、
    前記第１のトレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、一部が前記第２のトレンチの中に位置し、前記一部が前記第３の炭化珪素領域及び前記第４の炭化珪素領域と接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    前記ゲート電極と前記第１の電極との間に位置する層間絶縁層と、
    を備え、
    前記第１の電極と前記層間絶縁層との界面が、前記第１の面よりも前記第２の面の側に位置する半導体装置。
  2. 前記第２の炭化珪素領域と前記第３の炭化珪素領域との間の境界を第１の境界、
    前記第１の面から前記第１の境界までの距離を第１の距離、
    前記第１の炭化珪素領域と前記第２の炭化珪素領域との間の境界を第２の境界、
    前記第１の境界から前記第２の境界までの距離を第２の距離、とした場合に、
    前記第１の距離が一定であり、
    前記ゲート絶縁層に沿った前記第１の距離が、前記ゲート絶縁層に沿った前記第２の距離よりも大きい請求項１記載の半導体装置。
  3. 前記第１の炭化珪素領域と前記第２の炭化珪素領域との間の境界を第２の境界、
    前記第１の面から前記第２の境界までの距離を第３の距離、とした場合に、
    前記第３の距離が前記第１のトレンチから前記第２のトレンチに向かって大きくなる請求項１又は請求項２記載の半導体装置。
  4. 前記第２の炭化珪素領域のｐ型不純物の前記第２の方向の不純物濃度分布が前記第１のトレンチと前記第２のトレンチとの間で濃度ピークを有する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１のトレンチと前記第２のトレンチとの間の距離は、前記第１のトレンチの前記第２の方向の幅よりも小さい請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第２の面から前記第１のトレンチまでの距離と、前記第２の面から前記第２のトレンチまでの距離は等しい請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１のトレンチと前記第１の炭化珪素領域との間に位置するｐ型の第５の炭化珪素領域を、更に備える請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第１のトレンチの前記第２の方向の幅は、前記第２のトレンチの前記第２の方向の幅よりも小さい請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 請求項１ないし請求項８いずれか一項記載の半導体装置を備えるインバータ回路。
  10. 請求項１ないし請求項８いずれか一項記載の半導体装置を備える駆動装置。
  11. 請求項１ないし請求項８いずれか一項記載の半導体装置を備える車両。
  12. 請求項１ないし請求項８いずれか一項記載の半導体装置を備える昇降機。
  13. 第１の面と、前記第１の面に対向する第２の面と、前記第２の面と前記第１の面との間に位置するｎ型の第１の炭化珪素領域を有する炭化珪素層の前記第１の面の側に、第１のトレンチを形成し、
    前記炭化珪素層の前記第１の面の側に、第２のトレンチを形成し、
    前記第２のトレンチに、前記第１の面の法線に対して第１の角度で傾く方向でｐ型不純物をイオン注入し、ｐ型の第２の炭化珪素領域を形成し、
    前記第１のトレンチの中にゲート絶縁層を形成し、
    前記第１のトレンチの中の前記ゲート絶縁層の上にゲート電極を形成し、
    前記ゲート電極の上に、絶縁膜を形成し、
    前記第１のトレンチの中の前記絶縁膜の上面が前記第１の面よりも下がるように前記絶縁膜をエッチングし、
    前記第２のトレンチの中、及び、前記絶縁膜の上に電極を形成する半導体装置の製造方法であって、
    前記第１のトレンチの側面に前記第２の炭化珪素領域が接する半導体装置の製造方法。
  14. 前記第２の炭化珪素領域を形成した後に、前記第１のトレンチを形成する請求項１３記載の半導体装置の製造方法。
  15. 前記第２の炭化珪素領域を形成する前に、前記炭化珪素層の前記第１の面の側に前記第２の炭化珪素領域よりも浅い、ｎ形の第３の炭化珪素領域を、更に形成する請求項１３又は請求項１４記載の半導体装置の製造方法。
  16. 前記第２のトレンチに、前記第１の面の法線に対して前記第１の角度よりも小さい第２の角度で傾く方向でｐ型不純物をイオン注入し、前記第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域を、更に形成する請求項１３ないし請求項１５いずれか一項記載の半導体装置の製造方法。

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