WO2019117248A1 - 半導体装置 - Google Patents

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WO2019117248A1
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insulating film
contact
semiconductor substrate
region
interlayer insulating
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内藤　達也
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富士電機株式会社
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    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 Japanese Patent Application Publication No. 2005-524975
  • a semiconductor device may include a semiconductor substrate, and a gate trench portion provided from the upper surface of the semiconductor substrate to the inside of the semiconductor substrate and extended in a predetermined extending direction on the upper surface of the semiconductor substrate.
  • the semiconductor device may include a mesa portion provided in contact with the gate trench portion in an arrangement direction orthogonal to the extending direction.
  • the semiconductor device may include an interlayer insulating film provided above the semiconductor substrate.
  • An interlayer insulating film may be provided above at least a part of the gate trench portion in the arrangement direction.
  • the interlayer insulating film may be provided with a contact hole for exposing the mesa portion.
  • the width in the arrangement direction of the contact holes may be equal to or larger than the width in the arrangement direction of the mesas.
  • the gate trench portion may have a gate insulating film provided on the inner wall of the gate trench portion.
  • the gate trench portion may have a gate conductive portion surrounded by the gate insulating film inside the gate trench portion.
  • the upper end of the gate conductive portion may be disposed below the upper surface of the semiconductor substrate.
  • An interlayer insulating film may be provided above at least a part of the gate conductive portions in the arrangement direction.
  • the interlayer insulating film may be provided from one end to the other end of the gate trench portion in the arrangement direction.
  • the thickness of the lower portion of the interlayer insulating film provided below the upper surface of the semiconductor substrate may be larger than the thickness of the upper portion provided above the upper surface of the semiconductor substrate.
  • an angle between a side surface disposed at an end in the arrangement direction of the interlayer insulating film and the upper surface of the semiconductor substrate may be 20 degrees or more and 60 degrees or less.
  • the thickness of the interlayer insulating film above the upper surface of the semiconductor substrate may be twice or more and four times or less the thickness of the gate insulating film.
  • the interlayer insulating film may have a convex portion protruding upward above the upper surface of the semiconductor substrate.
  • the apex of the convex portion may be disposed above the gate insulating film in a direction perpendicular to the top surface of the semiconductor substrate.
  • the apex of the convex portion may be disposed above the gate conductive portion in a direction perpendicular to the top surface of the semiconductor substrate.
  • the interlayer insulating film may have a recess in a region other than the center in the arrangement direction of the interlayer insulating film on the upper surface of the upper portion provided above the upper surface of the semiconductor substrate.
  • the recess may be disposed above the gate conductive portion in a direction perpendicular to the top surface of the semiconductor substrate.
  • the interlayer insulating film may have a contact hole provided to expose the upper surface of the semiconductor substrate.
  • the contact holes may be provided continuously in the arrangement direction above the mesa portion and above the gate conductive portion.
  • the semiconductor device is provided from the upper surface of the semiconductor substrate to the inside of the semiconductor substrate, extends in a predetermined extending direction on the upper surface of the semiconductor substrate, and is disposed facing the gate trench portion in the arrangement direction perpendicular to the extending direction.
  • the dummy trench portion may be provided.
  • the semiconductor device may comprise a contact extension formed of a conductive material.
  • the dummy trench portion may have a dummy insulating film provided on the inner wall of the dummy trench portion.
  • the dummy trench portion may have a dummy conductive portion surrounded by the dummy insulating film inside the dummy trench portion.
  • the upper end of the dummy insulating film provided between the inner wall of the dummy trench portion facing the gate trench portion and the inner wall facing the gate trench portion may be disposed lower than the upper end of the dummy conductive portion.
  • the contact extension portion may be in contact with the upper end of the dummy insulating film.
  • the interlayer insulating film may be provided below the upper surface of the semiconductor substrate in the gate trench portion.
  • the interlayer insulating film may increase in width in the arrangement direction as it approaches the top surface of the semiconductor substrate.
  • the mesa portion may decrease in width in the arrangement direction as it approaches the top surface of the semiconductor substrate.
  • the top surface of the mesa may be provided with a trench contact of conductive material.
  • FIG. 1 a It is a figure which shows partially an example of the upper surface of the semiconductor device 100 which concerns on this embodiment. It is a figure which shows an example of the aa 'cross section in FIG. 1 a. It is an enlarged view of the area
  • FIG. 17 is a view showing another structural example of the dummy trench portion 30 and the interlayer insulating film 38-2.
  • FIG. 6 is a top view showing an arrangement example of contact holes 54.
  • FIG. 18 is a top view showing an arrangement example of the high concentration region 19 and the contact extension 58. It is a figure which shows an example of the aa 'cross section in FIG.
  • FIG. 18 is a top view showing another arrangement example of the contact holes 54. It is a figure which shows an example of the aa 'cross section in FIG. It is an enlarged view of the vicinity of the trench part in FIG.
  • FIG. 18 is a view showing another example of the structure of the interlayer insulating film 38. It is a figure which shows the other example of the structure of a mesa part.
  • An example of the manufacturing process of the interlayer insulation film 38 shown in FIG. 15 is shown.
  • FIG. 19 shows an example of a manufacturing process of interlayer insulating film 38 shown in FIG.
  • one side in a direction parallel to the depth direction of the semiconductor substrate is referred to as “upper”, and the other side is referred to as “lower”.
  • the upper surface is referred to as the upper surface
  • the other surface is referred to as the lower surface.
  • the directions of “upper” and “lower” are not limited to the direction of gravity or the mounting direction to a substrate or the like at the time of mounting of the semiconductor device.
  • the first conductivity type is N-type and the second conductivity type is P-type
  • the first conductivity type may be P-type
  • the second conductivity type may be N-type
  • the conductivity types of the substrate, layer, region and the like in the respective embodiments have opposite polarities.
  • P + type or N + type
  • P type or N type
  • P type or N type
  • the doping concentration is lower than P-type (or N-type).
  • doping concentration refers to the concentration of donor or acceptor turned impurities.
  • concentration difference between the donor and the acceptor may be referred to as the doping concentration.
  • peak value of the doping concentration distribution in the doping region may be taken as the doping concentration in the doping region.
  • FIG. 1a is a view partially showing an example of the upper surface of the semiconductor device 100 according to the present embodiment.
  • the semiconductor device 100 of this example is a semiconductor chip provided with a transistor unit 70 and a diode unit 80 provided side by side with the transistor unit 70.
  • the transistor units 70 and the diode units 80 may be alternately arranged in the arrangement direction parallel to the upper surface of the semiconductor chip.
  • the transistor unit 70 includes a transistor such as an IGBT.
  • a region in contact with the diode portion 80 is referred to as a boundary portion 90.
  • the diode unit 80 includes a diode such as FWD (Free Wheel Diode).
  • FWD Free Wheel Diode
  • FIG. 1A shows the active region of the semiconductor substrate in the semiconductor device 100
  • the semiconductor device 100 may have an edge termination structure part surrounding the active region.
  • the active region refers to a region through which a main current flows between the upper surface and the lower surface of the semiconductor substrate when the semiconductor device 100 is controlled to be in the on state.
  • the edge termination structure mitigates the concentration of the electric field on the upper surface side of the semiconductor substrate.
  • the edge termination structure has, for example, a guard ring, a field plate, a resurf and a combination thereof.
  • the semiconductor device 100 of this example is provided inside the semiconductor substrate, and the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 14 and the contact region 15 exposed on the upper surface of the semiconductor substrate. Equipped with, the semiconductor device 100 of this example includes the emitter electrode 52 and the gate metal layer 50 provided above the upper surface of the semiconductor substrate. Emitter electrode 52 and gate metal layer 50 are provided separately from each other.
  • An interlayer insulating film is provided between the emitter electrode 52 and the gate metal layer 50, and the upper surface of the semiconductor substrate, but is omitted in FIG. 1a.
  • the contact hole 56, the contact hole 49 and the contact hole 54 are provided to penetrate the interlayer insulating film.
  • the upper surface of the semiconductor substrate is exposed without being covered by the interlayer insulating film by each contact hole.
  • each contact hole is hatched with diagonal lines.
  • the gate metal layer 50 contacts the gate runner 48 through the contact hole 49.
  • the gate runner 48 is formed of polysilicon doped with an impurity. Gate runner 48 is connected to the gate conductive portion in gate trench portion 40 on the upper surface of the semiconductor substrate. Gate runner 48 is not connected to the dummy conductive portion in dummy trench portion 30.
  • the gate runner 48 in this example is provided from the lower side of the contact hole 49 to the tip of the gate trench portion 40.
  • An insulating film such as an oxide film is provided between the gate runner 48 and the upper surface of the semiconductor substrate.
  • the gate conductive portion is exposed on the upper surface of the semiconductor substrate. That is, at least a part of the upper end of the gate conductive portion is not covered with the material forming the semiconductor substrate.
  • the upper end of the gate conductive portion may be disposed below the upper surface of the semiconductor substrate.
  • the gate trench portion 40 contacts the gate runner 48 at the exposed portion of the gate conductive portion.
  • Emitter electrode 52 and gate metal layer 50 are formed of a material containing a metal. At least a partial region of the emitter electrode 52 may be formed of aluminum or aluminum-silicon alloy.
  • At least a partial region of the gate metal layer 50 may be formed of aluminum or aluminum-silicon alloy.
  • the emitter electrode 52 and the gate metal layer 50 may have a barrier metal formed of titanium, a titanium compound, or the like below the region formed of aluminum or the like.
  • Emitter electrode 52 and gate metal layer 50 may have a plug formed of tungsten or the like in the contact hole.
  • the one or more gate trench portions 40 and the one or more dummy trench portions 30 are arranged at predetermined intervals along a predetermined arrangement direction (in this example, the Y-axis direction).
  • the gate trench portion 40 in this example is formed by two extending portions 39 extending in parallel with the upper surface of the semiconductor substrate and extending in the extending direction (in this example, the X-axis direction) perpendicular to the arrangement direction; May have a connecting portion 41 connecting the two. It is preferable that at least a part of the connection portion 41 be provided in a curved shape in top view.
  • each extension portion 39 of the gate trench portion 40 may be treated as one gate trench portion 40.
  • the gate runner 48 may be connected to the gate conductive portion at the connection portion 41 of the gate trench portion 40.
  • the dummy trench portion 30 in the present example may have a U-shape on the upper surface of the semiconductor substrate, similarly to the gate trench portion 40. That is, the dummy trench portion 30 in this example may have two extension portions 29 extending in the extension direction and a connection portion 31 connecting the two extension portions 29.
  • Emitter electrode 52 is provided above gate trench portion 40, dummy trench portion 30, well region 11, emitter region 12, base region 14 and contact region 15.
  • Well region 11 is of the second conductivity type.
  • Well region 11 is, for example, of P + type.
  • the doping concentration of the well region 11 is higher than the doping concentration of the base region 14.
  • Well region 11 is formed in a predetermined range from the end of the active region in top view.
  • the well region 11 may be provided to the inside of the active region more than the gate metal layer 50.
  • the diffusion depth of the well region 11 may be deeper than the depths of the gate trench portion 40 and the dummy trench portion 30.
  • the ends of the gate trench portion 40 and the dummy trench portion 30 in the extending direction are provided in the well region 11.
  • the bottoms in the depth direction (Z-axis direction) of the ends of the gate trench portion 40 and the dummy trench portion 30 may be covered with the well region 11.
  • a mesa portion is provided in contact with each trench portion in the Y-axis direction.
  • the mesa portion may be a portion of the semiconductor substrate sandwiched between two adjacent trench portions, and may be a portion from the upper surface of the semiconductor substrate to the deepest bottom of each trench portion.
  • a region sandwiched between two adjacent extending portions (29 or 39) may be a mesa portion.
  • a first mesa section 60 is provided in contact with each trench section.
  • the second mesa portion 62 is provided in a region sandwiched by the adjacent dummy trench portions 30.
  • the third mesa portion 64 is provided in a region sandwiched by the adjacent dummy trench portions 30.
  • Emitter electrodes 52 are provided above the respective mesas.
  • An interlayer insulating film is disposed between each of the mesas and the emitter electrode 52.
  • the upper surface of each mesa portion is exposed by the contact hole 54 provided in the interlayer insulating film.
  • Each mesa portion and the emitter electrode 52 are electrically connected by the contact hole 54.
  • An emitter electrode 52 may be provided inside the contact hole 54.
  • At least a part of the inside of the contact hole 54 may be provided with a conductive member whose material is different from that of the emitter electrode 52.
  • a barrier metal in which at least one of a titanium film and a titanium nitride film is stacked may be disposed.
  • the width in the Y-axis direction of the contact hole 54 provided in each mesa portion is equal to or greater than the width in the Y-axis direction of each mesa portion. That is, the whole of the mesa portion in the Y-axis direction is exposed by the contact hole 54.
  • a partial region in the X-axis direction may not be exposed.
  • the width in the Y-axis direction may be smaller than the width in the Y-axis direction of each mesa portion.
  • Such a configuration makes it easy to maintain the electrical connection between the emitter electrode 52 and each mesa even if the semiconductor device 100 is miniaturized. For example, an increase in connection resistance between the emitter electrode 52 and each mesa portion can be suppressed.
  • a base region 14 of the second conductivity type is provided, as an example, at both end portions of the first mesa 60, the second mesa 62, and the third mesa 64 in the X-axis direction.
  • the base region 14 is exposed on the top surface of the semiconductor substrate.
  • the base region 14 in this example is, for example, P-type.
  • FIG. 1a shows only one end of each mesa in the X-axis direction.
  • An emitter region 12 is provided on the top surface of the first mesa 60 in contact with the gate trench 40.
  • the emitter region 12 may be provided from one to the other of the two trench portions (in the present example, the extending portions 29 or 39) sandwiching the first mesa portion 60.
  • Emitter region 12 is also provided below contact hole 54.
  • the boundary of the emitter region 12 in a region overlapping with the contact hole 54 in a top view of the semiconductor substrate is indicated by a broken line.
  • Emitter region 12 may or may not be in contact with dummy trench portion 30. In the present embodiment, emitter region 12 is in contact with dummy trench portion 30.
  • the emitter region 12 of this example is of the first conductivity type.
  • the emitter region 12 of this example is, for example, of N + type.
  • a contact region 15 of the second conductivity type, which has a doping concentration higher than that of the base region 14, is provided on the top surface of the first mesa 60.
  • the contact region 15 of this example is, for example, of P + type.
  • the emitter regions 12 and the contact regions 15 may be alternately provided in the extending direction of the gate trench portion 40.
  • the contact region 15 may be provided from one of the two trench portions sandwiching the first mesa portion 60 to the other.
  • the contact region 15 is also provided below the contact hole 54.
  • FIG. 1A the boundary of the contact region 15 in a region overlapping with the contact hole 54 in a top view of the semiconductor substrate is indicated by a broken line.
  • Contact region 15 may or may not be in contact with gate trench portion 40. Contact region 15 may be in contact with dummy trench portion 30 or may not be in contact therewith. In the present example, contact region 15 is in contact with dummy trench portion 30 and gate trench portion 40.
  • a contact region 15 is provided on the upper surface of the second mesa portion 62.
  • the area of the contact region 15 provided on the top surface of one second mesa portion 62 is larger than the area of the contact region 15 provided on the top surface of one first mesa portion 60.
  • the area of the contact region 15 provided on the upper surface of one second mesa portion 62 may be larger than the area of the contact region 15 provided on the upper surface of one third mesa portion 64.
  • the contact region 15 is also provided below the contact hole 54.
  • the contact region 15 on the top surface of the second mesa portion 62 may be provided in the entire region sandwiched by the two base regions 14.
  • the two base regions 14 are provided at both ends of the second mesa portion 62 in the X-axis direction. In the second mesa portion 62, carriers at the turn-off time are easily extracted as compared with the first mesa portion 60.
  • Contact regions 15 are provided on the upper surface of the third mesa 64 at both ends in the X-axis direction. Further, on the upper surface of the third mesa portion 64, the base region 14 is provided in the region sandwiched by the contact regions 15 at the both ends. The base region 14 may be provided in the entire region sandwiched by the contact regions 15 in the X-axis direction. In the third mesa portion 64, the base region 14 is also provided below the contact hole 54. The contact region 15 may also be provided below the contact hole 54.
  • the contact region 15 and the base region 14 are provided from one dummy trench portion 30 sandwiching the third mesa portion 64 to the other dummy trench portion 30. That is, on the upper surface of the semiconductor substrate, the width in the Y-axis direction of the third mesa portion 64 and the width in the Y-axis direction of the contact region 15 or the base region 14 provided in the third mesa portion 64 are equal.
  • the third mesa portion 64 may not be provided with the emitter region 12 and may be provided. In the present embodiment, the emitter region 12 is not provided in the third mesa portion 64.
  • a dummy trench portion 30 is provided in the diode portion 80.
  • Dummy trench portion 30 includes an extending portion 29.
  • the two adjacent extension parts 29 may be connected by the connection part 31.
  • the third mesa portion 64 is a region sandwiched by the respective dummy trench portions 30 (in the present example, the extended portions 29).
  • the diode section 80 has a cathode region 82 of the first conductivity type on the lower surface side of the semiconductor substrate.
  • the cathode region 82 in this example is, for example, of N + type.
  • a region in which the cathode region 82 is provided in a top view of the semiconductor substrate is indicated by an alternate long and short dash line portion.
  • the diode portion 80 may be a region through which the cathode region 82 passes when the cathode region 82 is projected onto the upper surface of the semiconductor substrate.
  • the entire third mesa portion 64 in which the cathode region 82 is partially provided, and the dummy trench portion 30 in contact with the third mesa portion 64 may be included in the diode portion 80.
  • the region where the cathode region 82 is projected onto the upper surface of the semiconductor substrate may be separated from the contact region 15 in the X-axis direction.
  • the distance between the cathode region 82 and the well region 11 in the X-axis direction is larger than the distance between the contact region 15 and the well region 11 in the X-axis direction.
  • a collector region of the second conductivity type may be provided in a region of the lower surface of the semiconductor substrate where the cathode region 82 is not provided.
  • the collector region of this example is, for example, of P + type.
  • a collector region may be provided at a position where the end of the contact hole 54 in the diode unit 80 in the X-axis direction is projected onto the lower surface of the semiconductor substrate.
  • the contact holes 54 are provided above the contact region 15 and the emitter region 12 respectively.
  • the contact hole 54 is formed with the gate trench portion 40 (in the present example, the extending portion 39) and the dummy trench portion 30 (in the present example, the extending portion 29) in the top view of FIG. It may be provided so as not to overlap.
  • the width in the Y-axis direction of the contact hole 54 may be equal to the width in the Y-axis direction of the emitter region 12 and the contact region 15.
  • the width in the Y-axis direction of the contact hole 54 in each mesa portion may be equal to the width of each mesa portion.
  • the contact hole 54 is provided to overlap with the end of the gate trench portion 40 (in this example, the extending portion 39) in the Y-axis direction in the top view of FIG. It is also good.
  • the contact hole 54 may be provided so as to overlap with the end portion in the Y-axis direction of the dummy trench portion 30 (the extending portion 29 in this example) in the top view of FIG.
  • the contact hole 54 is the most positive in the X-axis direction from above the contact region 15 provided on the most negative side in the X-axis direction of the first mesa portion 60 in the top view of FIG. It may be provided continuously to the upper side of the contact region 15 provided on the side.
  • the relative position in each axial direction may be referred to as the positive side or the negative side.
  • the arrow side of each axis is positive and the opposite side is negative.
  • the contact hole 54 may be provided to overlap with at least a part of the contact region 15 provided on the most negative side in the X-axis direction of the first mesa portion 60 in the top view of FIG. 1A.
  • the contact hole 54 may be provided to overlap with at least a part of the contact region 15 provided on the most positive side in the X-axis direction of the first mesa portion 60 in top view.
  • contact hole 54 is provided above contact region 15.
  • the contact hole 54 may be provided so as not to overlap with the dummy trench portion 30 (in the present example, the extending portion 29) in the top view of FIG. 1A.
  • the width in the Y-axis direction of the contact hole 54 may be equal to the width in the Y-axis direction of the contact region 15.
  • the contact hole 54 may be provided so as to overlap with the end portion in the Y-axis direction of the dummy trench portion 30 (the extending portion 29 in this example) in the top view of FIG.
  • the contact hole 54 may be provided above the contact region 15 of the second mesa portion 62.
  • the contact hole 54 may be provided so as to overlap with at least a part of the contact region 15 of the second mesa 62 in the top view of FIG. 1A.
  • the contact hole 54 is provided above the base region 14 and the contact region 15.
  • the contact hole 54 may be provided so as not to overlap with the dummy trench portion 30 (in the present example, the extending portion 29) in the top view of FIG. 1A.
  • the width in the Y-axis direction of the contact hole 54 may be equal to the width in the Y-axis direction of the base region 14 and the contact region 15.
  • the contact hole 54 may be provided so as to overlap with the end portion of the dummy trench portion 30 in the Y-axis direction in the top view of FIG. 1A.
  • the contact hole 54 is continuous from the upper side of the contact region 15 provided on the most negative side in the X-axis direction of the third mesa portion 64 to the upper side of the contact region 15 provided on the most positive side in the X-axis direction. May be provided.
  • the contact hole 54 may be provided so as to overlap with at least a part of the contact region 15 provided at the end of the third mesa 64 on the negative side in the X-axis direction in the top view of FIG. 1A.
  • the contact hole 54 may be provided to overlap with at least a part of the contact region 15 provided at the end of the third mesa portion 64 on the positive side in the X-axis direction in the top view of FIG. 1A.
  • FIG. 1 b is a view showing an example of an aa ′ cross section in FIG. 1 a.
  • the aa ′ cross section is a YZ plane passing through the emitter region 12 of the transistor portion 70, the contact region 15 of the boundary portion 90, and the base region 14 of the diode portion 80.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the interlayer insulating film 38, the emitter electrode 52, and the collector electrode 24 in the cross section aa '.
  • Interlayer insulating film 38 covers a portion of upper surface 21 of semiconductor substrate 10.
  • Emitter electrode 52 is provided on the upper surface of semiconductor substrate 10 and interlayer insulating film 38.
  • the collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10.
  • Emitter electrode 52 and collector electrode 24 are formed of a conductive material such as metal.
  • the direction connecting the emitter electrode 52 and the collector electrode 24 is referred to as the depth direction (Z-axis direction).
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, or a nitride semiconductor substrate such as gallium nitride.
  • the semiconductor substrate 10 of this example is a silicon substrate.
  • the semiconductor substrate 10 includes the drift region 18 of the first conductivity type.
  • the drift region 18 in this example is N-type.
  • Drift region 18 may be a region remaining in semiconductor substrate 10 without providing any other doping region.
  • a base region 14 is provided between the drift region 18 and the upper surface 21 of the semiconductor substrate 10.
  • the upper surface 21 of the semiconductor substrate 10 is provided with one or more gate trench portions 40 and one or more dummy trench portions 30. Each trench portion is provided from the upper surface 21 through the base region 14 to reach the drift region 18.
  • Gate trench portion 40 has a gate trench provided on upper surface 21, and gate insulating film 42 and gate conductive portion 44 provided in the gate trench.
  • the upper end of the gate trench may be at the same position as the upper surface 21 in the Z-axis direction.
  • the gate insulating film 42 is provided to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench. That is, the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • Gate conductive portion 44 includes a region opposed to base region 14 with gate insulating film 42 interposed therebetween in the depth direction.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21.
  • a predetermined voltage is applied to the gate conductive portion 44, a channel of the inversion layer of electrons is formed in the surface layer of the interface in the base region 14 in contact with the gate trench.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section.
  • the dummy trench portion 30 has a dummy trench provided on the upper surface 21 side, and a dummy insulating film 32 and a dummy conductive portion 34 provided in the dummy trench.
  • the upper end of the dummy trench may be at the same position as the upper surface 21 in the Z-axis direction.
  • the dummy insulating film 32 is provided to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench, and is provided inside the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 and the semiconductor substrate 10.
  • the dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44.
  • the dummy conductive portion 34 is formed of a conductive material such as polysilicon.
  • the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction.
  • the bottoms of the dummy trench portion 30 and the gate trench portion 40 may be curved downward (curved in cross section).
  • a region sandwiched by each trench portion is a mesa portion.
  • Emitter region 12 is provided in first mesa portion 60 in contact with upper surface 21 and in contact with gate trench portion 40. That is, the emitter region 12 is provided above the base region 14.
  • the doping concentration of the emitter region 12 is higher than the doping concentration of the drift region 18.
  • the emitter regions 12 and the contact regions 15 are alternately provided in the first mesa 60 along the X-axis direction. In the YZ cross section passing through the contact region 15 of the first mesa portion 60, the contact region 15 is provided instead of the emitter region 12 of FIG. 1b.
  • Contact region 15 is provided in contact with upper surface 21 and in contact with gate trench portion 40.
  • a contact region 15 is provided in the second mesa portion 62 in contact with the upper surface 21. That is, the contact region 15 is provided above the base region 14. Contact region 15 may be in contact with dummy trench portion 30 or may be separated. FIG. 1 b shows an example in which the contact region 15 is provided in contact with the dummy trench portion 30.
  • a base region 14 is provided in contact with the upper surface 21. In each mesa portion, the base region 14 is in contact with each trench portion.
  • the interlayer insulating film 38 is provided above at least a part of the gate trench portion 40.
  • the interlayer insulating film 38 is provided between one end Y 1 and the other end Y 2 of the gate trench portion 40.
  • One end Y 1 is an end on the Y axis direction positive side of the gate trench portion 40 on the upper surface 21.
  • the other end Y 2 is an end on the Y axis direction negative side of the gate trench portion 40 on the upper surface 21.
  • the interlayer insulating film 38 in the present example is continuously provided in the Y-axis direction from one end Y1 to the other end Y2 of the gate trench portion 40. That is, the interlayer insulating film 38 covers the entire gate trench portion 40 in the Y-axis direction.
  • the interlayer insulating film 38 may be provided above at least a part of the dummy trench portion 30.
  • the interlayer insulating film 38 is provided between one end Y1 ′ and the other end Y2 ′ of the dummy trench portion 30.
  • One end Y 1 ′ is an end on the Y axis direction positive side of the dummy trench portion 30 on the upper surface 21.
  • the other end Y 2 ′ is an end of the upper surface 21 at the Y axis direction negative side of the dummy trench portion 30.
  • the interlayer insulating film 38 in this example is continuously provided in the Y-axis direction from one end Y1 ′ to the other end Y2 ′ of the dummy trench portion 30. That is, the interlayer insulating film 38 covers the entire dummy trench portion 30 in the Y-axis direction.
  • the interlayer insulating film 38 is not provided on each mesa portion. That is, in the Z-axis direction, the interlayer insulating film 38 is provided so as not to overlap any of the first mesa portion 60, the second mesa portion 62, and the third mesa portion 64.
  • a contact hole 54 is provided between two interlayer insulating films 38 disposed above two adjacent trench portions in the Y-axis direction. As described above, the contact hole 54 exposes the entire mesa in the Y-axis direction. Thereby, the connection resistance between each mesa and the emitter electrode 52 can be reduced.
  • the interlayer insulating film 38 may be provided inside each trench. In this case, the upper end of the conductive portion and the insulating film inside each trench is disposed below the upper surface 21.
  • the interlayer insulating film 38 may be in contact with the conductive portion and the insulating film inside each trench. By providing the interlayer insulating film 38 inside each trench, it can be suppressed that the interlayer insulating film 38 extends to above the mesa portion. Further, since the interlayer insulating film 38 can be easily formed thick, the insulation between the emitter electrode 52 and the conductive portion in each trench can be enhanced. At least a portion of the interlayer insulating film 38 may be disposed above the upper surface 21.
  • the interlayer insulating film 38 may be silicate glass such as PSG or BPSG.
  • the interlayer insulating film 38 may be an oxide film, a nitride film or the like.
  • one or more storage regions 16 are provided in contact with the gate trench portion 40 between the drift region 18 and the base region 14.
  • the respective storage regions 16 are arranged side by side in the Z-axis direction.
  • the accumulation region 16 is a region of the first conductivity type, and is, for example, an N + -type.
  • the doping concentration of storage region 16 is higher than the doping concentration of drift region 18.
  • the one or more storage regions 16 may be in contact with the dummy trench portion 30 in the first mesa portion 60, but may be separated.
  • FIG. 1 b shows an example in which the storage region 16 is provided in contact with the dummy trench portion 30.
  • the storage region 16 may be provided in the second mesa portion 62 and the third mesa portion 64, but may not be provided.
  • FIG. 1 b shows an example in which the storage region 16 is provided in the second mesa portion 62 and the third mesa portion 64.
  • a plurality of storage regions 16 may be provided in the Z-axis direction.
  • FIG. 1b shows an example in which two storage regions 16-1 and 16-2 are provided in the Z-axis direction.
  • Drift region 18 may be provided between storage region 16-1 and storage region 16-2 in the Z-axis direction.
  • a buffer region 20 of the first conductivity type may be provided below the drift region 18.
  • the buffer area 20 is, for example, of N + type.
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18.
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer extending from the upper end of the drift region 18 from reaching the P + -type collector region 22 and the N + -type cathode region 82.
  • a P + type collector region 22 exposed to the lower surface 23 is provided below the buffer region 20.
  • an N + -type cathode region 82 exposed to the lower surface 23 is provided below the buffer region 20.
  • a collector region 22 is provided below the buffer region 20 at the boundary 90 of this example.
  • the diode portion 80 is a region overlapping the cathode region 82 in the direction perpendicular to the lower surface 23 except for the boundary portion 90.
  • the transistor portion 70 except for the boundary portion 90, in a region overlapping the collector region 22 in the direction perpendicular to the lower surface 23, a region where predetermined unit configurations including the emitter region 12 and the contact region 15 are regularly arranged. It is.
  • the boundary portion 90 is a region in which the total area in a top view of the contact region 15 provided in one second mesa portion 62 is larger than the total area in a top view of the contact region 15 provided in one first mesa portion 60. is there.
  • FIG. 1c is an enlarged view of area A in FIG. 1b.
  • the interlayer insulating film 38-1 is provided in the gate trench portion 40, and the interlayer insulating film 38-2 is provided in the dummy trench portion 30.
  • the gate conductive portion 44 has upper ends Tp at both ends in the Y-axis direction. The positions of the two upper ends Tp in the Z-axis direction may be the same. The upper end Tp may be disposed below the upper surface 21.
  • the interlayer insulating film 38-1 is provided above at least a part of the gate conductive portion 44.
  • the interlayer insulating film 38-1 covers at least a part of the gate conductive portion 44 from the position of one upper end Tp to the position of the other upper end Tp.
  • the interlayer insulating film 38-1 may cover the whole of the gate conductive portion 44. That is, the interlayer insulating film 38-1 may be provided continuously between the two upper ends Tp of the gate conductive portion 44.
  • FIG. 1 c shows an example in which the interlayer insulating film 38-1 covers the entire gate conductive portion 44.
  • the upper surface of the gate conductive portion 44 has a lower end Z1 at the center in the Y-axis direction.
  • the lower end Z1 is a region located at the lowermost position on the upper surface of the gate conductive portion 44. That is, the upper surface of the gate conductive portion 44 may be depressed at the center.
  • the interlayer insulating film 38-1 may have at least one protrusion P on the top surface.
  • the convex portion P is disposed above the upper surface 21 and has a convex shape upward.
  • the interlayer insulating film 38-1 of the present example has two convex portions P. The positions of the two protrusions P in the Z-axis direction may be the same. By providing the depression on the upper surface of the gate conductive portion 44, the convex portion P is easily formed in the interlayer insulating film 38-1.
  • the two convex portions P may be disposed to sandwich the lower end Z1 of the upper surface of the gate conductive portion 44 in the Y-axis direction.
  • the apexes Ti of the projections P may be disposed inside the one end Y1 and the other end Y2 of the gate trench portion 40 in the Y-axis direction.
  • the inner side indicates the side closer to the center of the gate trench portion 40 in the Y-axis direction.
  • Each vertex Ti may be disposed above the gate insulating film 42.
  • the upper surface of the interlayer insulating film 38-1 has a lower end Z2 at the central portion in the Y-axis direction.
  • the lower end Z2 is a region located at the lowermost position on the upper surface of the interlayer insulating film 38-1.
  • the lower end Z2 of the upper surface of the interlayer insulating film 38-1 may have the same position in the Y-axis direction as the lower end Z1 of the upper surface of the gate conductive portion 44. Since the interlayer insulating film 38-1 is provided above the gate conductive portion 44 having the lower end Z1, the central portion of the interlayer insulating film 38-1 tends to have a shape having the lower end Z2.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40.
  • the interlayer insulating film 38-1 and the interlayer insulating film 38-2 may have the same structure.
  • the upper end Tp of the dummy conductive portion 34 may be disposed lower than the upper surface 21 similarly to the upper end Tp of the gate conductive portion 44.
  • the interlayer insulating film 38-2 may be provided above at least a part of the dummy conductive portion 34 in the Y-axis direction.
  • the interlayer insulating film 38-2 may be provided above the entire dummy conductive portion 34 in the Y-axis direction.
  • the upper surface of the dummy conductive portion 34 has a lower end Z1 'at the central portion in the Y-axis direction.
  • the lower end Z1 ′ is a region located at the lowermost position on the upper surface of the dummy conductive portion 34.
  • the interlayer insulating film 38-2 may have at least one protrusion P on the upper surface.
  • the convex portion P is disposed above the upper surface 21 and has a convex shape upward.
  • the interlayer insulating film 38-2 of this example may have two convex portions P. In FIG. 1c, one convex portion P of the interlayer insulating film 38-2 is shown. In the dummy trench portion 30 and the gate trench portion 40, the positions of the convex portions P in the Z-axis direction may be the same.
  • the apexes Ti of the projections P of the interlayer insulating film 38-2 are provided above the dummy insulating film 32 disposed at the end of the dummy trench portion 30 in the Y-axis direction.
  • the upper surface of the interlayer insulating film 38-2 has a lower end Z2 'at the central portion in the Y-axis direction.
  • the lower end Z2 ' is a region located at the lowermost position on the upper surface of the interlayer insulating film 38-2.
  • the width Wm is the mesa width of each mesa portion.
  • the mesa width of each mesa may be the same.
  • FIG. 1 c shows the mesa width Wm of the first mesa 60.
  • the width Wm is a distance on the upper surface 21 between the gate trench portion 40 and the dummy trench portion 30 in the Y-axis direction.
  • the interlayer insulating film 38-1 and the interlayer insulating film 38-2 are separated by a width Wm in the Y-axis direction on the upper surface 21.
  • the interlayer insulating film 38-1 and the interlayer insulating film 38-2 may have a minimum distance in the Y-axis direction on the upper surface 21.
  • the gate conductive portion 44 is disposed below the upper surface 21 and the interlayer insulating film 38-1 is provided above the gate conductive portion 44. Therefore, even if the width in the Y-axis direction of the contact hole 54 on the upper surface 21 is equal to the width Wm, the contact (e.g., the emitter electrode 52) provided on the contact hole 54 and the gate conductive portion 44 do not easily contact. Therefore, it is difficult for the gate metal layer 50 and the emitter electrode 52 to short (GE short). That is, the occurrence of GE short can be suppressed while reducing the contact resistance between the emitter electrode 52 and the first mesa portion 60. Therefore, the width Wm of the first mesa portion 60 can be easily narrowed. Similarly, the second mesa portion 62 and the third mesa portion 64 can be easily narrowed.
  • GE short the gate metal layer 50 and the emitter electrode 52
  • FIG. 2a is a view partially showing the upper surface of the semiconductor device 150 of the comparative example.
  • the contact holes 254 are provided in a part in the Y-axis direction in each of the first mesa 60, the second mesa 62, and the third mesa 64. That is, in the top view of FIG. 2A, the width in the Y-axis direction of the contact hole 254 is smaller than the mesa width of each of the first mesa 60, the second mesa 62, and the third mesa 64.
  • FIG. 2b is a view showing a zz 'cross section in FIG. 2a.
  • the interlayer insulating film 238 covering each trench portion covers up to the mesa portion in contact with each trench portion. For this reason, when the width of the mesa portion is reduced, the contact resistance between the emitter electrode 52 and each mesa portion is increased.
  • the upper surface of the gate conductive portion 44 is provided at the same position as the upper surface 21 in the Z-axis direction. Therefore, it is difficult to improve the insulation between the gate conductive portion 44 and the emitter electrode 52.
  • FIG. 3 is an enlarged view of a region B in FIG. 1 c.
  • the thicknesses Wa1 and Wa2 are thicknesses of the interlayer insulating film 38-1 provided above the upper surface 21.
  • the thickness Wa1 may be the thickness at the position of the lower end Z2, and the thickness Wa2 may be the thickness at the position of the vertex Ti.
  • the thicknesses Wb1 and Wb2 are thicknesses of the interlayer insulating film 38-1 provided below the upper surface 21.
  • the thickness Wb1 may be the thickness at the position of the lower end Z1, and the thickness Wb2 may be the thickness at the position of the side wall of the gate trench portion 40 (that is, one end Y1 or the other end Y2).
  • the thickness Wb2 is the minimum value of the thickness of the interlayer insulating film 38.
  • the thickness We is a depth in the Z-axis direction from the top surface 21 to the lower end of the emitter region 12.
  • the thickness We may be the depth of the emitter region 12 in the portion in contact with the side wall of the gate trench portion 40.
  • the thickness of the lower portion 36 provided below the upper surface 21 may be larger than the thickness of the upper portion 35 provided above the upper surface 21.
  • the thickness of each portion of the interlayer insulating film 38 may be compared with the thickness at the center of the gate trench portion 40 in the Y-axis direction. That is, the thickness Wb1 of the lower portion 36 of the interlayer insulating film 38-1 may be larger than the thickness Wa1 of the upper portion 35 at the center of the gate trench portion 40 in the Y-axis direction.
  • the thickness of the interlayer insulating film 38-1 above the upper surface 21 may be locally larger than the thickness of the interlayer insulating film 38-1 below the upper surface 21.
  • the thickness Wa2 of the upper portion of the interlayer insulating film 38-1 may be larger than the thickness Wb2 of the lower portion.
  • the average value of the thickness of the upper part above the upper surface 21 may be smaller than the average value of the thickness of the lower part below the upper surface 21.
  • the contact between the contact provided in the contact hole 54 and the gate conductive portion 44 can be more reliably suppressed. Therefore, the occurrence of GE short can be suppressed more reliably.
  • the angle Ang is an angle formed by the side surface 37 of the interlayer insulating film 38 and the upper surface 21.
  • the side surface 37 is a side surface above the upper surface 21. Further, the side surface 37 is disposed at the end of the interlayer insulating film 38 in the Y-axis direction.
  • the side surface 37 in the YZ plane is indicated by a straight line connecting the vertex Ti and one end Y1.
  • the angle Ang is an angle on the interlayer insulating film 38 side among the angles formed by the side surface 37 and the upper surface 21.
  • the side surface 37 may be indicated by a straight line connecting the vertex Ti and the other end Y2.
  • the angle Ang is preferably 20 degrees or more and 60 degrees or less, and preferably 30 degrees or more and 50 degrees or less, from the balance between the filling properties of the contacts and the insulating properties between the contacts and the gate conductive portion 44. , More preferred.
  • the contact When the contact is filled below the contact hole 54, in the first mesa portion 60, the contact is in contact with the entire upper surface in the Y-axis direction of the emitter region 12 and the contact region 15. Therefore, even when the mesa width Wm is narrowed, the electrical connection between the contact and the emitter region 12 and the contact region 15 can be secured.
  • the contact provided in the contact hole 54 and the gate conductive portion 44 become less likely to contact, and the contact and the gate conductive portion 44 It is possible to improve the insulation from However, as the width Wb1 and the width Wb2 are increased, the upper surface of the gate conductive portion 44 is disposed downward, so that it is necessary to implant the dopant to a deeper position in order to form the emitter region 12. When the dopant is implanted from the upper surface 21 to a deep position, the thermal history increases in the heat treatment process for forming the emitter region 12.
  • the width Wb1 is preferably at least twice and at most 4 times the width Wgi, and the width Wb2 is It is more preferable that the width Wgi be 1.5 times or more and 3.5 times or less.
  • the width We of the emitter region 12 in the depth direction may be not less than 1.5 times and not more than 3.5 times the width Wb2.
  • the width We may be 0.35 ⁇ m or more and 0.45 ⁇ m or less.
  • the width We is 0.4 ⁇ m as an example.
  • the width Wb2 may be 0.1 ⁇ m or more and 0.3 ⁇ m or less.
  • the width Wb2 is 0.2 ⁇ m as an example.
  • the width Wb1 may be not less than 0.7 times and not more than 0.9 times the width We.
  • the width Wb1 may be 0.2 ⁇ m or more and 0.4 ⁇ m or less.
  • the width Wb1 is 0.3 ⁇ m as an example.
  • the width We is preferably not less than 1.5 times and not more than 3.5 times the width Wb2.
  • the width Wb1 is preferably 0.7 times or more and 0.9 times or less the width We.
  • the mesa width Wm may be larger than the width Wa1 and may be larger than the width Wa2.
  • the mesa width Wm may be larger than the width Wb2, and may be larger than the width Wb1.
  • the vertex Ti of the convex portion P may be provided above the gate insulating film 42 disposed at the end of the gate trench portion 40 in the Y-axis direction.
  • the side surface 37 can be tilted with respect to the Z axis. As a result, the contact provided in the contact hole 54 is easily filled to the lower end of the contact hole 54.
  • FIG. 4a is a view showing another example of the aa ′ cross section in FIG. 1a.
  • the semiconductor device 100 shown in FIG. 4a is different from the semiconductor device 100 of FIG.
  • the other structure is the same as that of the semiconductor device 100 described in FIGS. 1 a to 3.
  • the interlayer insulating film 38 in this example has a recess D in the upper surface of the upper portion provided above the upper surface 21.
  • the recess D may have a downwardly convex shape.
  • the recess D may have a convex shape toward the inside of the interlayer insulating film 38.
  • the inside of the interlayer insulating film 38 refers to the side closer to the center of the interlayer insulating film 38 in the Y-axis direction.
  • the interlayer insulating film 38 in the present example has two depressions D disposed across the center of the interlayer insulating film 38 in the Y-axis direction.
  • the two recesses D may be symmetrical with respect to the XZ plane passing through the center of the trench portion in the Y-axis direction.
  • the recess D is provided in at least one of the interlayer insulating film 38-1 of the gate trench portion 40 and the interlayer insulating film 38-2 of the dummy trench portion 30.
  • the shapes of the depressions D in the interlayer insulating film 38-1 and the interlayer insulating film 38-2 may be the same or different.
  • FIG. 4 b is an enlarged view of a region C1 in FIG. 4 a.
  • a recess D is provided on the upper surface of the upper portion 35 of the interlayer insulating film 38-1.
  • Each recess D is disposed in a region not including the center in the Y-axis direction of interlayer insulating film 38-1.
  • at least a portion of the recess D may be disposed above the gate conductive portion 44 in the Z-axis direction.
  • the recess D in this example is continuously provided from above the gate insulating film 42 to above the gate conductive portion 44.
  • the upper surface of the recess D above the gate insulating film 42 is disposed below the upper surface of the recess D above the gate conductive portion 44.
  • a vertex Ti is provided at the inner end.
  • the inner side indicates the side close to the center of the interlayer insulating film 38 in the Y-axis direction. That is, the apex Ti is provided above the gate conductive portion 44 in the Z-axis direction.
  • the recess D in the interlayer insulating film 38 of the semiconductor device 100 of this example may be formed by etching the vicinity of the apex Ti of the interlayer insulating film 38 in FIG.
  • the thickness Wa2 ′ of the interlayer insulating film 38 having the recess D may be smaller than the thickness Wa2 of the interlayer insulating film 38 not having the recess D.
  • the semiconductor device 100 may have an interlayer insulating film 38 having a recess D and an interlayer insulating film 38 not having a recess D.
  • the width Wa2 ′ is smaller than the width Wa2 in FIG. 3.
  • FIG. 5a is a view showing another example of the aa ′ cross section in FIG. 1a.
  • the semiconductor device 100 shown in FIG. 5a is different from the semiconductor device 100 of FIG.
  • the other structure is the same as that of the semiconductor device 100 described in FIGS. 1a to 4b.
  • the interlayer insulating film 38 in this example has a plane parallel to the upper surface 21 at substantially the same position as the upper surface 21 in the Z-axis direction.
  • the parallel planes may be coplanar with the top surface 21.
  • the width in the Y-axis direction of the interlayer insulating film 38 above the upper surface 21 is smaller than the width in the Y-axis direction of the gate trench portion 40 and the dummy trench portion 30.
  • the bottom surface of the contact hole 54 may be provided continuously in the Y-axis direction above the first mesa 60 and above the gate trench 40 and the dummy trench 30.
  • the bottom surface of the contact hole 54 is a surface disposed on the same plane as the upper surface 21.
  • the contact hole 54 may extend above the gate conductive portion 44 or the dummy conductive portion 34.
  • the interlayer insulating film 38 provided above each trench portion may have a symmetrical shape based on the XZ plane passing through the center of the trench portion in the Y-axis direction.
  • the interlayer insulating film 38 may have a line symmetrical shape based on a line parallel to the Z axis passing through the center of the trench portion.
  • the interlayer insulating film 38 shown in each drawing may have the same shape as the aa ′ cross section also in the YZ cross section other than the aa ′ cross section.
  • the end E is an end of the bottom surface of the contact hole 54 in the Y-axis direction.
  • an end E is provided above each trench.
  • the bottom surface of the contact hole 54 in this example is also provided above the respective trench portions. Therefore, the width in the Y-axis direction of the upper surface 21 of the contact hole 54 can be increased. For this reason, the vicinity of the end E which is relatively difficult to be filled with the contacts can be disposed above each trench portion. Therefore, each mesa portion can be more reliably brought into contact with the contact provided in the contact hole 54.
  • FIG. 5 b is an enlarged view of a region C2 in FIG. 5 a.
  • a portion of the interlayer insulating film 38 above the upper surface 21 is referred to as an upper portion 35
  • a portion below the upper surface 21 is referred to as a lower portion 36.
  • the upper portion 35 is provided only in a partial region above the gate conductive portion 44. That is, above the gate conductive portion 44, there is a region where the contact hole 54 is provided without the upper portion 35 being provided.
  • the upper portion 35 of the interlayer insulating film 38 is not provided above the upper end Tp of the gate conductive portion 44.
  • the upper portion 35 of the interlayer insulating film 38 may have the convex portion P described in FIGS. 1 a to 4 b.
  • the convex portion P has a convex shape upward.
  • the convex portion P in this example is disposed above the gate conductive portion 44.
  • the upper portion 35 may have the recess D described in FIGS. 4a and 4b.
  • the recess D is also disposed above the gate conductive portion 44.
  • Each vertex Ti may be disposed closer to the center of the gate conductive portion 44 in the Y-axis direction than the upper end Tp. That is, the vertex Ti may be disposed above the gate conductive portion 44. Each vertex Ti may be provided at a symmetrical position based on the center of the gate trench portion 40 in the Y-axis direction.
  • the interlayer insulating film 38 of this example may be formed by etching the vicinity of the apex Ti of the interlayer insulating film 38 after the interlayer insulating film 38 shown in FIG. 3 and the like is formed.
  • the width Wa ′ ′ of the upper portion 35 shown in FIG. 5b is smaller than the width Wa2 in FIG.
  • the width Wa2 ′ ′ may be equal to the width Wa2 ′ in FIG. 4b, may be smaller or larger than the width Wa2 ′.
  • the semiconductor device 100 may have the interlayer insulating film 38 of a plurality of types of shapes shown in the respective drawings.
  • the angle Ang between the side surface 37 of the upper portion 35 and the upper surface 21 may be 20 degrees or more and 60 degrees or less, as in the semiconductor device 100 shown in FIG. 3. More preferably, the angle Ang may be 30 degrees or more and 50 degrees or less.
  • Each end E may be located above the gate conductor 44.
  • the respective end portions E may be provided at symmetrical positions with reference to the center of the gate trench portion 40 in the Y-axis direction.
  • the width in the Y-axis direction of the contact hole 54 can be larger than the mesa width Wm of the first mesa portion. Therefore, the contact resistance between the contact provided in contact hole 54 and emitter region 12 and contact region 15 can be reduced.
  • the semiconductor device 100 of this example even if the upper portion 35 of the interlayer insulating film 38 is disposed only on a part above the gate conductive portion 44, the lower portion 36 of the interlayer insulating film 38 is provided inside the trench. Therefore, the contact provided in the contact hole 54 does not contact the gate conductive portion 44. Therefore, GE short can be suppressed. Therefore, the semiconductor device 100 of this example can suppress the GE short while narrowing the mesa width Wm.
  • FIG. 6a is a view showing another example of the aa ′ cross section in FIG. 1a.
  • the upper surface of the gate conductive portion 44 and the dummy conductive portion 34 is parallel to the upper surface 21 and the upper surface of the interlayer insulating film 38 is parallel to the upper surface 21. 1 in that it differs from the semiconductor device 100 shown in FIG.
  • the lower surface of the interlayer insulating film 38 may be disposed below the upper surface 21. Further, the upper surface of the interlayer insulating film 38 is disposed above the upper surface 21.
  • the upper surface of the gate conductive portion 44 may be produced by CMP (chemical mechanical polishing) and dry etching. For example, after polishing by CMP until the gate conductive portion 44 has the same height as the upper surface 21, the gate conductive portion 44 in the gate trench portion 40 may be dry etched. In dry etching, the difference between the etching rates in the central portion and the peripheral portion of the gate trench portion 40 is small, so a plane parallel to the upper surface 21 can be easily formed on the upper surface of the gate trench portion 40.
  • CMP chemical mechanical polishing
  • the side surface of interlayer insulating film 38 may be provided perpendicular to upper surface 21 of semiconductor substrate 10.
  • the width Wi of the upper surface of the interlayer insulating film 38 in the Y-axis direction may be equal to the width Wg of the gate trench portion 40 in the Y-axis direction.
  • the distance between the side surfaces of two interlayer insulating films 38 (for example, interlayer insulating film 38-1 and interlayer insulating film 38-2) adjacent in the Y-axis direction may be equal to the mesa width Wm.
  • FIG. 6 b is an enlarged view of area F in FIG. 6 a.
  • the thickness Wa2 is the thickness of the portion of the interlayer insulating film 38 provided above the upper surface 21.
  • the thickness Wb2 is the thickness of the portion of the interlayer insulating film 38 provided below the upper surface 21.
  • the upper end Tp of the gate conductive portion 44 may be provided below the upper surface 21.
  • the width Wb2 may be 1.5 times or more and 3.5 times or less the width Wgi.
  • the width Wb2 may be equal to the width Wa2, and may be larger or smaller than the width Wa2.
  • the upper end Tp may be provided at the same position as the upper surface 21 in the Z-axis direction. That is, the thickness Wb2 may be zero.
  • the width of the contact hole 54 can be made equal to the mesa width Wm, and the contact resistance between the emitter electrode 52 and each mesa portion can be reduced. Further, by arranging the upper end Tp of the gate conductive portion 44 below the upper surface 21, GE short can be suppressed. Therefore, the occurrence of GE short can be suppressed while reducing the contact resistance between the contact and the emitter electrode 52 and the contact region 15. Therefore, the width Wm can be narrowed.
  • FIG. 7 is a view showing another example of the aa ′ cross section in FIG. 1a.
  • the semiconductor device 100 shown in FIG. 7 is different from the semiconductor device 100 shown in FIG. 1b in that a barrier metal 98 is provided in the transistor section 70 in the semiconductor device 100 shown in FIG. 1b.
  • Barrier metal 98 may be provided on the bottom of contact hole 54.
  • the barrier metal 98 may be provided also on the upper surface and the side surface of the interlayer insulating film 38.
  • the barrier metal 98 may be provided continuously on the upper surface of the first mesa 60, the upper surface of the second mesa 62, and the upper surface and the side of the interlayer insulating film 38 in the Y-axis direction. In the diode unit 80, the barrier metal 98 may not be provided.
  • the barrier metal 98 can be applied to the semiconductor device 100 of each aspect described in FIGS. 1 a to 6 b.
  • the contacts provided in the contact holes 54 can be formed of, for example, aluminum (Al).
  • the barrier metal 98 suppresses the diffusion of aluminum into the semiconductor substrate 10.
  • the barrier metal 98 can be formed of, for example, at least one of titanium (Ti) and titanium nitride (TiN).
  • FIG. 8 is a view showing an example of the upper surface of the semiconductor chip 200 according to the present embodiment.
  • the semiconductor chip 200 includes the semiconductor substrate 10.
  • the outer peripheral end 140 is an end of the outer periphery of the semiconductor substrate 10.
  • the semiconductor chip 200 includes an active portion 120 and an edge termination structure 122.
  • the active portion 120 is a region through which a main current flows between the upper surface and the lower surface of the semiconductor substrate 10 when the semiconductor device 100 is controlled to be in the on state. That is, the current flows from the upper surface to the lower surface of the semiconductor substrate 10 or from the lower surface to the upper surface in the depth direction through the inside of the semiconductor substrate 10.
  • a transistor portion 70 and a diode portion 80 are provided in the active portion 120.
  • the gate runner 48 may be provided to surround the transistor unit 70 and the diode unit 80 in the top view of FIG. 8. In the example of FIG. 8, the area where the gate runner 48 is provided is also included in the active portion 120.
  • the transistor unit 70 includes a transistor such as an IGBT.
  • the diode units 80 are alternately arranged on the upper surface 21 of the semiconductor substrate 10 with the transistor units 70 in a predetermined arrangement direction (in the present example, the Y-axis direction).
  • Each diode portion 80 is provided with a cathode region 82 in a region in contact with the lower surface 23 of the semiconductor substrate 10.
  • a diode portion 80 indicated by a solid line is a region in which the cathode region 82 is provided on the lower surface 23 of the semiconductor substrate 10.
  • a collector region 22 is provided in a region other than the cathode region 82 in the region in contact with the lower surface 23 of the semiconductor substrate 10.
  • the diode section 80 is an area obtained by projecting the cathode area 82 in the Z-axis direction.
  • the transistor portion 70 is a region in which the collector region 22 is provided on the lower surface 23 of the semiconductor substrate 10 and the unit structure including the emitter region 12 is periodically provided on the upper surface 21 of the semiconductor substrate 10.
  • the boundary between the diode unit 80 and the transistor unit 70 in the Y-axis direction is the boundary between the cathode region 82 and the collector region 22.
  • a portion obtained by projecting the cathode region 82 in the Z-axis direction to the end of the active portion 120 or the gate runner 48 in the X-axis direction in FIG. 8, a solid line of the diode portion 80 is a broken line extending in the X-axis direction ) May also be included in the diode section 80.
  • transistor portions 70 may be provided at both ends in the Y-axis direction.
  • the active portion 120 may be divided in the X axis direction by the gate runner 48 extending in the Y axis direction.
  • the transistor units 70 and the diode units 80 may be alternately arranged in the Y-axis direction in each of the divided regions of the active unit 120.
  • the edge termination structure portion 122 is provided on the upper surface 21 of the semiconductor substrate 10 between the active portion 120 and the outer peripheral end 140 of the semiconductor substrate 10.
  • the edge termination structure 122 may be annularly disposed on the top surface 21 of the semiconductor substrate 10 so as to surround the active portion 120.
  • the edge termination structure portion 122 in this example is disposed along the outer peripheral end 140 of the semiconductor substrate 10.
  • the edge termination structure portion 122 relieves the concentration of the electric field on the upper surface 21 side of the semiconductor substrate 10.
  • the edge termination structure 122 has, for example, a guard ring, a field plate, a resurf, and a combination thereof.
  • a gate metal layer 50 is provided between the edge termination structure portion 122 and the active portion 120 on the upper surface 21 of the semiconductor substrate 10.
  • the gate metal layer 50 is electrically connected to the transistor unit 70 and supplies a gate voltage to the transistor unit 70.
  • An interlayer insulating film 38 is provided between the gate metal layer 50 and the semiconductor substrate 10, but is omitted in FIG.
  • the gate metal layer 50 may be provided to surround the active portion 120 in a top view of the semiconductor substrate 10.
  • the gate metal layer 50 is electrically connected to the gate pad 116 provided outside the active portion 120.
  • the gate pad 116 may be disposed between the gate metal layer 50 and the active portion 120.
  • a pad such as an emitter pad 118 electrically connected to the emitter electrode may be provided.
  • the gate runner 48 is electrically connected to the gate metal layer 50 and extends above the active portion 120. At least one gate runner 48 may be provided by extending the active portion 120 in the Y-axis direction. The gate runner 48 supplies a gate voltage to the transistor unit 70.
  • the gate runner 48 may be formed of a semiconductor material such as polysilicon doped with impurities, or may be formed of metal.
  • the gate runner 48 is formed above or in the semiconductor substrate 10, and the semiconductor substrate 10 and the gate runner 48 are insulated by an insulating film.
  • FIG. 9 is a view showing an example of a cross section taken along line cc 'in FIG.
  • the cc ′ cross section is a YZ plane including the transistor portion 70 and the edge termination structure 122.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the interlayer insulating film 38, the gate metal layer 50, the field plate 94, the emitter electrode 52, and the collector electrode 24 in the cc 'cross section.
  • Interlayer insulating film 38 is provided to cover at least a part of upper surface 21.
  • the interlayer insulating film 38 is provided with through holes such as the contact holes 54. The upper surface 21 is exposed by the contact hole 54.
  • Emitter electrode 52 is provided on upper surface 21 and the upper surface of interlayer insulating film 38 in transistor portion 70. The emitter electrode 52 is also provided inside the contact hole 54. Emitter electrode 52 is in contact with upper surface 21 exposed by contact hole 54.
  • the collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10.
  • the collector electrode 24 may be in contact with the entire lower surface 23.
  • Emitter electrode 52 and collector electrode 24 are formed of a conductive material such as metal.
  • the edge termination structure 122 is provided with a plurality of guard rings 92, a plurality of field plates 94 and a channel stopper 174.
  • Each guard ring 92 may be provided on the upper surface 21 so as to surround the active portion 120.
  • the plurality of guard rings 92 may have a function of spreading the depletion layer generated in the active portion 120 to the outside of the semiconductor substrate 10. Thus, the concentration of the electric field in the semiconductor substrate 10 can be prevented, and the breakdown voltage of the semiconductor device 100 can be improved.
  • the guard ring 92 in this example is a P + semiconductor region formed by ion implantation in the vicinity of the upper surface 21.
  • the depth of the bottom of the guard ring 92 may be the same depth as the bottom of the well region 11. Also, the depth of the bottom of the guard ring 92 in this example may be deeper than the depth of the bottom of the gate trench 40 and the dummy trench 30.
  • Field plate 94 is formed of a conductive material such as metal or polysilicon. Field plate 94 may be formed of the same material as gate metal layer 50 or emitter electrode 52. Field plate 94 is provided on interlayer insulating film 38. Field plate 94 is connected to guard ring 92 through a through hole provided in interlayer insulating film 38.
  • the channel stopper 174 is provided so as to be exposed on the upper surface 21 and the side surface of the outer peripheral end 140.
  • the channel stopper 174 is an N-type region having a doping concentration higher than that of the drift region 18.
  • the channel stopper 174 has a function of terminating the depletion layer generated in the active portion 120 at the outer peripheral end 140 of the semiconductor substrate 10.
  • a well region 11, a gate runner 48 and a gate metal layer 50 are provided between the active portion 120 and the edge termination structure 122.
  • the well region 11 may be exposed on the top surface 21.
  • the upper surface of the well region 11 may be covered with an interlayer insulating film 38.
  • the well region 11 may be extended to the active portion 120.
  • a portion of the trench portion in the active portion 120 may be formed in the well region 11.
  • the transistor sections 70 are disposed at both ends of the active section 120 in the Y-axis direction.
  • One or more dummy trench portions 30 may be disposed between the gate trench portion 40 disposed closest to the gate metal layer 50 in the transistor portion 70 and the gate metal layer 50. At least one dummy trench portion 30 may be disposed in the well region 11.
  • One or more contact holes 55 may be provided between the gate metal layer 50 and the trench part closest to the gate metal layer 50 in the transistor part 70.
  • the contact hole 55 electrically connects the well region 11 and the emitter electrode 52.
  • the well region 11 may have a contact region 15 having a doping concentration higher than that of the well region 11 at a position in contact with the contact hole 55.
  • the gate runner 48 may be provided on the upper surface 21.
  • An interlayer insulating film 38 is provided on the top surface of the gate runner 48.
  • a gate metal layer 50 is disposed on the interlayer insulating film 38.
  • well region 11 is provided in a wider range than gate metal layer 50 in the Y-axis direction.
  • a collector region 22 is provided in a region in contact with the lower surface 23.
  • a collector region 22 may be provided in a region in contact with the lower surface 23 also between the transistor portion 70 and the outer peripheral end 140.
  • FIG. 10 is a view showing another structural example of the dummy trench portion 30 and the interlayer insulating film 38-2.
  • the structure other than the dummy trench portion 30 and the interlayer insulating film 38-2 may be the same as that of the semiconductor device 100 according to any one of the embodiments described in FIGS.
  • the dummy trench portion 30 in this example is provided adjacent to the gate trench portion 40 in the Y-axis direction. As an example, dummy trench portion 30 is provided in transistor portion 70.
  • the dummy trench portion 30 has an inner wall 74 facing the gate trench portion 40.
  • the inner wall 74 is a boundary between the semiconductor substrate 10 and the gate trench portion 40.
  • the dummy insulating film 32 is provided between the inner wall 74 and the dummy conductive portion 34.
  • the dummy insulating film 32 covers the entire side surface 76 of the dummy conductive portion 34.
  • the side surface 76 of the dummy conductive portion 34 is disposed to face the inner wall 74 of the gate trench portion 40.
  • the inner wall 74 and the side surface 76 are planes parallel to the X axis.
  • the dummy insulating film 32 in this example is exposed without covering the upper end portion of the side surface 76 of the dummy conductive portion 34 in contact with the interlayer insulating film 38-2.
  • the upper end 33 of the dummy insulating film 32 in the region sandwiched by the inner wall 74 and the side surface 76 is disposed below the upper end Tp of the dummy conductive portion 34.
  • the upper end 33 of the dummy insulating film 32 may be disposed below the lower end of the portion of the emitter region 12 in contact with the inner wall 74. In this case, the entire side surface 72 of the emitter region 12 is exposed without being covered by the dummy insulating film 32.
  • the side surface 72 of the emitter region 12 is disposed to face the dummy trench portion 30.
  • the dummy trench portion 30 in the present example has a contact extension portion 58 formed of a conductive material.
  • the contact extension portion 58 extends from the emitter electrode 52 to a position in contact with the upper end 33 of the dummy insulating film 32.
  • the contact extension portion 58 may be formed of the same material as the emitter electrode 52, or may be formed of a different material.
  • the contact extension 58 is formed of tungsten. Thereby, the contact extension portion 58 can be easily formed in the area of the fine width.
  • the contact extension 58 contacts the side surface 72 of the emitter region 12.
  • the contact extension portion 58 may be in contact with the entire exposed region of the side surface 72 of the emitter region 12 without being covered by the dummy insulating film 32.
  • the contact extension portion 58 may be provided to extend along the dummy trench portion 30 in the X-axis direction. That is, the contact extension portion 58 may also contact the emitter region 12 and the side surface of the contact region 15 alternately arranged in the X-axis direction. According to this example, the contact area between the emitter region 12 and the contact region 15 and the emitter electrode 52 and the contact extension portion 58 can be increased.
  • the contact extension 58 may also contact the side surface of the base region 14. Thereby, the contact area between base region 14 and emitter electrode 52 and contact extension portion 58 can be increased.
  • a high concentration region 19 of the second conductivity type having a doping concentration higher than that of the base region 14 may be provided.
  • the high concentration region 19 may have a higher doping concentration than the contact region 15.
  • the high concentration region 19 of this example is of P ++ type.
  • the high concentration region 19 may be in contact with the emitter region 12.
  • the high concentration region 19 may be provided below the upper end 33 of the dummy insulating film 32 in the inner wall 74. As a result, the contact area between the contact extension portion 58 and the high concentration region 19 is increased.
  • the interlayer insulating film 38-1 is not provided above the upper end 33 of the dummy insulating film 32.
  • the interlayer insulating film 38-1 may have a side surface flush with the side surface 76 of the dummy conductive portion 34.
  • a contact extension portion 58 is also provided between the side surface of the interlayer insulating film 38-1 and the semiconductor substrate 10 (for example, the emitter region 12). Thus, the contact extension portion 58 can be provided from the emitter electrode 52 to the upper end 33 of the dummy insulating film 32.
  • the dummy trench portion 30 shown in FIG. 10 has the contact extension portion 58 only on one side surface 76 in the Y-axis direction of the side surfaces of the dummy conductive portion 34.
  • Another example dummy trench portion 30 may have contact extension portions 58 on both side surfaces of the dummy conductive portion 34. That is, the upper end portion of the dummy conductive portion 34 may be sandwiched by the two contact extension portions 58.
  • FIG. 11 is a top view showing an arrangement example of the contact holes 54.
  • the semiconductor device 100 of this example has the cross-sectional structure shown in FIG. In this example, the range not covered by the interlayer insulating film 38 shown in FIG.
  • the contact hole 54 disposed between the gate trench portion 40 and the dummy trench portion 30 in top view is also provided above the dummy trench portion 30. That is, in addition to the upper side of the first mesa portion 60, the contact hole 54 is provided also on the upper side of the contact extension portion 58 shown in FIG. Thus, the emitter electrode 52 and the contact extension portion 58 are connected.
  • FIG. 12 is a top view showing an arrangement example of the high concentration region 19 and the contact extension portion 58. As shown in FIG. In FIG. 12, the end position of the contact hole 54 in the X-axis direction is indicated by an alternate long and short dash line.
  • the high concentration region 19 is provided extending along the dummy trench portion 30 in the X-axis direction.
  • emitter region 12 and contact region 15 are provided extending in the X-axis direction.
  • the high concentration region 19 may be provided continuously over the range in which the one or more emitter regions 12 and the one or more contact regions 15 are provided in the X-axis direction.
  • the high concentration region 19 may be provided continuously over a range longer than the contact hole 54 in the X-axis direction.
  • the high concentration region 19 may be provided to the outside of the accumulation region 16 in the X-axis direction.
  • the outer side in the X-axis direction indicates the side away from the center in the X-axis direction of the mesa portion.
  • the contact extension portion 58 extends in the X-axis direction along the dummy trench portion 30.
  • the contact extension portion 58 may be provided continuously over the range in which the one or more emitter regions 12 and the one or more contact regions 15 are provided in the X-axis direction.
  • the contact extension portion 58 may be provided in the same range as the contact hole 54 in the X-axis direction.
  • the contact extension portion 58 may be provided over a longer range than the contact hole 43 in the X-axis direction, or may be provided over a shorter range.
  • the contact extension portion 58 may be provided to the outside of the accumulation region 16 in the X-axis direction. By providing the contact extension portion 58 to the outside of the storage region 16, holes outside the storage region 16 can be easily extracted via the contact extension portion 58.
  • the contact extension portion 58 may be provided in a range shorter than the high concentration region 19 in the X-axis direction, or may be provided in a long range.
  • FIG. 13 is a view showing an example of an aa ′ cross section in FIG.
  • the contact extension portion 58 is provided on the inner wall facing the gate trench portion 40.
  • the contact extension portion 58 may be provided on the inner wall facing the other dummy trench portion 30, and may not be provided.
  • the contact extension portion 58 is not provided.
  • the high concentration region 19 may be exposed on the side surface of the base region 14 in contact with the contact extension portion 58. With such a configuration, the contact area between the emitter electrode 52 and the emitter region 12, the contact region 15, and the base region 14 can be increased.
  • FIG. 14 is a top view showing another arrangement example of the contact holes 54.
  • the contact holes 54 in this example are provided above the respective trench portions in addition to above the respective mesa portions.
  • the contact hole 54 may be provided continuously over one or more mesas and one or more trenches in the Y-axis direction.
  • the contact hole 54 may be provided continuously from the transistor unit 70 to the diode unit 80.
  • the contact holes 54 in this example are continuously provided between the mesas at both ends in the Y-axis direction. Such a configuration also allows the contact area between the mesa portion and the emitter electrode 52 to be increased.
  • FIG. 15 is a view showing an example of an aa ′ cross section in FIG.
  • the semiconductor device 100 of this example is different from the semiconductor device 100 described in FIGS. 1 a to 14 in the structure of the interlayer insulating film 38.
  • the semiconductor device 100 may be the same as any of the semiconductor devices 100 described in FIGS.
  • the entire interlayer insulating film 38 in this example is provided inside the trench portion. That is, the entire interlayer insulating film 38 is disposed below the upper surface 21 of the semiconductor substrate 10.
  • the upper end of the interlayer insulating film 38 may be disposed at the same height as the upper surface 21, or may be disposed lower than the upper surface 21.
  • Emitter electrode 52 may be provided also inside the trench portion. Tungsten may be filled in the region above the interlayer insulating film 38 inside the trench portion. According to the present embodiment, the entire interlayer insulating film 38 is disposed below the upper surface 21, so the flatness of the upper surface 21 of the semiconductor substrate 10 is improved. Therefore, the member above the upper surface 21 of the semiconductor substrate 10 such as the emitter electrode 52 can be formed with high accuracy.
  • FIG. 16 is an enlarged view of the vicinity of the trench portion in FIG.
  • the upper end Ti of the interlayer insulating film 38 may be disposed below the upper surface 21 of the semiconductor substrate 10, and may be disposed at the same height as the upper surface 21.
  • the upper surface of the interlayer insulating film 38 has a lower end Z2 at the center in the Y-axis direction.
  • Such a structure can suppress the interlayer insulating film 38 from protruding above the upper surface 21 of the semiconductor substrate 10. Therefore, the flatness of the upper surface 21 of the semiconductor substrate 10 can be improved.
  • FIG. 17 shows another example of the structure of interlayer insulating film 38.
  • the interlayer insulating film 38 of this example is also disposed below the upper surface 21 of the semiconductor substrate 10, as in the example of FIG.
  • the interlayer insulating film 38 in the present example has a tapered shape in which the width in the Y-axis direction increases as the upper surface 21 of the semiconductor substrate 10 is approached. That is, the width Ws at the upper end of the interlayer insulating film 38 is larger than the width Wt of the trench portion.
  • the width Ws in this example is the distance between the two apexes Ti of the interlayer insulating film 38.
  • the first mesa portion 60 in this example has a tapered shape in which the width in the Y-axis direction decreases as the top surface 21 is approached.
  • Other mesas may have the same structure as the first mesa 60.
  • the width Wm of the mesa portion on the upper surface 21 is larger than the distance Dt between the two trench portions. According to this example, the gate conductive portion 44 and the emitter electrode 52 can be more reliably insulated.
  • FIG. 18 is a diagram showing another example of the structure of the mesa portion.
  • the first mesa 60 is described as an example, but other mesas may have the same structure.
  • a trench contact 57 made of a conductive material is provided on the upper surface of the first mesa 60 (that is, the upper surface 21 of the semiconductor substrate 10 in the first mesa 60).
  • the trench contact 57 is connected to the emitter electrode 52.
  • the trench contact 57 may be part of the emitter electrode 52. That is, the trench contact 57 may be formed of the same material as the emitter electrode 52. In another example, at least a portion of the trench contact 57 may be formed of tungsten.
  • the trench contact 57 may include barrier metal.
  • Trench contact 57 is embedded from the top surface 21 into the interior of emitter region 12.
  • the trench contact 57 in this example does not reach the base region 14.
  • the trench contact 57 is disposed on the upper surface 21 between the two interlayer insulating films 38. Trench contact 57 may be in contact with interlayer insulating film 38 at upper surface 21 or may be separated.
  • the contact area between emitter region 12 and emitter electrode 52 can be increased. Therefore, even if the width of the first mesa portion 60 is reduced, an increase in the contact resistance between the emitter region 12 and the emitter electrode 52 can be suppressed.
  • FIG. 19 shows an example of a manufacturing process of the interlayer insulating film 38 shown in FIG.
  • each trench portion and the doped regions such as the emitter region 12 and the base region 14 are formed in the semiconductor substrate 10.
  • An insulating film and a conductive portion are filled up to the height of the upper surface 21 of the semiconductor substrate 10 in each trench portion.
  • step S202 the upper portions of the insulating film and the conductive portion in each trench portion are etched.
  • a space 84 is formed at the upper end of each trench portion.
  • the space 84 is formed above the lower end of the emitter region 12. That is, the emitter region 12 is formed to a relatively deep position so as to exist below the space 84.
  • step S204 an insulating material 86 such as BPSG is deposited on the upper surface 21 of the semiconductor substrate 10.
  • An insulating material 86 is provided to fill at least the space 84.
  • step S206 the insulating material 86 is removed by a method such as CMP and dry etching.
  • the entire surface of the insulating material 86 provided on the upper surface 21 is etched to remove all the insulating material 86 above the upper surface 21.
  • step S206 after the insulating material 86 above the upper surface 21 is removed, a part of the insulating material 86 inside each trench may be selectively removed.
  • step S206 the interlayer insulating film 38 disposed inside each trench portion is formed.
  • step S208 the emitter electrode 52 is formed on the upper surface 21 of the semiconductor substrate 10.
  • a barrier metal may be formed before forming the emitter electrode 52.
  • the interlayer insulating film 38 shown in FIG. 15 can be formed.
  • the thickness of the interlayer insulating film 38 in the depth direction can be increased by increasing the depth of the space 84 in step S202.
  • the depth of the space 84 and the depth of the emitter region 12 are adjusted in accordance with the thickness of the interlayer insulating film 38.
  • FIG. 20 shows an example of a manufacturing process of the interlayer insulating film 38 shown in FIG.
  • each trench portion and the doping region such as the base region 14 are formed in the semiconductor substrate 10 before the step S212.
  • the emitter region 12 is not formed.
  • An insulating film and a conductive portion are filled up to the height of the upper surface 21 of the semiconductor substrate 10 in each trench portion.
  • step S212 the upper portions of the insulating film and the conductive portion in each trench portion are etched.
  • a space 84 is formed at the upper end of each trench portion.
  • the space 84 has a tapered shape in which the width in the Y-axis direction increases as the upper surface 21 is approached.
  • the inner wall 85 of the space 84 has a smaller inclination relative to the upper surface 21 than the inner wall 87 of the trench portion.
  • the space 84 may be formed by wet etching or the like.
  • step S214 an insulating material 86 such as BPSG is deposited on the upper surface 21 of the semiconductor substrate 10.
  • An insulating material 86 is provided to fill at least the space 84.
  • step S216 the insulating material 86 is removed.
  • the process in step S216 is similar to the process in step S206.
  • step S216 the interlayer insulating film 38 disposed inside the trench portion is formed.
  • a contact trench 59 is formed on the top surface of the first mesa 60.
  • the contact trench 59 may be formed by dry etching or the like.
  • the contact trench 59 may be formed above the upper end of the gate conductive portion 44.
  • the emitter region 12 is formed.
  • the emitter region 12 may be formed by implanting an N-type impurity from the upper surface of the first mesa 60 after the contact trench 59 is formed.
  • the emitter region 12 can be formed under the contact trench 59.
  • the emitter region 12 may be formed before the contact trench 59 is provided.
  • trench contact 57 and emitter electrode 52 are formed.
  • the trench contact 57 is formed inside the contact trench 59.
  • the trench contact 57 and the emitter electrode 52 may be formed of the same material and in the same process.
  • the emitter electrode 52 of a material different from that of the trench contact 57 may be formed.
  • a barrier metal may be formed before forming the trench contact 57. Thereby, the interlayer insulating film 38 shown in FIG. 18 can be formed.

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Abstract

半導体基板と、半導体基板の上面から半導体基板の内部まで設けられ、半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、延伸方向と直交する配列方向に、ゲートトレンチ部と接して設けられたメサ部と、半導体基板の上方に設けられた層間絶縁膜と、を備え、ゲートトレンチ部の配列方向における少なくとも一部の上方には、層間絶縁膜が設けられ、層間絶縁膜には、メサ部を露出させるコンタクトホールが設けられ、コンタクトホールの配列方向における幅は、メサ部の配列方向における幅以上である半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１参照）。
　特許文献１　特表２００５－５２４９７５号公報
解決しようとする課題
　半導体装置においては、メサ幅を狭小化することが好ましい。
一般的開示
　本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、半導体基板の上面から半導体基板の内部まで設けられ、半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部を備えてよい。半導体装置は、延伸方向と直交する配列方向に、ゲートトレンチ部と接して設けられたメサ部を備えてよい。半導体装置は、半導体基板の上方に設けられた層間絶縁膜を備えてよい。ゲートトレンチ部の配列方向における少なくとも一部の上方には、層間絶縁膜が設けられてよい。層間絶縁膜には、メサ部を露出させるコンタクトホールが設けられてよい。コンタクトホールの配列方向における幅は、メサ部の配列方向における幅以上であってよい。
　ゲートトレンチ部は、ゲートトレンチ部の内壁に設けられたゲート絶縁膜を有してよい。ゲートトレンチ部は、ゲートトレンチ部の内部において前記ゲート絶縁膜に囲まれているゲート導電部を有してよい。ゲート導電部の上端は半導体基板の上面よりも下方に配置されてよい。ゲート導電部の配列方向における少なくとも一部の上方に、層間絶縁膜が設けられてよい。
　層間絶縁膜は、配列方向におけるゲートトレンチ部の一端から他端まで設けられてよい。層間絶縁膜のうち、半導体基板の上面よりも下方に設けられた下部分の厚さが、半導体基板の上面よりも上方に設けられた上部分の厚さよりも大きくてよい。
　半導体基板の上面よりも上方において、層間絶縁膜の配列方向における端に配置された側面と半導体基板の上面とのなす角度は、２０度以上６０度以下であってよい。半導体基板の上面よりも上方における層間絶縁膜の厚さは、ゲート絶縁膜の厚さの２倍以上４倍以下であってよい。
　層間絶縁膜は、半導体基板の上面よりも上方において、上方に凸の凸部を有してよい。凸部の頂点は、半導体基板の上面に直交する方向において、ゲート絶縁膜の上方に配置されてよい。
　凸部の頂点は、半導体基板の上面に直交する方向において、ゲート導電部の上方に配置されてよい。層間絶縁膜は、半導体基板の上面よりも上方に設けられた上部分の上面において、層間絶縁膜の配列方向の中央以外の領域に窪みを有してよい。窪みは、半導体基板の上面に直交する方向において、ゲート導電部の上方に配置されてよい。
　層間絶縁膜は、半導体基板の上面を露出するように設けられたコンタクトホールを有してよい。コンタクトホールは、メサ部の上方およびゲート導電部の上方に、配列方向に連続して設けられてよい。
　半導体装置は、半導体基板の上面から半導体基板の内部まで設けられ、半導体基板の上面において予め定められた延伸方向に延伸して設けられ、延伸方向と垂直な配列方向においてゲートトレンチ部と向かい合って配置されたダミートレンチ部を備えてよい。半導体装置は、導電材料で形成されたコンタクト延伸部を備えてよい。ダミートレンチ部は、ダミートレンチ部の内壁に設けられたダミー絶縁膜を有してよい。ダミートレンチ部は、ダミートレンチ部の内部においてダミー絶縁膜に囲まれているダミー導電部を有してよい。ダミートレンチ部の内壁のうちゲートトレンチ部と向かい合う内壁と、ダミー導電部との間に設けられたダミー絶縁膜の上端は、ダミー導電部の上端よりも下方に配置されてよい。コンタクト延伸部は、ダミー絶縁膜の上端に接していてよい。
　層間絶縁膜は、ゲートトレンチ部の内部において、半導体基板の上面よりも下方に設けられていてよい。
　層間絶縁膜は、半導体基板の上面に近づくほど、配列方向における幅が広がってよい。
　メサ部は、半導体基板の上面に近づくほど、配列方向における幅が減少してよい。
　メサ部の上面には、導電材料のトレンチコンタクトが設けられていてよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置１００の上面の一例を部分的に示す図である。 図１ａにおけるａ－ａ'断面の一例を示す図である。 図１ｂにおける領域Ａの拡大図である。 比較例の半導体装置１５０の上面を部分的に示す図である。 図２ａにおけるｙ－ｙ'断面を示す図である。 図１ｃにおける領域Ｂの拡大図である。 図１ａにおけるａ－ａ'断面の他の一例を示す図である。 図４ａにおける領域Ｃ１の拡大図である。 図１ａにおけるａ－ａ'断面の他の一例を示す図である。 図５ａにおける領域Ｃ２の拡大図である。 図１ａにおけるａ－ａ'断面の他の一例を示す図である。 図６ａにおける領域Ｆの拡大図である。 図１ａにおけるａ－ａ'断面の他の一例を示す図である。 本実施形態に係る半導体チップ２００の上面の一例を示す図である。 図８におけるｃ－ｃ'断面の一例を示す図である。 ダミートレンチ部３０および層間絶縁膜３８－２の他の構造例を示す図である。 コンタクトホール５４の配置例を示す上面図である。 高濃度領域１９およびコンタクト延伸部５８の配置例を示す上面図である。 図１２におけるａ－ａ'断面の一例を示す図である。 コンタクトホール５４の他の配置例を示す上面図である。 図１４におけるａ－ａ'断面の一例を示す図である。 図１５におけるトレンチ部の近傍の拡大図である。 層間絶縁膜３８の構造の他の例を示す図である。 メサ部の構造の他の例を示す図である。 図１５に示した層間絶縁膜３８の製造工程の一例を示す。 図１８に示した層間絶縁膜３８の製造工程の一例を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ－型（またはＮ－型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
　図１ａは、本実施形態に係る半導体装置１００の上面の一例を部分的に示す図である。本例の半導体装置１００は、トランジスタ部７０およびトランジスタ部７０と並んで設けられたダイオード部８０を備える半導体チップである。トランジスタ部７０およびダイオード部８０は、半導体チップの上面と平行な配列方向において交互に配置されてよい。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。トランジスタ部７０のうち、ダイオード部８０に接する領域を境界部９０とする。ダイオード部８０は、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含む。図１ａにおいては、チップ端部周辺のチップ上面を示しており、他の領域を省略している。
　また、図１ａにおいては、半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に、半導体基板の上面と下面との間で主電流が流れる領域を指す。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　本例の半導体装置１００は、半導体基板の内部に設けられ、且つ、半導体基板の上面に露出するゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が設けられるが、図１ａでは省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。各コンタクトホールにより、半導体基板の上面が層間絶縁膜に覆われずに露出する。図１ａにおいては、各コンタクトホールに斜線のハッチングを付している。
　ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。
　本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートランナー４８と半導体基板の上面との間には、酸化膜等の絶縁膜が設けられる。
　ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板の上面に露出している。つまりゲート導電部の上端の少なくとも一部は、半導体基板を構成する材料に覆われていない。ゲート導電部の上端は、半導体基板の上面よりも下方に配置されていてよい。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。
　ゲート金属層５０の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。また、エミッタ電極５２およびゲート金属層５０は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。接続部分４１の少なくとも一部は、上面視で曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９の端部を接続することで、延伸部分３９の端部における電界集中を緩和できる。本明細書では、ゲートトレンチ部４０のそれぞれの延伸部分３９を、一つのゲートトレンチ部４０として扱う場合がある。ゲートランナー４８は、ゲートトレンチ部４０の接続部分４１において、ゲート導電部と接続してよい。
　本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板の上面においてＵ字形状を有してよい。即ち、本例のダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する接続部分３１を有してよい。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ウェル領域１１は第２導電型である。ウェル領域１１は、一例としてＰ＋型である。ウェル領域１１のドーピング濃度は、ベース領域１４のドーピング濃度よりも高い。ウェル領域１１は、上面視における活性領域の端部から、予め定められた範囲で形成される。ウェル領域１１は、ゲート金属層５０よりも活性領域の内部まで設けられてよい。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、延伸方向における端部は、ウェル領域１１に設けられる。ゲートトレンチ部４０およびダミートレンチ部３０の当該端部の深さ方向（Ｚ軸方向）における底は、ウェル領域１１に覆われてよい。
　半導体基板の上面と平行な面内において、Ｙ軸方向には各トレンチ部に接してメサ部が設けられる。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板の部分であって、半導体基板の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。隣り合う２つの延伸部分（２９または３９）に挟まれる領域をメサ部としてよい。
　トランジスタ部７０においては、各トレンチ部に接して第１メサ部６０が設けられる。境界部９０においては、隣り合うダミートレンチ部３０に挟まれた領域に第２メサ部６２が設けられる。ダイオード部８０においては、隣り合うダミートレンチ部３０に挟まれた領域に第３メサ部６４が設けられる。
　各メサ部の上方には、エミッタ電極５２が設けられている。各メサ部とエミッタ電極５２との間には層間絶縁膜が配置される。当該層間絶縁膜に設けられたコンタクトホール５４により、各メサ部の上面が露出する。コンタクトホール５４により、各メサ部とエミッタ電極５２とが電気的に接続されている。コンタクトホール５４の内部には、エミッタ電極５２が設けられてよい。コンタクトホール５４の内部の少なくとも一部には、エミッタ電極５２とは材料が異なる導電部材が設けられていてもよい。コンタクトホール５４の内部には、チタン膜および窒化チタン膜の少なくとも１つを積層したバリアメタルが配置されてよい。
　本例では、各メサ部に設けられたコンタクトホール５４のＹ軸方向における幅は、各メサ部のＹ軸方向における幅以上である。つまり各メサ部は、コンタクトホール５４により、Ｙ軸方向における全体が露出している。ただし各メサ部において、Ｘ軸方向の一部の領域は露出していなくてもよい。例えば図１ａの例では、各メサ部のＸ軸方向における端部は、コンタクトホール５４により露出していない。また、コンタクトホール５４の一部の領域では、Ｙ軸方向における幅が、各メサ部のＹ軸方向における幅より小さくてよい。
　このような構成により、半導体装置１００を微細化しても、エミッタ電極５２と各メサ部との電気的な接続を維持しやすくなる。例えば、エミッタ電極５２と各メサ部との接続抵抗の増大を抑制できる。
　第１メサ部６０、第２メサ部６２および第３メサ部６４のＸ軸方向における両端部には、一例として第２導電型のベース領域１４が設けられる。当該ベース領域１４は、半導体基板の上面に露出している。本例のベース領域１４は、一例としてＰ－型である。なお、図１ａは、各メサ部のＸ軸方向の一方の端部のみを示している。
　第１メサ部６０の上面には、ゲートトレンチ部４０と接してエミッタ領域１２が設けられる。エミッタ領域１２は、第１メサ部６０を挟む２本のトレンチ部（本例では延伸部分２９または３９）の一方から他方まで、設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。図１ａにおいては、半導体基板の上面視でコンタクトホール５４と重なる領域における、エミッタ領域１２の境界を、破線で示している。
　エミッタ領域１２は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、エミッタ領域１２がダミートレンチ部３０と接する。本例のエミッタ領域１２は第１導電型である。本例のエミッタ領域１２は、一例としてＮ＋型である。
　第１メサ部６０の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。本例のコンタクト領域１５は、一例としてＰ＋型である。第１メサ部６０において、エミッタ領域１２およびコンタクト領域１５は、ゲートトレンチ部４０の延伸方向に交互に設けられてよい。コンタクト領域１５は、第１メサ部６０を挟む２本のトレンチ部の一方から他方まで設けられてよい。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。図１ａにおいては、半導体基板の上面視でコンタクトホール５４と重なる領域における、コンタクト領域１５の境界を、破線で示している。
　コンタクト領域１５は、ゲートトレンチ部４０と接してよく、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。
　第２メサ部６２の上面には、コンタクト領域１５が設けられる。一つの第２メサ部６２の上面に設けられるコンタクト領域１５の面積は、一つの第１メサ部６０の上面に設けられるコンタクト領域１５の面積よりも大きい。一つの第２メサ部６２の上面に設けられるコンタクト領域１５の面積は、一つの第３メサ部６４の上面に設けられるコンタクト領域１５の面積よりも大きくてよい。第２メサ部６２において、コンタクト領域１５はコンタクトホール５４の下方にも設けられている。
　第２メサ部６２の上面におけるコンタクト領域１５は、２つのベース領域１４に挟まれる領域全体に設けられてよい。当該２つのベース領域１４は、第２メサ部６２のＸ軸方向における両端部に設けられている。第２メサ部６２では、第１メサ部６０と比べてターンオフ時のキャリアが引き抜きやすい。
　第３メサ部６４の上面には、Ｘ軸方向における両端部にコンタクト領域１５が設けられる。また、第３メサ部６４の上面において、当該両端部のコンタクト領域１５に挟まれる領域には、ベース領域１４が設けられる。ベース領域１４は、Ｘ軸方向において当該コンタクト領域１５に挟まれる領域全体に設けられてよい。第３メサ部６４において、ベース領域１４は、コンタクトホール５４の下方にも設けられている。コンタクト領域１５は、コンタクトホール５４の下方にも設けられてよい。
　第３メサ部６４には、コンタクト領域１５およびベース領域１４が、第３メサ部６４を挟む一方のダミートレンチ部３０から、他方のダミートレンチ部３０に渡って設けられる。即ち、半導体基板の上面において、第３メサ部６４のＹ軸方向の幅と、第３メサ部６４に設けられたコンタクト領域１５またはベース領域１４のＹ軸方向の幅は、等しい。
　第３メサ部６４には、エミッタ領域１２設けられなくてよく、設けられてもよい。本例においては、第３メサ部６４にエミッタ領域１２が設けられない。
　本例の半導体装置１００は、ダイオード部８０において、ダミートレンチ部３０が設けられる。ダミートレンチ部３０は、延伸部分２９を含む。隣り合う２つの延伸部分２９は、接続部分３１で接続されてよい。第３メサ部６４は、それぞれのダミートレンチ部３０（本例では延伸部分２９）に挟まれる領域である。
　ダイオード部８０は、半導体基板の下面側において、第１導電型のカソード領域８２を有する。本例のカソード領域８２は、一例としてＮ＋型である。図１ａに、半導体基板の上面視でカソード領域８２が設けられる領域を一点鎖線部で示している。ダイオード部８０は、カソード領域８２を半導体基板の上面に投影したときに、カソード領域８２が通過する領域であってよい。また、カソード領域８２が部分的に設けられた第３メサ部６４全体と、当該第３メサ部６４に接するダミートレンチ部３０とをダイオード部８０に含めてもよい。カソード領域８２を半導体基板の上面に投影した領域は、Ｘ軸方向においてコンタクト領域１５と離れていてよい。第３メサ部６４において、カソード領域８２とウェル領域１１とのＸ軸方向における距離は、コンタクト領域１５とウェル領域１１とのＸ軸方向における距離よりも大きい。
　半導体基板の下面においてカソード領域８２が設けられていない領域には、第２導電型のコレクタ領域が設けられてよい。本例のコレクタ領域は、一例としてＰ＋型である。ダイオード部８０におけるコンタクトホール５４のＸ軸方向の端部を半導体基板の下面に投影した位置には、コレクタ領域が設けられてよい。
　境界部９０を除くトランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。一部または全部の第１メサ部６０において、コンタクトホール５４は、図１ａの上面視で、ゲートトレンチ部４０（本例では延伸部３９）およびダミートレンチ部３０（本例では延伸部２９）と重ならないように設けられてよい。コンタクトホール５４のＹ軸方向の幅は、エミッタ領域１２およびコンタクト領域１５のＹ軸方向の幅と等しくてよい。各メサ部におけるコンタクトホール５４のＹ軸方向の幅は、各メサ部の幅と等しくてよい。
　一部または全部の第１メサ部６０において、コンタクトホール５４は、図１ａの上面視で、ゲートトレンチ部４０（本例では延伸部３９）のＹ軸方向における端部と重なるように設けられてもよい。各メサ部において、コンタクトホール５４は、図１ａの上面視で、ダミートレンチ部３０（本例では延伸部２９）のＹ軸方向における端部と重なるように設けられてもよい。
　境界部９０を除くトランジスタ部７０において、コンタクトホール５４は、図１ａの上面視で、第１メサ部６０のＸ軸方向最も負側に設けられるコンタクト領域１５の上方から、Ｘ軸方向の最も正側に設けられるコンタクト領域１５の上方まで、連続して設けられてよい。本明細書では、各軸方向における相対的な位置を正側、負側と称する場合がある。各図において、各軸の矢印側を正、逆側を負としている。コンタクトホール５４は、図１ａの上面視で、第１メサ部６０のＸ軸方向最も負側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。コンタクトホール５４は、上面視で、第１メサ部６０のＸ軸方向最も正側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。
　境界部９０において、コンタクトホール５４は、コンタクト領域１５の上方に設けられる。第２メサ部６２において、コンタクトホール５４は、図１ａの上面視で、ダミートレンチ部３０（本例では延伸部２９）と重ならないように設けられてよい。コンタクトホール５４のＹ軸方向の幅は、コンタクト領域１５のＹ軸方向の幅と等しくてよい。境界部９０において、コンタクトホール５４は、図１ａの上面視で、ダミートレンチ部３０（本例では延伸部２９）のＹ軸方向における端部と重なるように設けられてもよい。
　境界部９０において、コンタクトホール５４は、第２メサ部６２のコンタクト領域１５の上方に設けられてよい。コンタクトホール５４は、図１ａの上面視で、第２メサ部６２のコンタクト領域１５の少なくとも一部と重なるように設けられてよい。
　ダイオード部８０において、コンタクトホール５４は、ベース領域１４およびコンタクト領域１５の上方に設けられる。第３メサ部６４において、コンタクトホール５４は、図１ａの上面視で、ダミートレンチ部３０（本例では延伸部２９）と重ならないように設けられてよい。コンタクトホール５４のＹ軸方向の幅は、ベース領域１４およびコンタクト領域１５のＹ軸方向の幅と等しくてよい。ダイオード部８０において、コンタクトホール５４は、図１ａの上面視で、ダミートレンチ部３０のＹ軸方向における端部と重なるように設けられてもよい。
　ダイオード部８０において、コンタクトホール５４は、第３メサ部６４のＸ軸方向最も負側に設けられるコンタクト領域１５の上方から、Ｘ軸方向の最も正側に設けられるコンタクト領域１５の上方まで、連続して設けられてよい。コンタクトホール５４は、図１ａの上面視で、第３メサ部６４のＸ軸方向負側の端部に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。コンタクトホール５４は、図１ａの上面視で、第３メサ部６４のＸ軸方向正側の端部に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。
　図１ｂは、図１ａにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０のエミッタ領域１２、境界部９０のコンタクト領域１５およびダイオード部８０のベース領域１４を通過するＹＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面２１の一部を覆っている。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に設けられる。
　コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向（Ｚ軸方向）と称する。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
　半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８はＮ－型である。ドリフト領域１８は、半導体基板１０において、他のドーピング領域が設けられずに残存した領域であってよい。ドリフト領域１８と半導体基板１０の上面２１との間には、ベース領域１４が設けられている。
　半導体基板１０の上面２１には、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が設けられる。各トレンチ部は、上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達して設けられている。
　ゲートトレンチ部４０は、上面２１に設けられたゲートトレンチ、並びにゲートトレンチ内に設けられたゲート絶縁膜４２およびゲート導電部４４を有する。ゲートトレンチの上端は、Ｚ軸方向において上面２１と同じ位置であってよい。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。即ち、ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、ベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に設けられたダミートレンチ、並びにダミートレンチ内に設けられたダミー絶縁膜３２およびダミー導電部３４を有する。ダミートレンチの上端は、Ｚ軸方向において上面２１と同じ位置であってよい。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。
　ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えば、ダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は下方側に凸の曲面状（断面においては曲線状）であってよい。
　各トレンチ部に挟まれた領域がメサ部となる。第１メサ部６０には、上面２１に接して、且つ、ゲートトレンチ部４０と接してエミッタ領域１２が設けられる。つまりエミッタ領域１２は、ベース領域１４の上方に設けられている。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。図１ａに示したように第１メサ部６０には、Ｘ軸方向に沿ってエミッタ領域１２およびコンタクト領域１５が交互に設けられる。第１メサ部６０のコンタクト領域１５を通過するＹＺ断面においては、図１ｂのエミッタ領域１２に代えて、コンタクト領域１５が設けられている。コンタクト領域１５は、上面２１に接して、且つ、ゲートトレンチ部４０と接して設けられる。
　第２メサ部６２には、上面２１に接してコンタクト領域１５が設けられる。つまりコンタクト領域１５は、ベース領域１４の上方に設けられている。コンタクト領域１５は、ダミートレンチ部３０と接していてよいが、離れていてもよい。図１ｂは、コンタクト領域１５がダミートレンチ部３０と接して設けられる一例を示している。
　第３メサ部６４には、上面２１に接してベース領域１４が設けられている。各メサ部において、ベース領域１４は各トレンチ部と接している。
　層間絶縁膜３８は、ゲートトレンチ部４０の少なくとも一部の上方に設けられる。ａ－ａ'断面において、層間絶縁膜３８は、ゲートトレンチ部４０の一端Ｙ１と、他端Ｙ２との間に設けられている。一端Ｙ１は、上面２１における、ゲートトレンチ部４０のＹ軸方向正側の端部である。他端Ｙ２は、上面２１における、ゲートトレンチ部４０のＹ軸方向負側の端部である。本例の層間絶縁膜３８は、ゲートトレンチ部４０の一端Ｙ１から他端Ｙ２まで、Ｙ軸方向に連続して設けられている。つまり層間絶縁膜３８は、ゲートトレンチ部４０のＹ軸方向の全体を覆っている。
　ゲートトレンチ部４０と同様に、層間絶縁膜３８は、ダミートレンチ部３０の少なくとも一部の上方に設けられてよい。ａ－ａ'断面において、層間絶縁膜３８は、ダミートレンチ部３０の一端Ｙ１'と、他端Ｙ２'との間に設けられている。一端Ｙ１'は、上面２１における、ダミートレンチ部３０のＹ軸方向正側の端部である。他端Ｙ２'は、上面２１における、ダミートレンチ部３０のＹ軸方向負側の端部である。本例の層間絶縁膜３８は、ダミートレンチ部３０の一端Ｙ１'から他端Ｙ２'まで、Ｙ軸方向に連続して設けられている。つまり層間絶縁膜３８は、ダミートレンチ部３０のＹ軸方向の全体を覆っている。
　ａ－ａ'断面において、層間絶縁膜３８は、各メサ部の上には設けられていない。つまりＺ軸方向において、層間絶縁膜３８は、第１メサ部６０、第２メサ部６２および第３メサ部６４のいずれとも重なって設けられない。Ｙ軸方向において隣り合う２つのトレンチ部の上方に配置された２つの層間絶縁膜３８の間には、コンタクトホール５４が設けられている。上述したように、コンタクトホール５４は、Ｙ軸方向における各メサ部の全体を露出させている。これにより、各メサ部とエミッタ電極５２との接続抵抗を低減できる。
　層間絶縁膜３８の少なくとも一部は、各トレンチの内部に設けられていてよい。この場合、各トレンチ内部の導電部および絶縁膜の上端は、上面２１よりも下に配置されている。層間絶縁膜３８は、各トレンチ内部の導電部および絶縁膜と接触していてよい。層間絶縁膜３８を各トレンチの内部に設けることで、層間絶縁膜３８がメサ部の上まで延伸して設けられることを抑制できる。また、層間絶縁膜３８を厚く形成しやすくなるので、エミッタ電極５２と各トレンチ内部の導電部との間の絶縁性を高くできる。層間絶縁膜３８の少なくとも一部は、上面２１よりも上に配置されていてよい。層間絶縁膜３８は、ＰＳＧ、ＢＰＳＧ等のシリケートガラスであってよい。また、層間絶縁膜３８は、酸化膜または窒化膜等であってもよい。
　第１メサ部６０において、ドリフト領域１８とベース領域１４の間には、ゲートトレンチ部４０に接して一つ以上の蓄積領域１６が設けられる。蓄積領域１６が複数設けられる場合、それぞれの蓄積領域１６はＺ軸方向に並んで配置される。蓄積領域１６は、第１導電型の領域であり、一例としてＮ＋型である。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。
　一つ以上の蓄積領域１６は、第１メサ部６０において、ダミートレンチ部３０に接していてよいが、離れていてもよい。図１ｂは、蓄積領域１６がダミートレンチ部３０と接して設けられる一例を示している。なお、第２メサ部６２および第３メサ部６４には、蓄積領域１６が設けられてよいが、設けられなくてもよい。図１ｂは、第２メサ部６２および第３メサ部６４に、蓄積領域１６が設けられる一例を示している。
　第１メサ部６０、第２メサ部６２および第３メサ部６４において、蓄積領域１６は、Ｚ軸方向に複数設けられてもよい。図１ｂは、Ｚ軸方向に２つの蓄積領域１６－１、１６－２が設けられる一例を示している。Ｚ軸方向において、蓄積領域１６－１と蓄積領域１６－２との間には、ドリフト領域１８が設けられてよい。蓄積領域１６を複数設けることで、電子電流が第１メサ部６０の中央付近を流れやすくなる。このため、第１メサ部６０の底部近傍における正孔分布を、第１メサ部６０中央付近で分断できる。このため、ゲートトレンチ部４０の下端における正孔の蓄積を抑制できる。その結果、トランジスタ部７０の変位電流を小さくすることできる。
　ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。バッファ領域２０は、一例としてＮ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８の上端から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　トランジスタ部７０において、バッファ領域２０の下方には、下面２３に露出するＰ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下方には、下面２３に露出するＮ＋型のカソード領域８２が設けられる。境界部９０において、バッファ領域２０の下には、コレクタ領域２２およびカソード領域８２のいずれかが設けられる。本例の境界部９０において、バッファ領域２０の下は、コレクタ領域２２が設けられる。
　なお、ダイオード部８０は、境界部９０を除き、下面２３に垂直な方向においてカソード領域８２と重なる領域である。また、トランジスタ部７０は、境界部９０を除き、下面２３に垂直な方向においてコレクタ領域２２と重なる領域のうち、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域である。境界部９０は、一つの第２メサ部６２に設けられるコンタクト領域１５の上面視における総面積が、一つの第１メサ部６０に設けられるコンタクト領域１５の上面視における総面積よりも大きい領域である。
　図１ｃは、図１ｂにおける領域Ａの拡大図である。本例では、ゲートトレンチ部４０に層間絶縁膜３８－１が設けられ、ダミートレンチ部３０に層間絶縁膜３８－２が設けられている。図１ｃにおいて、ゲート導電部４４は、Ｙ軸方向の両端において上端Ｔｐを有している。２つの上端ＴｐのＺ軸方向における位置は、同じであってよい。上端Ｔｐは、上面２１よりも下方に配置されてよい。
　また、層間絶縁膜３８－１は、ゲート導電部４４の少なくとも一部の上方に設けられている。図１ｃにおいては、層間絶縁膜３８－１は、一方の上端Ｔｐの位置から他方の上端Ｔｐの位置までの間の少なくとも一部のゲート導電部４４を覆っている。
　層間絶縁膜３８－１は、ゲート導電部４４の全体を覆ってもよい。つまり層間絶縁膜３８－１は、ゲート導電部４４の２つの上端Ｔｐの間に連続し設けられてもよい。図１ｃは、層間絶縁膜３８－１が、ゲート導電部４４の全体を覆う例を示している。
　ゲート導電部４４の上面は、Ｙ軸方向における中央部に下端Ｚ１を有する。下端Ｚ１は、ゲート導電部４４の上面において最も下方に配置された領域である。つまりゲート導電部４４の上面は、中央が窪んでいてよい。ゲート導電部４４を、上面２１からエッチングにより除去すると、ゲート導電部４４の中央部および周縁部におけるエッチングレートの差異から、当該中央部が当該周縁部よりも下方に配置されやすい。
　層間絶縁膜３８－１は、上面において少なくとも一つの凸部Ｐを有してよい。凸部Ｐは、上面２１よりも上方に配置されており、且つ、上方に凸の形状を有する。本例の層間絶縁膜３８－１は、２つの凸部Ｐを有している。２つの凸部ＰのＺ軸方向における位置は同じであってよい。ゲート導電部４４の上面に窪みを設けることで、層間絶縁膜３８－１に凸部Ｐが形成されやすくなる。
　２つの凸部Ｐは、Ｙ軸方向において、ゲート導電部４４の上面の下端Ｚ１を挟んで配置されてよい。凸部Ｐの頂点Ｔｉは、Ｙ軸方向において、ゲートトレンチ部４０の一端Ｙ１および他端Ｙ２の内側に配置されてよい。内側とは、Ｙ軸方向において、ゲートトレンチ部４０の中央に近い側を指す。各頂点Ｔｉは、ゲート絶縁膜４２の上方に配置されていてよい。
　層間絶縁膜３８－１の上面は、Ｙ軸方向における中央部に下端Ｚ２を有する。下端Ｚ２は、層間絶縁膜３８－１の上面において最も下方に配置された領域である。層間絶縁膜３８－１の上面の下端Ｚ２は、ゲート導電部４４の上面の下端Ｚ１とＹ軸方向における位置が同じであってよい。下端Ｚ１を有するゲート導電部４４の上方に層間絶縁膜３８－１を設けるので、層間絶縁膜３８－１の中央部は下端Ｚ２を有する形状になりやすい。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。また、層間絶縁膜３８－１と、層間絶縁膜３８－２とは、同一の構造を有してよい。例えばダミー導電部３４の上端Ｔｐは、ゲート導電部４４の上端Ｔｐと同様に、上面２１よりも下方に配置されてよい。層間絶縁膜３８－２は、ダミー導電部３４のＹ軸方向における少なくとも一部の上方に設けられてよい。層間絶縁膜３８－２は、ダミー導電部３４のＹ軸方向における全体の上方に設けられてもよい。
　ダミー導電部３４の上面は、Ｙ軸方向における中央部に下端Ｚ１'を有する。下端Ｚ１'は、ダミー導電部３４の上面において最も下方に配置された領域である。
　層間絶縁膜３８－２は、上面において少なくとも一つの凸部Ｐを有してよい。凸部Ｐは、上面２１よりも上方に配置されており、且つ、上方に凸の形状を有する。本例の層間絶縁膜３８－２は、２つの凸部Ｐを有してよい。図１ｃにおいては、層間絶縁膜３８－２の一つの凸部Ｐを示している。ダミートレンチ部３０およびゲートトレンチ部４０において凸部ＰのＺ軸方向における位置は同じであってよい。
　本例において、層間絶縁膜３８－２の凸部Ｐの頂点Ｔｉは、ダミートレンチ部３０のＹ軸方向の端部に配置されたダミー絶縁膜３２の上方に設けられている。層間絶縁膜３８－２の上面は、Ｙ軸方向における中央部に下端Ｚ２'を有する。下端Ｚ２'は、層間絶縁膜３８－２の上面において最も下方に配置された領域である。
　幅Ｗｍは、各メサ部のメサ幅である。各メサ部のメサ幅は同一であってよい。図１ｃにおいては、第１メサ部６０のメサ幅Ｗｍを示している。図１ｃにおいて、幅Ｗｍは、上面２１における、ゲートトレンチ部４０とダミートレンチ部３０とのＹ軸方向の距離である。層間絶縁膜３８－１と、層間絶縁膜３８－２とは、上面２１において、Ｙ軸方向に幅Ｗｍ離れている。層間絶縁膜３８－１および層間絶縁膜３８－２は、上面２１において、Ｙ軸方向の距離が最小となってよい。
　本例の半導体装置１００は、ゲート導電部４４が、上面２１よりも下方に配置され、ゲート導電部４４の上方に層間絶縁膜３８－１が設けられている。このため、上面２１におけるコンタクトホール５４のＹ軸方向の幅を、幅Ｗｍに等しくしても、コンタクトホール５４に設けられるコンタクト（例えばエミッタ電極５２）とゲート導電部４４が接触しにくい。このため、ゲート金属層５０とエミッタ電極５２とがショート（ＧＥショート）しにくい。つまり、エミッタ電極５２と第１メサ部６０との接触抵抗を低減しつつ、ＧＥショートの発生を抑制できる。このため、第１メサ部６０の幅Ｗｍを容易に狭小化できる。同様に、第２メサ部６２および第３メサ部６４も容易に狭小化できる。
　図２ａは比較例の半導体装置１５０の上面を部分的に示す図である。比較例の半導体装置１５０は、コンタクトホール２５４が、第１メサ部６０、第２メサ部６２および第３メサ部６４のそれぞれにおいて、Ｙ軸方向の一部に設けられる。即ち、図２ａの上面視において、コンタクトホール２５４のＹ軸方向の幅は、第１メサ部６０、第２メサ部６２および第３メサ部６４のそれぞれのメサ幅よりも小さい。
　図２ｂは、図２ａにおけるｚ－ｚ'断面を示す図である。比較例の半導体装置１５０は、各トレンチ部を覆う層間絶縁膜２３８が、各トレンチ部に接するメサ部まで覆っている。このため、メサ部の幅を小さくすると、エミッタ電極５２と各メサ部との接触抵抗が大きくなってしまう。
　比較例の半導体装置１５０は、ゲート導電部４４の上面が、Ｚ軸方向において上面２１と同じ位置に設けられる。このため、ゲート導電部４４とエミッタ電極５２との絶縁性を高めることが困難である。
　図３は、図１ｃにおける領域Ｂの拡大図である。図３に示すように、厚さＷａ１およびＷａ２は、上面２１よりも上方に設けられた層間絶縁膜３８－１の厚さである。厚さＷａ１は、下端Ｚ２の位置における厚さであり、厚さＷａ２は、頂点Ｔｉの位置における厚さであってよい。厚さＷｂ１およびＷｂ２は、上面２１よりも下方に設けられた層間絶縁膜３８－１の厚さである。厚さＷｂ１は、下端Ｚ１の位置における厚さであり、厚さＷｂ２は、ゲートトレンチ部４０の側壁の位置（すなわち、一端Ｙ１または他端Ｙ２）における厚さであってよい。本例では、厚さＷｂ２は、層間絶縁膜３８の厚みの最小値である。また、厚さＷｅは、上面２１からエミッタ領域１２の下端までの、Ｚ軸方向における深さである。厚さＷｅは、ゲートトレンチ部４０の側壁に接する部分の、エミッタ領域１２の深さであってよい。
　層間絶縁膜３８のうち、上面２１より下方に設けられた下部分３６の厚さは、上面２１よりも上方に設けられた上部分３５の厚さよりも大きくてよい。層間絶縁膜３８の各部分の厚さは、ゲートトレンチ部４０のＹ軸方向における中央における厚さを比較してよい。即ち、Ｙ軸方向におけるゲートトレンチ部４０の中央において、層間絶縁膜３８－１の下部分３６の厚さＷｂ１は、上部分３５の厚さＷａ１よりも大きくてよい。上面２１よりも上方における層間絶縁膜３８－１の厚さは、上面２１よりも下方における層間絶縁膜３８－１の厚さよりも局所的に大きい部分があってよい。Ｙ軸方向の端部において、層間絶縁膜３８－１の上部分の厚さＷａ２が、下部分の厚さＷｂ２よりも大きくてよい。層間絶縁膜３８－１において、上面２１よりも上方の上部分の厚さの平均値は、上面２１よりも下方の下部分の厚さの平均値よりも小さくてよい。
　層間絶縁膜３８のうち、上面２１よりも下方の下部分の厚みを大きくすることで、コンタクトホール５４に設けられるコンタクトと、ゲート導電部４４との接触を、より確実に抑制できる。このため、ＧＥショートの発生を、より確実に抑制できる。
　角度Ａｎｇは、層間絶縁膜３８の側面３７と、上面２１とのなす角度である。側面３７は、上面２１よりも上方における側面である。また側面３７は、Ｙ軸方向において層間絶縁膜３８の端に配置されている。本例において、ＹＺ平面における側面３７は、頂点Ｔｉと一端Ｙ１とを結ぶ直線で示される。本例において角度Ａｎｇは、側面３７と上面２１とがなす角度のうち、層間絶縁膜３８側の角度である。側面３７は、頂点Ｔｉと他端Ｙ２とを結ぶ直線で示されてもよい。
　角度Ａｎｇが小さいほど、コンタクトがコンタクトホール５４の下端まで充填されやすい。一方で、コンタクトホール５４に設けられるコンタクトとゲート導電部４４との接触を抑制しにくくなる。角度Ａｎｇが大きいほど、コンタクトホール５４に設けられるコンタクトとゲート導電部４４との接触を、より確実に抑制できる。一方で、コンタクトがコンタクトホール５４の下端まで充填されにくい。このため、角度Ａｎｇは、コンタクトの充填性と、コンタクトとゲート導電部４４との絶縁性とのバランスから、２０度以上６０度以下であることが好ましく、３０度以上５０度以下であることが、より好ましい。
　コンタクトがコンタクトホール５４の下方まで充填されると、第１メサ部６０においては、エミッタ領域１２およびコンタクト領域１５のＹ軸方向における上面全体に、コンタクトが接触する。このため、メサ幅Ｗｍを狭小化しても、コンタクトと、エミッタ領域１２およびコンタクト領域１５との電気的接続を確保できる。
　幅Ｗｇｉは、ゲート絶縁膜４２のＹ軸方向における幅である幅Ｗｂ１および幅Ｗｂ２が大きいほど、コンタクトホール５４に設けられるコンタクトとゲート導電部４４とが接触しにくくなり、コンタクトとゲート導電部４４との絶縁性を向上できる。しかしながら、幅Ｗｂ１および幅Ｗｂ２を大きくするほど、ゲート導電部４４の上面が下方に配置されるので、エミッタ領域１２を形成するために、ドーパントをより深い位置まで注入する必要が生じる。ドーパントを上面２１から深い位置まで注入すると、エミッタ領域１２を形成する熱処理工程において、熱履歴が多くなる。このため、コンタクトとゲート導電部４４との絶縁性と、エミッタ領域１２の上面２１からの深さとのバランスから、幅Ｗｂ１は幅Ｗｇｉの２倍以上４倍以下であることが好ましく、幅Ｗｂ２は幅Ｗｇｉの１．５倍以上３．５倍以下であることが、より好ましい。
　エミッタ領域１２の深さ方向の幅Ｗｅは、幅Ｗｂ２の１．５倍以上３．５倍以下であってよい。幅Ｗｅは、０．３５μｍ以上０．４５μｍ以下であってよい。幅Ｗｅは、一例として０．４μｍである。幅Ｗｂ２は、０．１μｍ以上０．３μｍ以下であってよい。幅Ｗｂ２は、一例として０．２μｍである。幅Ｗｂ１は、幅Ｗｅの０．７倍以上０．９倍以下であってよい。幅Ｗｂ１は、０．２μｍ以上０．４μｍ以下であってよい。幅Ｗｂ１は、一例として０．３μｍである。上述した、エミッタ領域１２を形成させる熱処理工程における熱履歴の観点から、幅Ｗｅは、幅Ｗｂ２の１．５倍以上３．５倍以下であることが好ましい。また、幅Ｗｂ１は、幅Ｗｅの０．７倍以上０．９倍以下であることが好ましい。
　メサ幅Ｗｍは、幅Ｗａ１よりも大きくてよく、幅Ｗａ２よりも大きくてよい。メサ幅Ｗｍは、幅Ｗｂ２よりも大きくてよい、幅Ｗｂ１よりも大きくてよい。メサ幅Ｗｍを、幅Ｗａ１および幅Ｗａ２よりも大きくすることで、コンタクトホール５４の下端までコンタクトが充填されやすくなる。このため、コンタクトと、エミッタ領域１２およびコンタクト領域１５との接触面積を確保できる。このため、コンタクトと、エミッタ領域１２およびコンタクト領域１５との電気的接続を確保できる。
　凸部Ｐの頂点Ｔｉは、ゲートトレンチ部４０のＹ軸方向の端部に配置されたゲート絶縁膜４２の上方に設けられてよい。頂点Ｔｉがゲート絶縁膜４２の上方に配置されることで、側面３７をＺ軸に対して傾かせられる。これによりコンタクトホール５４に設けられるコンタクトが、コンタクトホール５４の下端まで充填されやすくなる。
　図４ａは、図１ａにおけるａ－ａ'断面の他の一例を示す図である。図４ａに示す半導体装置１００は、層間絶縁膜３８の形状が、図１ｃの半導体装置１００とは異なる。他の構造は、図１ａから図３において説明した半導体装置１００と同様である。本例の層間絶縁膜３８は、上面２１よりも上方に設けられた上部分の上面において、窪みＤを有する。窪みＤは、下に凸の形状を有してよい。窪みＤは、層間絶縁膜３８の内側に向かって凸の形状を有してもよい。層間絶縁膜３８の内側とは、Ｙ軸方向における層間絶縁膜３８の中央に近い側を指す。本例の層間絶縁膜３８は、Ｙ軸方向における層間絶縁膜３８の中央を挟んで配置された２つの窪みＤを有する。２つの窪みＤは、トレンチ部のＹ軸方向における中央を通過するＸＺ面を基準に、対称の形状であってよい。
　窪みＤは、ゲートトレンチ部４０の層間絶縁膜３８－１、および、ダミートレンチ部３０の層間絶縁膜３８－２の少なくとも一方に設けられる。層間絶縁膜３８－１および層間絶縁膜３８－２における窪みＤの形状は同一であってよく、異なっていてもよい。層間絶縁膜３８に窪みＤを設けることで、コンタクトホール５４の下端までコンタクトが充填されやすくなる。このため、コンタクトとエミッタ領域１２およびコンタクト領域１５との接触抵抗を低減できる。
　図４ｂは、図４ａにおける領域Ｃ１の拡大図である。層間絶縁膜３８－１の上部分３５の上面には、窪みＤが設けられている。それぞれの窪みＤは、層間絶縁膜３８－１のＹ軸方向における中央を含まない領域に配置されている。図４ｂに示す通り、窪みＤの少なくとも一部は、Ｚ軸方向においてゲート導電部４４の上方に配置されてよい。本例の窪みＤは、ゲート絶縁膜４２の上方から、ゲート導電部４４の上方まで連続して設けられている。ゲート絶縁膜４２の上方における窪みＤの上面は、ゲート導電部４４の上方における窪みＤの上面よりも下方に配置されている。窪みＤのＹ軸方向における端部のうち、内側の端部に頂点Ｔｉが設けられる。内側とは、層間絶縁膜３８のＹ軸方向の中央に近い側を指す。即ち、頂点Ｔｉは、Ｚ軸方向においてゲート導電部４４の上方に設けられている。
　本例の半導体装置１００の層間絶縁膜３８における窪みＤは、図３における層間絶縁膜３８の頂点Ｔｉ近傍をエッチングすることにより形成されてよい。窪みＤを有する層間絶縁膜３８の厚みＷａ２'は、窪みＤを有さない層間絶縁膜３８の厚みＷａ２より小さくてよい。半導体装置１００は、窪みＤを有する層間絶縁膜３８と、窪みＤを有さない層間絶縁膜３８とを有してよい。窪みＤが、図３における層間絶縁膜３８の頂点Ｔｉ近傍をエッチングすることにより形成される場合、幅Ｗａ２'は、図３における幅Ｗａ２よりも小さくなる。
　図５ａは、図１ａにおけるａ－ａ'断面の他の一例を示す図である。図５ａに示す半導体装置１００は、層間絶縁膜３８の形状が、図１ｃの半導体装置１００とは異なる。他の構造は、図１ａから図４ｂにおいて説明した半導体装置１００と同様である。本例の層間絶縁膜３８は、Ｚ軸方向において上面２１と略同じ位置に上面２１と平行な面を有する。当該平行な面は、上面２１と同一平面上にあってよい。また、図５ａに示す半導体装置１００は、上面２１よりも上方における層間絶縁膜３８のＹ軸方向の幅が、ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の幅よりも小さい。コンタクトホール５４の底面が、第１メサ部６０の上方、並びにゲートトレンチ部４０およびダミートレンチ部３０の上方に、Ｙ軸方向に連続して設けられてよい。コンタクトホール５４の底面とは、上面２１と同一平面に配置された面である。コンタクトホール５４は、ゲート導電部４４またはダミー導電部３４の上方まで延伸していてよい。
　各図に示した例において、各トレンチ部の上方に設けられる層間絶縁膜３８は、当該トレンチ部のＹ軸方向における中心を通過するＸＺ面を基準に対称な形状を有してよい。ａ－ａ'断面においては、層間絶縁膜３８は、トレンチ部の当該中心を通過するＺ軸と平行な線を基準に、線対称な形状を有してよい。また、各図に示した層間絶縁膜３８は、ａ－ａ'断面以外におけるＹＺ断面においても、ａ－ａ'断面と同様の形状を有してよい。
　端部Ｅは、コンタクトホール５４の底面のＹ軸方向における端である。本例では、端部Ｅが、各トレンチ部の上方に設けられる。
　本例のコンタクトホール５４の底面は、各トレンチ部の上方にも設けられている。このため、コンタクトホール５４の上面２１におけるＹ軸方向の幅を大きくできる。このため、比較的にコンタクトが充填されにくい端部Ｅの近傍を、各トレンチ部の上方に配置できる。このため、各メサ部と、コンタクトホール５４に設けられるコンタクトとを、より確実に接触させられる。
　図５ｂは、図５ａにおける領域Ｃ２の拡大図である。本例では、層間絶縁膜３８のうち上面２１より上の部分を上部分３５、上面２１より下の部分を下部分３６とする。図５ｂに示すように、上部分３５は、ゲート導電部４４の上方の一部の領域だけに設けられている。つまり、ゲート導電部４４の上方には、上部分３５が設けられずに、コンタクトホール５４が設けられた領域がある。本例においては、ゲート導電部４４の上端Ｔｐの上方には、層間絶縁膜３８の上部分３５が設けられていない。
　層間絶縁膜３８の上部分３５は、図１ａから図４ｂにおいて説明した凸部Ｐを有してよい。凸部Ｐは、上方に向かって凸の形状を有する。本例の凸部Ｐは、ゲート導電部４４の上方に配置されている。上部分３５は、図４ａおよび図４ｂにおいて説明した窪みＤを有してもよい。窪みＤも、ゲート導電部４４の上方に配置される。
　各頂点Ｔｉは、上端Ｔｐよりもゲート導電部４４のＹ軸方向における中央側に配置されてよい。つまり、頂点Ｔｉは、ゲート導電部４４の上方に配置されてよい。各頂点Ｔｉは、ゲートトレンチ部４０のＹ軸方向における中心を基準に、対称な位置に設けられてよい。
　本例の層間絶縁膜３８は、図３等に示した層間絶縁膜３８を形成した後に、層間絶縁膜３８の頂点Ｔｉ近傍をエッチングすることにより形成されてよい。図５ｂに示した上部分３５の幅Ｗａ''は、図３における幅Ｗａ２よりも小さくなる。なお、幅Ｗａ２''は、図４ｂにおける幅Ｗａ２'と等しくてよく、幅Ｗａ２'よりも小さくてよく、大きくてもよい。半導体装置１００は、各図に示した複数種類の形状の層間絶縁膜３８を有してよい。
　上部分３５の側面３７と、上面２１とのなす角度Ａｎｇは、図３に示す半導体装置１００と同様に、２０度以上６０度以下であってよい。より好ましくは、角度Ａｎｇは３０度以上５０度以下であってよい。
　各端部Ｅは、ゲート導電部４４の上方に配置されてよい。なお、各端部Ｅは、ゲートトレンチ部４０のＹ軸方向における中心を基準に、対称な位置に設けられてよい。
　本例の半導体装置１００は、端部Ｅがゲート導電部４４の上方に配置されているので、コンタクトホール５４のＹ軸方向における幅を、第１メサ部のメサ幅Ｗｍよりも大きくできる。このため、コンタクトホール５４に設けられるコンタクトと、エミッタ領域１２およびコンタクト領域１５との接触抵抗を低減できる。
　また、本例の半導体装置１００は、層間絶縁膜３８の上部分３５がゲート導電部４４の上方の一部分だけに配置されていても、トレンチ内部に層間絶縁膜３８の下部分３６が設けられているので、コンタクトホール５４に設けられるコンタクトとゲート導電部４４とが接触しない。このため、ＧＥショートを抑制できる。このため、本例の半導体装置１００は、メサ幅Ｗｍを狭小化しつつ、ＧＥショートを抑制できる。
　図６ａは、図１ａにおけるａ－ａ'断面の他の一例を示す図である。図６ａに示す半導体装置１００は、図１ｂに示す半導体装置１００において、ゲート導電部４４およびダミー導電部３４の上面が上面２１に平行な点、および層間絶縁膜３８の上面が上面２１に平行な点で、図１ｂに示す半導体装置１００と異なる。本例の半導体装置１００において、層間絶縁膜３８の下面は、上面２１よりも下方に配置されてよい。また、層間絶縁膜３８の上面は、上面２１よりも上方に配置される。
　ゲート導電部４４の上面は、ＣＭＰ（化学機械研磨）およびドライエッチングにより作製してよい。例えば、ゲート導電部４４が上面２１と同一の高さになるまでＣＭＰで研磨した後、ゲートトレンチ部４０内のゲート導電部４４をドライエッチングしてよい。ドライエッチングは、ゲートトレンチ部４０の中央部および周縁部におけるエッチングレートの差異が小さいので、ゲートトレンチ部４０の上面に、上面２１に平行な面を作製しやすい。
　層間絶縁膜３８の側面は、半導体基板１０の上面２１と垂直に設けられてよい。層間絶縁膜３８の上面のＹ軸方向の幅Ｗｉは、ゲートトレンチ部４０のＹ軸方向の幅Ｗｇと等しくてよい。Ｙ軸方向において隣り合う２つの層間絶縁膜３８（例えば、層間絶縁膜３８－１と層間絶縁膜３８－２）の側面間の距離は、メサ幅Ｗｍに等しくてよい。
　図６ｂは、図６ａにおける領域Ｆの拡大図である。図６ｂに示すように、厚さＷａ２は、層間絶縁膜３８のうち、上面２１よりも上方に設けられた部分の厚さである。厚さＷｂ２は、層間絶縁膜３８のうち、上面２１よりも下方に設けられた部分の厚さである。ゲート導電部４４の上端Ｔｐは、上面２１よりも下方に設けられてよい。幅Ｗｂ２は、幅Ｗｇｉの１．５倍以上３．５倍以下であってよい。幅Ｗｂ２は、幅Ｗａ２と等しくてよく、幅Ｗａ２よりも大きくてよく、小さくてもよい。
　なお、上端Ｔｐは、Ｚ軸方向において上面２１と同じ位置に設けられてもよい。即ち、厚さＷｂ２はゼロであってもよい。
　本例においても、コンタクトホール５４の幅をメサ幅Ｗｍと等しくして、エミッタ電極５２と各メサ部との接触抵抗を低減できる。また、ゲート導電部４４の上端Ｔｐを、上面２１よりも下方に配置することで、ＧＥショートを抑制できる。このため、コンタクトとエミッタ電極５２およびコンタクト領域１５との接触抵抗を低減しつつ、ＧＥショートの発生を抑制できる。このため、幅Ｗｍを狭小化できる。
　図７は、図１ａにおけるａ－ａ'断面の他の一例を示す図である。図７に示す半導体装置１００は、図１ｂに示す半導体装置１００において、トランジスタ部７０にバリアメタル９８が設けられる点で、図１ｂに示す半導体装置１００と異なる。バリアメタル９８は、コンタクトホール５４の底面に設けられてよい。バリアメタル９８は、層間絶縁膜３８の上面および側面にも設けられてよい。バリアメタル９８は、第１メサ部６０の上面、第２メサ部６２の上面、並びに層間絶縁膜３８の上面および側面に、Ｙ軸方向に連続して設けられてよい。ダイオード部８０には、バリアメタル９８は設けられなくてよい。バリアメタル９８は、図１ａから図６ｂにおいて説明した各態様の半導体装置１００に適用できる。
　コンタクトホール５４に設けられるコンタクトは、一例としてアルミニウム（Ａｌ）で形成できる。バリアメタル９８は、アルミニウムの半導体基板１０の内部への拡散を抑制する。バリアメタル９８は、一例としてチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の少なくとも一方で形成できる。
　図８は、本実施形態に係る半導体チップ２００の上面の一例を示す図である。半導体チップ２００は、半導体基板１０を備える。外周端１４０は、半導体基板１０の外周の端部である。
　半導体チップ２００は、活性部１２０およびエッジ終端構造部１２２を備える。活性部１２０は、半導体装置１００をオン状態に制御した場合に半導体基板１０の上面と下面との間で主電流が流れる領域である。即ち、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。
　活性部１２０には、トランジスタ部７０およびダイオード部８０が設けられている。ゲートランナー４８は、図８の上面視で、トランジスタ部７０およびダイオード部８０を囲うように設けられてよい。図８の例では、ゲートランナー４８が設けられている領域も活性部１２０に含めている。
　トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、半導体基板１０の上面２１において、予め定められた配列方向（本例ではＹ軸方向）においてトランジスタ部７０と交互に配置されている。
　それぞれのダイオード部８０には、半導体基板１０の下面２３に接する領域にカソード領域８２が設けられている。図８において、実線で示すダイオード部８０は、半導体基板１０の下面２３にカソード領域８２が設けられた領域である。本例の半導体装置１００において、半導体基板１０の下面２３に接する領域のうち、カソード領域８２以外の領域には、コレクタ領域２２が設けられる。
　ダイオード部８０は、カソード領域８２をＺ軸方向に投影した領域である。トランジスタ部７０は、半導体基板１０の下面２３にコレクタ領域２２が設けられ、且つ、半導体基板１０の上面２１にエミッタ領域１２を含む単位構造が周期的に設けられた領域である。Ｙ軸方向におけるダイオード部８０とトランジスタ部７０との境界は、カソード領域８２とコレクタ領域２２との境界である。カソード領域８２をＺ軸方向に投影した領域を、Ｘ軸方向に活性部１２０の端部またはゲートランナー４８まで伸ばした部分（図８において、ダイオード部８０の実線をＸ軸方向に延長した破線で示している）も、ダイオード部８０に含めてよい。
　活性部１２０において、Ｙ軸方向における両端には、トランジスタ部７０が設けられてよい。活性部１２０は、Ｙ軸方向に延伸するゲートランナー４８により、Ｘ軸方向に分割されてよい。活性部１２０の分割された各領域には、トランジスタ部７０およびダイオード部８０がＹ軸方向に交互に配置されてよい。
　エッジ終端構造部１２２は、半導体基板１０の上面２１において、活性部１２０と半導体基板１０の外周端１４０との間に設けられる。エッジ終端構造部１２２は、半導体基板１０の上面２１において活性部１２０を囲むように環状に配置されてよい。本例のエッジ終端構造部１２２は、半導体基板１０の外周端１４０に沿って配置されている。エッジ終端構造部１２２は、半導体基板１０の上面２１側の電界集中を緩和する。エッジ終端構造部１２２は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　半導体基板１０の上面２１において、エッジ終端構造部１２２および活性部１２０の間には、ゲート金属層５０が設けられている。ゲート金属層５０は、トランジスタ部７０に電気的に接続され、トランジスタ部７０にゲート電圧を供給する。ゲート金属層５０と半導体基板１０との間には層間絶縁膜３８が設けられているが、図８では省略している。
　ゲート金属層５０は、半導体基板１０の上面視で、活性部１２０を囲うように設けられてよい。ゲート金属層５０は、活性部１２０の外に設けられるゲートパッド１１６と電気的に接続される。ゲートパッド１１６は、ゲート金属層５０と、活性部１２０との間に配置されてよい。ゲート金属層５０と活性部１２０との間には、エミッタ電極と電気的に接続されるエミッタパッド１１８等のパッドが設けられてよい。
　ゲートランナー４８は、ゲート金属層５０と電気的に接続され、活性部１２０の上方まで延伸する。少なくとも一つのゲートランナー４８は、活性部１２０をＹ軸方向に延伸して設けられてよい。ゲートランナー４８は、トランジスタ部７０にゲート電圧を供給する。ゲートランナー４８は、不純物がドーピングされたポリシリコン等の半導体材料で形成されてよく、金属で形成されてもよい。ゲートランナー４８は、半導体基板１０の上方または内部に形成されており、半導体基板１０とゲートランナー４８とは絶縁膜で絶縁されている。
　図９は、図８におけるｃ－ｃ'断面の一例を示す図である。ｃ－ｃ'断面は、トランジスタ部７０およびエッジ終端構造部１２２を含むＹＺ面である。
　本例の半導体装置１００は、ｃ－ｃ'断面において、半導体基板１０、層間絶縁膜３８、ゲート金属層５０、フィールドプレート９４、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、上面２１の少なくとも一部を覆って設けられる。層間絶縁膜３８には、コンタクトホール５４等の貫通孔が設けられている。コンタクトホール５４により、上面２１が露出する。
　エミッタ電極５２は、トランジスタ部７０において、上面２１と、層間絶縁膜３８の上面とに設けられる。エミッタ電極５２は、コンタクトホール５４の内部にも設けられている。エミッタ電極５２は、コンタクトホール５４により露出する上面２１と接触している。
　コレクタ電極２４は、半導体基板１０の下面２３に設けられる。コレクタ電極２４は、下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。
　エッジ終端構造部１２２には、複数のガードリング９２、複数のフィールドプレート９４およびチャネルストッパ１７４が設けられている。各ガードリング９２は、上面２１において活性部１２０を囲むように設けられてよい。複数のガードリング９２は、活性部１２０において発生した空乏層を半導体基板１０の外側へ広げる機能を有してよい。これにより、半導体基板１０内部における電界集中を防ぐことができ、半導体装置１００の耐圧を向上できる。
　本例のガードリング９２は、上面２１近傍にイオン注入により形成されたＰ＋の半導体領域である。ガードリング９２の底部の深さは、ウェル領域１１の底部と同じ深さであってよい。また、本例のガードリング９２の底部の深さは、ゲートトレンチ部４０およびダミートレンチ部３０の底部の深さより深くてよい。
　ガードリング９２の上面は、層間絶縁膜３８により覆われている。フィールドプレート９４は、金属またはポリシリコン等の導電材料で形成される。フィールドプレート９４は、ゲート金属層５０またはエミッタ電極５２と同じ材料で形成されてよい。フィールドプレート９４は、層間絶縁膜３８上に設けられている。フィールドプレート９４は、層間絶縁膜３８に設けられた貫通孔を通って、ガードリング９２に接続されている。
　チャネルストッパ１７４は、外周端１４０における上面２１および側面に露出して設けられる。チャネルストッパ１７４は、ドリフト領域１８よりもドーピング濃度の高いＮ型の領域である。チャネルストッパ１７４は、活性部１２０において発生した空乏層を半導体基板１０の外周端１４０において終端させる機能を有する。
　活性部１２０とエッジ終端構造部１２２との間には、ウェル領域１１、ゲートランナー４８およびゲート金属層５０が設けられる。ウェル領域１１は、上面２１に露出してよい。ウェル領域１１の上面は層間絶縁膜３８で覆われてよい。ウェル領域１１は、活性部１２０まで延伸して設けられていてよい。活性部１２０における一部のトレンチ部は、ウェル領域１１内に形成されてよい。本例では、活性部１２０のＹ軸方向における両端にはトランジスタ部７０が配置されている。トランジスタ部７０においてゲート金属層５０に最も近くに配置されたゲートトレンチ部４０と、ゲート金属層５０との間には、１つ以上のダミートレンチ部３０が配置されてよい。少なくとも１つのダミートレンチ部３０が、ウェル領域１１内に配置されてよい。
　トランジスタ部７０においてゲート金属層５０に最も近いトレンチ部と、ゲート金属層５０との間には、１つ以上のコンタクトホール５５が設けられてよい。コンタクトホール５５は、ウェル領域１１と、エミッタ電極５２とを電気的に接続する。ウェル領域１１は、コンタクトホール５５と接触する位置に、ウェル領域１１よりもドーピング濃度の高いコンタクト領域１５を有していてもよい。
　ゲートランナー４８は、上面２１に設けられてよい。ゲートランナー４８の上面には、層間絶縁膜３８が設けられる。層間絶縁膜３８上には、ゲート金属層５０が配置されている。ウェル領域１１は、Ｙ軸方向においてゲート金属層５０よりも広い範囲に設けられることが好ましい。
　トランジスタ部７０において、下面２３に接する領域には、コレクタ領域２２が設けられている。トランジスタ部７０と外周端１４０との間においても、下面２３に接する領域には、コレクタ領域２２が設けられてよい。
　図１０は、ダミートレンチ部３０および層間絶縁膜３８－２の他の構造例を示す図である。ダミートレンチ部３０および層間絶縁膜３８－２以外の構造は、図１ａから図９において説明したいずれかの態様の半導体装置１００と同一であってよい。
　本例のダミートレンチ部３０は、Ｙ軸方向においてゲートトレンチ部４０と隣り合って設けられている。一例としてダミートレンチ部３０は、トランジスタ部７０に設けられている。
　ダミートレンチ部３０は、ゲートトレンチ部４０と向かい合う内壁７４を有する。内壁７４は、半導体基板１０とゲートトレンチ部４０との境界である。ダミー絶縁膜３２は、内壁７４とダミー導電部３４との間に設けられている。図１ａから図９の例では、ダミー絶縁膜３２は、ダミー導電部３４の側面７６の全体を覆っている。ダミー導電部３４の側面７６は、ゲートトレンチ部４０の内壁７４と向かい合って配置されている。本例において内壁７４および側面７６は、Ｘ軸に平行な面である。
　本例のダミー絶縁膜３２は、ダミー導電部３４の側面７６のうち、層間絶縁膜３８－２に接する上端部を覆わずに露出させる。内壁７４と側面７６に挟まれた領域におけるダミー絶縁膜３２の上端３３は、ダミー導電部３４の上端Ｔｐよりも下方に配置されている。ダミー絶縁膜３２の上端３３は、エミッタ領域１２のうち内壁７４に接する部分の下端よりも下方に配置されていてよい。この場合、エミッタ領域１２の側面７２の全体が、ダミー絶縁膜３２に覆われずに露出する。エミッタ領域１２の側面７２は，ダミートレンチ部３０と向かい合って配置されている。
　本例のダミートレンチ部３０は、導電材料で形成されたコンタクト延伸部５８を有する。コンタクト延伸部５８は、エミッタ電極５２から、ダミー絶縁膜３２の上端３３と接する位置まで延伸して設けられている。コンタクト延伸部５８は、エミッタ電極５２と同一の材料で形成されていてよく、異なる材料で形成されていてもよい。一例としてコンタクト延伸部５８はタングステンで形成されている。これにより、微細な幅の領域にコンタクト延伸部５８を容易に形成できる。
　コンタクト延伸部５８は、エミッタ領域１２の側面７２と接触する。コンタクト延伸部５８は、エミッタ領域１２の側面７２のうち、ダミー絶縁膜３２に覆われずに露出している領域全体と接触してよい。コンタクト延伸部５８は、ダミートレンチ部３０に沿ってＸ軸方向に延伸して設けられてよい。つまりコンタクト延伸部５８は、エミッタ領域１２とＸ軸方向において交互に配置されたコンタクト領域１５の側面とも接触してよい。本例によれば、エミッタ領域１２およびコンタクト領域１５と、エミッタ電極５２およびコンタクト延伸部５８との接触面積を増大できる。
　また、コンタクト延伸部５８は、ベース領域１４の側面とも接触してよい。これにより、ベース領域１４と、エミッタ電極５２およびコンタクト延伸部５８との接触面積を増大できる。ベース領域１４のうち、コンタクト延伸部５８と接触する領域には、ベース領域１４よりもドーピング濃度の高い第２導電型の高濃度領域１９が設けられていてよい。高濃度領域１９は、コンタクト領域１５よりもドーピング濃度が高くてよい。本例の高濃度領域１９はＰ＋＋型である。
　高濃度領域１９は、エミッタ領域１２に接していてよい。高濃度領域１９は、内壁７４において、ダミー絶縁膜３２の上端３３よりも下側まで設けられてよい。これにより、コンタクト延伸部５８と高濃度領域１９との接触面積が大きくなる。
　層間絶縁膜３８－１は、ダミー絶縁膜３２の上端３３の上方には設けられない。層間絶縁膜３８－１は、ダミー導電部３４の側面７６と面一の側面を有してよい。層間絶縁膜３８－１の当該側面と、半導体基板１０（例えばエミッタ領域１２）との間にも、コンタクト延伸部５８が設けられる。これにより、エミッタ電極５２から、ダミー絶縁膜３２の上端３３までコンタクト延伸部５８を設けることができる。
　図１０に示したダミートレンチ部３０は、ダミー導電部３４の側面のうち、Ｙ軸方向における一方の側面７６だけにコンタクト延伸部５８を有している。他の例のダミートレンチ部３０は、ダミー導電部３４の両方の側面に、コンタクト延伸部５８を有していてもよい。つまり、ダミー導電部３４の上端部は、２つのコンタクト延伸部５８により挟まれていてもよい。
　図１１は、コンタクトホール５４の配置例を示す上面図である。本例の半導体装置１００は、図１０に示した断面構造を有する。本例では、図１０に示した層間絶縁膜３８により覆われていない範囲を、コンタクトホール５４の範囲とする。図１１に示すように、上面視においてゲートトレンチ部４０とダミートレンチ部３０とに挟まれて配置されたコンタクトホール５４は、ダミートレンチ部３０の上方にも設けられている。つまり、第１メサ部６０の上方に加えて、図１０に示したコンタクト延伸部５８の上方にもコンタクトホール５４が設けられている。これによりエミッタ電極５２とコンタクト延伸部５８とを接続する。
　図１２は、高濃度領域１９およびコンタクト延伸部５８の配置例を示す上面図である。図１２においては、コンタクトホール５４のＸ軸方向における端部位置を一点鎖線で示している。
　高濃度領域１９は、ダミートレンチ部３０に沿って、Ｘ軸方向に延伸して設けられている。本例では、エミッタ領域１２およびコンタクト領域１５がＸ軸方向に延伸して設けられている。高濃度領域１９は、Ｘ軸方向において、１つ以上のエミッタ領域１２および１つ以上のコンタクト領域１５が設けられる範囲に渡って、連続して設けられていてよい。高濃度領域１９は、Ｘ軸方向においてコンタクトホール５４より長い範囲に渡って連続して設けられていてもよい。
　高濃度領域１９は、Ｘ軸方向において蓄積領域１６より外側まで設けられていてよい。Ｘ軸方向における外側とは、メサ部のＸ軸方向における中央から離れる側を指す。蓄積領域１６よりも外側まで高濃度領域１９を設けることで、蓄積領域１６より外側の正孔を、高濃度領域１９を介して引き抜きやすくなる。高濃度領域１９は、Ｘ軸方向において最も外側に配置されたコンタクト領域１５よりも更に外側まで延伸していてもよい。
　コンタクト延伸部５８は、ダミートレンチ部３０に沿って、Ｘ軸方向に延伸して設けられている。コンタクト延伸部５８は、Ｘ軸方向において、１つ以上のエミッタ領域１２および１つ以上のコンタクト領域１５が設けられる範囲に渡って、連続して設けられていてよい。コンタクト延伸部５８は、Ｘ軸方向においてコンタクトホール５４と同じ範囲に設けられてよい。コンタクト延伸部５８は、Ｘ軸方向においてコンタクトホール４３より長い範囲に渡って設けられてよく、短い範囲に渡って設けられてもよい。
　コンタクト延伸部５８は、Ｘ軸方向において蓄積領域１６より外側まで設けられていてよい。蓄積領域１６よりも外側までコンタクト延伸部５８を設けることで、蓄積領域１６より外側の正孔を、コンタクト延伸部５８を介して引き抜きやすくなる。コンタクト延伸部５８は、Ｘ軸方向において高濃度領域１９より短い範囲に設けられてよく、長い範囲に設けられていてもよい。
　図１３は、図１２におけるａ－ａ'断面の一例を示す図である。上述したように、ダミートレンチ部３０において、ゲートトレンチ部４０と対向する内壁には、コンタクト延伸部５８が設けられている。ダミートレンチ部３０において、他のダミートレンチ部３０と向かい合う内壁には、コンタクト延伸部５８が設けられていてよく、設けられていなくてもよい。ゲートトレンチ部４０には、コンタクト延伸部５８は設けられていない。
　また、コンタクト延伸部５８と接触するベース領域１４の側面には、高濃度領域１９が露出していてよい。このような構成により、エミッタ電極５２と、エミッタ領域１２、コンタクト領域１５およびベース領域１４との接触面積を増大できる。
　図１４は、コンタクトホール５４の他の配置例を示す上面図である。本例のコンタクトホール５４は、各メサ部の上方に加えて、各トレンチ部の上方にも設けられている。コンタクトホール５４は、Ｙ軸方向において、１つ以上のメサ部と、１つ以上のトレンチ部に渡って連続して設けられてよい。コンタクトホール５４は、トランジスタ部７０からダイオード部８０まで連続して設けられていてもよい。本例のコンタクトホール５４は、Ｙ軸方向における両端のメサ部の間に、連続して設けられている。このような構成によっても、メサ部とエミッタ電極５２との接触面積を大きくできる。
　図１５は、図１４におけるａ－ａ'断面の一例を示す図である。本例の半導体装置１００は、層間絶縁膜３８の構造が、図１ａから図１４において説明した半導体装置１００と相違する。層間絶縁膜３８の構造以外は、図１ａから図１４において説明したいずれかの半導体装置１００と同一であってよい。
　本例の層間絶縁膜３８は、全体がトレンチ部の内部に設けられている。つまり、層間絶縁膜３８は、全体が半導体基板１０の上面２１よりも下方に配置されている。層間絶縁膜３８の上端は、上面２１と同一の高さに配置されていてよく、上面２１よりも下方に配置されていてもよい。
　エミッタ電極５２は、トレンチ部の内部にも設けられてよい。トレンチ部の内部において、層間絶縁膜３８より上側の領域には、タングステンが充填されていてもよい。本例によれば、層間絶縁膜３８の全体が上面２１よりも下方に配置されているので、半導体基板１０の上面２１における平坦性が向上する。このため、エミッタ電極５２等の、半導体基板１０の上面２１の上方の部材を、精度よく形成できる。
　図１６は、図１５におけるトレンチ部の近傍の拡大図である。層間絶縁膜３８の上端Ｔｉは、半導体基板１０の上面２１より下方に配置されてよく、上面２１と同じ高さに配置されていてもよい。層間絶縁膜３８の上面は、Ｙ軸方向における中央に下端Ｚ２を有する。このような構造により、半導体基板１０の上面２１より上方に層間絶縁膜３８が突出することを抑制できる。このため、半導体基板１０の上面２１の平坦性を向上できる。
　図１７は、層間絶縁膜３８の構造の他の例を示す図である。本例の層間絶縁膜３８も、図１６の例と同様に、半導体基板１０の上面２１よりも下方に配置されている。本例の層間絶縁膜３８は、半導体基板１０の上面２１に近づくほど、Ｙ軸方向における幅が広がるテーパー形状を有する。つまり、層間絶縁膜３８の上端における幅Ｗｓは、トレンチ部の幅Ｗｔよりも大きい。本例の幅Ｗｓは、層間絶縁膜３８の２つの頂点Ｔｉの距離である。
　本例の第１メサ部６０は、上面２１に近づくほど、Ｙ軸方向における幅が減少するテーパー形状を有する。他のメサ部も、第１メサ部６０と同様の構造を有してよい。上面２１におけるメサ部の幅Ｗｍは、２つのトレンチ部の距離Ｄｔよりも大きい。本例によれば、ゲート導電部４４とエミッタ電極５２とを、より確実に絶縁できる。
　図１８は、メサ部の構造の他の例を示す図である。本例では、第１メサ部６０を例として説明するが、他のメサ部も同様の構造を有してよい。第１メサ部６０の上面（つまり、第１メサ部６０における半導体基板１０の上面２１）には、導電材料のトレンチコンタクト５７が設けられている。
　トレンチコンタクト５７は、エミッタ電極５２と接続している。トレンチコンタクト５７は、エミッタ電極５２の一部であってよい。つまりトレンチコンタクト５７は、エミッタ電極５２と同一の材料で形成されてよい。他の例では、トレンチコンタクト５７の少なくとも一部は、タングステンで形成されていてもよい。トレンチコンタクト５７は、バリアメタルを含んでいてもよい。
　トレンチコンタクト５７は、上面２１から、エミッタ領域１２の内部に埋め込まれている。本例のトレンチコンタクト５７は、ベース領域１４には達していない。
　トレンチコンタクト５７は、上面２１において、２つの層間絶縁膜３８の間に配置されている。トレンチコンタクト５７は、上面２１において層間絶縁膜３８と接していてよく、離れていてもよい。
　トレンチコンタクト５７を設けることで、エミッタ領域１２とエミッタ電極５２との接触面積を増大できる。このため、第１メサ部６０の幅を小さくしても、エミッタ領域１２とエミッタ電極５２との接触抵抗の増大を抑制できる。
　図１９は、図１５に示した層間絶縁膜３８の製造工程の一例を示す。本例では、段階Ｓ２０２の前に、半導体基板１０に各トレンチ部と、エミッタ領域１２およびベース領域１４等のドーピング領域とが形成されている。各トレンチ部の内部には、半導体基板１０の上面２１の高さまで、絶縁膜および導電部が充填されている。
　段階Ｓ２０２において、各トレンチ部における絶縁膜および導電部の上部をエッチングする。これにより、各トレンチ部の上端に空間８４が形成される。空間８４は、エミッタ領域１２の下端よりも上側に形成される。つまりエミッタ領域１２は、空間８４よりも下側まで存在するように、比較的に深い位置まで形成されている。
　段階Ｓ２０４において、半導体基板１０の上面２１にＢＰＳＧ等の絶縁材料８６を成膜する。絶縁材料８６は、少なくとも空間８４を充填するように設けられる。
　段階Ｓ２０６において、ＣＭＰおよびドライエッチング等の方法で、絶縁材料８６を除去する。段階Ｓ２０６においては、上面２１に設けた絶縁材料８６の全面をエッチングして、上面２１よりも上側の絶縁材料８６を全て除去する。また、段階Ｓ２０６においては、上面２１よりも上側の絶縁材料８６を除去した後に、各トレンチ部の内部の絶縁材料８６の一部を選択的に除去してもよい。段階Ｓ２０６により、各トレンチ部の内部に配置された層間絶縁膜３８が形成される。
　段階Ｓ２０８において、半導体基板１０の上面２１に、エミッタ電極５２を形成する。エミッタ電極５２の形成前に、バリアメタルを形成してもよい。これにより、図１５に示した層間絶縁膜３８を形成できる。
　なお、段階Ｓ２０２における空間８４の深さを大きくすることで、層間絶縁膜３８の深さ方向における厚みを大きくできる。層間絶縁膜３８の厚みに応じて、空間８４の深さと、エミッタ領域１２の深さが調整される。
　図２０は、図１８に示した層間絶縁膜３８の製造工程の一例を示す。本例では、段階Ｓ２１２の前に、半導体基板１０に各トレンチ部と、ベース領域１４等のドーピング領域とが形成されている。ただし、エミッタ領域１２は形成されていない。各トレンチ部の内部には、半導体基板１０の上面２１の高さまで、絶縁膜および導電部が充填されている。
　段階Ｓ２１２において、各トレンチ部における絶縁膜および導電部の上部をエッチングする。これにより、各トレンチ部の上端に空間８４が形成される。なお空間８４は、上面２１に近づくほどＹ軸方向の幅が増大するテーパー形状を有する。空間８４の内壁８５は、トレンチ部の内壁８７よりも、上面２１に対する傾きが小さい。空間８４は、ウェットエッチング等で形成してよい。
　段階Ｓ２１４において、半導体基板１０の上面２１にＢＰＳＧ等の絶縁材料８６を成膜する。絶縁材料８６は、少なくとも空間８４を充填するように設けられる。
　段階Ｓ２１６において、絶縁材料８６を除去する。段階Ｓ２１６における処理は、段階Ｓ２０６における処理と同様である。段階Ｓ２１６により、トレンチ部の内部に配置された層間絶縁膜３８が形成される。
　段階Ｓ２１７において、第１メサ部６０の上面に、コンタクト用トレンチ５９を形成する。コンタクト用トレンチ５９は、ドライエッチング等で形成してよい。コンタクト用トレンチ５９は、ゲート導電部４４の上端よりも上方に形成されてよい。また、段階Ｓ２１７においてエミッタ領域１２を形成する。エミッタ領域１２は、コンタクト用トレンチ５９を形成した後に、第１メサ部６０の上面からＮ型不純物を注入することで形成してよい。これにより、コンタクト用トレンチ５９の下側にエミッタ領域１２を形成できる。エミッタ領域１２は、コンタクト用トレンチ５９を設ける前に形成してもよい。
　段階Ｓ２１８において、トレンチコンタクト５７およびエミッタ電極５２を形成する。トレンチコンタクト５７は、コンタクト用トレンチ５９の内部に形成される。トレンチコンタクト５７およびエミッタ電極５２は、同一の材料で同一の工程で形成してよい。他の例では、トレンチコンタクト５７を形成してから、トレンチコンタクト５７とは異なる材料のエミッタ電極５２を形成してもよい。トレンチコンタクト５７の形成前に、バリアメタルを形成してもよい。これにより、図１８に示した層間絶縁膜３８を形成できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１６－１・・・蓄積領域、１６－２・・・蓄積領域、１８・・・ドリフト領域、１９・・・高濃度領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３３・・・上端、３４・・・ダミー導電部、３５・・・上部分、３６・・・下部分、３７・・・側面、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・接続部分、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、５７・・・トレンチコンタクト、５８・・・コンタクト延伸部、５９・・・コンタクト用トレンチ、６０・・・第１メサ部、６２・・・第２メサ部、６４・・・第３メサ部、７０・・・トランジスタ部、７２・・・側面、７４・・・内壁、７６・・・側面、８０・・・ダイオード部、８２・・・カソード領域、８４・・・空間、８５・・・内壁、８６・・・絶縁材料、８７・・・内壁、９０・・・境界部、９２・・・ガードリング、９４・・・フィールドプレート、９８・・・バリアメタル、１００・・・半導体装置、１１６・・・ゲートパッド、１１８・・・エミッタパッド、１２０・・・活性部、１２２・・・エッジ終端構造部、１４０・・・外周端、１５０・・・半導体装置、１７４・・・チャネルストッパ、２００・・半導体チップ、２３８・・・層間絶縁膜、２５４・・・コンタクトホール

Claims (17)

  1. 　半導体基板と、
    　前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の前記上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    　前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
    　前記半導体基板の上方に設けられた層間絶縁膜と、
    　を備え、
    　前記ゲートトレンチ部の前記配列方向における少なくとも一部の上方には、前記層間絶縁膜が設けられ、
    　前記層間絶縁膜には、前記メサ部を露出させるコンタクトホールが設けられ、
    　前記コンタクトホールの前記配列方向における幅は、前記メサ部の前記配列方向における幅以上である
    　半導体装置。
  2. 　前記ゲートトレンチ部は、
    　前記ゲートトレンチ部の内壁に設けられたゲート絶縁膜と、
    　前記ゲートトレンチ部の内部において前記ゲート絶縁膜に囲まれているゲート導電部と
    　を有し、
    　前記ゲート導電部の上端は前記半導体基板の前記上面よりも下方に配置されており、
    　前記ゲート導電部の前記配列方向における少なくとも一部の上方に、前記層間絶縁膜が設けられている、
    　請求項１に記載の半導体装置。
  3. 　前記層間絶縁膜は、前記配列方向における前記ゲートトレンチ部の一端から他端まで設けられている、請求項２に記載の半導体装置。
  4. 　前記層間絶縁膜のうち、前記半導体基板の前記上面よりも下方に設けられた下部分の厚さが、前記半導体基板の前記上面よりも上方に設けられた上部分の厚さよりも大きい、請求項２または３に記載の半導体装置。
  5. 　前記半導体基板の前記上面よりも上方において、前記層間絶縁膜の前記配列方向における端に配置された側面と、前記半導体基板の前記上面とのなす角度が、２０度以上６０度以下である、請求項２から４のいずれか一項に記載の半導体装置。
  6. 　前記半導体基板の前記上面よりも上方における前記層間絶縁膜の厚さが、前記ゲート絶縁膜の厚さの２倍以上４倍以下である、
    　請求項２から５のいずれか一項に記載の半導体装置。
  7. 　前記層間絶縁膜は、前記半導体基板の前記上面よりも上方において、上方に凸の凸部を有する、請求項２から６のいずれか一項に記載の半導体装置。
  8. 　前記凸部の頂点が、前記半導体基板の前記上面に直交する方向において、前記ゲート絶縁膜の上方に配置される、請求項７に記載の半導体装置。
  9. 　前記凸部の頂点が、前記半導体基板の前記上面に直交する方向において、前記ゲート導電部の上方に配置される、請求項７に記載の半導体装置。
  10. 　前記層間絶縁膜は、前記半導体基板の前記上面よりも上方に設けられた上部分の上面において、前記層間絶縁膜の前記配列方向の中央を含まない領域に窪みを有する、請求項２から８のいずれか一項に記載の半導体装置。
  11. 　前記窪みが、前記半導体基板の前記上面に直交する方向において、前記ゲート導電部の上方に配置される、請求項１０に記載の半導体装置。
  12. 　前記コンタクトホールは、前記メサ部の上方および前記ゲート導電部の上方に、前記配列方向に連続して設けられる、
    　請求項２から１１のいずれか一項に記載の半導体装置。
  13. 　前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記半導体基板の前記上面において予め定められた延伸方向に延伸して設けられ、前記延伸方向と直交する配列方向において前記ゲートトレンチ部と向かい合って配置されたダミートレンチ部と、
    　導電材料で形成されたコンタクト延伸部と
    　を更に備え、
    　前記ダミートレンチ部は、
    　前記ダミートレンチ部の内壁に設けられたダミー絶縁膜と、
    　前記ダミートレンチ部の内部において前記ダミー絶縁膜に囲まれているダミー導電部と
    　を有し、
    　前記ダミートレンチ部の前記内壁のうち前記ゲートトレンチ部と向かい合う前記内壁と、前記ダミー導電部との間に設けられた前記ダミー絶縁膜の上端は、前記ダミー導電部の上端よりも下方に配置されており、
    　前記コンタクト延伸部は、前記ダミー絶縁膜の前記上端に接している
    　請求項１から１２のいずれか一項に記載の半導体装置。
  14. 　前記層間絶縁膜は、前記ゲートトレンチ部の内部において、前記半導体基板の前記上面よりも下方に設けられている
    　請求項１から１３のいずれか一項に記載の半導体装置。
  15. 　前記層間絶縁膜は、前記半導体基板の前記上面に近づくほど、前記配列方向における幅が広がる
    　請求項１４に記載の半導体装置。
  16. 　前記メサ部は、前記半導体基板の前記上面に近づくほど、前記配列方向における幅が減少する
    　請求項１５に記載の半導体装置。
  17. 　前記メサ部の上面には、導電材料のトレンチコンタクトが設けられている
    　請求項１６に記載の半導体装置。
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