JPWO2020166326A1 - 炭化珪素半導体チップおよび炭化珪素半導体装置 - Google Patents

炭化珪素半導体チップおよび炭化珪素半導体装置 Download PDF

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silicon carbide
insulating film
electrode
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gate
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光彦 酒井
透 日吉
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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Abstract

炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有している。第１主面には、側面と、側面に連なる底面とを有するゲートトレンチが設けられている。ゲート絶縁膜は、側面および底面の各々に接する。ゲート電極は、ゲート絶縁膜上に設けられている。分離絶縁膜は、ゲート電極上に設けられている。第１電極は、分離絶縁膜上に設けられている。第２電極は、第２主面上に設けられている。分離絶縁膜は、ゲート電極と第１電極とを電気的に分離している。ゲート絶縁膜、ゲート電極および分離絶縁膜の各々と、第１電極の一部とは、ゲートトレンチの内部に設けられている。

Description

本開示は、炭化珪素半導体チップおよび炭化珪素半導体装置に関する。本出願は、２０１９年２月１３日に出願した日本特許出願である特願２０１９−０２３４２９号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
特開２０１３−１１５３８５号公報（特許文献１）には、トレンチゲート構造を有する炭化珪素半導体装置が記載されている。
特開２０１３−１１５３８５号公報
本開示に係る炭化珪素半導体チップは、炭化珪素基板と、第１電極と、第２電極と、ゲート絶縁膜と、ゲート電極と、分離絶縁膜とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有している。第１主面には、側面と、側面に連なる底面とを有するゲートトレンチが設けられている。ゲート絶縁膜は、側面および底面の各々に接する。ゲート電極は、ゲート絶縁膜上に設けられている。分離絶縁膜は、ゲート電極上に設けられている。第１電極は、分離絶縁膜上に設けられている。第２電極は、第２主面上に設けられている。分離絶縁膜は、ゲート電極と第１電極とを電気的に分離している。ゲート絶縁膜、ゲート電極および分離絶縁膜の各々と、第１電極の一部とは、ゲートトレンチの内部に設けられている。
図１は、炭化珪素半導体装置の構造を示す側面模式図である。 図２は、炭化珪素半導体装置の構造を示す平面模式図である。 図３は、第１実施形態に係る炭化珪素半導体チップが含むＭＯＳＦＥＴの構成を示す断面模式図である。 図４は、第１実施形態に係る炭化珪素半導体チップが含むＭＯＳＦＥＴの炭化珪素基板の構成を示す平面模式図である。 図５は、第１実施形態に係る炭化珪素半導体チップが含むＭＯＳＦＥＴの製造方法の第１工程を示す断面模式図である。 図６は、第１実施形態に係る炭化珪素半導体チップが含むＭＯＳＦＥＴの製造方法の第２工程を示す断面模式図である。 図７は、第１実施形態に係る炭化珪素半導体チップが含むＭＯＳＦＥＴの製造方法の第３工程を示す断面模式図である。 図８は、第１実施形態に係る炭化珪素半導体チップが含むＭＯＳＦＥＴの製造方法の第４工程を示す断面模式図である。 図９は、第１実施形態に係る炭化珪素半導体チップが含むＭＯＳＦＥＴの製造方法の第５工程を示す断面模式図である。 図１０は、第２実施形態に係る炭化珪素半導体チップが含むＭＯＳＦＥＴの構成を示す断面模式図である。 図１１は、第３実施形態に係る炭化珪素半導体チップが含むＭＯＳＦＥＴの構成を示す断面模式図である。
[本開示が解決しようとする課題]
本開示の目的は、第１電極が炭化珪素基板から剥がれることを抑制可能な炭化珪素半導体チップおよび炭化珪素半導体装置を提供することである。
[本開示の効果]
本開示によれば、第１電極が炭化珪素基板から剥がれることを抑制可能な炭化珪素半導体チップおよび炭化珪素半導体装置を提供することができる。
［本開示の実施形態の説明］
最初に本開示の実施形態を列挙して説明する。本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。
（１）本開示に係る炭化珪素半導体チップ２００は、炭化珪素基板１００と、第１電極６０と、第２電極６３と、ゲート絶縁膜７１と、ゲート電極６４と、分離絶縁膜７２とを備えている。炭化珪素基板１００は、第１主面１と、第１主面１と反対側の第２主面２とを有している。第１主面１には、側面５と、側面５に連なる底面６とを有するゲートトレンチ７が設けられている。ゲート絶縁膜７１は、側面５および底面６の各々に接している。ゲート電極６４は、ゲート絶縁膜７１上に設けられている。分離絶縁膜７２は、ゲート電極６４上に設けられている。第１電極６０は、分離絶縁膜７２上に設けられている。第２電極６３は、第２主面２上に設けられている。分離絶縁膜７２は、ゲート電極６４と第１電極６０とを電気的に分離している。ゲート絶縁膜７１、ゲート電極６４および分離絶縁膜７２の各々と、第１電極６０の一部とは、ゲートトレンチ７０の内部に設けられている。
（２）上記（１）に係る炭化珪素半導体チップ２００において、側面５は、ゲート絶縁膜７１に接しかつ底面６に連なる第１側面部５１と、分離絶縁膜７２に接しかつ第１側面部５１に連なる第２側面部５２と、第２側面部５２と第１主面１との間に位置する第３側面部５３とを有していてもよい。第１電極６０は、シリサイド膜６１と、シリサイド膜６１上に設けられた金属膜６２とを有していてもよい。シリサイド膜６１は、第１主面１および第３側面部５３の各々に接していてもよい。
（３）上記（１）または（２）に係る炭化珪素半導体チップ２００において、分離絶縁膜７２は、窒化珪素または酸窒化珪素を含んでいる。ゲート絶縁膜７１は、二酸化珪素を含んでいてもよい。
（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体チップ２００において、分離絶縁膜７２は、底面６に向かって突出するように湾曲していてもよい。
（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体チップ２００において、炭化珪素基板１００は、第１導電型を有する第１不純物領域１０と、第１不純物領域１０上に設けられ、かつ第１導電型と異なる第２導電型を有する第２不純物領域３０と、第１不純物領域１０から隔てられるように第２不純物領域３０上に設けられ、かつ第１導電型を有する第３不純物領域４０とを含んでいてもよい。分離絶縁膜７２は、側面５において第３不純物領域４０に接していてもよい。
（６）本開示に係る炭化珪素半導体装置３００は、上記（１）から上記（５）のいずれかに記載の炭化珪素半導体チップ２００と、第１電極６０に電気的に接続された第１ワイヤー２１と、ゲート電極６４に電気的に接続された第２ワイヤー２２とを備えている。［本開示の実施形態の詳細］
以下、本開示の実施形態の詳細について説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
（第１実施形態）
まず、第１実施形態に係る炭化珪素半導体装置３００の構成について説明する。
図１に示されるように、第１実施形態に係る炭化珪素半導体装置３００は、炭化珪素半導体チップ２００と、リードフレーム２０と、第１ワイヤー２１と、第２ワイヤー２２とを主に有している。炭化珪素半導体チップ２００は、リードフレーム２０上に設けられている。第１ワイヤー２１は、後述する第１電極６０（図３参照）に電流を印加可能に構成されている。第１ワイヤー２１の一端部は、炭化珪素半導体チップ２００に接続されている。第１ワイヤー２１の他端部は、リードフレーム２０に接続されている。第２ワイヤー２２は、後述するゲート電極６４（図３参照）に電流を印加可能に構成されている。第２ワイヤー２２の一端部は、炭化珪素半導体チップ２００に接続されている。第２ワイヤー２２の他端部は、リードフレーム２０に接続されている。第１ワイヤー２１と第２ワイヤー２２とは、電気的に絶縁されている。
図２に示されるように、炭化珪素半導体チップ２００は、第１電極６０と、ゲート電極６４と、パッシベーション膜６７とを有している。第１ワイヤー２１の一端部は、第１電極６０に接している。第２ワイヤー２２の一端部は、ゲート電極６４に電気的に接続している。パッシベーション膜６７は、第１電極６０とゲート電極６４との間に位置している。図２に示されるように、炭化珪素半導体チップ２００の主表面に対して垂直な方向から見た場合、第１ワイヤー２１の延在方法は、たとえば第２方向１０２である。言い換えれば、炭化珪素半導体チップ２００の主表面に対して垂直な方向から見た場合、第１ワイヤー２１の長手方向は、第２方向１０２である。同様に、炭化珪素半導体チップ２００の主表面に対して垂直な方向から見た場合、第２ワイヤー２２の延在方法は、たとえば第２方向１０２である。言い換えれば、炭化珪素半導体チップ２００の主表面に対して垂直な方向から見た場合、第２ワイヤー２２の長手方向は、第２方向１０２である。
第１方向１０１は、たとえば＜１１−２０＞方向である。第２方向１０２は、たとえば＜１−１００＞方向である。第１方向１０１は、たとえば＜１１−２０＞方向を炭化珪素半導体チップ２００の主表面に投影した方向であってもよい。第２方向１０２は、たとえば＜１−１００＞方向を炭化珪素半導体チップ２００の主表面に投影した方向であってもよい。なお、第１方向１０１が＜１−１００＞方向であり、かつ第２方向１０２が＜１１−２０＞方向であってもよい。第１方向１０１および第２方向１０２の各々は、炭化珪素半導体チップ２００の主表面に平行である。
次に、第１実施形態に係る炭化珪素半導体チップ２００の構成について説明する。
第１実施形態に係る炭化珪素半導体チップ２００は、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含んでいる。図３に示されるように、ＭＯＳＦＥＴ１５０は、炭化珪素基板１００と、ゲート電極６４と、ゲート絶縁膜７１と、分離絶縁膜７２と、ソース電極６０（第１電極６０）と、ドレイン電極６３（第２電極６３）とを主に有している。炭化珪素基板１００は、第１主面１と、第１主面１と反対側の第２主面２とを有している。炭化珪素基板１００は、炭化珪素単結晶基板４と、炭化珪素単結晶基板４上に設けられた炭化珪素エピタキシャル層３とを含んでいる。炭化珪素単結晶基板４は、第２主面２を構成している。炭化珪素エピタキシャル層３は、第１主面１を構成している。
炭化珪素基板１００の第１主面１は、たとえば｛０００１｝面または｛０００１｝面に対して８°以下オフした面である。具体的には、第１主面１は、たとえば（０００１）面または（０００１）面に対して８°以下オフした面である。第１主面１は、たとえば（０００−１）面または（０００−１）面に対して８°以下オフした面であってもよい。炭化珪素単結晶基板４は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板４の厚みは、たとえば３５０μｍ、あるいは５００μｍ以下である。
炭化珪素エピタキシャル層３は、ドリフト領域１０（第１不純物領域１０）と、ボディ領域３０（第２不純物領域３０）と、ソース領域４０（第３不純物領域４０）と、コンタクト領域８とを主に有している。ドリフト領域１０は、炭化珪素単結晶基板４上に設けられている。ドリフト領域１０は、たとえば窒素（Ｎ）などのｎ型不純物を含み、ｎ型の導電型（第１導電型）を有している。ドリフト領域１０のｎ型不純物の濃度は、炭化珪素単結晶基板４のｎ型不純物の濃度よりも低くてもよい。
ボディ領域３０はドリフト領域１０上に設けられている。ボディ領域３０は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｎ型とは異なるｐ型の導電型（第２導電型）を有する。ボディ領域３０のｐ型不純物の濃度は、ドリフト領域１０のｎ型不純物の濃度よりも高くてもよい。ボディ領域３０は、第１主面１および第２主面２の各々から離間している。
ソース領域４０は、ボディ領域３０によってドリフト領域１０から隔てられるようにボディ領域３０上に設けられている。ソース領域４０は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域４０は、第１主面１の一部を構成している。ソース領域４０のｎ型不純物の濃度は、ボディ領域３０のｐ型不純物の濃度よりも高くてもよい。ソース領域４０のｎ型不純物の濃度は、たとえば１×１０19ｃｍ-3程度である。
コンタクト領域８は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域８のｐ型不純物の濃度は、ボディ領域３０のｐ型不純物の濃度よりも高くてもよい。コンタクト領域８は、ソース領域４０を貫通し、ボディ領域３０に接していてもよい。コンタクト領域８は、第１主面１の一部を構成する。コンタクト領域８のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下である。
図３に示されるように、第１主面１には、ゲートトレンチ７が設けられている。ゲートトレンチ７は、側面５と、底面６とを有している。底面６は、側面５に連なっている。側面５は、第１主面１に連なっている。側面５は、第１側面部５１と、第２側面部５２と、第３側面部５３とを有している。第１側面部５１は、ゲート絶縁膜７１に接している。第１側面部５１は、底面６に連なっている。第１側面部５１は、第１不純物領域１０と、第２不純物領域３０と、第３不純物領域４０とにより構成されている。
第２側面部５２は、分離絶縁膜７２に接している。第２側面部５２は、第１側面部５１に連なっている。第２側面部５２は、第１側面部５１と第３側面部５３との間に位置している。第３側面部５３は、第２側面部５２と第１主面１との間に位置している。第３側面部５３は、第２側面部５２および第１主面１の各々に連なっている。第２側面部５２および第３側面部５３の各々は、第３不純物領域４０により構成されている。
ゲート絶縁膜７１は、たとえば二酸化珪素（ＳｉＯ２）を含んでいる。ゲート絶縁膜７１は、側面５および底面６の各々に接している。ゲート絶縁膜７１は、側面５において、第１不純物領域１０、第２不純物領域３０および第３不純物領域４０の各々に接している。ゲート絶縁膜７１は、底面６において、第１不純物領域１０に接している。ゲート絶縁膜７１に接する第２不純物領域３０には、チャネルが形成可能に構成されている。ゲート絶縁膜７１の厚みは、たとえば４０ｎｍ以上１５０ｎｍ以下である。
ゲート電極６４は、ゲート絶縁膜７１上に設けられている。ゲート電極６４は、ゲート絶縁膜７１に接して配置されている。ゲート電極６４は、ゲート絶縁膜７１により形成される溝を埋めるように設けられている。ゲート電極６４は、たとえば不純物がドーピングされたポリシリコンなどの導電体から構成されている。
分離絶縁膜７２は、ゲート電極６４上に設けられている。分離絶縁膜７２は、第１電極６０とゲート電極６４とを電気的に分離している。分離絶縁膜７２は、第１電極６０とゲート電極６４との間に配置されている。分離絶縁膜７２は、ゲート電極６４を覆うように設けられている。分離絶縁膜７２は、ゲート電極６４およびゲート絶縁膜７１の各々に接している。分離絶縁膜７２は、たとえば窒化珪素（ＳｉＮ）または酸窒化珪素（ＳｉＯＮ）、もしくは不純物を含んだ二酸化珪素（ＳｉＯ２）で構成されている。分離絶縁膜７２は、側面５において第３不純物領域４０に接していてもよい。分離絶縁膜７２の厚み（第２厚みＴ２）は、たとえば０．２μｍである。第２厚みＴ２は、たとえば０．１μｍ以上０．３μｍ以下であってもよい。
ゲート絶縁膜７１、ゲート電極６４および分離絶縁膜７２の各々は、ゲートトレンチ７の内部に設けられている。別の観点から言えば、第２主面２に対して垂直な方向において、ゲート絶縁膜７１、ゲート電極６４および分離絶縁膜７２の各々は、第２主面２と第１主面１との間に位置している。第２主面２に対して垂直な方向において、ゲート絶縁膜７１、ゲート電極６４および分離絶縁膜７２の各々は、第１主面１よりも第２主面２側に設けられている。
第１電極６０は、第１主面１上に設けられている。第１電極６０は、第１主面１において、第３不純物領域４０と接している。第１電極６０は、第１主面１において、コンタクト領域８と接していてもよい。第１電極６０は、分離絶縁膜７２上に設けられている。第１電極６０の一部は、ゲートトレンチ７の内部に設けられている。第１電極６０の一部は、ゲートトレンチ７の内部に入り込んでいる。ゲートトレンチ７の内部に入り込んでいる第１電極６０の厚み（第１厚みＴ１）は、たとえば０．１μｍである。第１厚みＴ１は、たとえば０．０５μｍ以上０．３μｍ以下であってもよい。第１電極６０は、ゲートトレンチ７の内部において、分離絶縁膜７２に接している。
第１電極６０は、たとえばソース電極である。第１電極６０は、シリサイド膜６１と、金属膜６２とを有している。金属膜６２は、シリサイド膜６１上に設けられている。シリサイド膜６１は、たとえばニッケルシリサイド（ＮｉＳｉ）またはチタンアルミニウムシリサイド（ＴｉＡｌＳｉ）を含む。シリサイド膜６１は、第１主面１および第３側面部５３の各々に接している。シリサイド膜６１は、第１主面１において、第３不純物領域４０に接している。シリサイド膜６１は、第１主面１において、コンタクト領域８に接していてもよい。シリサイド膜６１は、第３側面部５３において、第３不純物領域４０に接していてもよい。
金属膜６２は、ソース配線である。金属膜６２は、たとえばアルミニウム（Ａｌ）を含む。金属膜６２は、銅（Ｃｕ）を含んでいてもよい。シリサイド膜６１および金属膜６２の各々は、ゲートトレンチ７の内部において、分離絶縁膜７２に接していてもよい。
第２電極６３は、第２主面２上に設けられている。第２電極６３は、ドレイン電極である。第２電極６３は、第２主面２において、炭化珪素単結晶基板４に接している。第２電極６３は、第２主面２側において、第１不純物領域１０と電気的に接続されている。第２電極６３は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ型の炭化珪素単結晶基板４とオーミック接合可能な材料から構成されている。第２電極６３は、炭化珪素単結晶基板４と電気的に接続されている。
図４に示されるように、第１主面１に対して垂直な方向から見て、ゲートトレンチ７は、実質的に長方形状であってもよい。ゲートトレンチ７は、第１方向１０１に沿って延在している。第１方向１０１は、ゲートトレンチ７の長手方向である。第２方向１０２は、ゲートトレンチ７の短手方向である。複数のゲートトレンチ７は、第２方向１０２に沿って並列している。なお、図３の断面は、図４のＩＩＩ−ＩＩＩ線に沿った断面に対応する。
次に、本実施形態に係るＭＯＳＦＥＴ１５０の動作について説明する。ゲート電極６４に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極６０とドレイン電極６３との間に電圧が印加されても、第２不純物領域３０と第１不純物領域１０との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極６４に閾値電圧以上の電圧が印加されると、第２不純物領域３０のゲート絶縁膜７１と接触する付近であるチャネル領域において反転層が形成される。その結果、第２不純物領域３０と第１不純物領域１０とが電気的に接続され、ソース電極６０とドレイン電極６３との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１５０は動作する。
次に、本実施形態に係るＭＯＳＦＥＴ１５０の製造方法について説明する。
まず、炭化珪素基板１００を準備する工程が実施される。たとえば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板４が準備される。炭化珪素単結晶基板４の最大径は、たとえば１００ｍｍ以上であり、好ましくは１５０ｍｍ以上である。
次に、炭化珪素エピタキシャル層３を形成する工程が実施される。たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板４上に炭化珪素エピタキシャル層３がエピタキシャル成長により形成される（図５参照）。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が炭化珪素エピタキシャル層３に導入される。
次に、イオン注入工程が実施される。たとえばアルミニウムなどのｐ型不純物が炭化珪素エピタキシャル層３に対してイオン注入される。これにより、ボディ領域３０が形成される。次に、たとえばリンなどのｎ型不純物がボディ領域３０に対してイオン注入される。これにより、ソース領域４０が形成される。次に、コンタクト領域８が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムなどのｐ型不純物がソース領域４０に注入される。これによりソース領域４０およびボディ領域３０の各々と接するコンタクト領域８が形成される（図６参照）。
次に、炭化珪素基板１００に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。以上により、炭化珪素基板１００が準備される。炭化珪素基板１００は、第１主面１と、第２主面２とを有する。ソース領域４０およびコンタクト領域８は、第１主面１を構成している。
次に、ゲートトレンチ７を形成する工程が実施される。まず、マスク層３１が第１主面１上に形成された状態で、炭化珪素基板１００がエッチングされる。具体的には、たとえばソース領域４０の一部と、ボディ領域３０の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。たとえば反応ガスとして六フッ化硫黄（ＳＦ6）またはＳＦ6と酸素（Ｏ2）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ７が形成されるべき領域に、第１主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１とほぼ平行な底とを有する凹部が形成される。
次に、凹部において熱エッチングが行われる。熱エッチングは、第１主面１上にマスク層３１が形成された状態で、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、塩素（Ｃｌ2）、三塩化ホウ素（ＢＣｌ3）、ＳＦ6または四フッ化炭素（ＣＦ4）を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。熱エッチングにより、炭化珪素基板１００の第１主面１にゲートトレンチ７が形成される（図７参照）。
側面５は、ソース領域４０およびボディ領域３０を貫通してドリフト領域１０に至っている。別の観点から言えば、側面５は、ソース領域４０と、ボディ領域３０と、ドリフト領域１０とによって構成されている。底面６は、ドリフト領域１０に位置している。別の観点から言えば、底面６は、ドリフト領域１０によって構成されている。底面６は、たとえば第２主面２と平行な平面である。図７に示されるように、ゲートトレンチ７の長手方向に対して垂直な断面において、ゲートトレンチ７の幅は、底面６から第１主面１に向かうにつれて拡がっている。
次に、ゲート絶縁膜７１を形成する工程が実施される。たとえば炭化珪素基板１００を熱酸化することにより、ソース領域４０と、ボディ領域３０と、ドリフト領域１０と、コンタクト領域８と、第１主面１とに接するゲート絶縁膜７１が形成される。具体的には、炭化珪素基板１００が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、ゲートトレンチ７に接するゲート絶縁膜７１が形成される。
次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１００に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１００が、たとえば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜７１とボディ領域３０との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。
ＮＯアニール後、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、たとえば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、たとえば１時間程度である。これにより、ゲート絶縁膜７１とボディ領域３０との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
次に、ゲート電極６４を形成する工程が実施される。ゲート電極６４は、ゲート絶縁膜７１上に形成される。ゲート電極６４は、たとえばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。ゲート電極６４は、ゲート絶縁膜７１により形成された溝を埋めるように形成される。ゲート電極６４は、ソース領域４０と、ボディ領域３０と、ドリフト領域１０との各々に対面するように形成される（図８参照）。
次に、ゲート絶縁膜７１およびゲート電極６４の各々の一部が除去される。具体的には、第１主面１上のゲート絶縁膜７１およびゲート電極６４の各々と、ゲートトレンチ７内に設けられていたゲート絶縁膜７１およびゲート電極６４の各々の一部が、たとえばドライエッチングにより除去される。これにより、第１主面１および側面５の一部が、ゲート絶縁膜７１から露出する。
次に、分離絶縁膜７２を形成する工程が実施される。具体的には、ゲートトレンチ７内において、ゲート電極６４を覆うように分離絶縁膜７２が形成される。分離絶縁膜７２は、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。分離絶縁膜７２は、常圧ＣＶＤ法により形成されてもよいし、プラズマＣＶＤ法により形成されてもよいし、低圧ＣＶＤ法により形成されてもよい。分離絶縁膜７２は、たとえば二酸化珪素を含む材料である。分離絶縁膜７２は、ゲートトレンチ７内において、ゲート電極６４およびゲート絶縁膜７１の各々に接している。
次に、第１電極６０を形成する工程が実施される。たとえば、第１主面１においてソース領域４０およびコンタクト領域８の各々に接し、かつ側面５においてソース領域４０に接する電極膜６１が形成される。電極膜６１は、たとえばスパッタリング法により形成される。電極膜６１は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成される。
次に、電極膜６１が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、電極膜６１の少なくとも一部が、炭化珪素基板１００が含む珪素と反応してシリサイド化する。これにより、ソース領域４０とオーミック接合する電極膜６１が形成される。電極膜６１は、コンタクト領域８とオーミック接合してもよい。これにより、第１主面１および側面５の各々に接するシリサイド膜６１が形成される。次に、金属膜６２が形成される。金属膜６２は、シリサイド膜６１および分離絶縁膜７２の各々の上に形成される。金属膜６２は、たとえばアルミニウムを含む。金属膜６２は、銅を含んでいてもよい。金属膜６２の一部は、ゲートトレンチ７の内部に入り込むように形成される。以上により、シリサイド膜６１と金属膜６２とを含む第１電極６０が形成される（図９参照）。
次に、炭化珪素基板１００の第２主面２において、裏面研磨が行われる。これにより、炭化珪素基板１００の厚みが低減される。次に、第２電極６３を形成する工程が実施される。たとえばスパッタリング法により、第２主面２と接する第２電極６３が形成される。第２電極６３は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。以上により、本実施形態に係るＭＯＳＦＥＴ１５０（図３）が完成する。
上記実施の形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。また上記実施の形態では、炭化珪素半導体チップ２００が含むトランジスタとして、ＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体チップ２００が含むトランジスタは、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。炭化珪素半導体チップ２００が含むトランジスタがＩＧＢＴの場合、第１電極はエミッタ電極に対応し、第２電極はコレクタ電極に対応する。ｐ型領域とｎ型領域との境界面（つまりＰＮ界面）の位置は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）により特定することができる。
（第２実施形態）
次に、第２実施形態に係る炭化珪素半導体チップ２００が含むＭＯＳＦＥＴ１５０の構成について説明する。第２実施形態に係るＭＯＳＦＥＴ１５０は、主に分離絶縁膜７２が底面６に向かって突出するように湾曲していている構成において、第１実施形態に係るＭＯＳＦＥＴ１５０と異なっており、他の構成については、第１実施形態に係るＭＯＳＦＥＴ１５０と同様である。以下、第１実施形態に係るＭＯＳＦＥＴ１５０と異なる構成を中心に説明する。
図１０に示されるように、第２実施形態に係るＭＯＳＦＥＴ１５０において、分離絶縁膜７２は、底面６に向かって突出するように湾曲していている。第１電極６０は、分離絶縁膜７２に接する接触面９を有している。接触面９は、底面６に向かって突出するように湾曲していてもよい。接触面９は、たとえば電極膜６１によって構成されている。分離絶縁膜７２は、第３主面８２と、第４主面８１とを有している。第４主面８１は、第３主面８２の反対側にある。第３主面８２は、第１電極６０に接している。第４主面８１は、ゲート絶縁膜７１およびゲート電極６４の各々に接している。第３主面８２は、凹状である。第３主面８２は、底面６に向かって凹むように湾曲している。第４主面８１は、凸状である。第４主面８１は、底面６に向かって突出するように湾曲している。ゲート電極６４は、第５主面８３を有している。第５主面８３は、分離絶縁膜７２に接している。第５主面８３は、凹状である。第５主面８３は、底面６に向かって凹むように湾曲している。
（第３実施形態）
次に、第３実施形態に係る炭化珪素半導体チップ２００が含むＭＯＳＦＥＴ１５０の構成について説明する。第３実施形態に係るＭＯＳＦＥＴ１５０は、主に第１電極６０は、シリサイド膜６１と、金属膜６２と、チタン膜６５と、窒化チタン膜６６とを有している構成において、第１実施形態に係るＭＯＳＦＥＴ１５０と異なっており、他の構成については、第１実施形態に係るＭＯＳＦＥＴ１５０と同様である。以下、第１実施形態に係るＭＯＳＦＥＴ１５０と異なる構成を中心に説明する。
図１１に示されるように、第３実施形態に係るＭＯＳＦＥＴ１５０おいて、第１電極６０は、シリサイド膜６１と、金属膜６２と、チタン膜６５と、窒化チタン膜６６とを有している。チタン膜６５は、シリサイド膜６１上に設けられている。チタン膜６５は、シリサイド膜６１に接している。チタン膜６５は、ゲートトレンチ７の内部に配置されていてもよい。チタン膜６５は、ゲートトレンチ７の内部において、分離絶縁膜７２およびシリサイド膜６１の各々に接していてもよい。
窒化チタン膜６６は、チタン膜６５上に設けられている。窒化チタン膜６６は、チタン膜６５に接している。窒化チタン膜６６は、ゲートトレンチ７の内部に配置されていてもよい。窒化チタン膜６６は、ゲートトレンチ７の内部において、チタン膜６５に接していてもよい。金属膜６２は、窒化チタン膜６６上に設けられている。金属膜６２は、窒化チタン膜６６に接している。金属膜６２は、ゲートトレンチ７の内部に配置されていてもよい。金属膜６２は、ゲートトレンチ７の内部において、窒化チタン膜６６に接していてもよい。
次に、上記実施形態に係る炭化珪素半導体チップ２００および炭化珪素半導体装置３００の作用効果について説明する。
炭化珪素半導体装置３００においては、一般的にワイヤーボンディングによって炭化珪素半導体チップ２００とリードフレーム２０とが電気的に接続される。具体的には、ソースワイヤー（第１ワイヤー２１）は、ソース電極（第１電極６０）に接続される。第１ワイヤー２１を第１電極６０に接続する際、第１ワイヤー２１に対して超音波が印加される。超音波の主な振動方向は、第３方向１０３（図１および図２参照）である。第３方向１０３は、第１主面１に平行であり、かつ第１主面１に対して垂直な方向から見て、第１ワイヤー２１が延在する方向である（図２参照）。
第１ワイヤー２１が第１電極６０にワイヤーボンディングによって接続される際、第１電極６０に対しても第３方向１０３の振動が加えられる。その際、第１電極６０が炭化珪素基板１００から剥がれる場合があった。特に、パワーデバイスの性能が向上し、第１電極６０に対して大電流を流すことができるようになると、第１ワイヤー２１の直径も大きくする必要がある。たとえば第１ワイヤー２１の直径が４００μｍ以上程度に大きくなると、ワイヤーボンディングの際に第１ワイヤー２１に印加される荷重、超音波の出力、周波数等も大きくなる。結果として、第１電極６０に対して印加される振動も大きくなり、第1電極６０が炭化珪素基板１００から剥がれやすくなる。また、荷重、超音波の出力、周波数を抑えると、第１ワイヤー２１と第1電極６０との間の接合強度が弱くなり、この界面での剥がれが発生してしまう。
上記実施形態に係る炭化珪素半導体装置３００によれば、第１電極６０は、分離絶縁膜７２上に設けられ、かつ第１電極６０の一部はゲートトレンチ７の内部に設けられている。これにより、第１電極６０の一部は、ゲートトレンチ７の内部に埋め込まれているため、ゲートトレンチ７の内部に保持される（アンカー効果）。そのため、ワイヤーボンディングの際に第１電極６０に振動が印加された場合であっても、第１電極６０が炭化珪素基板１００から剥がれることを抑制することができる。
また上記実施形態に係る炭化珪素半導体装置３００によれば、シリサイド膜６１は、第１主面１および第３側面部５３の各々に接している。そのため、シリサイド膜６１が第１主面１のみに接している場合と比較して、シリサイド膜６１と炭化珪素基板１００との接触抵抗を低減することができる。
さらに上記実施形態に係る炭化珪素半導体装置３００によれば、分離絶縁膜７２は、窒化珪素または酸窒化珪素を含んでいてもよい。ゲート絶縁膜７１は、二酸化珪素を含んでいてもよい。窒化珪素および酸窒化珪素の各々は、二酸化珪素と比較して絶縁性能が高い。そのため、第１電極６０とゲート電極６４との間の絶縁性を向上することができる。
さらに上記実施形態に係る炭化珪素半導体装置３００によれば、分離絶縁膜７２は、底面６に向かって突出するように湾曲していてもよい。これにより、第１電極６０は、分離絶縁膜７２の凹みに埋め込まれる。そのため、第１電極６０が炭化珪素基板１００から剥がれることをさらに抑制することができる。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 第１主面、２ 第２主面、３ 炭化珪素エピタキシャル層、４ 炭化珪素単結晶基板、５ 側面、６ 底面、７ ゲートトレンチ、８ コンタクト領域、９ 接触面、１０ 第１不純物領域（ドリフト領域）、２０ リードフレーム、２１ 第１ワイヤー、２２ 第２ワイヤー、３０ 第２不純物領域（ボディ領域）、３１ マスク層、４０ 第３不純物領域（ソース領域）、５１ 第１側面部、５２ 第２側面部、５３ 第３側面部、６０ 第１電極（ソース電極）、６１ シリサイド膜（電極膜）、６２ 金属膜、６３ 第２電極（ドレイン電極）、６４ ゲート電極、６５ チタン膜、６６ 窒化チタン膜、６７ パッシベーション膜、７１ ゲート絶縁膜、７２ 分離絶縁膜、８１ 第４主面、８２ 第３主面、８３ 第５主面、１００ 炭化珪素基板、１０１ 第１方向、１０２ 第２方向、１０３ 第３方向、１５０ ＭＯＳＦＥＴ、２００ 炭化珪素半導体チップ、３００ 炭化珪素半導体装置、Ｔ１ 第１厚み、Ｔ２ 第２厚み。

Claims (6)

  1. 第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、
    前記第１主面には、側面と、前記側面に連なる底面とを有するゲートトレンチが設けられており、
    前記側面および前記底面の各々に接するゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極上に設けられた分離絶縁膜と、
    前記分離絶縁膜上に設けられた第１電極と、
    前記第２主面上に設けられた第２電極とをさらに備え、
    前記分離絶縁膜は、前記ゲート電極と前記第１電極とを電気的に分離し、
    前記ゲート絶縁膜、前記ゲート電極および前記分離絶縁膜の各々と、前記第１電極の一部とは、前記ゲートトレンチの内部に設けられている、炭化珪素半導体チップ。
  2. 前記側面は、前記ゲート絶縁膜に接しかつ前記底面に連なる第１側面部と、前記分離絶縁膜に接しかつ前記第１側面部に連なる第２側面部と、前記第２側面部と前記第１主面との間に位置する第３側面部とを有し、
    前記第１電極は、シリサイド膜と、前記シリサイド膜上に設けられた金属膜とを有し、
    前記シリサイド膜は、前記第１主面および前記第３側面部の各々に接している、請求項１に記載の炭化珪素半導体チップ。
  3. 前記分離絶縁膜は、窒化珪素または酸窒化珪素を含み、
    前記ゲート絶縁膜は、二酸化珪素を含む、請求項１または請求項２に記載の炭化珪素半導体チップ。
  4. 前記分離絶縁膜は、前記底面に向かって突出するように湾曲している、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体チップ。
  5. 前記炭化珪素基板は、
    第１導電型を有する第１不純物領域と、
    前記第１不純物領域上に設けられ、かつ前記第１導電型と異なる第２導電型を有する第２不純物領域と、
    前記第１不純物領域から隔てられるように前記第２不純物領域上に設けられ、かつ前記第１導電型を有する第３不純物領域とを含み、
    前記分離絶縁膜は、前記側面において前記第３不純物領域に接している、請求項１から請求項４のいずれか１項に記載の炭化珪素半導体チップ。
  6. 請求項１から請求項５のいずれか１項に記載の炭化珪素半導体チップと、
    前記第１電極に電気的に接続された第１ワイヤーと、
    前記ゲート電極に電気的に接続された第２ワイヤーとを備えた、炭化珪素半導体装置。
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