WO2022102262A1 - 炭化珪素半導体装置 - Google Patents

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光亮 内田
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住友電気工業株式会社
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    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • This disclosure relates to silicon carbide semiconductor devices.
  • Patent Document 1 a silicon carbide semiconductor device in which a transistor is provided in an element region and a Schottky barrier diode is provided in a guard ring region is disclosed (for example, Patent Document 1).
  • the silicon carbide semiconductor device of the present disclosure includes a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface, and the silicon carbide substrate is perpendicular to the first main surface.
  • the silicon carbide substrate has an element region including a plurality of transistors and a terminal region surrounding the element region and including a first Schottky barrier diode, and the silicon carbide substrate has the second main component.
  • a first semiconductor region having a surface and having a first conductive type, a first surface located between the first main surface and the second main surface, and the first surface provided on the first surface and the first conductive surface.
  • the first Schottky barrier diode is provided on the first main surface and has a first Schottky electrode that overlaps with the first opening when viewed in a plan view from a direction perpendicular to the first main surface.
  • FIG. 1 is a diagram showing an outline of the layout of the MOSFET according to the embodiment.
  • FIG. 2 is an enlarged view showing the region A in FIG. 1.
  • FIG. 3 is an enlarged view showing the region B in FIG. 1.
  • FIG. 4 is a cross-sectional view (No. 1) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 5 is a cross-sectional view (No. 2) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 6 is a cross-sectional view (No. 3) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view (No. 4) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 8 is a diagram showing the configuration of the first surface in the element region.
  • FIG. 9 is a diagram showing the configuration of the first surface in the terminal region.
  • FIG. 10 is a cross-sectional view (No. 1) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11 is a cross-sectional view (No. 2) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 12 is a cross-sectional view (No. 3) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 13 is a cross-sectional view (No. 4) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 14 is a cross-sectional view (No.
  • FIG. 15 is a cross-sectional view (No. 6) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 16 is a cross-sectional view (No. 7) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 17 is a cross-sectional view (No. 8) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 18 is a cross-sectional view (No. 9) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 19 is a cross-sectional view (No. 10) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 20 is a cross-sectional view (No. 11) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 21 is a cross-sectional view (No. 12) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 22 is a cross-sectional view (No. 13) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 23 is a cross-sectional view (No. 14) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 24 is a cross-sectional view (No. 15) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 25 is a cross-sectional view (No. 11) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 21 is a cross-sectional view (No. 12) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 22 is a cross-section
  • FIG. 16 is a cross-sectional view (No. 17) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 27 is a cross-sectional view (No. 18) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 28 is a cross-sectional view (No. 19) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 29 is a cross-sectional view (No. 20) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 30 is a cross-sectional view (No. 21) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 31 is a cross-sectional view (No. 22) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 32 is a cross-sectional view (No. 23) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 33 is a cross-sectional view (No. 24) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 34 is a cross-sectional view (No. 25) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 35 is a cross-sectional view (No. 26) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 36 is a cross-sectional view (No.
  • FIG. 27 is a cross-sectional view (No. 28) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 37 is a cross-sectional view (No. 28) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 38 is a cross-sectional view showing an example of a silicon carbide semiconductor device including a sense structure.
  • FIG. 39 is a cross-sectional view showing another example of a silicon carbide semiconductor device including a sense structure.
  • the diode including the pn junction parasitic in the silicon carbide semiconductor device may operate and the characteristics may deteriorate.
  • An object of the present disclosure is to provide a silicon carbide semiconductor device capable of suppressing deterioration of characteristics due to operation of a pn junction diode.
  • the silicon carbide semiconductor device includes a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface, and the silicon carbide substrate is a method.
  • the silicon carbide When viewed in a plan view from a direction perpendicular to the first main surface, the silicon carbide has an element region including a plurality of transistors and a terminal region surrounding the element region and including a first Schottky barrier diode.
  • the substrate has the second main surface, the first semiconductor region having the first conductive type, the first surface located between the first main surface and the second main surface, and the first surface.
  • the first Schottky barrier diode having an embedded region is provided on the first main surface, and the first Schottky overlaps with the first opening when viewed in a plan view from a direction perpendicular to the first main surface. It has an electrode.
  • the first shot key electrode is provided so as to overlap the first opening formed in the first embedded region when viewed in a plan view from the direction perpendicular to the first main surface. Therefore, when the first Schottky barrier diode operates, a current flows through the first opening. When the first opening is not formed, the current flows so as to bypass the first embedded region, whereas the formation of the first opening can shorten the current path. Then, the first Schottky barrier diode can be easily raised by reducing the resistance of the current path. Therefore, the first Schottky barrier diode can be operated earlier than the diode including the pn junction parasitic in the silicon carbide semiconductor device, and the deterioration of the characteristics due to the operation of the pn junction diode can be suppressed.
  • the first opening has a rectangular planar shape
  • the second semiconductor region has a plurality of electric field relaxation regions provided in the element region
  • the first main is.
  • the distance between adjacent electric field relaxation regions may be larger than the length of the shortest side of the first opening. In this case, the electric field concentration in the first embedded region can be relaxed, and the decrease in the withstand voltage in the terminal region can be suppressed.
  • the element region is an active region in which a plurality of the transistors are arranged, and an inactive region provided around the active region and including a plurality of second Schottky barrier diodes.
  • the second semiconductor region has a second embedded region provided in the inactive region and a second opening is formed, and the second Schottky barrier diode is the first main. It may have a second Schottky electrode provided on the surface and overlapping the second opening when viewed in a plan view from a direction perpendicular to the first main surface. In this case, it is possible to suppress the deterioration of the characteristics due to the operation of the pn junction diode in the inactive region.
  • a gate pad to which the gate electrodes of the plurality of transistors are connected is provided above the first main surface, and the plurality of second Schottky barrier diodes are provided on the first main surface. It may be arranged along the gate pad when viewed in a plan view from a vertical direction. In this case, it is possible to suppress the deterioration of the characteristics due to the operation of the pn junction diode including the second embedded region below the gate pad.
  • the gate runner to which the gate electrodes of the plurality of transistors are connected is provided above the first main surface, and the plurality of second Schottky barrier diodes are the first. 1 It may be arranged along the gate runner when viewed in a plan view from a direction perpendicular to the main surface. In this case, it is possible to suppress the deterioration of the characteristics due to the operation of the pn junction diode including the second embedded region below the gate runner.
  • the plurality of second Schottky barrier diodes having a sense structure provided in the inactive region are viewed in a plan view from a direction perpendicular to the first main surface. Occasionally, it may be arranged along the sense structure. In this case, it is possible to suppress the deterioration of the characteristics due to the operation of the pn junction diode including the second embedded region below the sense structure.
  • the rising voltage of the second Schottky barrier diode is higher than the rising voltage of the diode including the pn junction between the second embedded region and the first semiconductor region. It may be low. In this case, this is to further suppress the deterioration of the characteristics due to the operation of the diode including the pn junction.
  • FIG. 1 is a diagram showing an outline of the layout of the MOSFET according to the embodiment.
  • FIG. 2 is an enlarged view showing the region A in FIG. 1.
  • FIG. 3 is an enlarged view showing the region B in FIG. 1.
  • the MOSFET 100 has a rectangular planar shape having two sides parallel to the X direction and two sides parallel to the Y direction.
  • the MOSFET 100 includes an element region 120 and a terminal region 110.
  • the terminal region 110 surrounds the element region 120 in a plan view.
  • a gate pad 84 and a gate runner 85 connected to the gate pad 84 are provided in the element region 120.
  • the gate pad 84 and the gate runner 85 are made of a metal having a low electric resistance such as aluminum or an aluminum alloy.
  • the gate pad 84 is configured so that a gate voltage is applied from the outside.
  • the gate pad 84 is arranged in the center of the X direction in the vicinity of one side parallel to the X direction.
  • three gate runners 85 are provided, and one of them extends from the gate pad 84 to the vicinity of the boundary between the element region 120 and the terminal region 110 in the ⁇ Y direction.
  • the other one extends in the + X direction from the gate pad 84, bends in the ⁇ Y direction near the boundary between the element region 120 and the terminal region 110, and extends in the ⁇ Y direction near the boundary between the element region 120 and the terminal region 110.
  • the other one extends in the ⁇ X direction from the gate pad 84, bends in the ⁇ Y direction near the boundary between the element region 120 and the terminal region 110, and extends in the ⁇ Y direction near the boundary between the element region 120 and the terminal region 110. ..
  • a plurality of transistors 21 (see FIGS. 3 and 4) having a gate electrode 82 connected to the gate runner 85 are provided in the element region 120. Further, a plurality of first Schottky barrier diodes 22 (see FIG. 7) connected to the transistor 21 are provided in the terminal region 110, and a plurality of second Schottky keys connected to the transistor 21 are provided in the element region 120. A barrier diode 23 (see FIG. 5) is provided.
  • a Schottky electrode 111 of the first Schottky barrier diode 22 is provided in the terminal region 110.
  • the shot key electrodes 111 are arranged so as to be aligned along the outer edge of the MOSFET 100 when viewed in a plan view from the Z direction perpendicular to the first main surface 1.
  • the shot key electrode 111 is an example of the first shot key electrode.
  • the element region 120 has an active region 120A in which the transistor 21 is arranged and an inactive region 120B including the second Schottky barrier diode 23.
  • a gate pad 84, a gate runner 85, and a second Schottky barrier diode 23 are provided in the inactive region 120B.
  • the second Schottky barrier diode 23 has a Schottky electrode 121.
  • the shot key electrodes 121 are arranged so as to line up along the gate pad 84 and the gate runner 85 when viewed in a plan view from the Z direction.
  • the shot key electrode 121 may intermittently surround the gate pad 84.
  • the shot key electrode 121 does not have to surround the entire circumference of the gate pad 84, and may be arranged so as to be arranged along three sides of the gate pad 84 having a rectangular planar shape, for example.
  • the shot key electrode 121 is an example of the second shot key electrode.
  • the Schottky electrodes 111 and 121 are made of a metal having a work function smaller than 4.33 eV, which is a work function of Ti.
  • the Schottky electrodes 111 and 121 are preferably made of a metal having a work function greater than 3.7 eV, which corresponds to the electrical affinity of silicon carbide.
  • the Schottky electrodes 111 and 121 preferably have a melting point of 1000 ° C. or higher from the viewpoint of stability at high temperatures.
  • the electronegativity of the atoms contained in the Schottky electrodes 111 and 121 is preferably smaller than the electronegativity of the atoms contained in silicon carbide, that is, the electronegativity of each of Si and C.
  • the Schottky electrodes 111 and 121 may be made of a single element of any of these metal elements, or may be made of an alloy containing two or more of these metal elements.
  • FIG. 4 to 7 are cross-sectional views showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 4 corresponds to a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 corresponds to a cross-sectional view taken along the line VV in FIG.
  • FIG. 6 corresponds to a cross-sectional view taken along the line VI-VI in FIG.
  • FIG. 7 corresponds to a cross-sectional view taken along the line VII-VII in FIG.
  • FIG. 8 is a diagram showing the configuration of the first surface in the element region.
  • FIG. 9 is a diagram showing the configuration of the first surface in the terminal region.
  • the MOSFET 100 includes a silicon carbide substrate 10, a gate insulating film 81, a gate electrode 82, an interlayer insulating film 83, a source electrode 60, and a drain electrode 70.
  • the shot key electrode 111 and the shot key electrode 121 are mainly provided.
  • the silicon carbide substrate 10 includes a silicon carbide single crystal substrate 50 and a silicon carbide epitaxial layer 40 on the silicon carbide single crystal substrate 50.
  • the silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 opposite to the first main surface 1.
  • the silicon carbide epitaxial layer 40 constitutes the first main surface 1
  • the silicon carbide single crystal substrate 50 constitutes the second main surface 2.
  • the silicon carbide single crystal substrate 50 and the silicon carbide epitaxial layer 40 are made of, for example, polytype 4H hexagonal silicon carbide.
  • the silicon carbide single crystal substrate 50 contains an n-type impurity such as nitrogen (N) and has an n-type (first conductive type).
  • the first main surface 1 is a surface on which the ⁇ 0001 ⁇ surface or the ⁇ 0001 ⁇ surface is inclined by an off angle of 8 ° or less in the off direction.
  • the first main surface 1 is a surface on which the (000-1) surface or the (000-1) surface is inclined by an off angle of 8 ° or less in the off direction.
  • the off direction may be, for example, the ⁇ 11-20> direction or the ⁇ 1-100> direction.
  • the off angle may be, for example, 1 ° or more, or 2 ° or more.
  • the off angle may be 6 ° or less, or 4 ° or less.
  • the silicon carbide epitaxial layer 40 mainly has a drift region 11, a body region 12, a source region 13, an electric field relaxation region 16, and a contact region 18.
  • the drift region 11 has an n-type due to the addition of a donor such as nitrogen or phosphorus (P).
  • the drift region 11 has a first region 11A and a second region 11B. There is a first surface 11C between the first region 11A and the second region 11B. The second region 11B is provided on the first region 11A. It is preferable that the addition of the donor to the drift region 11 is performed not by ion implantation but by the addition of impurities during the epitaxial growth of the drift region 11.
  • the donor concentration in the drift region 11 is preferably lower than the donor concentration in the silicon carbide single crystal substrate 50.
  • the donor concentration of the first region 11A and the second region 11B is preferably 1 ⁇ 10 15 cm -3 or more and 5 ⁇ 10 16 cm -3 or less, for example, about 8 ⁇ 10 15 cm -3 .
  • the donor concentration may be different between the first region 11A and the second region 11B.
  • the drift region 11 is an example of the first semiconductor region.
  • the body region 12 is provided on the drift region 11.
  • the body region 12 has a p-type (second conductive type) due to the addition of an acceptor such as aluminum (Al).
  • the acceptor concentration of the body region 12 is, for example, about 1 ⁇ 10 18 cm -3 .
  • the source region 13 is provided on the body region 12 so as to be separated from the drift region 11 by the body region 12.
  • the source region 13 has an n-type due to the addition of a donor such as nitrogen or phosphorus.
  • the source region 13 constitutes the first main surface 1.
  • the donor concentration in the source region 13 is, for example, about 1 ⁇ 10 19 cm -3 .
  • the contact region 18 has a p-type due to the addition of an acceptor such as aluminum.
  • the contact area 18 constitutes the first main surface 1.
  • the contact region 18 penetrates the source region 13 and touches the body region 12.
  • the acceptor concentration of the contact region 18 is, for example, 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • a plurality of gate trenches 5 are provided on the first main surface 1.
  • the gate trench 5 extends in the X direction parallel to, for example, the first main surface 1, and a plurality of gate trenches 5 are arranged in the Y direction parallel to the first main surface 1 and orthogonal to the X direction.
  • the gate trench 5 has a bottom surface 4 composed of a drift region 11.
  • the gate trench 5 has a side surface 3 that penetrates the contact region 18, the source region 13, and the body region 12 and is connected to the bottom surface 4.
  • the bottom surface 4 is, for example, a plane parallel to the second main surface 2.
  • the angle ⁇ 1 of the side surface 3 with respect to the plane including the bottom surface 4 is, for example, 45 ° or more and 65 ° or less.
  • the angle ⁇ 1 may be, for example, 50 ° or more.
  • the angle ⁇ 1 may be, for example, 60 ° or less.
  • the side surface 3 preferably has a ⁇ 0-33-8 ⁇ surface.
  • the ⁇ 0-33-8 ⁇ plane is a crystal plane from which excellent mobility can be obtained.
  • the electric field relaxation region 16 contains a p-type impurity such as Al and has a p-type conductive type.
  • the electric field relaxation region 16 is provided on the surface of the first region 11A and constitutes the first surface 11C.
  • the electric field relaxation region 16 is provided between the gate trenches 5 adjacent to each other in the Y direction when viewed in a plan view from the Z direction.
  • the acceptor concentration of the electric field relaxation region 16 is, for example, 5 ⁇ 10 17 cm -3 or more and 5 ⁇ 10 18 cm -3 or less.
  • the electric field relaxation region 16 is a part of the second semiconductor region.
  • the gate insulating film 81 is, for example, an oxide film.
  • the gate insulating film 81 is made of, for example, a material containing silicon dioxide.
  • the gate insulating film 81 is in contact with the side surface 3 and the bottom surface 4.
  • the gate insulating film 81 is in contact with the drift region 11 on the bottom surface 4.
  • the gate insulating film 81 is in contact with each of the contact region 18, the source region 13, the body region 12, and the drift region 11 on the side surface 3.
  • the gate insulating film 81 may be in contact with the source region 13 on the first main surface 1.
  • the gate electrode 82 is provided on the gate insulating film 81.
  • the gate electrode 82 is made of, for example, polysilicon (polySi) containing a conductive impurity.
  • the gate electrode 82 is arranged inside the gate trench 5.
  • the gate electrode 82 extends into the inactive region 120B and is connected to the gate pad 84 or the gate runner 85.
  • the interlayer insulating film 83 is provided in contact with the gate electrode 82 and the gate insulating film 81.
  • the interlayer insulating film 83 is made of a material containing, for example, silicon dioxide.
  • the interlayer insulating film 83 electrically insulates the gate electrode 82 and the source electrode 60.
  • Contact holes 90 are formed in the interlayer insulating film 83 and the gate insulating film 81 at regular intervals in the Y direction.
  • the contact hole 90 is provided so that the gate trench 5 is located between the contact holes 90 adjacent to each other in the Y direction.
  • the contact hole 90 extends in the X direction. Through the contact hole 90, the source region 13 and the contact region 18 are exposed from the interlayer insulating film 83 and the gate insulating film 81.
  • the source electrode 60 is in contact with the first main surface 1.
  • the source electrode 60 has a contact electrode 61 provided in the contact hole 90 and a source wiring 62.
  • the contact electrode 61 is in contact with the source region 13 and the contact region 18 on the first main surface 1.
  • the contact electrode 61 is made of a material containing, for example, nickel silicide (NiSi).
  • the contact electrode 61 may be made of a material containing titanium (Ti), Al, and Si.
  • the contact electrode 61 is ohmic contacted with the source region 13 and the contact region 18.
  • the source wiring 62 is made of, for example, a material containing Al.
  • the drain electrode 70 is in contact with the second main surface 2.
  • the drain electrode 70 is in contact with the silicon carbide single crystal substrate 50 on the second main surface 2.
  • the drain electrode 70 is electrically connected to the drift region 11.
  • the drain electrode 70 is made of a material containing, for example, NiSi.
  • the drain electrode 70 may be made of a material containing Ti, Al, and Si.
  • the drain electrode 70 is ohmic-bonded to the silicon carbide single crystal substrate 50.
  • the shot key electrode 121 is provided between the gate electrodes 82 adjacent to each other in the Y direction when viewed in a plan view from the Z direction. ..
  • the shot key electrode 121 is arranged between the active region 120A and the gate pad 84 or the gate runner 85 in the X direction.
  • a contact hole 122 for the shotkey electrode 121 is formed in the interlayer insulating film 83 and the gate insulating film 81. Further, an opening 18X is formed in the contact region 18 and an opening 12X is formed in the body region 12 so as to overlap the contact hole 122 when viewed in a plan view from the Z direction.
  • the second region 11B is exposed from the interlayer insulating film 83 and the gate insulating film 81 through the contact hole 122.
  • a Schottky electrode 121 is provided in the contact hole 122, and the Schottky electrode 121 is Schottky bonded to the second region 11B.
  • the shot key electrode 121 is connected to the source wiring 62.
  • an opening 16X is formed in the electric field relaxation region 16 in the inactive region 120B.
  • the opening 16X has, for example, a rectangular planar shape.
  • the first region 11A is exposed in the opening 16X.
  • the distance L1 between the adjacent electric field relaxation regions 16 may be larger than the length L3 of the shortest side of the opening 16X.
  • a connection region 17 containing a p-type impurity such as Al and having a p-type conductive type is provided between the body region 12 and the electric field relaxation region 16. good.
  • the opening 17X is formed in the connection region 17 so as to overlap the contact hole 122 when viewed in a plan view from the Z direction.
  • the second region 11B and the first region 11A are in direct contact with each other on the first surface 11C.
  • the portion of the electric field relaxation region 16 in the inactive region 120B is an example of the second embedded region and is a part of the second semiconductor region.
  • the opening 16X is an example of the second opening.
  • a contact hole 123 for the gate pad 84 is formed in the interlayer insulating film 83.
  • the gate pad 84 is connected to a part of the gate electrodes 82 through the contact hole 123.
  • a contact hole (not shown) for the gate runner 85 is formed in the interlayer insulating film 83, and the gate runner 85 is connected to a part of the gate electrodes 82 through the contact hole.
  • Each gate electrode 82 is connected to at least one of the gate pad 84 or the gate runner 85.
  • a contact hole 112 for the shotkey electrode 111 is formed in the interlayer insulating film 83 and the gate insulating film 81 in the terminal region 110.
  • the second region 11B is exposed from the interlayer insulating film 83 and the gate insulating film 81 through the contact hole 112.
  • a Schottky electrode 111 is provided in the contact hole 112, and the Schottky electrode 111 is Schottky bonded to the second region 11B.
  • the shot key electrode 111 is connected to the source wiring 62.
  • an embedding region 150 In the termination region 110, an embedding region 150, a junction termination extension (JTE) region 151, and an embedding guard ring region 152 are provided on the surface of the first region 11A.
  • the embedded region 150, the embedded JTE region 151, and the embedded guard ring region 152 contain p-type impurities such as Al and have a p-type conductive type.
  • the acceptor concentration of the embedded region 150 is, for example, 5 ⁇ 10 17 cm -3 or more and 5 ⁇ 10 18 cm -3 or less.
  • the acceptor concentration of the embedded JTE region 151 is, for example, 5 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the acceptor concentration of the embedded guard ring region 152 is, for example, 5 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the embedded region 150 is an example of the first embedded region and is a part of the second semiconductor region.
  • An opening 150X is formed in the embedded region 150 so as to overlap the contact hole 112 when viewed in a plan view from the Z direction.
  • the distance L1 between the adjacent electric field relaxation regions 16 may be larger than the length L2 of the shortest side of the opening 150X.
  • the first region 11A is exposed in the opening 150X.
  • the embedded region 150 is electrically connected to the electric field relaxation region 16.
  • the embedded JTE region 151 is provided outside the embedded region 150, is in contact with the embedded region 150, and is electrically connected to the embedded region 150.
  • the embedded guard ring region 152 is provided outside the embedded JTE region 151, away from the embedded JTE region 151.
  • the opening 150X is an example of the first opening.
  • a junction region 160, a JTE region 161 and a guard ring region 162 are provided on the surface of the second region 11B.
  • the junction region 160, JTE region 161 and guard ring region 162 contain p-type impurities such as Al and have a p-type conductive type.
  • the acceptor concentration of the junction region 160 is, for example, 5 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less
  • the acceptor concentration of the JTE region 161 is, for example, 5 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm. It is -3 or less.
  • the acceptor concentration of the guard ring region 162 is, for example, 5 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • An opening 160X is formed in the junction region 160 so as to overlap the contact hole 112 when viewed in a plan view from the Z direction.
  • the second region 11B is exposed in the opening 160X.
  • the junction region 160 is electrically connected to the contact region 18.
  • the JTE region 161 is provided outside the junction region 160, is in contact with the junction region 160, and is electrically connected to the junction region 160.
  • the guard ring region 162 is provided outside the JTE region 161 away from the JTE region 161.
  • the acceptor concentration and donor concentration in each of the above impurity regions are measured by, for example, measurement using a scanning capacitance microscope (SCM) or secondary ion mass spectrometry (SIMS). Can be measured.
  • SCM scanning capacitance microscope
  • SIMS secondary ion mass spectrometry
  • FIG. 10 to 37 are cross-sectional views showing a method of manufacturing the MOSFET 100 according to the embodiment.
  • FIG. 13, FIG. 16, FIG. 19, FIG. 19, FIG. 22, FIG. 23, FIG. 26, FIG. 29, FIG. 32 and FIG. 35 show changes in the cross section shown in FIG. 11, FIG. 14, FIG. 17, FIG. 17, FIG. 20, FIG. 24, FIG. 27, FIG. 30, FIGS. 33 and 36 show changes in the cross section shown in FIG. 12, FIG. 15, FIG. 18, FIG. 21, FIG. 21, FIG. 25, FIG. 28, FIG. 31, FIG. 34 and FIG. 37 show changes in the cross section shown in FIG. 7.
  • the first region 11A of the drift region 11 is formed on the silicon carbide single crystal substrate 50 by epitaxial growth.
  • a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) is used as a raw material gas, and for example, hydrogen gas (H 2 ) is used as a carrier gas.
  • Chemical Vapor Deposition It can be carried out by the CVD) method. At this time, it is preferable to introduce, for example, nitrogen (N) or phosphorus (P) as a donor.
  • the electric field relaxation region 16, the embedded region 150, the embedded JTE region 151, and the embedded guard ring region 152 are on the upper surface of the first region 11A. And are formed. Specifically, ion implantation is performed on the upper surface of the first region 11A. In the ion implantation for forming the electric field relaxation region 16, the embedded region 150, the embedded JTE region 151, and the embedded guard ring region 152, acceptors such as aluminum (Al) are ion-implanted.
  • Al aluminum
  • a second region 11B is formed on the first region 11A by epitaxial growth.
  • This epitaxial growth can be carried out by a CVD method using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a raw material gas and, for example, hydrogen gas (H 2 ) as a carrier gas.
  • a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a raw material gas
  • hydrogen gas (H 2 ) hydrogen gas
  • connection area 17, the body area 12, the source area 13, the contact area 18, the junction area 160, the JTE area 161 and the guard ring area. 162 are formed.
  • ion implantation is performed on the upper surface of the drift region 11.
  • an acceptor such as aluminum (Al) is ion-implanted.
  • a donor such as phosphorus (P) is ion-implanted.
  • the silicon carbide substrate 10 having the drift region 11, the body region 12, the source region 13, and the like is formed.
  • epitaxial growth may be used with the addition of impurities.
  • an activation heat treatment is performed to activate the impurities added by ion implantation.
  • the temperature of this heat treatment is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • the silicon carbide substrate 10 is prepared as described above.
  • a gate trench 5 is formed on the silicon carbide substrate 10.
  • a mask layer (not shown) having an opening at a position where the gate trench 5 is formed is formed on the first main surface 1.
  • a part of the source region 13, a part of the body region 12, and a part of the drift region 11 are removed by etching.
  • the etching method for example, reactive ion etching, particularly inductively coupled plasma reactive ion etching can be used.
  • inductively coupled plasma reactive ion etching using sulfur hexafluoride (SF 6 ) or a mixed gas of SF 6 and oxygen (O 2 ) can be used as the reaction gas.
  • a recess (not shown) is formed.
  • Thermal etching is performed in the recess.
  • Thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one kind of halogen atom with the mask layer formed on the first main surface 1.
  • At least one kind of halogen atom contains at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • the atmosphere contains, for example, chlorine (Cl 2 ), boron trichloride (BCl 3 ), SF 6 or carbon tetrafluoride (CF 4 ).
  • a mixed gas of chlorine gas and oxygen gas is used as a reaction gas, and the heat treatment temperature is set to, for example, 800 ° C. or higher and 900 ° C. or lower, and thermal etching is performed.
  • the reaction gas may contain a carrier gas in addition to the chlorine gas and oxygen gas described above.
  • the carrier gas for example, nitrogen gas, argon gas, helium gas, or the like can be used.
  • the gate trench 5 is formed on the first main surface 1 of the silicon carbide substrate 10 by the above thermal etching.
  • the gate trench 5 is defined by a side surface 3 and a bottom surface 4.
  • the side surface 3 is composed of a source region 13, a body region 12, and a drift region 11.
  • the bottom surface 4 is composed of a second region 11B of the drift region 11.
  • the mask layer is removed from the first main surface 1.
  • the gate insulating film 81 is formed.
  • the silicon carbide substrate 10 is heated at a temperature of, for example, 1300 ° C. or higher and 1400 ° C. or lower in an atmosphere containing oxygen.
  • the first main surface 1 and the gate insulating film 81 in contact with the side surface 3 and the bottom surface 4 are formed.
  • the gate insulating film 81 is formed by thermal oxidation, a part of the silicon carbide substrate 10 is incorporated into the gate insulating film 81. Therefore, in the subsequent treatment, it is assumed that the first main surface 1, the side surface 3 and the bottom surface 4 are slightly moved to the interface between the gate insulating film 81 after thermal oxidation and the silicon carbide substrate 10.
  • heat treatment may be performed on the silicon carbide substrate 10 in a nitric oxide (NO) gas atmosphere.
  • NO nitric oxide
  • the silicon carbide substrate 10 is held for about 1 hour under the condition of, for example, 1100 ° C. or higher and 1400 ° C. or lower.
  • nitrogen atoms are introduced into the interface region between the gate insulating film 81 and the body region 12.
  • the formation of the interface state in the interface region is suppressed, so that the channel mobility can be improved.
  • the gate electrode 82 is formed as shown in FIGS. 26, 27 and 28.
  • the gate electrode 82 is formed on the gate insulating film 81.
  • the gate electrode 82 is formed by, for example, a reduced pressure CVD (Low Pressure-Chemical Vapor Deposition: LP-CVD) method.
  • the gate electrode 82 is formed so as to face each of the source region 13, the body region 12, and the drift region 11.
  • the interlayer insulating film 83 is formed. Specifically, the interlayer insulating film 83 is formed so as to cover the gate electrode 82 and contact the gate insulating film 81.
  • the interlayer insulating film 83 is formed by, for example, a CVD method.
  • the interlayer insulating film 83 is made of a material containing, for example, silicon dioxide. A part of the interlayer insulating film 83 may be formed inside the gate trench 5.
  • the interlayer insulating film 83 and the gate insulating film 81 are etched to form a contact hole 90 in the interlayer insulating film 83 and the gate insulating film 81.
  • the source region 13 and the contact region 18 are exposed from the interlayer insulating film 83 and the gate insulating film 81.
  • a metal film (not shown) for the contact electrode 61 in contact with the source region 13 and the contact region 18 is formed on the first main surface 1.
  • the metal film for the contact electrode 61 is formed by, for example, a sputtering method.
  • the metal film for the contact electrode 61 is made of, for example, a material containing Ni.
  • a metal film (not shown) for the drain electrode 70 in contact with the silicon carbide single crystal substrate 50 is formed on the second main surface 2.
  • the metal film for the drain electrode 70 is formed by, for example, a sputtering method.
  • the metal film for the drain electrode 70 is made of, for example, a material containing Ni.
  • the metal film for the contact electrode 61 and the metal film for the drain electrode 70 are held at a temperature of, for example, 900 ° C. or higher and 1100 ° C. or lower for about 5 minutes. As a result, at least a part of the metal film for the contact electrode 61 and at least a part of the metal film for the drain electrode 70 react with the silicon contained in the silicon carbide substrate 10 to silicide. As a result, a contact electrode 61 that ohmic-bonds the source region 13 and the contact region 18 and a drain electrode 70 that ohmic-bonds the silicon carbide single crystal substrate 50 are formed.
  • the contact electrode 61 may be made of a material containing Ti, Al, and Si.
  • the drain electrode 70 may be made of a material containing Ti, Al, and Si.
  • the interlayer insulating film 83 and the gate insulating film 81 are etched to form contact holes 112 and 122 in the interlayer insulating film 83 and the gate insulating film 81. .. As a result, the second region 11B is exposed from the interlayer insulating film 83 and the gate insulating film 81.
  • the shotkey electrodes 111 and 121 in contact with the second region 11B are formed on the first main surface 1.
  • the shotkey electrodes 111 and 121 are formed, for example, by a sputtering method.
  • the Schottky electrodes 111 and 121 are made of a material containing, for example, Hf, Zr, Ta, Mn, Nb and V.
  • the interlayer insulating film 83 and the gate insulating film 81 are etched to form a contact hole 123 in the interlayer insulating film 83 and the gate insulating film 81.
  • the gate electrode 82 is exposed from the interlayer insulating film 83 and the gate insulating film 81.
  • the source wiring 62, the gate pad 84, and the gate runner 85 are formed.
  • the source wiring 62, the gate pad 84, and the gate runner 85 are formed by, for example, film formation by a sputtering method and RIE.
  • the source wiring 62, the gate pad 84 and the gate runner 85 are made of a material containing, for example, aluminum.
  • a source electrode 60 having a contact electrode 61 and a source wiring 62 is formed.
  • the shot key electrode 111 is provided so as to overlap the opening 150X formed in the embedded region 150 when viewed in a plan view from the Z direction. Therefore, when the first Schottky barrier diode 22 operates, a current flows toward the drain electrode 70 through the opening 150X. When the opening 150X is not formed, the current flows so as to bypass the embedded region 150, whereas the current path can be shortened by forming the opening 150X. Then, the first Schottky barrier diode 22 can be easily raised by reducing the resistance of the current path.
  • the first Schottky barrier diode 22 can be operated earlier than the diode containing the pn junction parasitic in the MOSFET 100, and the deterioration of the characteristics due to the operation of the pn junction diode can be suppressed.
  • the distance L1 between the adjacent electric field relaxation regions 16 in the active region 120A is larger than the length L2 of the shortest side of the opening 150X, so that the electric field concentration in the embedded region 150 is increased. It can be relaxed and the decrease in the withstand voltage of the terminal region 110 can be suppressed.
  • a second Schottky barrier diode 23 is provided in the inactive region 120B, and when viewed in a plan view from the Z direction, the Schottky of the second Schottky barrier diode 23 overlaps with the opening 16X formed in the electric field relaxation region 16.
  • An electrode 121 is provided. Therefore, it is possible to suppress the deterioration of the characteristics due to the operation of the pn junction diode in the inactive region 120B.
  • the operation of the pn junction diode including the electric field relaxation region 16 below the gate pad 84 is performed. It is possible to suppress the deterioration of the characteristics associated with the above. Further, since the plurality of second Schottky barrier diodes 23 are arranged along the gate runner 85 when viewed in a plan view from the Z direction, the pn junction diode including the electric field relaxation region 16 below the gate runner 85 is included. It is possible to suppress the deterioration of the characteristics due to the operation of.
  • the rising voltage of the second Schottky barrier diode 23 is preferably lower than the rising voltage of the diode including the pn junction between the portion in the inactive region 120B of the electric field relaxation region 16 and the drift region 11. This is to further suppress the deterioration of the characteristics due to the operation of the diode including the pn junction.
  • a sense structure may be provided in the inactive region 120B.
  • a plurality of second Schottky barrier diodes 23 are arranged along the sense structure when viewed in a plan view from the Z direction. May be good.
  • FIG. 38 is a cross-sectional view showing an example of a silicon carbide semiconductor device including a sense structure.
  • FIG. 39 is a cross-sectional view showing another example of a silicon carbide semiconductor device including a sense structure.
  • the second Schottky barrier diode 23 is arranged along the sense structure 24.
  • the sense structure 24 includes an n-type region 31 formed on the surface of the second region 11B.
  • the n-type region 31 has n-type due to the addition of a donor such as nitrogen or phosphorus.
  • the n-type region 31 constitutes the first main surface 1.
  • the donor concentration of the n-type region 31 is, for example, 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • Contact holes 124 and 125 that expose the n-type region 31 are formed in the interlayer insulating film 83 and the gate insulating film 81.
  • the sense structure 24 has a terminal 86 that is ohmic-bonded to the n-type region 31 through the contact hole 124 and a terminal 87 that is ohmic-bonded to the n-type region 31 through the contact hole 125.
  • the temperature of the silicon carbide semiconductor device can be measured by measuring the electric resistance of the n-type region 31 that changes depending on the temperature through the terminals 86 and 87.
  • the second Schottky barrier diode 23 is arranged along the sense structure 25.
  • the sense structure 25 includes a p-type region 32 formed on the surface of the second region 11B and an n-type region 33.
  • the p-type region 32 has a p-type due to the addition of an acceptor such as aluminum.
  • the p-type region 32 constitutes the first main surface 1.
  • the acceptor concentration of the p-type region 32 is, for example, 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the n-type region 33 has n-type due to the addition of a donor such as nitrogen or phosphorus.
  • the n-type region 33 constitutes the first main surface 1.
  • the donor concentration of the n-type region 33 is, for example, 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • a contact hole 126 that exposes the p-type region 32 and a contact hole 127 that exposes the n-type region 33 are formed in the interlayer insulating film 83 and the gate insulating film 81.
  • the sense structure 25 has a terminal 88 that is ohmic-bonded to the p-type region 32 through the contact hole 126 and a terminal 89 that is ohmic-bonded to the n-type region 33 through the contact hole 127.
  • the temperature of the silicon carbide semiconductor device can be measured by measuring the electric resistance of the diode including the p-type region 32 and the n-type region 33 that change depending on the temperature through the terminals 88 and 89.
  • the plurality of second Schottky barrier diodes 23 are arranged along the sense structures 24 and 25 when viewed in a plan view from the Z direction, so that the pn including the electric field relaxation region 16 below the sense structures 24 and 25 is included. It is possible to suppress the deterioration of characteristics due to the operation of the junction diode.

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Abstract

炭化珪素半導体装置（100）は、第１主面（1）と、第１主面と反対側の第２主面（2）とを有する炭化珪素基板（10）を備え、炭化珪素基板は、第１主面に垂直な方向から平面視したときに、複数のトランジスタ（21）を含む素子領域（120）と、素子領域を囲み、第１ショットキーバリアダイオード（22）を含む終端領域（110）と、を有し、炭化珪素基板は、第２主面をなし、第１導電型を有する第１半導体領域（11）と、第１主面と第２主面との間に位置する第１面（11C）と、第１面に設けられ、第１導電型と異なる第２導電型を有する第２半導体領域（16）と、を有し、第２半導体領域は、終端領域に設けられ、第１開口（150X）が形成された第１埋込領域（150）を有し、第１ショットキーバリアダイオードは、第１主面に設けられ、第１主面に垂直な方向から平面視したときに、第１開口と重なる第１ショットキー電極（111）を有する。

Description

炭化珪素半導体装置
　本開示は、炭化珪素半導体装置に関する。
　本出願は、２０２０年１１月１０日出願の日本出願第２０２０－１８７４９２号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　炭化珪素半導体装置の一つとして、素子領域にトランジスタが設けられ、ガードリング領域にショットキーバリアダイオードが設けられた炭化珪素半導体装置が開示されている（たとえば、特許文献１）。
日本国特開２０１４－１７０７７８号公報
　本開示の炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、前記第１主面に垂直な方向から平面視したときに、複数のトランジスタを含む素子領域と、前記素子領域を囲み、第１ショットキーバリアダイオードを含む終端領域と、を有し、前記炭化珪素基板は、前記第２主面をなし、第１導電型を有する第１半導体領域と、前記第１主面と前記第２主面との間に位置する第１面と、前記第１面に設けられ、前記第１導電型と異なる第２導電型を有する第２半導体領域と、を有し、前記第２半導体領域は、前記終端領域に設けられ、第１開口が形成された第１埋込領域を有し、前記第１ショットキーバリアダイオードは、前記第１主面に設けられ、前記第１主面に垂直な方向から平面視したときに、前記第１開口と重なる第１ショットキー電極を有する。
図１は、実施形態に係るＭＯＳＦＥＴのレイアウトの概要を示す図である。 図２は、図１中の領域Ａを拡大して示す図である。 図３は、図１中の領域Ｂを拡大して示す図である。 図４は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その１）である。 図５は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その２）である。 図６は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その３）である。 図７は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その４）である。 図８は、素子領域内の第１面の構成を示す図である。 図９は、終端領域内の第１面の構成を示す図である。 図１０は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１）である。 図１１は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２）である。 図１２は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その３）である。 図１３は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その４）である。 図１４は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その５）である。 図１５は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その６）である。 図１６は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その７）である。 図１７は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その８）である。 図１８は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その９）である。 図１９は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１０）である。 図２０は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１１）である。 図２１は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１２）である。 図２２は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１３）である。 図２３は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１４）である。 図２４は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１５）である。 図２５は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１６）である。 図２６は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１７）である。 図２７は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１８）である。 図２８は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１９）である。 図２９は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２０）である。 図３０は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２１）である。 図３１は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２２）である。 図３２は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２３）である。 図３３は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２４）である。 図３４は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２５）である。 図３５は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２６）である。 図３６は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２７）である。 図３７は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２８）である。 図３８は、センス構造を含む炭化珪素半導体装置の例を示す断面図である。 図３９は、センス構造を含む炭化珪素半導体装置の他の例を示す断面図である。
　［本開示が解決しようとする課題］
　従来の炭化珪素半導体装置では、ショットキーバリアダイオードが動作する前に、炭化珪素半導体装置中に寄生しているｐｎ接合を含むダイオードが動作して特性が低下するおそれがある。
　本開示は、ｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる炭化珪素半導体装置を提供することを目的とする。
　［本開示の効果］
　本開示によれば、ｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　〔１〕　本開示の一態様に係る炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、前記第１主面に垂直な方向から平面視したときに、複数のトランジスタを含む素子領域と、前記素子領域を囲み、第１ショットキーバリアダイオードを含む終端領域と、を有し、前記炭化珪素基板は、前記第２主面をなし、第１導電型を有する第１半導体領域と、前記第１主面と前記第２主面との間に位置する第１面と、前記第１面に設けられ、前記第１導電型と異なる第２導電型を有する第２半導体領域と、を有し、前記第２半導体領域は、前記終端領域に設けられ、第１開口が形成された第１埋込領域を有し、前記第１ショットキーバリアダイオードは、前記第１主面に設けられ、前記第１主面に垂直な方向から平面視したときに、前記第１開口と重なる第１ショットキー電極を有する。
　第１主面に垂直な方向から平面視したときに、第１埋込領域に形成された第１開口と重なるように第１ショットキー電極が設けられている。このため、第１ショットキーバリアダイオードが動作すると、電流が第１開口を通じて流れる。第１開口が形成されていない場合、電流は第１埋込領域を迂回するように流れるのに対し、第１開口が形成されていることで電流経路を短縮できる。そして、電流経路の抵抗の低減により第１ショットキーバリアダイオードを立ち上がりやすくできる。従って、炭化珪素半導体装置中に寄生しているｐｎ接合を含むダイオードよりも早期に第１ショットキーバリアダイオードを動作させ、ｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　〔２〕　〔１〕において、前記第１開口は、矩形状の平面形状を有し、前記第２半導体領域は、前記素子領域に設けられた複数の電界緩和領域を有し、前記第１主面に垂直な方向から平面視したときに、隣り合う前記電界緩和領域の間の距離は、前記第１開口の最も短い辺の長さよりも大きくてもよい。この場合、第１埋込領域における電界集中を緩和し、終端領域の耐圧の低下を抑制できる。
　〔３〕　〔１〕又は〔２〕において、前記素子領域は、複数の前記トランジスタが配列した活性領域と、前記活性領域の周囲に設けられ、複数の第２ショットキーバリアダイオードを含む非活性領域と、を有し、前記第２半導体領域は、前記非活性領域に設けられ、第２開口が形成された第２埋込領域を有し、前記第２ショットキーバリアダイオードは、前記第１主面に設けられ、前記第１主面に垂直な方向から平面視したときに、前記第２開口と重なる第２ショットキー電極を有してもよい。この場合、非活性領域内におけるｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　〔４〕　〔３〕において、複数の前記トランジスタのゲート電極が接続されたゲートパッドを前記第１主面の上方に有し、複数の前記第２ショットキーバリアダイオードが、前記第１主面に垂直な方向から平面視したときに、前記ゲートパッドに沿って配置されていてもよい。この場合、ゲートパッドの下方の第２埋込領域を含むｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　〔５〕　〔３〕又は〔４〕において、複数の前記トランジスタのゲート電極が接続されたゲートランナーを前記第１主面の上方に有し、複数の前記第２ショットキーバリアダイオードが、前記第１主面に垂直な方向から平面視したときに、前記ゲートランナーに沿って配置されていてもよい。この場合、ゲートランナーの下方の第２埋込領域を含むｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　〔６〕　〔３〕～〔５〕において、前記非活性領域に設けられたセンス構造を有し、複数の前記第２ショットキーバリアダイオードが、前記第１主面に垂直な方向から平面視したときに、前記センス構造に沿って配置されていてもよい。この場合、センス構造の下方の第２埋込領域を含むｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　〔７〕　〔３〕～〔６〕において、前記第２ショットキーバリアダイオードの立ち上がり電圧は、前記第２埋込領域と前記第１半導体領域との間のｐｎ接合を含むダイオードの立ち上がり電圧よりも低くてもよい。この場合、ｐｎ接合を含むダイオードの動作に伴う特性の低下をより抑制するためである。
　［本開示の実施形態］
　本開示の実施形態は、いわゆる縦型のＭＯＳＦＥＴ（炭化珪素半導体装置）に関する。図１は、実施形態に係るＭＯＳＦＥＴのレイアウトの概要を示す図である。図２は、図１中の領域Ａを拡大して示す図である。図３は、図１中の領域Ｂを拡大して示す図である。
　まず、本実施形態に係るＭＯＳＦＥＴ１００におけるレイアウトの概要について説明する。図１に示されるように、ＭＯＳＦＥＴ１００は、Ｘ方向に平行な２辺と、Ｙ方向に平行な２辺とを備えた長方形状の平面形状を有する。ＭＯＳＦＥＴ１００は、素子領域１２０と、終端領域１１０とを備える。終端領域１１０は、平面視で素子領域１２０を囲む。
　素子領域１２０内に、ゲートパッド８４と、ゲートパッド８４に接続されたゲートランナー８５とが設けられている。ゲートパッド８４及びゲートランナー８５は、例えばアルミニウム又はアルミニウム合金等の電気抵抗の低い金属から構成されている。ゲートパッド８４は外部からゲート電圧が印加されるように構成されている。
　ゲートパッド８４は、Ｘ方向に平行な１辺の近傍でＸ方向の中央に配置されている。ゲートランナー８５は、例えば３本設けられており、そのうちの１本はゲートパッド８４から、素子領域１２０と終端領域１１０との境界近傍まで－Ｙ方向に延びる。他の１本はゲートパッド８４から＋Ｘ方向に延び、素子領域１２０と終端領域１１０との境界近傍で－Ｙ方向に曲がり、素子領域１２０と終端領域１１０との境界近傍まで－Ｙ方向に延びる。他の１本はゲートパッド８４から－Ｘ方向に延び、素子領域１２０と終端領域１１０との境界近傍で－Ｙ方向に曲がり、素子領域１２０と終端領域１１０との境界近傍まで－Ｙ方向に延びる。
　詳細は後述するが、素子領域１２０内に、ゲートランナー８５に接続されたゲート電極８２を備える複数のトランジスタ２１（図３及び図４参照）が設けられている。また、終端領域１１０内に、トランジスタ２１に接続された複数の第１ショットキーバリアダイオード２２（図７参照）が設けられ、素子領域１２０内に、トランジスタ２１に接続された複数の第２ショットキーバリアダイオード２３（図５参照）が設けられている。
　図１及び図２に示されるように、終端領域１１０内に、第１ショットキーバリアダイオード２２のショットキー電極１１１が設けられている。ショットキー電極１１１は、第１主面１に垂直なＺ方向から平面視したときにＭＯＳＦＥＴ１００の外縁に沿って並ぶように配置されている。ショットキー電極１１１は第１ショットキー電極の一例である。
　図１及び図３に示されるように、素子領域１２０は、トランジスタ２１が配列した活性領域１２０Ａと、第２ショットキーバリアダイオード２３を含む非活性領域１２０Ｂとを有する。非活性領域１２０Ｂ内に、ゲートパッド８４と、ゲートランナー８５と、第２ショットキーバリアダイオード２３とが設けられている。第２ショットキーバリアダイオード２３はショットキー電極１２１を有する。ショットキー電極１２１は、Ｚ方向から平面視したときにゲートパッド８４及びゲートランナー８５に沿って並ぶように配置されている。ショットキー電極１２１は、ゲートパッド８４を断続的に囲んでいてもよい。ショットキー電極１２１は、ゲートパッド８４の全周を囲む必要はなく、例えば平面形状が矩形状のゲートパッド８４の３辺に沿って並ぶように配置されていてもよい。ショットキー電極１２１は第２ショットキー電極の一例である。
　ショットキー電極１１１及び１２１は、Ｔｉの仕事関数である４．３３ｅＶより小さい仕事関数を有する金属から作られていることが好ましい。ショットキー電極１１１及び１２１は、炭化珪素の電気親和力に相当する３．７ｅＶよりも大きな仕事関数を有する金属から作られていることが好ましい。ショットキー電極１１１及び１２１は、高温での安定性の観点で、１０００℃以上の融点を有することが好ましい。ショットキー電極１１１及び１２１に含まれる原子の電気陰性度は、炭化珪素に含まれる原子の電気陰性度、すなわちＳｉ及びＣの各々の電気陰性度よりも小さい電気陰性度を有することが好ましい。上記のような条件を満たす金属としては、例えば、Ｈｆ、Ｚｒ、Ｔａ、Ｍｎ、Ｎｂ及びＶがある。ショットキー電極１１１及び１２１は、これらの金属元素のいずれかの単体から作られていてもよく、あるいはこれらの金属元素のうち２つ以上を含む合金から作られていてもよい。
　次に、本実施形態に係るＭＯＳＦＥＴ１００の断面の詳細について説明する。図４～図７は、実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図４は、図３中のIV-IV線に沿った断面図に相当する。図５は、図３中のV-V線に沿った断面図に相当する。図６は、図３中のVI-VI線に沿った断面図に相当する。図７は、図２中のVII-VII線に沿った断面図に相当する。図８は、素子領域内の第１面の構成を示す図である。図９は、終端領域内の第１面の構成を示す図である。
　図４～図７に示されるように、本実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜８１と、ゲート電極８２と、層間絶縁膜８３と、ソース電極６０と、ドレイン電極７０と、ショットキー電極１１１と、ショットキー電極１２１とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板５０と、炭化珪素単結晶基板５０上にある炭化珪素エピタキシャル層４０とを含む。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素エピタキシャル層４０は第１主面１を構成し、炭化珪素単結晶基板５０は第２主面２を構成する。炭化珪素単結晶基板５０及び炭化珪素エピタキシャル層４０は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板５０は、例えば窒素（Ｎ）などのｎ型不純物を含みｎ型（第１導電型）を有する。
　第１主面１は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面または（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、例えば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
　図３及び図４に示されるように、炭化珪素エピタキシャル層４０は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、電界緩和領域１６と、コンタクト領域１８とを主に有する。
　ドリフト領域１１は、例えば窒素またはリン（Ｐ）などのドナーが添加されていることでｎ型を有する。ドリフト領域１１は、第１領域１１Ａと、第２領域１１Ｂとを有する。第１領域１１Ａと第２領域１１Ｂとの間に第１面１１Ｃがある。第２領域１１Ｂは第１領域１１Ａ上に設けられている。ドリフト領域１１へのドナーの添加は、イオン注入によってではなく、ドリフト領域１１のエピタキシャル成長時の不純物添加によって行われていることが好ましい。ドリフト領域１１のドナー濃度は、炭化珪素単結晶基板５０のドナー濃度よりも低いことが好ましい。第１領域１１Ａ及び第２領域１１Ｂのドナー濃度は、好ましくは１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下であり、例えば８×１０１５ｃｍ－３程度である。第１領域１１Ａと第２領域１１Ｂとの間でドナー濃度が相違していてもよい。ドリフト領域１１は第１半導体領域の一例である。
　ボディ領域１２はドリフト領域１１上に設けられている。ボディ領域１２は、例えばアルミニウム（Ａｌ）などのアクセプタが添加されていることでｐ型（第２導電型）を有する。ボディ領域１２のアクセプタ濃度は、例えば１×１０１８ｃｍ－３程度である。
　ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、例えば窒素またはリンなどのドナーが添加されていることでｎ型を有する。ソース領域１３は、第１主面１を構成している。ソース領域１３のドナー濃度は、例えば１×１０１９ｃｍ－３程度である。
　コンタクト領域１８は、例えばアルミニウムなどのアクセプタが添加されていることでｐ型を有する。コンタクト領域１８は、第１主面１を構成する。コンタクト領域１８は、ソース領域１３を貫通し、ボディ領域１２に接する。コンタクト領域１８のアクセプタ濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　活性領域１２０Ａ内において、第１主面１には、複数のゲートトレンチ５が設けられている。ゲートトレンチ５は、例えば第１主面１に平行なＸ方向に延びており、複数のゲートトレンチ５が、第１主面１に平行で、Ｘ方向に直交するＹ方向に並んでいる。ゲートトレンチ５は、ドリフト領域１１からなる底面４を有する。ゲートトレンチ５は、コンタクト領域１８、ソース領域１３及びボディ領域１２を貫通して底面４に連なる側面３を有する。底面４は、例えば第２主面２と平行な平面である。底面４を含む平面に対する側面３の角度θ１は、例えば４５°以上６５°以下である。角度θ１は、例えば５０°以上であってもよい。角度θ１は、例えば６０°以下であってもよい。側面３は、好ましくは、｛０－３３－８｝面を有する。｛０－３３－８｝面は、優れた移動度が得られる結晶面である。
　電界緩和領域１６は、例えばＡｌなどのｐ型不純物を含み、ｐ型の導電型を有する。電界緩和領域１６は、第１領域１１Ａの表面に設けられており、第１面１１Ｃを構成する。電界緩和領域１６は、Ｚ方向から平面視したときにＹ方向で隣り合うゲートトレンチ５の間に設けられている。電界緩和領域１６のアクセプタ濃度は、例えば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。電界緩和領域１６は第２半導体領域の一部である。
　ゲート絶縁膜８１は、例えば酸化膜である。ゲート絶縁膜８１は、例えば二酸化珪素を含む材料により構成されている。ゲート絶縁膜８１は、側面３及び底面４に接する。ゲート絶縁膜８１は、底面４においてドリフト領域１１と接する。ゲート絶縁膜８１は、側面３においてコンタクト領域１８、ソース領域１３、ボディ領域１２及びドリフト領域１１の各々と接している。ゲート絶縁膜８１は、第１主面１においてソース領域１３と接していてもよい。
　ゲート電極８２は、ゲート絶縁膜８１上に設けられている。ゲート電極８２は、例えば導電性不純物を含むポリシリコン（ポリＳｉ）から構成されている。ゲート電極８２は、ゲートトレンチ５の内部に配置されている。ゲート電極８２は非活性領域１２０Ｂ内まで延び、ゲートパッド８４又はゲートランナー８５に接続される。
　層間絶縁膜８３は、ゲート電極８２及びゲート絶縁膜８１に接して設けられている。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成されている。層間絶縁膜８３は、ゲート電極８２とソース電極６０とを電気的に絶縁している。
　層間絶縁膜８３及びゲート絶縁膜８１には、Ｙ方向に一定の間隔でコンタクトホール９０が形成されている。コンタクトホール９０は、Ｙ方向で隣り合うコンタクトホール９０の間にゲートトレンチ５が位置するように設けられている。コンタクトホール９０は、Ｘ方向に延びる。コンタクトホール９０を通じて、ソース領域１３及びコンタクト領域１８が層間絶縁膜８３及びゲート絶縁膜８１から露出している。
　ソース電極６０は、第１主面１に接する。ソース電極６０は、コンタクトホール９０内に設けられたコンタクト電極６１と、ソース配線６２とを有する。コンタクト電極６１は、第１主面１において、ソース領域１３及びコンタクト領域１８に接している。コンタクト電極６１は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成されている。コンタクト電極６１が、チタン（Ｔｉ）と、Ａｌと、Ｓｉとを含む材料から構成されていてもよい。コンタクト電極６１は、ソース領域１３及びコンタクト領域１８とオーミック接合している。ソース配線６２は、例えばＡｌを含む材料から構成されている。
　ドレイン電極７０は、第２主面２に接する。ドレイン電極７０は、第２主面２において炭化珪素単結晶基板５０と接している。ドレイン電極７０は、ドリフト領域１１と電気的に接続されている。ドレイン電極７０は、例えばＮｉＳｉを含む材料から構成されている。ドレイン電極７０がＴｉと、Ａｌと、Ｓｉとを含む材料から構成されていてもよい。ドレイン電極７０は、炭化珪素単結晶基板５０とオーミック接合している。
　図３、図５及び図６に示されるように、非活性領域１２０Ｂ内において、ショットキー電極１２１は、Ｚ方向から平面視したときにＹ方向で隣り合うゲート電極８２の間に設けられている。ショットキー電極１２１はＸ方向で活性領域１２０Ａとゲートパッド８４又はゲートランナー８５との間に配置されている。
　層間絶縁膜８３及びゲート絶縁膜８１に、ショットキー電極１２１用のコンタクトホール１２２が形成されている。また、Ｚ方向から平面視したときにコンタクトホール１２２と重なるように、コンタクト領域１８に開口１８Ｘが形成され、ボディ領域１２に開口１２Ｘが形成されている。コンタクトホール１２２を通じて、第２領域１１Ｂが層間絶縁膜８３及びゲート絶縁膜８１から露出している。コンタクトホール１２２内にショットキー電極１２１が設けられ、ショットキー電極１２１は第２領域１１Ｂにショットキー接合している。ショットキー電極１２１はソース配線６２に接続される。
　図５及び図８に示されるように、非活性領域１２０Ｂ内において、電界緩和領域１６に開口１６Ｘが形成されている。開口１６Ｘは、例えば矩形状の平面形状を有する。開口１６Ｘに第１領域１１Ａが露出している。Ｚ方向から平面視したときに、隣り合う電界緩和領域１６の間の距離Ｌ１は、開口１６Ｘの最も短い辺の長さＬ３よりも大きくてもよい。図５及び図６に示されるように、ボディ領域１２と電界緩和領域１６との間に、例えばＡｌなどのｐ型不純物を含み、ｐ型の導電型を有する接続領域１７が設けられていてもよい。この場合、Ｚ方向から平面視したときにコンタクトホール１２２と重なるように、接続領域１７に開口１７Ｘが形成されている。ショットキー電極１２１の直下において、第２領域１１Ｂと第１領域１１Ａとが第１面１１Ｃにて直接接している。電界緩和領域１６の非活性領域１２０Ｂ内の部分は第２埋込領域の一例であり、第２半導体領域の一部である。また、開口１６Ｘは第２開口の一例である。
　層間絶縁膜８３に、ゲートパッド８４用のコンタクトホール１２３が形成されている。ゲートパッド８４はコンタクトホール１２３を通じて一部のゲート電極８２に接続されている。また、層間絶縁膜８３に、ゲートランナー８５用のコンタクトホール（図示せず）が形成されており、ゲートランナー８５はこのコンタクトホールを通じて一部のゲート電極８２に接続されている。各ゲート電極８２は、少なくともゲートパッド８４又はゲートランナー８５のいずれかに接続されている。
　図２、図７及び図９に示されるように、終端領域１１０内において、層間絶縁膜８３及びゲート絶縁膜８１に、ショットキー電極１１１用のコンタクトホール１１２が形成されている。コンタクトホール１１２を通じて、第２領域１１Ｂが層間絶縁膜８３及びゲート絶縁膜８１から露出している。コンタクトホール１１２内にショットキー電極１１１が設けられ、ショットキー電極１１１は第２領域１１Ｂにショットキー接合している。ショットキー電極１１１はソース配線６２に接続される。
　終端領域１１０では、第１領域１１Ａの表面に、埋込領域１５０と、埋込接合終端拡張（junction termination extension：ＪＴＥ）領域１５１と、埋込ガードリング領域１５２とが設けられている。埋込領域１５０、埋込ＪＴＥ領域１５１及び埋込ガードリング領域１５２は、例えばＡｌなどのｐ型不純物を含み、ｐ型の導電型を有する。埋込領域１５０のアクセプタ濃度は、例えば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。埋込ＪＴＥ領域１５１のアクセプタ濃度は、例えば５×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。埋込ガードリング領域１５２のアクセプタ濃度は、例えば５×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。埋込領域１５０は第１埋込領域の一例であり、第２半導体領域の一部である。
　Ｚ方向から平面視したときにコンタクトホール１１２と重なるように、埋込領域１５０に開口１５０Ｘが形成されている。Ｚ方向から平面視したときに、隣り合う電界緩和領域１６の間の距離Ｌ１は、開口１５０Ｘの最も短い辺の長さＬ２よりも大きくてもよい。開口１５０Ｘに第１領域１１Ａが露出している。埋込領域１５０は電界緩和領域１６に電気的に接続される。埋込ＪＴＥ領域１５１は埋込領域１５０の外側に設けられ、埋込領域１５０に接し、埋込領域１５０に電気的に接続される。埋込ガードリング領域１５２は埋込ＪＴＥ領域１５１の外側に、埋込ＪＴＥ領域１５１から離れて設けられている。開口１５０Ｘは第１開口の一例である。
　第２領域１１Ｂの表面に、ジャンクション領域１６０と、ＪＴＥ領域１６１と、ガードリング領域１６２とが設けられている。ジャンクション領域１６０、ＪＴＥ領域１６１及びガードリング領域１６２は、例えばＡｌなどのｐ型不純物を含み、ｐ型の導電型を有する。ジャンクション領域１６０のアクセプタ濃度は、例えば５×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であり、ＪＴＥ領域１６１のアクセプタ濃度は、例えば５×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。ガードリング領域１６２のアクセプタ濃度は、例えば５×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。
　Ｚ方向から平面視したときにコンタクトホール１１２と重なるように、ジャンクション領域１６０に開口１６０Ｘが形成されている。開口１６０Ｘに第２領域１１Ｂが露出している。ジャンクション領域１６０はコンタクト領域１８に電気的に接続される。ＪＴＥ領域１６１はジャンクション領域１６０の外側に設けられ、ジャンクション領域１６０に接し、ジャンクション領域１６０に電気的に接続される。ガードリング領域１６２はＪＴＥ領域１６１の外側に、ＪＴＥ領域１６１から離れて設けられている。
　なお、上記各不純物領域におけるアクセプタの濃度及びドナーの濃度は、例えば走査型静電容量顕微鏡（scanning capacitance microscope：ＳＣＭ）を用いた測定又は二次イオン質量分析（secondary ion mass spectrometry：ＳＩＭＳ）等により測定できる。
　次に、実施形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。図１０～図３７は、実施形態に係るＭＯＳＦＥＴ１００の製造方法を示す断面図である。図１０、図１３、図１６、図１９、図２２、図２３、図２６、図２９、図３２及び図３５は、図４に示す断面の変化を示す。図１１、図１４、図１７、図２０、図２４、図２７、図３０、図３３及び図３６は、図５に示す断面の変化を示す。図１２、図１５、図１８、図２１、図２５、図２８、図３１、図３４及び図３７は、図７に示す断面の変化を示す。
　まず、図１０、図１１及び図１２に示されるように、炭化珪素単結晶基板５０上にドリフト領域１１の第１領域１１Ａがエピタキシャル成長により形成される。このエピタキシャル成長は、例えば原料ガスとしてシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）との混合ガスを用い、キャリアガスとして例えば水素ガス（Ｈ２）を用いた化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により行うことができる。また、このときドナーとして例えば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　次に、図１３、図１４及び図１５に示されるように、第１領域１１Ａの上面に、電界緩和領域１６と、埋込領域１５０と、埋込ＪＴＥ領域１５１と、埋込ガードリング領域１５２とが形成される。具体的には、第１領域１１Ａの上面にイオン注入が行われる。電界緩和領域１６と、埋込領域１５０と、埋込ＪＴＥ領域１５１と、埋込ガードリング領域１５２とを形成するためのイオン注入においては、例えばアルミニウム（Ａｌ）などのアクセプタがイオン注入される。
　次に、図１６、図１７及び図１８に示されるように、第１領域１１Ａの上に第２領域１１Ｂがエピタキシャル成長により形成される。このエピタキシャル成長は、例えば原料ガスとしてシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）との混合ガスを用い、キャリアガスとして例えば水素ガス（Ｈ２）を用いたＣＶＤ法により行うことができる。また、このときドナーとして例えば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　次に、図１９、図２０及び図２１に示されるように、接続領域１７と、ボディ領域１２と、ソース領域１３と、コンタクト領域１８と、ジャンクション領域１６０と、ＪＴＥ領域１６１と、ガードリング領域１６２とが形成される。具体的には、ドリフト領域１１の上面にイオン注入が行われる。接続領域１７、ボディ領域１２、コンタクト領域１８、ジャンクション領域１６０、ＪＴＥ領域１６１、ガードリング領域１６２を形成するためのイオン注入においては、例えばアルミニウム（Ａｌ）などのアクセプタがイオン注入される。ソース領域１３を形成するためのイオン注入においては、例えばリン（Ｐ）などのドナーがイオン注入される。これにより、ドリフト領域１１、ボディ領域１２及びソース領域１３等を有する炭化珪素基板１０が形成される。なお、イオン注入に代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
　次に、イオン注入により添加された不純物を活性化するための活性化熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、例えば１７００℃程度である。熱処理の時間は、例えば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、例えばＡｒ雰囲気である。以上のように炭化珪素基板１０が準備される。
　次に、図２２に示されるように、炭化珪素基板１０にゲートトレンチ５が形成される。例えば、第１主面１上に、ゲートトレンチ５が形成される位置上に開口を有するマスク層（図示せず）が形成される。マスク層を用いて、ソース領域１３の一部と、ボディ領域１２の一部と、ドリフト領域１１の一部とがエッチングにより除去される。エッチングの方法としては、例えば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、例えば反応ガスとして六フッ化硫黄（ＳＦ６）またはＳＦ６と酸素（Ｏ２）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ５が形成されるべき領域に、第１主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１とほぼ平行な底部とを有する凹部（図示せず）が形成される。
　次に、凹部において熱エッチングが行われる。熱エッチングは、第１主面１上にマスク層が形成された状態で、例えば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子及びフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、例えば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、ＳＦ６または四フッ化炭素（ＣＦ４）を含む。例えば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、例えば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、例えば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。
　上記熱エッチングにより、炭化珪素基板１０の第１主面１にゲートトレンチ５が形成される。ゲートトレンチ５は、側面３と、底面４とにより規定される。側面３は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１とにより構成される。底面４は、ドリフト領域１１の第２領域１１Ｂにより構成される。次に、マスク層が第１主面１から除去される。
　次に、図２３、図２４及び図２５に示されるように、ゲート絶縁膜８１が形成される。例えば炭化珪素基板１０を熱酸化することにより、ソース領域１３と、ボディ領域１２と、ドリフト領域１１と、コンタクト領域１８と、第２領域１１Ｂと、ジャンクション領域１６０と、ＪＴＥ領域１６１と、ガードリング領域１６２とに接するゲート絶縁膜８１が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、例えば１３００℃以上１４００℃以下の温度で加熱される。これにより、第１主面１と、側面３及び底面４に接するゲート絶縁膜８１が形成される。なお、ゲート絶縁膜８１が熱酸化により形成された場合、厳密には、炭化珪素基板１０の一部がゲート絶縁膜８１に取り込まれる。このため、以降の処理では、熱酸化後のゲート絶縁膜８１と炭化珪素基板１０との間の界面に第１主面１、側面３及び底面４が若干移動したものとする。
　次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、例えば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜８１とボディ領域１２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。
　次に、図２６、図２７及び図２８に示されるように、ゲート電極８２が形成される。ゲート電極８２は、ゲート絶縁膜８１上に形成される。ゲート電極８２は、例えば減圧ＣＶＤ（Low Pressure - Chemical Vapor Deposition：ＬＰ－ＣＶＤ）法により形成される。ゲート電極８２は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１との各々に対面するように形成される。
　次に、図２９、図３０及び図３１に示されるように、層間絶縁膜８３が形成される。具体的には、ゲート電極８２を覆い、かつゲート絶縁膜８１と接するように層間絶縁膜８３が形成される。層間絶縁膜８３は、例えば、ＣＶＤ法により形成される。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成される。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に形成されてもよい。
　次に、図３２に示されるように、層間絶縁膜８３及びゲート絶縁膜８１のエッチングが行われることで、層間絶縁膜８３及びゲート絶縁膜８１にコンタクトホール９０が形成される。この結果、ソース領域１３及びコンタクト領域１８が層間絶縁膜８３及びゲート絶縁膜８１から露出する。
　次に、第１主面１においてソース領域１３及びコンタクト領域１８に接するコンタクト電極６１用の金属膜（図示せず）が形成される。コンタクト電極６１用の金属膜は、例えばスパッタリング法により形成される。コンタクト電極６１用の金属膜は、例えばＮｉを含む材料から構成される。次に、第２主面２において炭化珪素単結晶基板５０に接するドレイン電極７０用の金属膜（図示せず）が形成される。ドレイン電極７０用の金属膜は、例えばスパッタリング法により形成される。ドレイン電極７０用の金属膜は、例えばＮｉを含む材料から構成される。
　次に、合金化アニールが実施される。コンタクト電極６１用の金属膜及びドレイン電極７０用の金属膜が、例えば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、コンタクト電極６１用の金属膜の少なくとも一部及びドレイン電極７０用の金属膜の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域１３及びコンタクト領域１８とオーミック接合するコンタクト電極６１と、炭化珪素単結晶基板５０とオーミック接合するドレイン電極７０とが形成される。コンタクト電極６１が、Ｔｉと、Ａｌと、Ｓｉとを含む材料から構成されてもよい。ドレイン電極７０が、Ｔｉと、Ａｌと、Ｓｉとを含む材料から構成されてもよい。
　次に、図３３及び図３４に示されるように、層間絶縁膜８３及びゲート絶縁膜８１のエッチングが行われることで、層間絶縁膜８３及びゲート絶縁膜８１にコンタクトホール１１２及び１２２が形成される。この結果、第２領域１１Ｂが層間絶縁膜８３及びゲート絶縁膜８１から露出する。
　次に、第１主面１において第２領域１１Ｂに接するショットキー電極１１１及び１２１が形成される。ショットキー電極１１１及び１２１は、例えばスパッタリング法により形成される。ショットキー電極１１１及び１２１は、例えばＨｆ、Ｚｒ、Ｔａ、Ｍｎ、Ｎｂ及びＶを含む材料から構成される。
　次に、図３５、図３６及び図３７に示されるように、層間絶縁膜８３及びゲート絶縁膜８１のエッチングが行われることで、層間絶縁膜８３及びゲート絶縁膜８１にコンタクトホール１２３が形成される。この結果、ゲート電極８２が層間絶縁膜８３及びゲート絶縁膜８１から露出する。次に、ソース配線６２と、ゲートパッド８４と、ゲートランナー８５とが形成される。ソース配線６２、ゲートパッド８４及びゲートランナー８５は、例えばスパッタリング法による成膜及びＲＩＥにより形成される。ソース配線６２、ゲートパッド８４及びゲートランナー８５は、例えばアルミニウムを含む材料から構成される。コンタクト電極６１とソース配線６２とを有するソース電極６０が形成される。
　このようにして、実施形態に係るＭＯＳＦＥＴ１００が完成する。
　本実施形態に係るＭＯＳＦＥＴ１００では、Ｚ方向から平面視したときに、埋込領域１５０に形成された開口１５０Ｘと重なるようにショットキー電極１１１が設けられている。このため、第１ショットキーバリアダイオード２２が動作すると、電流が開口１５０Ｘを通じてドレイン電極７０に向けて流れる。開口１５０Ｘが形成されていない場合、電流は埋込領域１５０を迂回するように流れるのに対し、開口１５０Ｘが形成されていることで電流経路を短縮できる。そして、電流経路の抵抗の低減により第１ショットキーバリアダイオード２２を立ち上がりやすくできる。従って、ＭＯＳＦＥＴ１００中に寄生しているｐｎ接合を含むダイオードよりも早期に第１ショットキーバリアダイオード２２を動作させ、ｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　Ｚ方向から平面視したときに、活性領域１２０Ａ内で隣り合う電界緩和領域１６の間の距離Ｌ１が開口１５０Ｘの最も短い辺の長さＬ２よりも大きいことで、埋込領域１５０における電界集中を緩和し、終端領域１１０の耐圧の低下を抑制できる。
　非活性領域１２０Ｂ内に第２ショットキーバリアダイオード２３が設けられ、Ｚ方向から平面視したときに、電界緩和領域１６に形成された開口１６Ｘと重なるように第２ショットキーバリアダイオード２３のショットキー電極１２１が設けられている。このため、非活性領域１２０Ｂ内におけるｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　複数の第２ショットキーバリアダイオード２３が、Ｚ方向から平面視したときに、ゲートパッド８４に沿って配置されていることで、ゲートパッド８４の下方の電界緩和領域１６を含むｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。また、複数の第２ショットキーバリアダイオード２３が、Ｚ方向から平面視したときに、ゲートランナー８５に沿って配置されていることで、ゲートランナー８５の下方の電界緩和領域１６を含むｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　第２ショットキーバリアダイオード２３の立ち上がり電圧は、電界緩和領域１６の非活性領域１２０Ｂ内の部分とドリフト領域１１との間のｐｎ接合を含むダイオードの立ち上がり電圧よりも低いことが好ましい。ｐｎ接合を含むダイオードの動作に伴う特性の低下をより抑制するためである。
　なお、非活性領域１２０Ｂ内にセンス構造が設けられていてもよく、この場合、複数の第２ショットキーバリアダイオード２３が、Ｚ方向から平面視したときに、センス構造に沿って配置されていてもよい。図３８は、センス構造を含む炭化珪素半導体装置の例を示す断面図である。図３９は、センス構造を含む炭化珪素半導体装置の他の例を示す断面図である。
　図３８に示す例では、センス構造２４に沿って第２ショットキーバリアダイオード２３が配置されている。センス構造２４は、第２領域１１Ｂの表面に形成されたｎ型領域３１を含む。ｎ型領域３１は、例えば窒素またはリンなどのドナーが添加されていることでｎ型を有する。ｎ型領域３１は、第１主面１を構成している。ｎ型領域３１のドナー濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。層間絶縁膜８３及びゲート絶縁膜８１に、ｎ型領域３１を露出するコンタクトホール１２４及び１２５が形成されている。センス構造２４は、コンタクトホール１２４を通じてｎ型領域３１にオーミック接合する端子８６と、コンタクトホール１２５を通じてｎ型領域３１にオーミック接合する端子８７とを有する。このセンス構造２４では、温度に応じて変化するｎ型領域３１の電気抵抗を端子８６及び８７を通じて測定することで炭化珪素半導体装置の温度を測定できる。
　図３９に示す例では、センス構造２５に沿って第２ショットキーバリアダイオード２３が配置されている。センス構造２５は、第２領域１１Ｂの表面に形成されたｐ型領域３２と、ｎ型領域３３とを含む。ｐ型領域３２は、例えばアルミニウムなどのアクセプタが添加されていることでｐ型を有する。ｐ型領域３２は、第１主面１を構成している。ｐ型領域３２のアクセプタ濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。ｎ型領域３３は、例えば窒素またはリンなどのドナーが添加されていることでｎ型を有する。ｎ型領域３３は、第１主面１を構成している。ｎ型領域３３のドナー濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。層間絶縁膜８３及びゲート絶縁膜８１に、ｐ型領域３２を露出するコンタクトホール１２６と、ｎ型領域３３を露出するコンタクトホール１２７とが形成されている。センス構造２５は、コンタクトホール１２６を通じてｐ型領域３２にオーミック接合する端子８８と、コンタクトホール１２７を通じてｎ型領域３３にオーミック接合する端子８９とを有する。このセンス構造２５では、温度に応じて変化するｐ型領域３２とｎ型領域３３とを含むダイオードの電気抵抗を端子８８及び８９を通じて測定することで炭化珪素半導体装置の温度を測定できる。
　複数の第２ショットキーバリアダイオード２３が、Ｚ方向から平面視したときに、センス構造２４及び２５に沿って配置されていることで、センス構造２４及び２５の下方の電界緩和領域１６を含むｐｎ接合ダイオードの動作に伴う特性の低下を抑制できる。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
　１　第１主面
　２　第２主面
　３　側面
　４　底面
　５　ゲートトレンチ
　１０　炭化珪素基板
　１１　ドリフト領域（第１半導体領域の一例）
　１１Ａ　第１領域
　１１Ｂ　第２領域
　１１Ｃ　第１面
　１２　ボディ領域
　１２Ｘ、１６Ｘ、１７Ｘ、１８Ｘ、１５０Ｘ、１６０Ｘ　開口
　１３　ソース領域
　１６　電界緩和領域（第２半導体領域の一部）
　１７　接続領域
　１８　コンタクト領域
　２１　トランジスタ
　２２　第１ショットキーバリアダイオード
　２３　第２ショットキーバリアダイオード
　２４、２５　センス構造
　３１、３３　ｎ型領域
　３２　ｐ型領域
　４０　炭化珪素エピタキシャル層
　５０　炭化珪素単結晶基板
　６０　ソース電極
　６１　コンタクト電極
　６２　ソース配線
　７０　ドレイン電極
　８１　ゲート絶縁膜
　８２　ゲート電極
　８３　層間絶縁膜
　８４　ゲートパッド
　８５　ゲートランナー
　８６、８７、８８、８９　端子
　９０　コンタクトホール
　１００　ＭＯＳＦＥＴ
　１１０　終端領域
　１１１　ショットキー電極
　１１２　コンタクトホール
　１２０　素子領域
　１２０Ａ　活性領域
　１２０Ｂ　非活性領域
　１２１　ショットキー電極
　１２２、１２３、１２４、１２５、１２６、１２７　コンタクトホール
　１５０　埋込領域（第２半導体領域の一部）
　１５１　埋込ＪＴＥ領域
　１５２　埋込ガードリング領域
　１６０　ジャンクション領域
　１６１　ＪＴＥ領域
　１６２　ガードリング領域
　Ａ、Ｂ　領域

Claims (7)

  1. 　第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、
    　前記炭化珪素基板は、前記第１主面に垂直な方向から平面視したときに、
    　複数のトランジスタを含む素子領域と、
    　前記素子領域を囲み、第１ショットキーバリアダイオードを含む終端領域と、
    　を有し、
    　前記炭化珪素基板は、
    　前記第２主面をなし、第１導電型を有する第１半導体領域と、
    　前記第１主面と前記第２主面との間に位置する第１面と、
    　前記第１面に設けられ、前記第１導電型と異なる第２導電型を有する第２半導体領域と、
    　を有し、
    　前記第２半導体領域は、前記終端領域に設けられ、第１開口が形成された第１埋込領域を有し、
    　前記第１ショットキーバリアダイオードは、前記第１主面に設けられ、前記第１主面に垂直な方向から平面視したときに、前記第１開口と重なる第１ショットキー電極を有する炭化珪素半導体装置。
  2. 　前記第１開口は、矩形状の平面形状を有し、
    　前記第２半導体領域は、前記素子領域に設けられた複数の電界緩和領域を有し、
    　前記第１主面に垂直な方向から平面視したときに、隣り合う前記電界緩和領域の間の距離は、前記第１開口の最も短い辺の長さよりも大きい請求項１に記載の炭化珪素半導体装置。
  3. 　前記素子領域は、
    　複数の前記トランジスタが配列した活性領域と、
    　前記活性領域の周囲に設けられ、複数の第２ショットキーバリアダイオードを含む非活性領域と、
    　を有し、
    　前記第２半導体領域は、前記非活性領域に設けられ、第２開口が形成された第２埋込領域を有し、
    　前記第２ショットキーバリアダイオードは、前記第１主面に設けられ、前記第１主面に垂直な方向から平面視したときに、前記第２開口と重なる第２ショットキー電極を有する請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　複数の前記トランジスタのゲート電極が接続されたゲートパッドを前記第１主面の上方に有し、
    　複数の前記第２ショットキーバリアダイオードが、前記第１主面に垂直な方向から平面視したときに、前記ゲートパッドに沿って配置されている請求項３に記載の炭化珪素半導体装置。
  5. 　複数の前記トランジスタのゲート電極が接続されたゲートランナーを前記第１主面の上方に有し、
    　複数の前記第２ショットキーバリアダイオードが、前記第１主面に垂直な方向から平面視したときに、前記ゲートランナーに沿って配置されている請求項３または請求項４に記載の炭化珪素半導体装置。
  6. 　前記非活性領域に設けられたセンス構造を有し、
    　複数の前記第２ショットキーバリアダイオードが、前記第１主面に垂直な方向から平面視したときに、前記センス構造に沿って配置されている請求項３から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記第２ショットキーバリアダイオードの立ち上がり電圧は、前記第２埋込領域と前記第１半導体領域との間のｐｎ接合を含むダイオードの立ち上がり電圧よりも低い請求項３から請求項６のいずれか１項に記載の炭化珪素半導体装置。
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