WO2022137649A1 - 炭化珪素半導体装置 - Google Patents

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光亮 内田
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住友電気工業株式会社
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Definitions

  • This disclosure relates to silicon carbide semiconductor devices.
  • a trench gate type MOSFET Metal Oxide Semiconductor
  • FieldEffectTransistor FieldEffectTransistor
  • the silicon carbide semiconductor device of the present disclosure includes a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface, and the silicon carbide substrate is a drift having a first conductive type.
  • a plurality of gate trenches defined by a side surface leading to the drift region and a bottom surface connected to the side surface and extending in the first direction parallel to the first main surface are provided, and the contact region is the plurality of gate trenches.
  • One of the first gate trenches is in contact with the first gate trench from both sides in the second direction perpendicular to the first direction, and is separated from the second gate trench adjacent to the first gate trench in the second direction.
  • FIG. 7 is a cross-sectional view (No. 4) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 8 is a cross-sectional view (No. 5) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 9 is a cross-sectional view (No. 6) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10 is a cross-sectional view (No. 7) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11 is a cross-sectional view (No. 8) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 12 is a cross-sectional view (No. 9) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 13 is a diagram showing a relationship between a source region and a contact region in the method for manufacturing a silicon carbide semiconductor device according to an embodiment.
  • FIG. 14 is a diagram showing a relationship between a gate trench, a source region, and a contact region in the method for manufacturing a silicon carbide semiconductor device according to an embodiment.
  • FIG. 15 is a diagram showing a relationship between an interlayer insulating film, a source region, and a contact region in the method for manufacturing a silicon carbide semiconductor device according to an embodiment.
  • An object of the present disclosure is to provide a silicon carbide semiconductor device capable of improving the uniformity of temperature distribution during operation.
  • the silicon carbide semiconductor device includes a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface, and the silicon carbide substrate is a silicon carbide substrate.
  • a drift region having a first conductive type, a body region provided on the drift region and having a second conductive type different from the first conductive type, and a body region provided on the body region so as to be separated from the drift region. It also has a source region having the first conductive type and a contact region provided on the body region and having the second conductive type, and the source region and the said are on the first main surface.
  • the contact area is in contact with the first gate trench and away from the second gate trench.
  • the source region is divided by the contact region in the first direction.
  • the source region becomes a conductive region and the contact region becomes a non-conducting region. Therefore, in this case, the conductive region is divided by the non-conducting region in the first direction.
  • a source region exists between the second gate trench and the contact region, and the source region is continuous in the first direction. Therefore, according to the silicon carbide semiconductor device according to this aspect, a continuous conduction region can be secured in the first direction.
  • the conduction region is continuous in the first direction, the uniformity of heat generation can be improved and the uniformity of temperature distribution can be improved. Further, since the contact region is in contact with the first gate trench from both sides in the second direction, the total area of the contact region can be kept constant even if the pattern is displaced during the formation of the contact region. Therefore, stable characteristics can be obtained even if the contact region is displaced.
  • the plurality of gate trenches are arranged in the second direction at the first pitch, and the dimension of the contact region in the second direction is 0.90 times or more the first pitch. . It may be 10 times or less. In this case, it is easy to apply an electric potential to the body region through the contact region, and it is easy to pass a sufficient current through the source region.
  • a plurality of the contact regions may be arranged in the first direction along the first gate trench. In this case, it is easy to improve the uniformity of the temperature distribution.
  • the plurality of contact regions may be arranged in an oblique grid pattern with respect to the first direction and the second direction. In this case, it is easy to pass a large current, and it is easy to apply an electric potential to the body region through the contact region.
  • the side surface of the gate trench may include a ⁇ 0-33-8 ⁇ surface or a ⁇ 11-20 ⁇ surface. In this case, good mobility can be obtained on the side surface of the gate trench, and channel resistance can be reduced.
  • FIG. 1 is a diagram showing a relationship between an interlayer insulating film, a source region, and a contact region in the silicon carbide semiconductor device according to the embodiment.
  • 2 and 3 are cross-sectional views showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 1 corresponds to a plan view showing the arrangement of the gate trench, the source region, and the contact region on the first main surface of the silicon carbide substrate.
  • FIG. 2 corresponds to a cross-sectional view taken along line II-II in FIG.
  • FIG. 3 corresponds to a cross-sectional view taken along line III-III in FIG.
  • the MOSFET 100 includes a silicon carbide substrate 10, a gate insulating film 81, a gate electrode 82, an interlayer insulating film 83, a source electrode 60, and a drain electrode 70.
  • the silicon carbide substrate 10 includes a silicon carbide single crystal substrate 50 and a silicon carbide epitaxial layer 40 on the silicon carbide single crystal substrate 50.
  • the silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 opposite to the first main surface 1.
  • the silicon carbide epitaxial layer 40 constitutes the first main surface 1
  • the silicon carbide single crystal substrate 50 constitutes the second main surface 2.
  • the silicon carbide single crystal substrate 50 and the silicon carbide epitaxial layer 40 are made of, for example, polytype 4H hexagonal silicon carbide.
  • the silicon carbide single crystal substrate 50 contains a donor (n-type impurity) such as nitrogen (N) and has an n-type (first conductive type).
  • the first main surface 1 is a surface on which the ⁇ 0001 ⁇ surface or the ⁇ 0001 ⁇ surface is inclined by an off angle of 8 ° or less in the off direction.
  • the first main surface 1 is a surface on which the (000-1) surface or the (000-1) surface is inclined by an off angle of 8 ° or less in the off direction.
  • the off direction may be, for example, the ⁇ 11-20> direction or the ⁇ 1-100> direction.
  • the off angle may be, for example, 1 ° or more, or 2 ° or more.
  • the off angle may be 6 ° or less, or 4 ° or less.
  • the silicon carbide epitaxial layer 40 mainly has a drift region 11, a body region 12, a source region 13, and a contact region 18.
  • the drift region 11 has an n-type due to the addition of a donor such as nitrogen or phosphorus (P). It is preferable that the addition of the donor to the drift region 11 is performed not by ion implantation but by the addition of impurities during the epitaxial growth of the drift region 11.
  • the donor concentration in the drift region 11 is preferably lower than the donor concentration in the silicon carbide single crystal substrate 50.
  • the donor concentration in the drift region 11 is preferably 1 ⁇ 10 15 cm -3 or more and 5 ⁇ 10 16 cm -3 or less, for example, about 8 ⁇ 10 15 cm -3 .
  • the body region 12 is provided on the drift region 11.
  • the body region 12 has a p-type (second conductive type) due to the addition of an acceptor (p-type impurity) such as aluminum (Al).
  • the acceptor concentration of the body region 12 is, for example, about 1 ⁇ 10 18 cm -3 .
  • the source region 13 is provided on the body region 12 so as to be separated from the drift region 11 by the body region 12.
  • the source region 13 has an n-type due to the addition of a donor such as nitrogen or phosphorus.
  • the source region 13 constitutes the first main surface 1.
  • the donor concentration in the source region 13 is, for example, about 1 ⁇ 10 19 cm -3 .
  • the contact region 18 has a p-type due to the addition of an acceptor such as aluminum.
  • the contact area 18 constitutes the first main surface 1.
  • the contact region 18 penetrates the source region 13 and touches the body region 12.
  • the acceptor concentration of the contact region 18 is, for example, 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • a plurality of gate trenches 5 are provided on the first main surface 1.
  • the gate trench 5 extends in a first direction parallel to, for example, the first main surface 1, and a plurality of gate trenches 5 are arranged in a second direction parallel to the first main surface 1 and orthogonal to the first direction.
  • the gate trench 5 has a bottom surface 4 composed of a drift region 11.
  • the gate trench 5 has a side surface 3 that penetrates the contact region 18, the source region 13, and the body region 12 and is connected to the bottom surface 4.
  • the bottom surface 4 is, for example, a plane parallel to the second main surface 2.
  • the angle ⁇ 1 of the side surface 3 with respect to the plane including the bottom surface 4 is, for example, 45 ° or more and 65 ° or less.
  • the angle ⁇ 1 may be, for example, 50 ° or more.
  • the angle ⁇ 1 may be, for example, 60 ° or less.
  • the side surface 3 preferably has a ⁇ 0-33-8 ⁇ surface or a ⁇ 11-20 ⁇ surface.
  • the ⁇ 0-33-8 ⁇ plane and the ⁇ 11-20 ⁇ plane are crystal planes from which excellent mobility can be obtained.
  • a plurality of contact areas 18 are lined up along the gate trench 5 in the first direction. Each contact region 18 contacts one of the plurality of gate trenches 5 from both sides in a second direction. Assuming that the gate trench 5 in contact with the contact region 18 is the first gate trench and the gate trench 5 adjacent to the first gate trench in the second direction is the second gate trench, the contact region 18 is separated from the second gate trench. There may be a source region 13 between the contact region 18 and the second gate trench. The source region 13 may be continuous in the first direction between the first gate trench and the second gate trench. A plurality of contact regions 18 may be arranged in the second direction at every other of the plurality of gate trenches 5. The plurality of contact regions 18 may be arranged in an oblique grid pattern with respect to the first direction and the second direction.
  • the gate insulating film 81 is, for example, an oxide film.
  • the gate insulating film 81 is made of, for example, a material containing silicon dioxide.
  • the gate insulating film 81 is in contact with the side surface 3 and the bottom surface 4.
  • the gate insulating film 81 is in contact with the drift region 11 on the bottom surface 4.
  • the gate insulating film 81 is in contact with each of the contact region 18, the source region 13, the body region 12, and the drift region 11 on the side surface 3.
  • the gate insulating film 81 may be in contact with the source region 13 on the first main surface 1.
  • the interlayer insulating film 83 is provided in contact with the gate electrode 82 and the gate insulating film 81.
  • the interlayer insulating film 83 is made of a material containing, for example, silicon dioxide.
  • the interlayer insulating film 83 electrically insulates the gate electrode 82 and the source electrode 60.
  • Contact holes 90 are formed in the interlayer insulating film 83 and the gate insulating film 81 at regular intervals in the second direction.
  • the contact hole 90 is provided so that the gate trench 5 is located between the contact holes 90 adjacent to each other in the second direction.
  • the contact hole 90 extends in the first direction. Through the contact hole 90, the source region 13 and the contact region 18 are exposed from the interlayer insulating film 83 and the gate insulating film 81.
  • the source electrode 60 is in contact with the first main surface 1.
  • the source electrode 60 has a contact electrode 61 provided in the contact hole 90 and a source wiring 62.
  • the contact electrode 61 is in contact with the source region 13 and the contact region 18 on the first main surface 1.
  • the contact electrode 61 is made of a material containing, for example, nickel silicide (NiSi).
  • the contact electrode 61 may be made of a material containing titanium (Ti), Al, and Si.
  • the contact electrode 61 is ohmic contacted with the source region 13 and the contact region 18.
  • the source wiring 62 covers the upper surface and the side surface of the interlayer insulating film 83 and the upper surface of the contact electrode 61.
  • the source wiring 62 is in contact with the contact electrode 61.
  • the source wiring 62 is made of, for example, a material containing Al.
  • the drain electrode 70 is in contact with the second main surface 2.
  • the drain electrode 70 is in contact with the silicon carbide single crystal substrate 50 on the second main surface 2.
  • the drain electrode 70 is electrically connected to the drift region 11.
  • the drain electrode 70 is made of a material containing, for example, NiSi.
  • the drain electrode 70 may be made of a material containing Ti, Al, and Si.
  • the drain electrode 70 is ohmic-bonded to the silicon carbide single crystal substrate 50.
  • the acceptor concentration and donor concentration in each of the impurity regions are measured by, for example, measurement using a scanning capacitance microscope (SCM) or secondary ion mass spectrometry (SIMS). Can be measured.
  • SCM scanning capacitance microscope
  • SIMS secondary ion mass spectrometry
  • a drift region 11 is formed on the silicon carbide single crystal substrate 50 by epitaxial growth.
  • a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) is used as a raw material gas, and for example, hydrogen gas (H 2 ) is used as a carrier gas.
  • Chemical Vapor Deposition It can be carried out by the CVD) method. At this time, it is preferable to introduce, for example, nitrogen (N) or phosphorus (P) as a donor.
  • N nitrogen
  • P phosphorus
  • the ion implantation for forming the body region 12 an acceptor such as aluminum (Al) is ion-implanted.
  • a donor such as phosphorus (P) is ion-implanted.
  • the silicon carbide substrate 10 having the drift region 11, the body region 12, and the source region 13 is formed.
  • epitaxial growth may be used with the addition of impurities.
  • the contact region 18 is formed by ion implantation. As shown in FIG. 13, the contact region 18 is formed in an island shape so as to intersect the region where the gate trench 5 is formed. Next, an activation heat treatment is performed to activate the impurities added by ion implantation.
  • the temperature of this heat treatment is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • the silicon carbide substrate 10 is prepared as described above.
  • a mask 9 having an opening that partially exposes the source region 13 and the contact region 18 is formed on the silicon carbide substrate 10.
  • the opening is formed corresponding to the position of the gate trench 5.
  • a silicon oxide film formed by thermal oxidation can be used as the mask 9, for example.
  • the source region 13, the contact region 18, the body region 12, and a part of the drift region 11 are removed by etching.
  • etching method for example, reactive ion etching (RIE), particularly Inductive Coupled Plasma (ICP) RIE can be used.
  • ICP-RIE Inductive Coupled Plasma
  • SF 6 or a mixed gas of SF 6 and O 2 can be used as the reaction gas.
  • the reaction gas may contain a carrier gas in addition to the chlorine gas and the oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas and the like can be used.
  • the etching rate of SiC is, for example, about 70 ⁇ m / hour.
  • the mask 9 made of silicon oxide has an extremely large selectivity with respect to SiC, so that the mask 9 is not substantially etched during the etching of SiC.
  • a gate trench 5 having a side surface 3 and a bottom surface 4 is formed on the silicon carbide substrate 10 by the above thermal etching.
  • the silicon carbide substrate 10 is etched so as to be side-etched from the opening of the mask 9 as indicated by the arrow SE. Further, during thermal etching, a ⁇ 0-33-8 ⁇ surface is self-formed on the side surface 3.
  • the mask 9 is removed from the first main surface 1 to form the gate insulating film 81.
  • a gate insulating film 81 in contact with the source region 13, the body region 12, the drift region 11, and the contact region 18 is formed.
  • the silicon carbide substrate 10 is heated at a temperature of, for example, 1300 ° C. or higher and 1400 ° C. or lower in an atmosphere containing oxygen.
  • the first main surface 1 and the gate insulating film 81 in contact with the side surface 3 and the bottom surface 4 are formed.
  • the gate insulating film 81 is formed by thermal oxidation, a part of the silicon carbide substrate 10 is incorporated into the gate insulating film 81. Therefore, in the subsequent treatment, it is assumed that the first main surface 1, the side surface 3 and the bottom surface 4 are slightly moved to the interface between the gate insulating film 81 after thermal oxidation and the silicon carbide substrate 10.
  • heat treatment may be performed on the silicon carbide substrate 10 in a nitric oxide (NO) gas atmosphere.
  • NO nitric oxide
  • the silicon carbide substrate 10 is held for about 1 hour under the condition of, for example, 1100 ° C. or higher and 1400 ° C. or lower.
  • nitrogen atoms are introduced into the interface region between the gate insulating film 81 and the body region 12.
  • the formation of the interface state in the interface region is suppressed, so that the channel mobility can be improved.
  • the gate electrode 82 is formed.
  • the gate electrode 82 is formed on the gate insulating film 81.
  • the gate electrode 82 is formed by, for example, a reduced pressure CVD (Low Pressure-Chemical Vapor Deposition: LP-CVD) method.
  • the gate electrode 82 is formed so as to face each of the source region 13, the body region 12, and the drift region 11.
  • the interlayer insulating film 83 is formed. Specifically, the interlayer insulating film 83 is formed so as to cover the gate electrode 82 and contact the gate insulating film 81.
  • the interlayer insulating film 83 is formed by, for example, a CVD method.
  • the interlayer insulating film 83 is made of a material containing, for example, silicon dioxide. A part of the interlayer insulating film 83 may be formed inside the gate trench 5.
  • a contact hole 90 is formed in the interlayer insulating film 83 and the gate insulating film 81.
  • the source region 13 and the contact region 18 are exposed from the interlayer insulating film 83 and the gate insulating film 81.
  • a metal film (not shown) for the contact electrode 61 in contact with the source region 13 and the contact region 18 is formed on the first main surface 1.
  • the metal film for the contact electrode 61 is formed by, for example, a sputtering method.
  • the metal film for the contact electrode 61 is made of, for example, a material containing Ni.
  • a metal film (not shown) for the drain electrode 70 in contact with the silicon carbide single crystal substrate 50 is formed on the second main surface 2.
  • the metal film for the drain electrode 70 is formed by, for example, a sputtering method.
  • the metal film for the drain electrode 70 is made of, for example, a material containing Ni.
  • the metal film for the contact electrode 61 and the metal film for the drain electrode 70 are held at a temperature of, for example, 900 ° C. or higher and 1100 ° C. or lower for about 5 minutes. As a result, at least a part of the metal film for the contact electrode 61 and at least a part of the metal film for the drain electrode 70 react with the silicon contained in the silicon carbide substrate 10 to silicide. As a result, a contact electrode 61 that ohmic-bonds the source region 13 and the contact region 18 and a drain electrode 70 that ohmic-bonds the silicon carbide single crystal substrate 50 are formed.
  • the contact electrode 61 may be made of a material containing Ti, Al, and Si.
  • the drain electrode 70 may be made of a material containing Ti, Al, and Si.
  • the source wiring 62 is formed. Specifically, the source wiring 62 that covers the contact electrode 61 and the interlayer insulating film 83 is formed.
  • the source wiring 62 is formed by, for example, film formation by a sputtering method and RIE.
  • the source wiring 62 is made of a material containing, for example, aluminum. In this way, the source electrode 60 having the contact electrode 61 and the source wiring 62 is formed.
  • a current flows between the source electrode 60 and the drain electrode 70 when it is turned on, but this current flows through the source region 13 but not in the contact region 18. That is, the source region 13 becomes a conductive region, and the contact region 18 becomes a non-conducting region.
  • the contact region 18 is in contact with one gate trench 5 and away from the adjacent gate trench 5. Therefore, the source region 13 exists between the adjacent gate trench 5 and the contact region 18, and the source region 13 is continuous in the first direction.
  • the contact region 18 is in contact with the two gate trenches 5, the source region 13 is divided by the contact region 18 in the first direction. Therefore, according to the present embodiment, a continuous conduction region can be secured in the first direction. Further, although heat is generated by the flow of an electric current, since the conduction region is continuous in the first direction, the uniformity of heat generation can be improved and the uniformity of temperature distribution can be improved.
  • FIG. 16 to 18 are diagrams showing the MOSFET 100 when the position of the pattern is displaced.
  • FIG. 16 is a diagram showing the relationship between the source region 13 and the contact region 18 when the pattern is displaced in the manufacturing method of the MOSFET 100 according to the embodiment.
  • FIG. 17 is a diagram showing the relationship between the interlayer insulating film 83, the source region 13, and the contact region 18 when the pattern is displaced in the manufacturing method of the MOSFET 100 according to the embodiment.
  • FIG. 18 is a cross-sectional view showing the configuration of the MOSFET 100 according to the embodiment in which the pattern is displaced.
  • each contact region 18 still has a misalignment.
  • the total area of the contact region 18 exposed to each contact hole 90 is the same as the total area when there is no misalignment (see FIG. 15). Therefore, even if the position of the contact region 18 is displaced, the characteristics are unlikely to fluctuate, and stable characteristics can be obtained.
  • the source region 13 is continuous in the first direction, a wide conduction region is secured and it is easy for current to flow in a wider range. That is, it is easy to pass a large current.
  • the plurality of contact regions 18 are arranged in an oblique grid pattern with respect to the first direction and the second direction, it is easy to pass a large current, and it is easy to apply a potential to the body region 12 from the source electrode 60.
  • a plurality of gate trenches 5 are arranged in the second direction at the first pitch P, and the dimension L of the contact region 18 in the second direction is 0.90 times or more the first pitch P. It is preferably 1.10 times or less, and more preferably 0.92 times or more and 1.08 times or less. If the dimension L is less than 0.90 times the first pitch P, the contact region 18 may become too small and it may be difficult to sufficiently apply the potential to the body region 12. If the dimension L is more than 1.10 times the first pitch P, the contact region 18 may become excessive and the contact region 18 may come into contact with two adjacent gate trenches 5 when a pattern shift occurs. .. When the contact region 18 comes into contact with two adjacent gate trenches 5, the conductive region is divided by the non-conducting region in the first direction, the heat generation uniformity may decrease, and the temperature distribution uniformity may decrease.

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Abstract

炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、を有し、前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びる複数のゲートトレンチが設けられており、前記コンタクト領域は、前記複数のゲートトレンチのうちの１つの第１ゲートトレンチに、前記第１方向に垂直な第２方向で両側から接し、かつ、前記第２方向で前記第１ゲートトレンチに隣接する第２ゲートトレンチから離れている。

Description

炭化珪素半導体装置
　本開示は、炭化珪素半導体装置に関する。
　本出願は、２０２０年１２月２３日出願の日本出願第２０２０－２１３６９１号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　炭化珪素半導体装置の一つとして、層間絶縁膜に形成されたコンタクトホールの内側に、ボディ領域に接続されるコンタクト領域がゲートトレンチに沿って断続的に配置されたトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が開示されている（たとえば、特許文献１）。
日本国特開２０１２－２３２９１号公報
　本開示の炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、を有し、前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びる複数のゲートトレンチが設けられており、前記コンタクト領域は、前記複数のゲートトレンチのうちの１つの第１ゲートトレンチに、前記第１方向に垂直な第２方向で両側から接し、かつ、前記第２方向で前記第１ゲートトレンチに隣接する第２ゲートトレンチから離れている。
図１は、実施形態に係る炭化珪素半導体装置における層間絶縁膜と、ソース領域と、コンタクト領域との間の関係を示す図である。 図２は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その１）である。 図３は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その２）である。 図４は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１）である。 図５は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２）である。 図６は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その３）である。 図７は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その４）である。 図８は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その５）である。 図９は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その６）である。 図１０は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その７）である。 図１１は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その８）である。 図１２は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その９）である。 図１３は、実施形態に係る炭化珪素半導体装置の製造方法におけるソース領域と、コンタクト領域との間の関係を示す図である。 図１４は、実施形態に係る炭化珪素半導体装置の製造方法におけるゲートトレンチと、ソース領域と、コンタクト領域との間の関係を示す図である。 図１５は、実施形態に係る炭化珪素半導体装置の製造方法における層間絶縁膜と、ソース領域と、コンタクト領域との間の関係を示す図である。 図１６は、実施形態に係る炭化珪素半導体装置の製造方法においてパターンの位置ずれが生じた場合のソース領域と、コンタクト領域との間の関係を示す図である。 図１７は、実施形態に係る炭化珪素半導体装置の製造方法においてパターンの位置ずれが生じた場合の層間絶縁膜と、ソース領域と、コンタクト領域との間の関係を示す図である。 図１８は、パターンの位置ずれが生じた実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
　［本開示が解決しようとする課題］
　従来のコンタクト領域が断続的に配置されたＭＯＳＦＥＴでは、動作時の温度分布の均一性が低くなりやすい。これは、ソース－ドレイン間の電流はソース領域を流れる一方で、コンタクト領域を流れず、温度のむらが生じやすいためである。また、コンタクト領域をコンタクトホールの内側に配置した場合には、製造時にパターンの位置ずれが生じると、コンタクト領域の面積が不足し、特性が変動してしまう。
　本開示は、動作時の温度分布の均一性を向上できる炭化珪素半導体装置を提供することを目的とする。
　［本開示の効果］
　本開示によれば、動作時の温度分布の均一性を向上できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　〔１〕　本開示の一態様に係る炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、を有し、前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びる複数のゲートトレンチが設けられており、前記コンタクト領域は、前記複数のゲートトレンチのうちの１つの第１ゲートトレンチに、前記第１方向に垂直な第２方向で両側から接し、かつ、前記第２方向で前記第１ゲートトレンチに隣接する第２ゲートトレンチから離れている。
　コンタクト領域は、第１ゲートトレンチに接しつつ、第２ゲートトレンチから離れている。コンタクト領域が第１ゲートトレンチ及び第２ゲートトレンチに接している場合、第１方向においてソース領域がコンタクト領域により分断される。オン時に、ソース領域は導通領域となり、コンタクト領域は非導通領域となるため、この場合には、第１方向において導通領域が非導通領域により分断される。これに対し、本一態様に係る炭化珪素半導体装置では、第２ゲートトレンチとコンタクト領域との間にはソース領域が存在し、第１方向においてソース領域が連続する。従って、本一態様に係る炭化珪素半導体装置によれば、第１方向において連続する導通領域を確保できる。また、電流が流れることで発熱するが、第１方向において導通領域が連続するため、発熱の均一性を高め、温度分布の均一性を高めることができる。更に、コンタクト領域は第１ゲートトレンチに第２方向で両側から接するため、コンタクト領域の形成時にパターンの位置ずれが生じたとしても、コンタクト領域の総面積を一定に保つことできる。従って、コンタクト領域の位置ずれが生じても、安定した特性が得られる。
　〔２〕　〔１〕において、複数の前記ゲートトレンチは、前記第２方向に第１ピッチで配列し、前記コンタクト領域の前記第２方向の寸法は、前記第１ピッチの０．９０倍以上１．１０倍以下であってもよい。この場合、コンタクト領域を通じてボディ領域に電位を付与しやすく、ソース領域を通じて十分な電流を流しやすい。
　〔３〕　〔１〕又は〔２〕において、複数の前記コンタクト領域が前記第１方向に、前記第１ゲートトレンチに沿って並んでいてもよい。この場合、温度分布の均一性を高めやすい。
　〔４〕　〔１〕～〔３〕において、前記第１ゲートトレンチと前記第２ゲートトレンチとの間で、前記ソース領域は前記第１方向で連続していてもよい。この場合、大電流を流しやすい。
　〔５〕　〔１〕～〔４〕において、複数の前記コンタクト領域が前記第２方向に、複数の前記ゲートトレンチの１つおきに並んでいてもよい。この場合、大電流を流しやすく、コンタクト領域を通じてボディ領域に電位を付与しやすい。
　〔６〕　〔１〕～〔５〕において、複数の前記コンタクト領域が、前記第１方向及び前記第２方向に対して斜め格子状に並んでいてもよい。この場合、大電流を流しやすく、コンタクト領域を通じてボディ領域に電位を付与しやすい。
　〔７〕　〔１〕～〔６〕において、前記ゲートトレンチの前記側面は、｛０－３３－８｝面又は｛１１－２０｝面を含んでもよい。この場合、ゲートトレンチの側面において良好な移動度が得られ、チャネル抵抗を低減することができる。
　［本開示の実施形態］
　本開示の実施形態は、いわゆる縦型のＭＯＳＦＥＴ（炭化珪素半導体装置）に関する。図１は、実施形態に係る炭化珪素半導体装置における層間絶縁膜と、ソース領域と、コンタクト領域との間の関係を示す図である。図２及び図３は、実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図１は、炭化珪素基板の第１主面におけるゲートトレンチ、ソース領域及びコンタクト領域の配置を示す平面図に相当する。図２は、図１中のII-II線に沿った断面図に相当する。図３は、図１中のIII-III線に沿った断面図に相当する。
　図１～図３に示されるように、本実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜８１と、ゲート電極８２と、層間絶縁膜８３と、ソース電極６０と、ドレイン電極７０とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板５０と、炭化珪素単結晶基板５０上にある炭化珪素エピタキシャル層４０とを含む。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素エピタキシャル層４０は第１主面１を構成し、炭化珪素単結晶基板５０は第２主面２を構成する。炭化珪素単結晶基板５０及び炭化珪素エピタキシャル層４０は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板５０は、例えば窒素（Ｎ）などのドナー（ｎ型不純物）を含みｎ型（第１導電型）を有する。
　第１主面１は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面または（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、例えば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
　炭化珪素エピタキシャル層４０は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、コンタクト領域１８とを主に有する。
　ドリフト領域１１は、例えば窒素またはリン（Ｐ）などのドナーが添加されていることでｎ型を有する。ドリフト領域１１へのドナーの添加は、イオン注入によってではなく、ドリフト領域１１のエピタキシャル成長時の不純物添加によって行われていることが好ましい。ドリフト領域１１のドナー濃度は、炭化珪素単結晶基板５０のドナー濃度よりも低いことが好ましい。ドリフト領域１１のドナー濃度は、好ましくは１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下であり、例えば８×１０１５ｃｍ－３程度である。
　ボディ領域１２はドリフト領域１１上に設けられている。ボディ領域１２は、例えばアルミニウム（Ａｌ）などのアクセプタ（ｐ型不純物）が添加されていることでｐ型（第２導電型）を有する。ボディ領域１２のアクセプタ濃度は、例えば１×１０１８ｃｍ－３程度である。
　ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、例えば窒素またはリンなどのドナーが添加されていることでｎ型を有する。ソース領域１３は、第１主面１を構成している。ソース領域１３のドナー濃度は、例えば１×１０１９ｃｍ－３程度である。
　コンタクト領域１８は、例えばアルミニウムなどのアクセプタが添加されていることでｐ型を有する。コンタクト領域１８は、第１主面１を構成する。コンタクト領域１８は、ソース領域１３を貫通し、ボディ領域１２に接する。コンタクト領域１８のアクセプタ濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　第１主面１には、複数のゲートトレンチ５が設けられている。ゲートトレンチ５は、例えば第１主面１に平行な第１方向に延びており、複数のゲートトレンチ５が、第１主面１に平行で、第１方向に直交する第２方向に並んでいる。ゲートトレンチ５は、ドリフト領域１１からなる底面４を有する。ゲートトレンチ５は、コンタクト領域１８、ソース領域１３及びボディ領域１２を貫通して底面４に連なる側面３を有する。底面４は、例えば第２主面２と平行な平面である。底面４を含む平面に対する側面３の角度θ１は、例えば４５°以上６５°以下である。角度θ１は、例えば５０°以上であってもよい。角度θ１は、例えば６０°以下であってもよい。側面３は、好ましくは、｛０－３３－８｝面又は｛１１－２０｝面を有する。｛０－３３－８｝面及び｛１１－２０｝面は、優れた移動度が得られる結晶面である。
　複数のコンタクト領域１８が第１方向にゲートトレンチ５に沿って並んでいる。各コンタクト領域１８は、複数のゲートトレンチ５のうちの１つのゲートトレンチ５に第２方向で両側から接する。このコンタクト領域１８が接するゲートトレンチ５を第１ゲートトレンチ、第１ゲートトレンチに第２方向で隣接するゲートトレンチ５を第２ゲートトレンチとすると、コンタクト領域１８は第２ゲートトレンチから離れている。コンタクト領域１８と第２ゲートトレンチとの間にはソース領域１３があってもよい。第１ゲートトレンチと第２ゲートトレンチとの間で、ソース領域１３が第１方向で連続していてもよい。複数のコンタクト領域１８が第２方向に複数のゲートトレンチ５の１つおきに並んでいてもよい。複数のコンタクト領域１８が、第１方向及び第２方向に対して斜め格子状に並んでいてもよい。
　ゲート絶縁膜８１は、例えば酸化膜である。ゲート絶縁膜８１は、例えば二酸化珪素を含む材料により構成されている。ゲート絶縁膜８１は、側面３及び底面４に接する。ゲート絶縁膜８１は、底面４においてドリフト領域１１と接する。ゲート絶縁膜８１は、側面３においてコンタクト領域１８、ソース領域１３、ボディ領域１２及びドリフト領域１１の各々と接している。ゲート絶縁膜８１は、第１主面１においてソース領域１３と接していてもよい。
　ゲート電極８２は、ゲート絶縁膜８１上に設けられている。ゲート電極８２は、例えば導電性不純物を含むポリシリコン（ポリＳｉ）から構成されている。ゲート電極８２は、ゲートトレンチ５の内部に配置されている。
　層間絶縁膜８３は、ゲート電極８２及びゲート絶縁膜８１に接して設けられている。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成されている。層間絶縁膜８３は、ゲート電極８２とソース電極６０とを電気的に絶縁している。
　層間絶縁膜８３及びゲート絶縁膜８１には、第２方向に一定の間隔でコンタクトホール９０が形成されている。コンタクトホール９０は、第２方向で隣り合うコンタクトホール９０の間にゲートトレンチ５が位置するように設けられている。コンタクトホール９０は、第１方向に延びる。コンタクトホール９０を通じて、ソース領域１３及びコンタクト領域１８が層間絶縁膜８３及びゲート絶縁膜８１から露出している。
　ソース電極６０は、第１主面１に接する。ソース電極６０は、コンタクトホール９０内に設けられたコンタクト電極６１と、ソース配線６２とを有する。コンタクト電極６１は、第１主面１において、ソース領域１３及びコンタクト領域１８に接している。コンタクト電極６１は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成されている。コンタクト電極６１が、チタン（Ｔｉ）と、Ａｌと、Ｓｉとを含む材料から構成されていてもよい。コンタクト電極６１は、ソース領域１３及びコンタクト領域１８とオーミック接合している。ソース配線６２は、層間絶縁膜８３の上面及び側面と、コンタクト電極６１の上面とを覆う。ソース配線６２は、コンタクト電極６１と接している。ソース配線６２は、例えばＡｌを含む材料から構成されている。
　ドレイン電極７０は、第２主面２に接する。ドレイン電極７０は、第２主面２において炭化珪素単結晶基板５０と接している。ドレイン電極７０は、ドリフト領域１１と電気的に接続されている。ドレイン電極７０は、例えばＮｉＳｉを含む材料から構成されている。ドレイン電極７０がＴｉと、Ａｌと、Ｓｉとを含む材料から構成されていてもよい。ドレイン電極７０は、炭化珪素単結晶基板５０とオーミック接合している。
　なお、上記各不純物領域におけるアクセプタの濃度及びドナーの濃度は、例えば走査型静電容量顕微鏡（scanning capacitance microscope：ＳＣＭ）を用いた測定又は二次イオン質量分析（secondary ion mass spectrometry：ＳＩＭＳ）等により測定できる。
　次に、実施形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。図４～図１２は、実施形態に係るＭＯＳＦＥＴ１００の製造方法を示す断面図である。図４～図１２は、図２に示す断面の変化を示す。図１３は、実施形態に係るＭＯＳＦＥＴ１００の製造方法におけるソース領域１３と、コンタクト領域１８との間の関係を示す図である。図１４は、実施形態に係るＭＯＳＦＥＴ１００の製造方法におけるゲートトレンチ５と、ソース領域１３と、コンタクト領域１８との間の関係を示す図である。図１５は、実施形態に係るＭＯＳＦＥＴ１００の製造方法における層間絶縁膜８３と、ソース領域１３と、コンタクト領域１８との間の関係を示す図である。
　まず、図４及び図１３に示されるように、炭化珪素単結晶基板５０上にドリフト領域１１がエピタキシャル成長により形成される。このエピタキシャル成長は、例えば原料ガスとしてシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）との混合ガスを用い、キャリアガスとして例えば水素ガス（Ｈ２）を用いた化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により行うことができる。また、このときドナーとして例えば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。次に、ドリフト領域１１上のボディ領域１２と、ボディ領域１２上のソース領域１３とが形成される。具体的には、ドリフト領域１１の上面にイオン注入が行われる。ボディ領域１２を形成するためのイオン注入においては、例えばアルミニウム（Ａｌ）などのアクセプタがイオン注入される。ソース領域１３を形成するためのイオン注入においては、例えばリン（Ｐ）などのドナーがイオン注入される。これにより、ドリフト領域１１と、ボディ領域１２と、ソース領域１３とを有する炭化珪素基板１０が形成される。なお、イオン注入に代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。次に、イオン注入によってコンタクト領域１８が形成される。図１３に示されるように、コンタクト領域１８は、ゲートトレンチ５が形成される領域と交差するように島状に形成される。次に、イオン注入により添加された不純物を活性化するための活性化熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、例えば１７００℃程度である。熱処理の時間は、例えば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、例えばＡｒ雰囲気である。以上のように炭化珪素基板１０が準備される。
　次に、図５に示されるように、炭化珪素基板１０上に、ソース領域１３及びコンタクト領域１８を部分的に露出する開口部を有するマスク９が形成される。開口部はゲートトレンチ５の位置に対応して形成される。マスク９としては、例えば、熱酸化によって形成されたシリコン酸化膜を用いることができる。
　次に、図６に示されるように、マスク９の開口部において、ソース領域１３と、コンタクト領域１８と、ボディ領域１２と、ドリフト領域１１の一部とがエッチングにより除去される。エッチングの方法としては、例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）、特に誘導結合プラズマ（Inductive Coupled Plasma：ＩＣＰ）ＲＩＥを用いることができる。具体的には、例えば反応ガスとしてＳＦ６またはＳＦ６とＯ２との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、ゲートトレンチ５が形成されるべき領域に、側面が炭化珪素単結晶基板５０の主面に対してほぼ垂直な内面３Ａを有する凹部５Ａを形成することができる。
　次に、マスク９を用いて炭化珪素基板１０がエッチングされる。具体的には、炭化珪素基板１０に対して、凹部５Ａの内面３Ａにおいて熱エッチングが行われる。熱エッチングは、例えば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、炭化珪素基板１０を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子及びフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、例えば、Ｃｌ２、ＢＣｌ３、ＳＦ６、またはＣＦ４である。例えば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、例えば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスは、塩素ガスと酸素ガスとに加えてキャリアガスを含んでいてもよい。キャリアガスとしては、例えば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度は例えば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク９は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
　図７及び図１４に示されるように、上記の熱エッチングにより炭化珪素基板１０に、側面３と、底面４とを有するゲートトレンチ５が形成される。ゲートトレンチ５の形成の際、炭化珪素基板１０は、矢印ＳＥで示すようにマスク９の開口部からサイドエッチングされるようにエッチングされる。また、熱エッチングの際、側面３に｛０－３３－８｝面が自己形成される。
　次に、図８に示されるように、マスク９が第１主面１から除去され、ゲート絶縁膜８１が形成される。例えば炭化珪素基板１０を熱酸化することにより、ソース領域１３と、ボディ領域１２と、ドリフト領域１１と、コンタクト領域１８とに接するゲート絶縁膜８１が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、例えば１３００℃以上１４００℃以下の温度で加熱される。これにより、第１主面１と、側面３及び底面４に接するゲート絶縁膜８１が形成される。なお、ゲート絶縁膜８１が熱酸化により形成された場合、厳密には、炭化珪素基板１０の一部がゲート絶縁膜８１に取り込まれる。このため、以降の処理では、熱酸化後のゲート絶縁膜８１と炭化珪素基板１０との間の界面に第１主面１、側面３及び底面４が若干移動したものとする。
　次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、例えば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜８１とボディ領域１２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。
　次に、図９に示されるように、ゲート電極８２が形成される。ゲート電極８２は、ゲート絶縁膜８１上に形成される。ゲート電極８２は、例えば減圧ＣＶＤ（Low Pressure - Chemical Vapor Deposition：ＬＰ－ＣＶＤ）法により形成される。ゲート電極８２は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１との各々に対面するように形成される。
　次に、図１０に示されるように、層間絶縁膜８３が形成される。具体的には、ゲート電極８２を覆い、かつゲート絶縁膜８１と接するように層間絶縁膜８３が形成される。層間絶縁膜８３は、例えば、ＣＶＤ法により形成される。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成される。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に形成されてもよい。
　次に、図１１及び図１５に示されるように、層間絶縁膜８３及びゲート絶縁膜８１のエッチングが行われることで、層間絶縁膜８３及びゲート絶縁膜８１にコンタクトホール９０が形成される。この結果、ソース領域１３及びコンタクト領域１８が層間絶縁膜８３及びゲート絶縁膜８１から露出する。
　次に、第１主面１においてソース領域１３及びコンタクト領域１８に接するコンタクト電極６１用の金属膜（図示せず）が形成される。コンタクト電極６１用の金属膜は、例えばスパッタリング法により形成される。コンタクト電極６１用の金属膜は、例えばＮｉを含む材料から構成される。次に、第２主面２において炭化珪素単結晶基板５０に接するドレイン電極７０用の金属膜（図示せず）が形成される。ドレイン電極７０用の金属膜は、例えばスパッタリング法により形成される。ドレイン電極７０用の金属膜は、例えばＮｉを含む材料から構成される。
　次に、合金化アニールが実施される。コンタクト電極６１用の金属膜及びドレイン電極７０用の金属膜が、例えば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、コンタクト電極６１用の金属膜の少なくとも一部及びドレイン電極７０用の金属膜の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域１３及びコンタクト領域１８とオーミック接合するコンタクト電極６１と、炭化珪素単結晶基板５０とオーミック接合するドレイン電極７０とが形成される。コンタクト電極６１が、Ｔｉと、Ａｌと、Ｓｉとを含む材料から構成されてもよい。ドレイン電極７０が、Ｔｉと、Ａｌと、Ｓｉとを含む材料から構成されてもよい。
　次に、図１２に示されるように、ソース配線６２が形成される。具体的には、コンタクト電極６１及び層間絶縁膜８３を覆うソース配線６２が形成される。ソース配線６２は、例えばスパッタリング法による成膜及びＲＩＥにより形成される。ソース配線６２は、例えばアルミニウムを含む材料から構成される。このようにして、コンタクト電極６１とソース配線６２とを有するソース電極６０が形成される。
　このようにして、実施形態に係るＭＯＳＦＥＴ１００が完成する。
　本実施形態に係るＭＯＳＦＥＴ１００では、オン時にソース電極６０とドレイン電極７０との間を電流が流れるが、この電流はソース領域１３を流れる一方で、コンタクト領域１８は流れない。つまり、ソース領域１３は導通領域となり、コンタクト領域１８は非導通領域となる。コンタクト領域１８は、１つのゲートトレンチ５に接しつつ、隣接するゲートトレンチ５から離れている。このため、当該隣接するゲートトレンチ５とコンタクト領域１８との間にはソース領域１３が存在し、第１方向においてソース領域１３が連続する。コンタクト領域１８が２つのゲートトレンチ５に接している場合、第１方向においてソース領域１３がコンタクト領域１８により分断される。従って、本実施形態によれば、第１方向において連続する導通領域を確保できる。また、電流が流れることで発熱するが、第１方向において導通領域が連続するため、発熱の均一性を高め、温度分布の均一性を高めることができる。
　更に、コンタクト領域１８は１つのゲートトレンチ５に第２方向で両側から接するため、以下に説明するように、コンタクト領域１８の形成時にパターンの位置ずれが生じたとしても、コンタクトホール９０に露出するコンタクト領域１８の総面積を一定に保つことできる。図１６～図１８は、パターンの位置ずれが生じた場合のＭＯＳＦＥＴ１００を示す図である。図１６は、実施形態に係るＭＯＳＦＥＴ１００の製造方法においてパターンの位置ずれが生じた場合のソース領域１３と、コンタクト領域１８との間の関係を示す図である。図１７は、実施形態に係るＭＯＳＦＥＴ１００の製造方法においてパターンの位置ずれが生じた場合の層間絶縁膜８３と、ソース領域１３と、コンタクト領域１８との間の関係を示す図である。図１８は、パターンの位置ずれが生じた実施形態に係るＭＯＳＦＥＴ１００の構成を示す断面図である。
　ここでは、図１６に示されるように、パターンの位置ずれにより、コンタクト領域１８が第２方向にずれて形成されたとする。このような場合、上記の実施形態の処理を行うことで製造されるＭＯＳＦＥＴ１００では、図１７及び図１８に示されるように、各コンタクト領域１８に位置ずれが生じたままである。しかし、各コンタクトホール９０に露出するコンタクト領域１８の総面積は、位置ずれが生じていない場合（図１５参照）の総面積と同一である。従って、コンタクト領域１８の位置ずれが生じても、特性の変動は生じにくく、安定した特性が得られる。
　また、本実施形態では、複数のコンタクト領域１８が第１方向にゲートトレンチ５に沿って並んでいることで、温度分布の均一性を高めやすい。
　ソース領域１３が第１方向で連続していることで、導通領域を広く確保し、より広い範囲で電流を流しやすい。つまり、大電流を流しやすい。
　複数のコンタクト領域１８が第２方向に、複数のゲートトレンチ５の１つおきに並んでいることで、大電流を流しやすく、ボディ領域１２にソース電極６０から電位を付与しやすい。
　複数のコンタクト領域１８が第１方向及び第２方向に対して斜め格子状に並んでいることで、大電流を流しやすく、ボディ領域１２にソース電極６０から電位を付与しやすい。
　なお、図１に示されるように、複数のゲートトレンチ５が第２方向に第１ピッチＰで配列し、コンタクト領域１８の第２方向の寸法Ｌは、第１ピッチＰの０．９０倍以上１．１０倍以下であることが好ましく、０．９２倍以上１．０８倍以下であることがより好ましい。寸法Ｌが第１ピッチＰの０．９０倍未満であると、コンタクト領域１８が過小となってボディ領域１２に十分に電位を付与しにくくなるおそれがある。寸法Ｌが第１ピッチＰの１．１０倍超であると、コンタクト領域１８が過大となって、パターンずれが生じたときにコンタクト領域１８が、隣り合う２つのゲートトレンチ５に接するおそれがある。隣り合う２つのゲートトレンチ５にコンタクト領域１８が接すると、第１方向において導通領域が非導通領域により分断され、発熱の均一性が低下し、温度分布の均一性が低下するおそれがある。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形および変更が可能である。
　１　第１主面
　２　第２主面
　３　側面
　３Ａ　内面
　４　底面
　５　ゲートトレンチ
　５Ａ　凹部
　９　マスク
　１０　炭化珪素基板
　１１　ドリフト領域
　１２　ボディ領域
　１３　ソース領域
　１８　コンタクト領域
　４０　炭化珪素エピタキシャル層
　５０　炭化珪素単結晶基板
　６０　ソース電極
　６１　コンタクト電極
　６２　ソース配線
　７０　ドレイン電極
　８１　ゲート絶縁膜
　８２　ゲート電極
　８３　層間絶縁膜
　９０　コンタクトホール
　１００　ＭＯＳＦＥＴ

Claims (7)

  1. 　第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、
    　前記炭化珪素基板は、
    　第１導電型を有するドリフト領域と、
    　前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
    　前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、
    　前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、
    　を有し、
    　前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びる複数のゲートトレンチが設けられており、
    　前記コンタクト領域は、前記複数のゲートトレンチのうちの１つの第１ゲートトレンチに、前記第１方向に垂直な第２方向で両側から接し、かつ、前記第２方向で前記第１ゲートトレンチに隣接する第２ゲートトレンチから離れている炭化珪素半導体装置。
  2. 　複数の前記ゲートトレンチは、前記第２方向に第１ピッチで配列し、
    　前記コンタクト領域の前記第２方向の寸法は、前記第１ピッチの０．９０倍以上１．１０倍以下である請求項１に記載の炭化珪素半導体装置。
  3. 　複数の前記コンタクト領域が前記第１方向に、前記第１ゲートトレンチに沿って並んでいる請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記第１ゲートトレンチと前記第２ゲートトレンチとの間で、前記ソース領域は前記第１方向で連続している請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　複数の前記コンタクト領域が前記第２方向に、複数の前記ゲートトレンチの１つおきに並んでいる請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　複数の前記コンタクト領域が、前記第１方向及び前記第２方向に対して斜め格子状に並んでいる請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記ゲートトレンチの前記側面は、｛０－３３－８｝面又は｛１１－２０｝面を含む請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016040844A (ja) * 2008-03-03 2016-03-24 富士電機株式会社 トレンチゲート型半導体装置の製造方法
WO2017126472A1 (ja) * 2016-01-20 2017-07-27 ローム株式会社 半導体装置
JP2019106483A (ja) * 2017-12-13 2019-06-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2020043243A (ja) * 2018-09-11 2020-03-19 富士電機株式会社 半導体装置
JP2020512682A (ja) * 2016-12-08 2020-04-23 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． イオン注入側壁を有するゲート・トレンチを備えるパワー半導体デバイス及び関連方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5630114B2 (ja) 2010-07-16 2014-11-26 トヨタ自動車株式会社 炭化珪素半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016040844A (ja) * 2008-03-03 2016-03-24 富士電機株式会社 トレンチゲート型半導体装置の製造方法
WO2017126472A1 (ja) * 2016-01-20 2017-07-27 ローム株式会社 半導体装置
JP2020512682A (ja) * 2016-12-08 2020-04-23 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． イオン注入側壁を有するゲート・トレンチを備えるパワー半導体デバイス及び関連方法
JP2019106483A (ja) * 2017-12-13 2019-06-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2020043243A (ja) * 2018-09-11 2020-03-19 富士電機株式会社 半導体装置

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