WO2021124800A1 - 炭化珪素半導体装置 - Google Patents

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silicon carbide
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雄 斎藤
増田　健良
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住友電気工業株式会社
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    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • This disclosure relates to a silicon carbide semiconductor device.
  • Patent Document 1 a trench MOSFET (Metal Oxide Semiconductor Field Effect Transistor) in which an electric field shield region is provided below a gate trench formed on a main surface is disclosed (for example, Patent Document 1, Patent Document 1, 2).
  • Patent Document 1 a trench MOSFET (Metal Oxide Semiconductor Field Effect Transistor) in which an electric field shield region is provided below a gate trench formed on a main surface is disclosed (for example, Patent Document 1, Patent Document 1, 2).
  • the silicon carbide semiconductor device of the present disclosure includes a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface.
  • the silicon carbide substrate is separated from a drift region having a first conductive type, a body region provided on the drift region and having a second conductive type different from the first conductive type, and the drift region. It has a source region provided on the body region and having the first conductive mold, and a contact region provided on the body region and having the second conductive mold.
  • the first main surface is defined by a side surface that penetrates the source region and the body region and reaches the drift region, and a bottom surface that is connected to the side surface, and extends in a first direction parallel to the first main surface.
  • a gate trench is provided and further has a source electrode connected to the source region and the contact region.
  • the silicon carbide substrate is provided between the bottom surface and the second main surface, extends in the first direction, and has an electric field relaxation region having the second conductive type, and a contact region and an electric field relaxation region. It further has a connection region that is electrically connected and has the second conductive type.
  • the gate trench and the electric field relaxation region are on a virtual straight line extending in the first direction, and the connection region is the electric field on the virtual straight line. It is in contact with the relaxation zone.
  • FIG. 1 is a perspective sectional view (No. 1) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 2 is a perspective sectional view (No. 2) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 3 is a diagram showing a configuration of an interlayer insulating film and a first main surface in the silicon carbide semiconductor device according to the embodiment.
  • FIG. 4 is a cross-sectional view (No. 1) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 5 is a cross-sectional view (No. 2) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 6 is a cross-sectional view (No. 3) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 1 is a perspective sectional view (No. 1) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 2 is a perspective sectional view (No. 2) showing the configuration of the silicon carbide semiconductor device according
  • FIG. 7 is a cross-sectional view (No. 4) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 8 is a cross-sectional view (No. 5) showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 9A is a cross-sectional view (No. 1) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 9B is a cross-sectional view (No. 2) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 9C is a cross-sectional view (No. 3) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 9D is a cross-sectional view (No.
  • FIG. 9E is a cross-sectional view (No. 5) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10A is a cross-sectional view (No. 6) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10B is a cross-sectional view (No. 7) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10C is a cross-sectional view (No. 8) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10D is a cross-sectional view (No. 9) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10E is a cross-sectional view (No. 10) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10F is a cross-sectional view (No. 11) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 10G is a cross-sectional view (No. 12) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11A is a cross-sectional view (No. 13) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11B is a cross-sectional view (No. 14) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11C is a cross-sectional view (No.
  • FIG. 11D is a cross-sectional view (No. 16) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11E is a cross-sectional view (No. 17) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11F is a cross-sectional view (No. 18) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11G is a cross-sectional view (No. 19) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 11H is a cross-sectional view (No. 20) showing a method of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 12 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the first modification of the embodiment.
  • FIG. 13 is a diagram showing a configuration of an interlayer insulating film and a first main surface in the silicon carbide semiconductor device according to the second modification of the embodiment.
  • FIG. 14 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the second modification of the embodiment.
  • FIG. 15 is a diagram showing a configuration of an interlayer insulating film and a first main surface in the silicon carbide semiconductor device according to the third modification of the embodiment.
  • FIG. 16 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the third modification of the embodiment.
  • FIG. 17 is a diagram showing a configuration of an interlayer insulating film and a first main surface in the silicon carbide semiconductor device according to the fourth modification of the embodiment.
  • FIG. 18 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the fourth modification of the embodiment.
  • an object of the present disclosure is to provide a silicon carbide semiconductor device capable of reducing feedback capacitance and switching loss.
  • the silicon carbide semiconductor device includes a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface, and the silicon carbide substrate is A drift region having a first conductive type, a body region provided on the drift region and having a second conductive type different from the first conductive type, and a body region provided on the body region so as to be separated from the drift region. It also has a source region having the first conductive mold and a contact region provided on the body region and having the second conductive mold, and the first main surface has the source region and the said.
  • a gate trench defined by a side surface penetrating the body region and reaching the drift region and a bottom surface connected to the side surface and extending in a first direction parallel to the first main surface is provided, and the source region and the said An electric field relaxation having a source electrode connected to a contact region, the silicon carbide substrate provided between the bottom surface and the second main surface, extending in the first direction, and having the second conductive type.
  • the region, the contact region and the electric field relaxation region are electrically connected, and the connection region having the second conductive type is further provided and viewed in a plan view from a direction perpendicular to the first main surface.
  • the gate trench and the electric field relaxation region are on a virtual straight line extending in the first direction, and the connection region is in contact with the electric field relaxation region on the virtual straight line.
  • the contact area and the electric field relaxation area are electrically connected by the connection area.
  • the contact area is electrically connected to the source electrode. Therefore, the electric field relaxation region is electrically connected to the source electrode. Therefore, the feedback capacitance can be reduced, carriers can be efficiently supplied from the source electrode to the electric field relaxation region, and the switching loss can be reduced by accelerating the operation of the depletion layer extending from the electric field relaxation region to the drift region side during the switching operation. ..
  • the gate trench and the electric field relaxation region are on the virtual straight line, and the connection region is in contact with the electric field relaxation region on the virtual straight line. Therefore, the connection region is less likely to block the current flowing along the side surface of the gate trench that is parallel to the first direction. Therefore, a sufficient current can be secured when the current is turned on.
  • connection region is viewed in a plan view from a direction perpendicular to the first main surface. It may be provided between the gate trenches adjacent to each other in the first direction.
  • connection area is viewed from a direction perpendicular to the first main surface in a plan view, it is provided between the gate trenches adjacent to each other in the first direction, so that a large connection area can be easily secured and the electrical resistance in the connection area is low. It's easy to do.
  • the gate electrode provided on the gate insulating film so as to sandwich the gate insulating film between the gate insulating film in contact with the side surface and the bottom surface and the silicon carbide substrate, and the above. Further having an interlayer insulating film provided so as to cover the gate electrode, the contact region is in a second direction perpendicular to the first direction when viewed in a plan view from a direction perpendicular to the first main surface.
  • the source electrode has a first region provided apart from the interlayer insulating film and a second region provided between the gate trenches adjacent to each other in the first direction, and the source electrode is the first.
  • the first dimension of the first region in the first direction may be larger than the second dimension of the second region in the first direction. Since the first dimension is larger than the second dimension, the contact resistance between the first region and the source electrode can be reduced, and a wide range in which the current flows when on can be secured.
  • the first dimension may be more than 1 times and 6 times or less of the second dimension. Since the first dimension is more than 1 times and 6 times or less of the second dimension, the contact resistance between the first region and the source electrode is reduced, a wide range in which current flows when on is secured, and the source region is further secured. The contact resistance between the source electrode and the source electrode can be suppressed to a low level.
  • the source region and the first region are alternately provided in the first direction, and the first dimension is the first direction of the source region. It may be larger than the third dimension. When the first dimension is larger than the third dimension, the contact resistance between the first region and the source electrode and the contact resistance between the source region and the source electrode can be kept low.
  • the source region and the first region are alternately provided in the first direction, and the first dimension is the first dimension and the source region. It may be 0.2 times or more and 0.6 times or less the sum of the third dimension in the first direction.
  • the first dimension is 0.2 times or more and 0.6 times or less the sum of the first dimension and the third dimension, the contact resistance between the first region and the source electrode and the source region and the source electrode Each of the contact resistances between them can be kept low.
  • the second region may be exposed from the interlayer insulating film, and the source electrode may be connected to the second region as well.
  • the contact resistance between the contact region and the source electrode can be further reduced.
  • the contact region may have the first region on both sides of the gate trench in the second direction. Since the contact region has the first region on both sides of the gate trench in the second direction, it is easy to suppress the electric resistance between the source electrode and the electric field relaxation region.
  • the contact region may have the first region on only one side of the gate trench in the second direction. Since the contact region has the first region in the second direction on only one side of the gate trench, the contact hole on the side where the first region is not provided may be narrower than the contact hole on the side where the first region is provided. , It is easy to narrow the cell pitch in the second direction.
  • the first effective concentration of the second conductive type impurity in the contact region is higher than the second effective concentration of the second conductive type impurity in the connection region. May be good. Since the first effective concentration is higher than the second effective concentration, it is easy to suppress the leakage current while suppressing the contact resistance between the contact region and the source electrode.
  • the side surface of the gate trench may include a ⁇ 0-33-8 ⁇ surface. Since the side surface includes the ⁇ 0-33-8 ⁇ surface, good mobility can be obtained on the side surface of the gate trench, and the channel resistance can be reduced.
  • FIG. 1 and 2 are perspective cross-sectional views showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 2 shows a part of the internal structure of the silicon carbide semiconductor device in perspective.
  • FIG. 3 is a diagram showing a configuration of an interlayer insulating film and a first main surface in the silicon carbide semiconductor device according to the embodiment.
  • 4 to 8 are cross-sectional views showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 4 corresponds to a cross-sectional view taken along line IV-IV in FIGS. 3, 7, and 8.
  • FIG. 5 corresponds to a cross-sectional view taken along the VV line in FIGS. 3, 7, and 8.
  • FIG. 6 corresponds to a cross-sectional view taken along the line VI-VI in FIGS. 3, 7, and 8.
  • FIG. 7 corresponds to a cross-sectional view taken along the line VII-VII in FIGS. 3, 4, 5, and 6.
  • FIG. 8 corresponds to a cross-sectional view taken along the line VIII-VIII in FIGS. 3, 4, 5, and 6.
  • the MOSFET 100 includes a silicon carbide substrate 10, a gate insulating film 81, a gate electrode 82, an interlayer insulating film 83, a source electrode 60, and a drain electrode 70.
  • the barrier metal film 84 and the passivation film 85 are mainly provided.
  • the silicon carbide substrate 10 includes a silicon carbide single crystal substrate 50 and a silicon carbide epitaxial layer 40 on the silicon carbide single crystal substrate 50.
  • the silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 opposite to the first main surface 1.
  • the silicon carbide epitaxial layer 40 constitutes the first main surface 1
  • the silicon carbide single crystal substrate 50 constitutes the second main surface 2.
  • the silicon carbide single crystal substrate 50 and the silicon carbide epitaxial layer 40 are composed of, for example, polytype 4H hexagonal silicon carbide.
  • the silicon carbide single crystal substrate 50 contains an n-type impurity such as nitrogen (N) and has an n-type (first conductive type).
  • the maximum diameter of the first main surface 1 of the silicon carbide substrate 10 is, for example, 100 mm or more, preferably 150 mm or more.
  • the first main surface 1 is a surface on which the ⁇ 0001 ⁇ surface or the ⁇ 0001 ⁇ surface is inclined by an off angle of 8 ° or less in the off direction.
  • the first main surface 1 is a surface on which the (000-1) surface or the (000-1) surface is inclined by an off angle of 8 ° or less in the off direction.
  • the off direction may be, for example, the ⁇ 11-20> direction or the ⁇ 1-100> direction.
  • the off angle may be, for example, 1 ° or more, or 2 ° or more.
  • the off angle may be 6 ° or less, or 4 ° or less.
  • the silicon carbide epitaxial layer 40 mainly has a drift region 11, a body region 12, a source region 13, an electric field relaxation region 16, a connection region 17, and a contact region 18.
  • the drift region 11 contains n-type impurities such as nitrogen or phosphorus (P) and has an n-type conductive type.
  • the drift region 11 mainly has, for example, a third region 11C, a fourth region 11D, and a fifth region 11E.
  • the body region 12 is provided on the drift region 11.
  • the body region 12 contains a p-type impurity such as aluminum (Al) and has a p-type (second conductive type) conductive type.
  • the effective concentration of p-type impurities in the body region 12 is 5 ⁇ 10 17 cm -3 or more.
  • the short-channel effect punch-through
  • the thickness of the body region 12 may be smaller than, for example, 0.7 ⁇ m.
  • the effective concentration of p-type impurities in the body region 12 is, for example, about 1 ⁇ 10 18 cm -3.
  • the source region 13 is provided on the body region 12 so as to be separated from the drift region 11 by the body region 12.
  • the source region 13 contains n-type impurities such as nitrogen or phosphorus and has an n-type conductive type.
  • the source region 13 constitutes the first main surface 1.
  • the effective concentration of n-type impurities in the source region 13 may be higher than the effective concentration of p-type impurities in the body region 12.
  • the effective concentration of n-type impurities in the source region 13 is, for example, about 1 ⁇ 10 19 cm -3.
  • the contact region 18 contains a p-type impurity such as aluminum and has a p-type conductive type.
  • the contact area 18 constitutes the first main surface 1.
  • the contact region 18 mainly has, for example, a first region 18A and a second region 18B.
  • the effective concentration of p-type impurities in the contact region 18 is higher than, for example, the effective concentration of p-type impurities in the body region 12 and the effective concentration of p-type impurities in the connection region 17.
  • the contact region 18 penetrates the source region 13 and contacts the body region 12.
  • the effective concentration of the p-type impurity in the contact region 18 is, for example, 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the first main surface 1 is provided with a gate trench 5 defined by a side surface 3 and a bottom surface 4.
  • the side surface 3 penetrates the source region 13, the body region 12, and the drift region 11 to reach the electric field relaxation region 16.
  • the bottom surface 4 is connected to the side surface 3.
  • the bottom surface 4 is located in the electric field relaxation region 16.
  • the bottom surface 4 is, for example, a plane parallel to the second main surface 2.
  • the angle ⁇ 1 of the side surface 3 with respect to the plane including the bottom surface 4 is, for example, 45 ° or more and 65 ° or less.
  • the angle ⁇ 1 may be, for example, 50 ° or more.
  • the angle ⁇ 1 may be, for example, 60 ° or less.
  • the side surface 3 preferably has a ⁇ 0-33-8 ⁇ surface.
  • the ⁇ 0-33-8 ⁇ plane is a crystal plane from which excellent mobility can be obtained.
  • the gate trench 5 overlaps with the virtual straight line L1 extending in the first direction parallel to the first main surface 1 when viewed in a plan view from the direction perpendicular to the first main surface 1.
  • the gate trench 5 is on the virtual straight line L1 when viewed in a plane from a direction perpendicular to the first main surface 1.
  • a plurality of gate trenches 5 are provided at regular intervals on the virtual straight line L1.
  • a plurality of gate trenches 5 are provided at regular intervals in a second direction perpendicular to the first direction.
  • a plurality of gate trenches 5 may be provided, for example, in an array.
  • the electric field relaxation region 16 contains a p-type impurity such as Al and has a p-type conductive type.
  • the electric field relaxation region 16 is located between the bottom surface 4 of the gate trench 5 and the second main surface 2.
  • the upper end surface of the electric field relaxation region 16 includes, for example, the bottom surface 4 of the gate trench 5.
  • a part of the upper end surface of the electric field relaxation region 16 faces a part of the lower end surface of the body region 12.
  • the electric field relaxation region 16 overlaps with the virtual straight line L1 when viewed in a plane from a direction perpendicular to the first main surface 1.
  • the electric field relaxation region 16 is on the virtual straight line L1 when viewed in a plane from a direction perpendicular to the first main surface 1.
  • the electric field relaxation region 16 may be provided in common to the plurality of gate trenches 5. Further, when viewed in a plan view from a direction perpendicular to the first main surface 1, a plurality of electric field relaxation regions 16 are provided at regular intervals in a second direction perpendicular to the first direction. A plurality of electric field relaxation regions 16 may be provided in a striped pattern.
  • the effective concentration of p-type impurities in the electric field relaxation region 16 is, for example, 5 ⁇ 10 17 cm -3 or more and 5 ⁇ 10 18 cm -3 or less.
  • the third region 11C of the drift region 11 is sandwiched between the body region 12 and the electric field relaxation region 16.
  • the third region 11C is in contact with each of the body region 12 and the electric field relaxation region 16.
  • the third region 11C is on the second main surface 2 side with respect to the body region 12.
  • the third region 11C is on the first main surface 1 side of the electric field relaxation region 16.
  • the effective concentration of the n-type impurity in the third region 11C is, for example, 5 ⁇ 10 15 cm -3 or more and 5 ⁇ 10 16 cm -3 or less.
  • the fourth region 11D is on the second main surface 2 side of the third region 11C.
  • the fourth region 11D is connected to the third region 11C.
  • the fourth region 11D is in contact with the electric field relaxation region 16 in a direction parallel to the second main surface 2.
  • the fourth region 11D and the electric field relaxation region 16 may be located on the same plane parallel to the second main surface 2.
  • the effective concentration of the n-type impurity in the fourth region 11D may be higher than the effective concentration of the n-type impurity in the third region 11C.
  • the effective concentration of the n-type impurity in the fourth region 11D is, for example, 5 ⁇ 10 16 cm -3 or more and 5 ⁇ 10 17 cm -3 or less.
  • the fifth region 11E is on the second main surface 2 side of the fourth region 11D.
  • the fifth region 11E is connected to the fourth region 11D.
  • the fifth region 11E is in contact with the electric field relaxation region 16.
  • the fifth region 11E is on the second main surface 2 side of the electric field relaxation region 16.
  • the fifth region 11E may be sandwiched between the fourth region 11D and the silicon carbide single crystal substrate 50.
  • the fifth region 11E may be connected to the silicon carbide single crystal substrate 50.
  • the effective concentration of the n-type impurity in the fifth region 11E may be lower than the effective concentration of the n-type impurity in the fourth region 11D.
  • the effective concentration of the n-type impurity in the fifth region 11E is, for example, 5 ⁇ 10 15 cm -3 or more and 5 ⁇ 10 16 cm -3 or less.
  • the gate insulating film 81 is, for example, an oxide film.
  • the gate insulating film 81 is made of, for example, a material containing silicon dioxide.
  • the gate insulating film 81 is in contact with the side surface 3 and the bottom surface 4.
  • the gate insulating film 81 is in contact with the electric field relaxation region 16 on the bottom surface 4.
  • the gate insulating film 81 is in contact with each of the source region 13, the body region 12, and the drift region 11 on the side surface 3.
  • the gate insulating film 81 may be in contact with the source region 13 on the first main surface 1.
  • the gate electrode 82 is provided on the gate insulating film 81.
  • the gate electrode 82 is made of polysilicon (polySi) containing, for example, conductive impurities.
  • the gate electrode 82 is arranged inside the gate trench 5. A part of the gate electrode 82 may be arranged on the first main surface 1.
  • the interlayer insulating film 83 is provided in contact with the gate electrode 82 and the gate insulating film 81.
  • the interlayer insulating film 83 is made of a material containing, for example, silicon dioxide.
  • the interlayer insulating film 83 electrically insulates the gate electrode 82 and the source electrode 60.
  • a part of the interlayer insulating film 83 may be provided inside the gate trench 5.
  • the interlayer insulating film 83 overlaps with the virtual straight line L1 when viewed in a plan view from a direction perpendicular to the first main surface 1.
  • the interlayer insulating film 83 may be commonly provided in the plurality of gate trenches 5.
  • contact holes 90 are formed in the interlayer insulating film 83 and the gate insulating film 81 at regular intervals in the second direction.
  • the contact hole 90 is provided so that the gate trench 5 is located between the contact holes 90 adjacent to each other in the second direction when viewed in a plan view from a direction perpendicular to the first main surface 1.
  • the contact hole 90 extends in the first direction. Through the contact hole 90, the source region 13 and the contact region 18 are exposed from the interlayer insulating film 83 and the gate insulating film 81.
  • the dimension of the contact hole 90 in the second direction may be, for example, 1 ⁇ m or less.
  • the first region 18A of the contact region 18 is exposed from the interlayer insulating film 83 through the contact hole 90.
  • the first region 18A may be provided between the gate trenches 5 adjacent to each other in the second direction.
  • the first region 18A and the source region 13 may be alternately provided in the first direction between the two gate trenches 5 adjacent to each other in the second direction.
  • the first region 18A may be provided near the end of the gate trench 5 in the first direction
  • the source region 13 may be provided near the central portion of the gate trench 5 in the first direction.
  • the first region 18A is provided on both sides of the gate trench 5 in the second direction.
  • the first region 18A and the source region 13 may be exposed from all the contact holes 90.
  • the second region 18B is provided between the gate trenches 5 adjacent to each other in the first direction.
  • the second region 18B is covered with the interlayer insulating film 83 and the barrier metal film 84.
  • the second region 18B is connected to the first region 18A in the second direction.
  • the first region 18A and the second region 18B are alternately provided in the second direction.
  • the first dimension Wp1 in the first direction of the first region 18A is larger than the second dimension Wp2 in the first direction of the second region 18B.
  • connection region 17 contains a p-type impurity such as Al and has a p-type conductive type.
  • the connection region 17 electrically connects the contact region 18 and the electric field relaxation region 16.
  • the connection region 17 is in contact with the electric field relaxation region 16 on the virtual straight line L1.
  • the connection area 17 is in contact with the body area 12 or the contact area 18.
  • the connection region 17 may be in contact with each of the body region 12 and the contact region 18.
  • the connection region 17 is between the electric field relaxation region 16 and the contact region 18.
  • the connection area 17 is on the second main surface 2 side of the contact area 18.
  • the connection region 17 is on the first main surface 1 side of the electric field relaxation region 16.
  • connection region 17 may be between the second region 18B and the electric field relaxation region 16 and may be in contact with each of the second region 18B and the electric field relaxation region 16. ..
  • connection region 17 is between the second region 18B and the electric field relaxation region 16 in the direction perpendicular to the second main surface 2 and is in contact with each of the second region 18B and the electric field relaxation region 16, the second region 18B and the electric field relaxation region 16 are in contact with each other.
  • the series resistance between the region 18B and the field relaxation region 16 is reduced.
  • the effective concentration of the p-type impurity in the connection region 17 may be substantially the same as the effective concentration of the p-type impurity in the electric field relaxation region 16.
  • the effective concentration of p-type impurities in the connection region 17 is, for example, 5 ⁇ 10 17 cm -3 or more and 5 ⁇ 10 18 cm -3 or less.
  • the gate trench aggregate is divided into a plurality of gate trenches 5 by the second region 18B and the connection region 17. it can.
  • the barrier metal film 84 covers the upper surface and the side surface of the interlayer insulating film 83 and the side surface of the gate insulating film 81.
  • the barrier metal film 84 is in contact with each of the interlayer insulating film 83 and the gate insulating film 81.
  • the barrier metal film 84 is made of a material containing, for example, titanium nitride (TiN).
  • the source electrode 60 is in contact with the first main surface 1.
  • the source electrode 60 has a contact electrode 61 and a source wiring 62.
  • the contact electrode 61 is in contact with the source region 13 and the first region 18A of the contact region 18 on the first main surface 1.
  • the contact electrode 61 is made of a material containing, for example, nickel silicide (NiSi).
  • the contact electrode 61 may be made of a material containing titanium (Ti), Al, and Si.
  • the contact electrode 61 is ohmic-bonded to the source region 13 and the first region 18A of the contact region 18.
  • the source wiring 62 covers the upper surface and the side surface of the barrier metal film 84 and the upper surface of the contact electrode 61.
  • the source wiring 62 is in contact with each of the barrier metal film 84 and the contact electrode 61.
  • the source wiring 62 is made of, for example, a material containing Al.
  • the passivation film 85 covers the upper surface of the source wiring 62.
  • the passivation film 85 is in contact with the source wiring 62.
  • the passivation film 85 is made of a material containing, for example, polyimide.
  • the drain electrode 70 is in contact with the second main surface 2.
  • the drain electrode 70 is in contact with the silicon carbide single crystal substrate 50 on the second main surface 2.
  • the drain electrode 70 is electrically connected to the drift region 11.
  • the drain electrode 70 is made of, for example, a material containing NiSi.
  • the drain electrode 70 may be made of a material containing Ti, Al, and Si.
  • the drain electrode 70 is ohmic-bonded to the silicon carbide single crystal substrate 50.
  • the upper end surface of the electric field relaxation region 16 may be separated from the bottom surface 4 in the direction perpendicular to the second main surface 2.
  • the bottom surface 4 may be located in the drift region 11, and the side surface 3 may penetrate the source region 13 and the body region 12 to reach the drift region 11.
  • a buffer layer containing an n-type impurity such as nitrogen and having an n-type conductive type may be provided between the silicon carbide single crystal substrate 50 and the fifth region 11E.
  • the effective concentration of the n-type impurities in the buffer layer may be higher than the effective concentration of the n-type impurities in the fifth region 11E.
  • FIGS. 10A to 10G, and FIGS. 11A to 11H are cross-sectional views showing a method of manufacturing the MOSFET 100 according to the embodiment.
  • 9A-9E show changes common to the cross section shown in FIG. 4 and the cross section shown in FIG. 10A-10G show changes in cross section shown in FIG. 11A to 11H show changes in the cross section shown in FIG.
  • a step of preparing the silicon carbide single crystal substrate 50 is carried out.
  • a silicon carbide single crystal substrate 50 is prepared by slicing a silicon carbide ingot (not shown) produced by a sublimation method.
  • a buffer layer (not shown) may be formed on the silicon carbide single crystal substrate 50.
  • the buffer layer uses, for example , a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a raw material gas, and chemical vapor deposition (CVD) using, for example, hydrogen (H 2) as a carrier gas. ) Can be formed by the method.
  • n-type impurities such as nitrogen may be introduced into the buffer layer.
  • the step of forming the first epitaxial layer 21 is carried out.
  • the first epitaxial layer 21 is formed on the silicon carbide single crystal substrate 50 by a CVD method using a mixed gas of silane and propane as a raw material gas and hydrogen as a carrier gas, for example.
  • n-type impurities such as nitrogen are introduced into the first epitaxial layer 21.
  • the first epitaxial layer 21 has an n-type conductive type. The effective concentration of the n-type impurities in the first epitaxial layer 21 may be lower than the effective concentration of the n-type impurities in the buffer layer.
  • a step of forming the electric field relaxation region 16 is carried out.
  • a mask layer (not shown) having an opening is formed on the region where the electric field relaxation region 16 is formed.
  • p-type impurity ions that can impart p-type, such as aluminum ions, are injected into the first epitaxial layer 21. As a result, the electric field relaxation region 16 is formed.
  • a step of forming the fourth region 11D is carried out.
  • a mask layer (not shown) having an opening is formed on a region where the fourth region 11D is formed, that is, a region on the side of the electric field relaxation region 16 in a direction parallel to the second main surface 2.
  • an n-type impurity ion capable of imparting an n-type such as nitrogen is injected into the first epitaxial layer 21.
  • the fourth region 11D is formed.
  • a portion of the silicon carbide single crystal substrate 50 side of the electric field relaxation region 16 and a portion of the silicon carbide single crystal substrate 50 side of the fourth region 11D are the fifth region 11E.
  • the effective concentration of the n-type impurity in the fourth region 11D is higher than the effective concentration of the n-type impurity in the fifth region 11E.
  • the second epitaxial layer 22 is formed on the first epitaxial layer 21 by a CVD method using a mixed gas of silane and propane as a raw material gas and, for example, hydrogen as a carrier gas.
  • n-type impurities such as nitrogen are introduced into the second epitaxial layer 22.
  • the second epitaxial layer 22 has an n-type conductive type.
  • the thickness of the second epitaxial layer 22 is, for example, 0.8 ⁇ m or more and 1.2 ⁇ m or less.
  • the effective concentration of the n-type impurities in the second epitaxial layer 22 is lower than the effective concentration of the n-type impurities in the fourth region 11D.
  • a step of forming the body region 12 is carried out.
  • p-type impurity ions that can impart p-type such as aluminum ions are injected into the entire surface of the second epitaxial layer 22. As a result, the body region 12 is formed.
  • the step of forming the source region 13 is carried out.
  • an n-type impurity ion capable of imparting an n-type such as phosphorus is injected into the entire surface of the second epitaxial layer 22. As a result, the source region 13 is formed.
  • connection region 17 is formed.
  • a mask layer (not shown) having an opening is formed on the region where the connection region 17 is formed.
  • p-type impurity ions that can impart p-type, such as aluminum ions are injected into the source region 13, the body region 12, and the third region 11C.
  • the connection region 17 in contact with the body region 12 and the electric field relaxation region 16 is formed.
  • a step of forming the contact region 18 is carried out.
  • a mask layer (not shown) having an opening is formed on the region where the contact region 18 is formed.
  • the contact region 18 in contact with the body region 12 and the connection region 17 is formed.
  • activation annealing is performed to activate the impurity ions injected into the silicon carbide substrate 10.
  • the temperature of activation annealing is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the activation annealing time is, for example, about 30 minutes.
  • the atmosphere of the activated annealing is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • a step of forming the gate trench 5 is performed.
  • a mask layer (not shown) having an opening at a position where the gate trench 5 is formed is formed on the first main surface 1 composed of the source region 13 and the contact region 18.
  • etching for example, reactive ion etching, particularly inductively coupled plasma reactive ion etching can be used.
  • inductively coupled plasma reactive ion etching using sulfur hexafluoride (SF 6 ) or a mixed gas of SF 6 and oxygen (O 2 ) as the reaction gas can be used.
  • a recess (not shown) is formed.
  • Thermal etching is performed in the recess.
  • Thermal etching can be performed by heating with the mask layer formed on the first main surface 1, for example, in an atmosphere containing a reactive gas having at least one kind of halogen atom.
  • At least one or more halogen atoms contain at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • the atmosphere contains, for example, chlorine (Cl 2 ), boron trichloride (BCl 3 ), SF 6 or carbon tetrafluoride (CF 4 ).
  • a mixed gas of chlorine gas and oxygen gas is used as a reaction gas, and the heat treatment temperature is set to, for example, 800 ° C. or higher and 900 ° C. or lower, and thermal etching is performed.
  • the reaction gas may contain a carrier gas in addition to the chlorine gas and oxygen gas described above.
  • the carrier gas for example, nitrogen gas, argon gas, helium gas, or the like can be used.
  • the gate trench 5 is formed on the first main surface 1 of the silicon carbide substrate 10 by the above thermal etching.
  • the gate trench 5 is defined by a side surface 3 and a bottom surface 4.
  • the side surface 3 is composed of a source region 13, a body region 12, and a drift region 11.
  • the bottom surface 4 is composed of an electric field relaxation region 16.
  • the angle ⁇ 1 between the side surface 3 and the plane including the bottom surface 4 is, for example, 45 ° or more and 65 ° or less.
  • the mask layer is removed from the first main surface 1.
  • a step of forming the gate insulating film 81 is carried out.
  • a gate insulating film 81 in contact with the source region 13, the body region 12, the drift region 11, the electric field relaxation region 16, and the contact region 18 is formed.
  • the silicon carbide substrate 10 is heated in an atmosphere containing oxygen, for example, at a temperature of 1300 ° C. or higher and 1400 ° C. or lower.
  • the first main surface 1 and the gate insulating film 81 in contact with the side surface 3 and the bottom surface 4 are formed.
  • heat treatment may be performed on the silicon carbide substrate 10 in a nitric oxide (NO) gas atmosphere.
  • NO nitric oxide
  • the silicon carbide substrate 10 is held for about 1 hour under the conditions of, for example, 1100 ° C. or higher and 1400 ° C. or lower.
  • nitrogen atoms are introduced into the interface region between the gate insulating film 81 and the body region 12.
  • the formation of the interface state in the interface region is suppressed, so that the channel mobility can be improved.
  • the gate electrode 82 is formed on the gate insulating film 81.
  • the gate electrode 82 is formed by, for example, a reduced pressure CVD (Low Pressure-Chemical Vapor Deposition: LP-CVD) method.
  • the gate electrode 82 is formed so as to face each of the source region 13, the body region 12, and the drift region 11.
  • the interlayer insulating film 83 is formed so as to cover the gate electrode 82 and contact the gate insulating film 81.
  • the interlayer insulating film 83 is formed by, for example, a CVD method.
  • the interlayer insulating film 83 is made of, for example, a material containing silicon dioxide. A part of the interlayer insulating film 83 may be formed inside the gate trench 5.
  • a step of forming the barrier metal film 84, the contact electrode 61, and the drain electrode 70 is performed. For example, by etching so that the contact hole 90 is formed in the interlayer insulating film 83 and the gate insulating film 81, the source region 13 and the first region 18A are formed in the contact hole 90 in the interlayer insulating film 83 and the gate insulating film 81. Exposed from. Next, the barrier metal film 84 that covers the upper surface and the side surface of the interlayer insulating film 83 and the side surface of the gate insulating film 81 is formed.
  • the barrier metal film 84 is made of, for example, a material containing TiN.
  • the barrier metal film 84 is formed by, for example, film formation by a sputtering method and reactive ion etching (RIE).
  • a metal film (not shown) for the contact electrode 61 in contact with the source region 13 and the first region 18A is formed on the first main surface 1.
  • the metal film for the contact electrode 61 is formed by, for example, a sputtering method.
  • the metal film for the contact electrode 61 is made of, for example, a material containing Ni.
  • a metal film (not shown) for the drain electrode 70 in contact with the silicon carbide single crystal substrate 50 is formed on the second main surface 2.
  • the metal film for the drain electrode 70 is formed by, for example, a sputtering method.
  • the metal film for the drain electrode 70 is made of, for example, a material containing Ni.
  • the metal film for the contact electrode 61 and the metal film for the drain electrode 70 are held at a temperature of, for example, 900 ° C. or higher and 1100 ° C. or lower for about 5 minutes. As a result, at least a part of the metal film for the contact electrode 61 and at least a part of the metal film for the drain electrode 70 react with the silicon contained in the silicon carbide substrate 10 to silicide. As a result, a contact electrode 61 that ohmic-bonds the source region 13 and the first region 18A and a drain electrode 70 that ohmic-bonds the silicon carbide single crystal substrate 50 are formed.
  • the contact electrode 61 may be made of a material containing Ti, Al, and Si.
  • the drain electrode 70 may be made of a material containing Ti, Al, and Si.
  • a step of forming the source wiring 62 is performed. Specifically, the source wiring 62 that covers the contact electrode 61 and the barrier metal film 84 is formed.
  • the source wiring 62 is formed by, for example, film formation by a sputtering method and RIE.
  • the source wiring 62 is made of a material containing, for example, aluminum. In this way, the source electrode 60 having the contact electrode 61 and the source wiring 62 is formed.
  • a step of forming the passivation film 85 is carried out. Specifically, a passivation film 85 that covers the source wiring 62 is formed.
  • the passivation film 85 is made of a material containing, for example, polyimide.
  • the passivation film 85 is formed by, for example, a coating method.
  • the passivation film 85 may be formed by a plasma CVD method.
  • the contact region 18 and the electric field relaxation region 16 are electrically connected by the connection region 17.
  • the contact region 18 is electrically connected to the source electrode 60. Therefore, the electric field relaxation region 16 is electrically connected to the source electrode 60. Therefore, carriers can be supplied from the source electrode 60 to the electric field relaxation region 16, and the feedback capacitance can be reduced. By reducing the feedback capacitance, switching loss can be reduced and switching speed can be improved.
  • the gate trench 5 and the electric field relaxation region 16 are on the virtual straight line L1. That is, the gate trench 5 and the electric field relaxation region 16 overlap with the virtual straight line L1. Then, the connection region 17 is in contact with the electric field relaxation region 16 on the virtual straight line L1. Therefore, the connection region 17 inhibits the drain current flowing along the portion of the side surface 3 parallel to the first direction, that is, the portion of the side surface 3 separated from the end of the gate trench 5 in the first direction. Hateful. Therefore, a sufficient drain current can be secured at the time of turning on.
  • a connection region 17 is provided between the gate trenches 5 adjacent to each other in the first direction when viewed in a plan view from a direction perpendicular to the first main surface 1.
  • the connection region 17 may be provided so as to overlap the gate trench 5 when viewed in a plan view from a direction perpendicular to the first main surface 1, but the connection region 17 is more connected when it is provided between the gate trenches 5.
  • the volume of the region 17 can be increased and the electrical resistance in the connection region 17 can be reduced.
  • Drain current can also flow in the intervening region.
  • the semiconductor region provided near the upper end of the gate trench 5 is the n-type source region 13.
  • the gate insulating film 81 tends to be thinner on the p-type contact region 18 than on the n-type source region 13.
  • the electric field tends to concentrate in the vicinity of the upper end portion of the gate trench 5. Since the semiconductor region provided near the upper end of the gate trench 5 is the n-type source region 13, a thick gate insulating film 81 can be easily formed, and the gate insulating film due to the electric field concentration near the upper end of the gate trench 5 can be easily formed. Dielectric breakdown of 81 can be suppressed.
  • the first region 18A is provided on both sides of the gate trench 5 in the second direction. Therefore, the electrical resistance between the source electrode 60 and the electric field relaxation region 16 can be suppressed as compared with the case where the first region 18A is provided on only one side of the gate trench 5 in the second direction.
  • connection region 17 is located between the second region 18B and the electric field relaxation region 16 in the direction perpendicular to the second main surface 2, and is in contact with each of the second region 18B and the electric field relaxation region 16.
  • the series resistance between the two regions 18B and the electric field relaxation region 16 can be reduced.
  • the first effective concentration of the p-type impurity in the contact region 18 is preferably higher than the second effective concentration of the p-type impurity in the connection region 17.
  • the first effective concentration is high, the contact resistance between the contact region 18 and the contact electrode 61 can be suppressed.
  • the second effective concentration is as high as the first effective concentration, a leak current may easily flow due to the introduction of crystal defects.
  • the first dimension Wp1 in the first direction of the first region 18A is larger than the second dimension Wp2 in the first direction of the second region 18B. Since the contact electrode 61 is ohmic-bonded to the first region 18A, the larger the first dimension Wp1, the more the contact resistance between the first region 18A and the contact electrode 61 can be reduced. On the other hand, since the second region 18B is provided between the gate trenches 5 adjacent to each other in the first direction, if the second dimension Wp2 is as large as the first dimension Wp1, the range in which the drain current flows becomes narrow, which is sufficient. It may be difficult to obtain the drain current.
  • the first dimension Wp1 is larger than the second dimension Wp2, it is possible to secure a wide range in which the drain current flows at the time of turning on while reducing the contact resistance between the first region 18A and the source electrode 60. Therefore, the first dimension Wp1 is preferably larger than the second dimension Wp2.
  • the first dimension Wp1 is preferably more than 1 times and 6 times or less of the second dimension Wp2.
  • the region where the contact electrode 61 is ohmic-bonded to the source region 13 inside the contact hole 90 becomes smaller, and the region between the source region 13 and the contact electrode 61 becomes smaller.
  • Contact resistance may increase. Since the first dimension Wp1 is more than 1 times and 6 times or less the second dimension Wp2, the contact resistance between the first region 18A and the source electrode 60 is reduced, and a wide range in which the drain current flows when on is secured. Further, the contact resistance between the source region 13 and the source electrode 60 can be suppressed low. Therefore, it is more preferable that the first dimension Wp1 is twice or more and five times or less the second dimension Wp2.
  • the first dimension Wp1 is preferably larger than the third dimension Wn in the first direction of the source region 13.
  • p-type impurities are less likely to be activated than n-type impurities.
  • the contact resistance between the first region 18A and the contact electrode 61 and the contact resistance between the source region 13 and the contact electrode 61 can be suppressed to be low. ..
  • the first dimension Wp1 is preferably 0.2 times or more and 0.6 times or less the sum Wch of the first dimension Wp1 and the third dimension Wn. If the first dimension Wp1 is less than 0.2 times the sum Wch, the contact resistance between the first region 18A and the contact electrode 61 may become too high. If the first dimension Wp1 is more than 0.6 times the sum Wch, the contact resistance between the source region 13 and the contact electrode 61 may become too high. When the first dimension Wp1 is 0.2 times or more and 0.6 times or less of the sum Wch, the contact resistance between the first region 18A and the contact electrode 61 and the contact between the source region 13 and the contact electrode 61 Each of the resistances can be kept low. It is more preferable that the first dimension Wp1 is 0.3 times or more and 0.6 times or less the sum Wch.
  • the side surface 3 of the gate trench 5 includes the ⁇ 0-33-8 ⁇ surface, excellent mobility can be obtained for the channel and the channel resistance can be reduced.
  • FIG. 12 is a cross-sectional view showing the configuration of a MOSFET (silicon carbide semiconductor device) according to the first modification of the embodiment.
  • FIG. 12 shows a cross section similar to the cross section along the IV-IV line in FIG.
  • the gate trench 5 is a vertical trench. That is, the angle ⁇ 1 of the side surface 3 with respect to the plane including the bottom surface 4 may be 90 °.
  • Other configurations are the same as in the embodiment.
  • FIG. 13 is a diagram showing a configuration of an interlayer insulating film and a first main surface in the silicon carbide semiconductor device according to the second modification of the embodiment.
  • FIG. 14 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the second modification of the embodiment.
  • FIG. 14 corresponds to a cross-sectional view taken along the line XIV-XIV in FIG.
  • the first region 18A is provided on only one side of the gate trench 5 in the second direction.
  • a contact hole 91 and a contact hole 92 are formed in the interlayer insulating film 83.
  • the contact holes 91 and the contact holes 92 are alternately arranged in the second direction.
  • the first region 18A may be provided in a portion exposed to the contact hole 91 of the first main surface 1 and may not be provided in a portion exposed to the contact hole 92 of the first main surface 1.
  • the first region 18A and the source region 13 may be exposed from the contact hole 91. Only the source region 13 may be exposed from the contact hole 92.
  • the contact electrode 61 is ohmic-bonded to each of the source region 13 and the first region 18A. Inside the contact hole 92, the contact electrode 61 is ohmic-bonded to the source region 13.
  • Other configurations are the same as in the embodiment.
  • the feedback capacitance can be reduced, the switching loss can be reduced by reducing the feedback capacitance, and the switching speed can be improved.
  • a sufficient drain current can be secured also by the second modification.
  • the dielectric breakdown of the gate insulating film 81 due to the electric field concentration near the upper end of the gate trench 5 can be suppressed.
  • the second modification also reduces the series resistance between the second region 18B and the electric field relaxation region 16.
  • FIG. 15 is a diagram showing a configuration of an interlayer insulating film and a first main surface in the silicon carbide semiconductor device according to the third modification of the embodiment.
  • FIG. 16 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the third modification of the embodiment.
  • FIG. 16 corresponds to a cross-sectional view taken along the line XVI-XVI in FIG.
  • the contact region 18 is composed of the first region 18A, and the contact region 18 does not include the second region 18B.
  • the connection region 17 may form the first main surface 1.
  • the connection region 17 may be in contact with the gate insulating film 81 and the barrier metal film 84.
  • Other configurations are the same as in the embodiment.
  • the feedback capacitance can be reduced, the switching loss can be reduced by reducing the feedback capacitance, and the switching speed can be improved.
  • a sufficient drain current can be secured also by the third modification.
  • the dielectric breakdown of the gate insulating film 81 due to the electric field concentration near the upper end of the gate trench 5 can be suppressed.
  • the electrical resistance between the source electrode 60 and the electric field relaxation region 16 can be reduced as compared with the case where the first region 18A is provided on only one side of the gate trench 5 in the second direction. ..
  • FIG. 17 is a diagram showing a configuration of an interlayer insulating film and a first main surface in the silicon carbide semiconductor device according to the fourth modification of the embodiment.
  • FIG. 18 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the fourth modification of the embodiment.
  • FIG. 18 corresponds to a cross-sectional view taken along line XVIII-XVIII in FIG.
  • a plurality of gate trenches 5 arranged on the virtual straight line L1 in the embodiment are connected to each other to form the gate trench 5A.
  • the second region 18B and the connection region 17 are provided on both sides of the gate trench 5A in the second direction.
  • the second region 18B and the connection region 17 may be in contact with the side surface 3.
  • Other configurations are the same as in the embodiment.
  • the feedback capacitance can be reduced, the switching loss can be reduced by reducing the feedback capacitance, and the switching speed can be improved.
  • a sufficient drain current can be secured also by the fourth modification.
  • the electrical resistance between the source electrode 60 and the electric field relaxation region 16 can be reduced as compared with the case where the first region 18A is provided on only one side of the gate trench 5 in the second direction. ..
  • the fourth modification also reduces the series resistance between the second region 18B and the electric field relaxation region 16.
  • the n-type is the first conductive type and the p-type is the second conductive type.
  • the p-type may be the first conductive type and the n-type may be the second conductive type.
  • the MOSFET has been described as an example of the silicon carbide semiconductor device, but the silicon carbide semiconductor device may be, for example, an insulated gate bipolar transistor (IGBT) or the like.
  • the effective concentration of p-type impurities and the effective concentration of n-type impurities in each of the above impurity regions are determined by, for example, the scanning capacitance microscope (SCM) method or the secondary ion mass spectrometry (SIMS) method.
  • the position of the interface between the p-type region and the n-type region can be specified by, for example, the SCM method or the SIMS method.
  • the distribution of the effective concentration of multiple carriers in the current diffusion region can be specified without measuring the effective concentration, for example, based on the distribution of the thickness of the depletion layer generated by the pn junction between the current diffusion region and the body region.
  • the thickness of the depletion layer can be specified by, for example, the SCM method or the SIMS method.

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Abstract

炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備える。前記第１主面には、ソース領域およびボディ領域を貫通してドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられている。前記炭化珪素基板は、前記底面と前記第２主面との間に設けられ、前記第１方向に延び、前記第２導電型を有する電界緩和領域と、コンタクト領域と前記電界緩和領域とを電気的に接続し、前記第２導電型を有する接続領域と、をさらに有し、前記第１主面に垂直な方向から平面視したときに、前記ゲートトレンチおよび前記電界緩和領域は、前記第１方向に延びる仮想直線上にあり、前記接続領域は、前記仮想直線上で前記電界緩和領域に接している。

Description

炭化珪素半導体装置
　本開示は、炭化珪素半導体装置に関する。
　本出願は、２０１９年１２月２０日出願の日本出願第２０１９－２３０９７６号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　炭化珪素半導体装置の一つとして、主面に形成されたゲートトレンチの下方に電界シールド領域が設けられたトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が開示されている（たとえば、特許文献１、２）。
日本国特開２０１４－４１９９０号公報 日本国特開２０１２－１６９３８５号公報
　本開示の炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備える。前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、を有する。前記第１主面には、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられており、前記ソース領域および前記コンタクト領域に接続されたソース電極をさらに有する。前記炭化珪素基板は、前記底面と前記第２主面との間に設けられ、前記第１方向に延び、前記第２導電型を有する電界緩和領域と、前記コンタクト領域と前記電界緩和領域とを電気的に接続し、前記第２導電型を有する接続領域と、をさらに有する。前記第１主面に垂直な方向から平面視したときに、前記ゲートトレンチおよび前記電界緩和領域は、前記第１方向に延びる仮想直線上にあり、前記接続領域は、前記仮想直線上で前記電界緩和領域に接している。
図１は、実施形態に係る炭化珪素半導体装置の構成を示す斜視断面図（その１）である。 図２は、実施形態に係る炭化珪素半導体装置の構成を示す斜視断面図（その２）である。 図３は、実施形態に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。 図４は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その１）である。 図５は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その２）である。 図６は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その３）である。 図７は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その４）である。 図８は、実施形態に係る炭化珪素半導体装置の構成を示す断面図（その５）である。 図９Ａは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１）である。 図９Ｂは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２）である。 図９Ｃは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その３）である。 図９Ｄは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その４）である。 図９Ｅは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その５）である。 図１０Ａは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その６）である。 図１０Ｂは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その７）である。 図１０Ｃは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その８）である。 図１０Ｄは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その９）である。 図１０Ｅは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１０）である。 図１０Ｆは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１１）である。 図１０Ｇは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１２）である。 図１１Ａは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１３）である。 図１１Ｂは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１４）である。 図１１Ｃは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１５）である。 図１１Ｄは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１６）である。 図１１Ｅは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１７）である。 図１１Ｆは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１８）である。 図１１Ｇは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１９）である。 図１１Ｈは、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２０）である。 図１２は、実施形態の第１変形例に係る炭化珪素半導体装置の構成を示す断面図である。 図１３は、実施形態の第２変形例に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。 図１４は、実施形態の第２変形例に係る炭化珪素半導体装置の構成を示す断面図である。 図１５は、実施形態の第３変形例に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。 図１６は、実施形態の第３変形例に係る炭化珪素半導体装置の構成を示す断面図である。 図１７は、実施形態の第４変形例に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。 図１８は、実施形態の第４変形例に係る炭化珪素半導体装置の構成を示す断面図である。
　［本開示が解決しようとする課題］
　従来の電界シールド領域が設けられた炭化珪素半導体装置では、帰還容量が大きくかつソース電極と電界シールド領域との間の導通が阻害されるため、スイッチング損失が大きい。
　そこで、本開示は、帰還容量及びスイッチング損失を低減できる炭化珪素半導体装置を提供することを目的とする。
　［本開示の効果］
　本開示によれば、帰還容量及びスイッチング損失を低減できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、"－"（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　〔１〕　本開示の一態様に係る炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、を有し、前記第１主面には、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられており、前記ソース領域および前記コンタクト領域に接続されたソース電極をさらに有し、前記炭化珪素基板は、前記底面と前記第２主面との間に設けられ、前記第１方向に延び、前記第２導電型を有する電界緩和領域と、前記コンタクト領域と前記電界緩和領域とを電気的に接続し、前記第２導電型を有する接続領域と、をさらに有し、前記第１主面に垂直な方向から平面視したときに、前記ゲートトレンチおよび前記電界緩和領域は、前記第１方向に延びる仮想直線上にあり、前記接続領域は、前記仮想直線上で前記電界緩和領域に接している。
　コンタクト領域と電界緩和領域とが接続領域により電気的に接続される。コンタクト領域はソース電極に電気的に接続される。従って、電界緩和領域はソース電極に電気的に接続される。このため、帰還容量を低減できると共にソース電極から電界緩和領域にキャリアを効率的に供給でき、スイッチング動作時に電界緩和領域からドリフト領域側へ伸展する空乏層の動作を早めることによりスイッチング損失を低減できる。また、ゲートトレンチおよび電界緩和領域が仮想直線上にあり、接続領域は仮想直線上で電界緩和領域に接している。従って、接続領域は、ゲートトレンチの側面のうちで第１方向に平行な部分に沿って流れる電流を阻害しにくい。このため、オン時に十分な電流を確保できる。
　〔２〕　〔１〕において、前記ゲートトレンチが複数、一定の間隔で前記仮想直線と重なって設けられており、前記接続領域は、前記第１主面に垂直な方向から平面視したときに、前記第１方向で隣り合う前記ゲートトレンチの間に設けられていてもよい。接続領域が、第１主面に垂直な方向から平面視したときに、第１方向で隣り合うゲートトレンチの間に設けられることで、接続領域を大きく確保しやすく、接続領域における電気抵抗を低くしやすい。
　〔３〕　〔２〕において、前記側面および前記底面に接するゲート絶縁膜と、前記炭化珪素基板との間に前記ゲート絶縁膜を挟むように前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を覆うように設けられた層間絶縁膜と、をさらに有し、前記第１主面に垂直な方向から平面視したときに、前記コンタクト領域は、前記第１方向に垂直な第２方向で前記層間絶縁膜から離間して設けられた第１領域と、前記第１方向で隣り合う前記ゲートトレンチの間に設けられた第２領域と、を有し、前記ソース電極は、前記第１領域に接続され、前記第１領域の前記第１方向の第１寸法は、前記第２領域の前記第１方向の第２寸法より大きくてもよい。第１寸法が第２寸法より大きいことで、第１領域とソース電極との間のコンタクト抵抗を低減しながら、オン時に電流が流れる範囲を広く確保できる。
　〔４〕　〔３〕において、前記第１寸法は、前記第２寸法の１倍超６倍以下であってもよい。第１寸法が第２寸法の１倍超６倍以下であることで、第１領域とソース電極との間のコンタクト抵抗を低減しながら、オン時に電流が流れる範囲を広く確保し、さらにソース領域とソース電極との間のコンタクト抵抗を低く抑えることができる。
　〔５〕　〔３〕または〔４〕において、前記ソース領域と前記第１領域とは、前記第１方向に交互に設けられており、前記第１寸法は、前記ソース領域の前記第１方向の第３寸法より大きくてもよい。第１寸法が第３寸法より大きいことで、第１領域とソース電極との間のコンタクト抵抗およびソース領域とソース電極との間のコンタクト抵抗の各々を低く抑えることができる。
　〔６〕　〔３〕または〔４〕において、前記ソース領域と前記第１領域とは、前記第１方向に交互に設けられており、前記第１寸法は、前記第１寸法と前記ソース領域の前記第１方向の第３寸法との和の０．２倍以上０．６倍以下であってもよい。第１寸法が第１寸法と第３寸法との和の０．２倍以上０．６倍以下であることで、第１領域とソース電極との間のコンタクト抵抗およびソース領域とソース電極との間のコンタクト抵抗の各々を低く抑えることができる。
　〔７〕　〔３〕～〔６〕において、前記第２領域は、前記層間絶縁膜から露出しており、前記ソース電極は、前記第２領域にも接続されていてもよい。第２領域にもソース電極が接続されることで、コンタクト領域とソース電極との間のコンタクト抵抗をより低減できる。
　〔８〕　〔３〕～〔７〕において、前記コンタクト領域は、前記第１領域を、前記第２方向で前記ゲートトレンチの両側に有してもよい。コンタクト領域が第１領域を第２方向でゲートトレンチの両側に有することで、ソース電極と電界緩和領域との間の電気抵抗を抑制しやすい。
　〔９〕　〔３〕～〔７〕において、前記コンタクト領域は、前記第１領域を、前記第２方向で前記ゲートトレンチの片側のみに有してもよい。コンタクト領域が第１領域を第２方向でゲートトレンチの片側のみに有することで、第１領域が設けられない側のコンタクトホールが、第１領域が設けられる側のコンタクトホールより狭められてもよく、第２方向におけるセルピッチを狭めやすい。
　〔１０〕　〔１〕～〔９〕において、前記コンタクト領域の前記第２導電型の不純物の第１実効濃度は、前記接続領域の前記第２導電型の不純物の第２実効濃度よりも高くてもよい。第１実効濃度が第２実効濃度よりも高いことで、コンタクト領域とソース電極との間のコンタクト抵抗を抑制しながら、リーク電流を抑制しやすい。
　〔１１〕　〔１〕～〔１０〕において、前記ゲートトレンチの前記側面は、｛０－３３－８｝面を含んでもよい。側面が｛０－３３－８｝面を含むことで、ゲートトレンチの側面において良好な移動度が得られ、チャネル抵抗を低減できる。
　［本開示の実施形態］
　本開示の実施形態は、いわゆる縦型のＭＯＳＦＥＴ（炭化珪素半導体装置）に関する。図１および図２は、実施形態に係る炭化珪素半導体装置の構成を示す斜視断面図である。図２は、炭化珪素半導体装置の内部構造の一部を透視で示す。図３は、実施形態に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。図４～図８は、実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図４は、図３、図７および図８中のIV-IV線に沿った断面図に相当する。図５は、図３、図７および図８中のV-V線に沿った断面図に相当する。図６は、図３、図７および図８中のVI-VI線に沿った断面図に相当する。図７は、図３、図４、図５および図６中のVII-VII線に沿った断面図に相当する。図８は、図３、図４、図５および図６中のVIII-VIII線に沿った断面図に相当する。
　図１～図８に示されるように、本実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜８１と、ゲート電極８２と、層間絶縁膜８３と、ソース電極６０と、ドレイン電極７０と、バリアメタル膜８４と、パッシベーション膜８５とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板５０と、炭化珪素単結晶基板５０上にある炭化珪素エピタキシャル層４０とを含む。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素エピタキシャル層４０は第１主面１を構成し、炭化珪素単結晶基板５０は第２主面２を構成する。炭化珪素単結晶基板５０および炭化珪素エピタキシャル層４０は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板５０は、たとえば窒素（Ｎ）などのｎ型不純物を含みｎ型（第１導電型）を有する。炭化珪素基板１０の第１主面１の最大径は、たとえば１００ｍｍ以上であり、好ましくは１５０ｍｍ以上である。
　第１主面１は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面または（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、たとえば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、たとえば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
　炭化珪素エピタキシャル層４０は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、電界緩和領域１６と、接続領域１７と、コンタクト領域１８とを主に有する。
　ドリフト領域１１は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１１は、たとえば第３領域１１Ｃと、第４領域１１Ｄと、第５領域１１Ｅとを主に有している。
　ボディ領域１２はドリフト領域１１上に設けられている。ボディ領域１２は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。ボディ領域１２におけるｐ型不純物の実効濃度は、５×１０１７ｃｍ－３以上である。短チャネル効果（パンチスルー）は、ｐｎ接合領域からチャネル領域内に空乏層が広がってチャネル領域全体が空乏層になることによって発生し得る。ボディ領域１２におけるｐ型不純物の実効濃度を高くすることによって、チャネル領域に形成される空乏層の広がりを低減できる。ボディ領域１２の厚さは、たとえば０．７μｍよりも小さくてもよい。ボディ領域１２のｐ型不純物の実効濃度は、たとえば１×１０１８ｃｍ－３程度である。
　ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、たとえば窒素またはリンなどのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１３は、第１主面１を構成している。ソース領域１３のｎ型不純物の実効濃度は、ボディ領域１２のｐ型不純物の実効濃度よりも高くてもよい。ソース領域１３のｎ型不純物の実効濃度は、たとえば１×１０１９ｃｍ－３程度である。
　コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域１８は、第１主面１を構成する。コンタクト領域１８は、たとえば第１領域１８Ａと、第２領域１８Ｂとを主に有している。コンタクト領域１８のｐ型不純物の実効濃度は、たとえばボディ領域１２のｐ型不純物の実効濃度および接続領域１７のｐ型不純物の実効濃度よりも高い。コンタクト領域１８は、ソース領域１３を貫通し、ボディ領域１２に接する。コンタクト領域１８のｐ型不純物の実効濃度は、たとえば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　第１主面１には、側面３と底面４とにより規定されるゲートトレンチ５が設けられている。側面３は、ソース領域１３、ボディ領域１２およびドリフト領域１１を貫通して電界緩和領域１６に至る。底面４は、側面３と連なる。底面４は、電界緩和領域１６に位置する。底面４は、たとえば第２主面２と平行な平面である。底面４を含む平面に対する側面３の角度θ１は、たとえば４５°以上６５°以下である。角度θ１は、たとえば５０°以上であってもよい。角度θ１は、たとえば６０°以下であってもよい。側面３は、好ましくは、｛０－３３－８｝面を有する。｛０－３３－８｝面は、優れた移動度が得られる結晶面である。
　特に図３に示されるように、第１主面１に垂直な方向から平面視したときに、ゲートトレンチ５は、第１主面１と平行な第１方向に延びる仮想直線Ｌ１と重なる。第１主面１に垂直な方向から平面視したときに、ゲートトレンチ５は仮想直線Ｌ１上にある。仮想直線Ｌ１上には、複数のゲートトレンチ５が一定の間隔で設けられている。また、第１主面１に垂直な方向から平面視したときに、複数のゲートトレンチ５が、第１方向に垂直な第２方向にも一定の間隔で設けられている。複数のゲートトレンチ５が、たとえばアレイ状に設けられていてもよい。
　電界緩和領域１６は、たとえばＡｌなどのｐ型不純物を含み、ｐ型の導電型を有する。電界緩和領域１６は、ゲートトレンチ５の底面４と第２主面２との間にある。電界緩和領域１６の上端面は、たとえばゲートトレンチ５の底面４を含む。電界緩和領域１６の上端面の一部は、ボディ領域１２の下端面の一部に対向している。電界緩和領域１６は、ゲートトレンチ５と同様に、第１主面１に垂直な方向から平面視したときに仮想直線Ｌ１と重なる。第１主面１に垂直な方向から平面視したときに、電界緩和領域１６は仮想直線Ｌ１上にある。仮想直線Ｌ１上において、電界緩和領域１６は複数のゲートトレンチ５に共通に設けられていてもよい。また、第１主面１に垂直な方向から平面視したときに、複数の電界緩和領域１６が、第１方向に垂直な第２方向に一定の間隔で設けられている。複数の電界緩和領域１６がストライプ状に設けられていてもよい。電界緩和領域１６のｐ型不純物の実効濃度は、たとえば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
　ドリフト領域１１の第３領域１１Ｃは、ボディ領域１２と電界緩和領域１６とに挟まれている。第３領域１１Ｃは、ボディ領域１２および電界緩和領域１６の各々と接している。第３領域１１Ｃは、ボディ領域１２よりも第２主面２側にある。第３領域１１Ｃは、電界緩和領域１６よりも第１主面１側にある。第３領域１１Ｃのｎ型不純物の実効濃度は、たとえば５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。
　第４領域１１Ｄは、第３領域１１Ｃよりも第２主面２側にある。第４領域１１Ｄは、第３領域１１Ｃと連なっている。第４領域１１Ｄは、第２主面２と平行な方向において電界緩和領域１６と接している。第４領域１１Ｄと電界緩和領域１６とは、第２主面２と平行な同一平面に位置していてもよい。第４領域１１Ｄのｎ型不純物の実効濃度は、第３領域１１Ｃのｎ型不純物の実効濃度よりも高くてもよい。第４領域１１Ｄのｎ型不純物の実効濃度は、たとえば５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
　第５領域１１Ｅは、第４領域１１Ｄよりも第２主面２側にある。第５領域１１Ｅは、第４領域１１Ｄと連なっている。第５領域１１Ｅは、電界緩和領域１６と接している。第５領域１１Ｅは、電界緩和領域１６よりも第２主面２側にある。第５領域１１Ｅは、第４領域１１Ｄと炭化珪素単結晶基板５０とに挟まれていてもよい。第５領域１１Ｅは、炭化珪素単結晶基板５０に連なっていてもよい。第５領域１１Ｅのｎ型不純物の実効濃度は、第４領域１１Ｄのｎ型不純物の実効濃度よりも低くてもよい。第５領域１１Ｅのｎ型不純物の実効濃度は、たとえば５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。
　ゲート絶縁膜８１は、たとえば酸化膜である。ゲート絶縁膜８１は、たとえば二酸化珪素を含む材料により構成されている。ゲート絶縁膜８１は、側面３および底面４に接する。ゲート絶縁膜８１は、底面４において電界緩和領域１６と接する。ゲート絶縁膜８１は、側面３においてソース領域１３、ボディ領域１２およびドリフト領域１１の各々と接している。ゲート絶縁膜８１は、第１主面１においてソース領域１３と接していてもよい。
　ゲート電極８２は、ゲート絶縁膜８１上に設けられている。ゲート電極８２は、たとえば導電性不純物を含むポリシリコン（ポリＳｉ）から構成されている。ゲート電極８２は、ゲートトレンチ５の内部に配置されている。ゲート電極８２の一部は、第１主面１上に配置されていてもよい。
　層間絶縁膜８３は、ゲート電極８２およびゲート絶縁膜８１に接して設けられている。層間絶縁膜８３は、たとえば二酸化珪素を含む材料から構成されている。層間絶縁膜８３は、ゲート電極８２とソース電極６０とを電気的に絶縁している。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に設けられていてもよい。
　層間絶縁膜８３は、ゲートトレンチ５および電界緩和領域１６と同様に、第１主面１に垂直な方向から平面視したときに仮想直線Ｌ１と重なる。仮想直線Ｌ１上において、層間絶縁膜８３は複数のゲートトレンチ５に共通に設けられていてもよい。第１主面１に垂直な方向から平面視したときに、層間絶縁膜８３およびゲート絶縁膜８１には、第２方向に一定の間隔でコンタクトホール９０が形成されている。コンタクトホール９０は、第１主面１に垂直な方向から平面視したときに、第２方向で隣り合うコンタクトホール９０の間にゲートトレンチ５が位置するように設けられている。コンタクトホール９０は、第１方向に延びる。コンタクトホール９０を通じて、ソース領域１３およびコンタクト領域１８が層間絶縁膜８３およびゲート絶縁膜８１から露出している。コンタクトホール９０の第２方向の寸法は、たとえば１μｍ以下であってもよい。
　特に図３に示されるように、コンタクト領域１８の第１領域１８Ａは、コンタクトホール９０を通じて層間絶縁膜８３から露出している。第１領域１８Ａは、第２方向で隣り合うゲートトレンチ５の間に設けられていてもよい。第２方向で隣り合う２つのゲートトレンチ５の間において、第１領域１８Ａとソース領域１３とが第１方向に交互に設けられていてもよい。たとえば、第１領域１８Ａがゲートトレンチ５の第１方向の端部の近傍に設けられ、ソース領域１３がゲートトレンチ５の第１方向の中央部の近傍に設けられていてもよい。第１領域１８Ａは第２方向でゲートトレンチ５の両側に設けられている。すべてのコンタクトホール９０から第１領域１８Ａおよびソース領域１３が露出していてもよい。
　第２領域１８Ｂは、第１方向で隣り合うゲートトレンチ５の間に設けられている。第２領域１８Ｂは層間絶縁膜８３およびバリアメタル膜８４により覆われている。第２領域１８Ｂは、第２方向で第１領域１８Ａにつながる。第１領域１８Ａと第２領域１８Ｂとが第２方向に交互に設けられている。たとえば、第１領域１８Ａの第１方向の第１寸法Ｗｐ１は、第２領域１８Ｂの第１方向の第２寸法Ｗｐ２より大きい。
　接続領域１７は、たとえばＡｌなどのｐ型不純物を含み、ｐ型の導電型を有する。接続領域１７は、コンタクト領域１８と電界緩和領域１６とを電気的に接続する。接続領域１７は、仮想直線Ｌ１上で電界緩和領域１６に接する。接続領域１７は、ボディ領域１２またはコンタクト領域１８に接する。接続領域１７は、ボディ領域１２およびコンタクト領域１８の各々に接してもよい。接続領域１７は、電界緩和領域１６とコンタクト領域１８との間にある。接続領域１７は、コンタクト領域１８よりも第２主面２側にある。接続領域１７は、電界緩和領域１６よりも第１主面１側にある。たとえば、第２主面２に垂直な方向で、接続領域１７は、第２領域１８Ｂと電界緩和領域１６との間にあり、第２領域１８Ｂおよび電界緩和領域１６の各々に接していてもよい。第２主面２に垂直な方向で、接続領域１７が、第２領域１８Ｂと電界緩和領域１６との間にあり、第２領域１８Ｂおよび電界緩和領域１６の各々に接していると、第２領域１８Ｂと電界緩和領域１６との間の直列抵抗が低減される。接続領域１７のｐ型不純物の実効濃度は、電界緩和領域１６のｐ型不純物の実効濃度とほぼ同じであってもよい。接続領域１７のｐ型不純物の実効濃度は、たとえば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
　第１方向に並ぶ複数のゲートトレンチ５を一つのゲートトレンチ集合体と仮定すれば、ゲートトレンチ集合体が第２領域１８Ｂおよび接続領域１７により複数のゲートトレンチ５に分断されているとみなすことができる。
　バリアメタル膜８４は、層間絶縁膜８３の上面および側面と、ゲート絶縁膜８１の側面とを覆う。バリアメタル膜８４は、層間絶縁膜８３およびゲート絶縁膜８１の各々と接している。バリアメタル膜８４は、たとえば窒化チタン（ＴｉＮ）を含む材料から構成されている。
　ソース電極６０は、第１主面１に接する。ソース電極６０は、コンタクト電極６１と、ソース配線６２とを有する。コンタクト電極６１は、第１主面１において、ソース領域１３およびコンタクト領域１８の第１領域１８Ａに接している。コンタクト電極６１は、たとえばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成されている。コンタクト電極６１が、チタン（Ｔｉ）と、Ａｌと、Ｓｉとを含む材料から構成されていてもよい。コンタクト電極６１は、ソース領域１３およびコンタクト領域１８の第１領域１８Ａとオーミック接合している。ソース配線６２は、バリアメタル膜８４の上面および側面と、コンタクト電極６１の上面とを覆う。ソース配線６２は、バリアメタル膜８４およびコンタクト電極６１の各々と接している。ソース配線６２は、たとえばＡｌを含む材料から構成されている。
　パッシベーション膜８５は、ソース配線６２の上面を覆う。パッシベーション膜８５は、ソース配線６２と接している。パッシベーション膜８５は、たとえばポリイミドを含む材料から構成されている。
　ドレイン電極７０は、第２主面２に接する。ドレイン電極７０は、第２主面２において炭化珪素単結晶基板５０と接している。ドレイン電極７０は、ドリフト領域１１と電気的に接続されている。ドレイン電極７０は、たとえばＮｉＳｉを含む材料から構成されている。ドレイン電極７０がＴｉと、Ａｌと、Ｓｉとを含む材料から構成されていてもよい。ドレイン電極７０は、炭化珪素単結晶基板５０とオーミック接合している。
　第２主面２に対して垂直な方向において、電界緩和領域１６の上端面が底面４から離間していてもよい。この場合、たとえば、底面４がドリフト領域１１に位置してもよく、側面３が、ソース領域１３およびボディ領域１２を貫通してドリフト領域１１に至ってもよい。たとえば、電界緩和領域１６の上端面と底面４との間に、第３領域１１Ｃがあってもよい。
　炭化珪素単結晶基板５０と第５領域１１Ｅとの間に、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型を有するバッファ層が設けられていてもよい。バッファ層のｎ型不純物の実効濃度は、第５領域１１Ｅのｎ型不純物の実効濃度よりも高くてもよい。
　次に、実施形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。図９Ａ～図９Ｅ、図１０Ａ～図１０Ｇおよび図１１Ａ～図１１Ｈは、実施形態に係るＭＯＳＦＥＴ１００の製造方法を示す断面図である。図９Ａ～図９Ｅは、図４に示す断面および図６に示す断面に共通の変化を示す。図１０Ａ～図１０Ｇは、図４に示す断面の変化を示す。図１１Ａ～図１１Ｈは、図６に示す断面の変化を示す。
　まず、図９Ａに示されるように、炭化珪素単結晶基板５０を準備する工程が実施される。たとえば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板５０が準備される。炭化珪素単結晶基板５０上にバッファ層（図示せず）が形成されてもよい。バッファ層は、たとえば原料ガスとしてシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）との混合ガスを用い、キャリアガスとしてたとえば水素（Ｈ２）を用いた化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により形成できる。バッファ層のエピタキシャル成長の際に、たとえば窒素などのｎ型不純物がバッファ層に導入されてもよい。
　次に、同じく図９Ａに示されるように、第１エピタキシャル層２１を形成する工程が実施される。たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素を用いたＣＶＤ法により、炭化珪素単結晶基板５０上に第１エピタキシャル層２１が形成される。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が第１エピタキシャル層２１に導入される。第１エピタキシャル層２１は、ｎ型の導電型を有する。第１エピタキシャル層２１のｎ型不純物の実効濃度は、バッファ層のｎ型不純物の実効濃度よりも低くてもよい。
　次に、図９Ｂに示されるように、電界緩和領域１６を形成する工程が実施される。たとえば、電界緩和領域１６が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンが第１エピタキシャル層２１に注入される。これにより、電界緩和領域１６が形成される。
　次に、図９Ｃに示されるように、第４領域１１Ｄを形成する工程が実施される。たとえば、第４領域１１Ｄが形成される領域、つまり第２主面２と平行な方向において電界緩和領域１６の側方の領域上に開口部を有するマスク層（図示せず）が形成される。次に、窒素などのｎ型を付与可能なｎ型不純物イオンが第１エピタキシャル層２１に対して注入される。これにより、第４領域１１Ｄが形成される。第１エピタキシャル層２１のうち、電界緩和領域１６より炭化珪素単結晶基板５０側の部分と、第４領域１１Ｄより炭化珪素単結晶基板５０側の部分とが第５領域１１Ｅとなる。第４領域１１Ｄのｎ型不純物の実効濃度は、第５領域１１Ｅのｎ型不純物の実効濃度よりも高くなる。
　次に、図９Ｄに示されるように、第２エピタキシャル層２２を形成する工程が実施される。たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素を用いたＣＶＤ法により、第１エピタキシャル層２１上に第２エピタキシャル層２２が形成される。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が第２エピタキシャル層２２に導入される。第２エピタキシャル層２２は、ｎ型の導電型を有する。第２エピタキシャル層２２の厚さは、たとえば０．８μｍ以上１．２μｍ以下である。たとえば、第２エピタキシャル層２２のｎ型不純物の実効濃度は、第４領域１１Ｄのｎ型不純物の実効濃度よりも低くする。
　次に、図９Ｅに示されるように、ボディ領域１２を形成する工程が実施される。たとえばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンが第２エピタキシャル層２２の表面全体に対して注入される。これにより、ボディ領域１２が形成される。
　次に、同じく図９Ｅに示されるように、ソース領域１３を形成する工程が実施される。たとえば、リンなどのｎ型を付与可能なｎ型不純物イオンが第２エピタキシャル層２２の表面全体に対して注入される。これにより、ソース領域１３が形成される。
　次に、図１１Ａに示されるように、接続領域１７を形成する工程が実施される。たとえば、接続領域１７が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンがソース領域１３、ボディ領域１２および第３領域１１Ｃに注入される。これにより、ボディ領域１２および電界緩和領域１６と接する接続領域１７が形成される。
　次に、図１１Ｂに示されるように、コンタクト領域１８を形成する工程が実施される。たとえば、コンタクト領域１８が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンが接続領域１７に注入される。これにより、ボディ領域１２および接続領域１７と接するコンタクト領域１８が形成される。
　次に、炭化珪素基板１０に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
　次に、図１０Ａに示されるように、ゲートトレンチ５を形成する工程が実施される。たとえば、ソース領域１３およびコンタクト領域１８から構成される第１主面１上に、ゲートトレンチ５が形成される位置上に開口を有するマスク層（図示せず）が形成される。マスク層を用いて、ソース領域１３の一部と、ボディ領域１２の一部と、ドリフト領域１１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとして六フッ化硫黄（ＳＦ６）またはＳＦ６と酸素（Ｏ２）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ５が形成されるべき領域に、第１主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１とほぼ平行な底部とを有する凹部（図示せず）が形成される。
　次に、凹部において熱エッチングが行われる。熱エッチングは、第１主面１上にマスク層が形成された状態で、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、ＳＦ６または四フッ化炭素（ＣＦ４）を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。
　上記熱エッチングにより、炭化珪素基板１０の第１主面１にゲートトレンチ５が形成される。ゲートトレンチ５は、側面３と、底面４とにより規定される。側面３は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１とにより構成される。底面４は、電界緩和領域１６により構成される。側面３と、底面４を含む平面との間の角度θ１は、たとえば４５°以上６５°以下である。次に、マスク層が第１主面１から除去される。
　次に、図１０Ｂおよび図１１Ｃに示されるように、ゲート絶縁膜８１を形成する工程が実施される。たとえば炭化珪素基板１０を熱酸化することにより、ソース領域１３と、ボディ領域１２と、ドリフト領域１１と、電界緩和領域１６と、コンタクト領域１８とに接するゲート絶縁膜８１が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、第１主面１と、側面３および底面４に接するゲート絶縁膜８１が形成される。
　次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、たとえば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜８１とボディ領域１２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上できる。
　次に、図１０Ｃおよび図１１Ｄに示されるように、ゲート電極８２を形成する工程が実施される。ゲート電極８２は、ゲート絶縁膜８１上に形成される。ゲート電極８２は、たとえば減圧ＣＶＤ（Low Pressure - Chemical Vapor Deposition：ＬＰ－ＣＶＤ）法により形成される。ゲート電極８２は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１との各々に対面するように形成される。
　次に、図１０Ｄおよび図１１Ｅに示されるように、層間絶縁膜８３を形成する工程が実施される。具体的には、ゲート電極８２を覆い、かつゲート絶縁膜８１と接するように層間絶縁膜８３が形成される。層間絶縁膜８３は、たとえば、ＣＶＤ法により形成される。層間絶縁膜８３は、たとえば二酸化珪素を含む材料から構成される。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に形成されてもよい。
　次に、図１０Ｅおよび図１１Ｆに示されるように、バリアメタル膜８４、コンタクト電極６１およびドレイン電極７０を形成する工程が実施される。たとえば、層間絶縁膜８３およびゲート絶縁膜８１にコンタクトホール９０が形成されるようにエッチングが行われることにより、コンタクトホール９０にソース領域１３および第１領域１８Ａが層間絶縁膜８３およびゲート絶縁膜８１から露出する。次に、層間絶縁膜８３の上面及び側面と、ゲート絶縁膜８１の側面とを覆うバリアメタル膜８４が形成される。バリアメタル膜８４は、たとえばＴｉＮを含む材料から構成される。バリアメタル膜８４は、たとえばスパッタリング法による成膜および反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により形成される。次に、第１主面１においてソース領域１３および第１領域１８Ａに接するコンタクト電極６１用の金属膜（図示せず）が形成される。コンタクト電極６１用の金属膜は、たとえばスパッタリング法により形成される。コンタクト電極６１用の金属膜は、たとえばＮｉを含む材料から構成される。次に、第２主面２において炭化珪素単結晶基板５０に接するドレイン電極７０用の金属膜（図示せず）が形成される。ドレイン電極７０用の金属膜は、たとえばスパッタリング法により形成される。ドレイン電極７０用の金属膜は、たとえばＮｉを含む材料から構成される。
　次に、合金化アニールが実施される。コンタクト電極６１用の金属膜およびドレイン電極７０用の金属膜が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、コンタクト電極６１用の金属膜の少なくとも一部およびドレイン電極７０用の金属膜の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域１３および第１領域１８Ａとオーミック接合するコンタクト電極６１と、炭化珪素単結晶基板５０とオーミック接合するドレイン電極７０とが形成される。コンタクト電極６１が、Ｔｉと、Ａｌと、Ｓｉとを含む材料から構成されてもよい。ドレイン電極７０が、Ｔｉと、Ａｌと、Ｓｉとを含む材料から構成されてもよい。
　次に、図１０Ｆおよび図１１Ｇに示されるように、ソース配線６２を形成する工程が実施される。具体的には、コンタクト電極６１およびバリアメタル膜８４を覆うソース配線６２が形成される。ソース配線６２は、たとえばスパッタリング法による成膜およびＲＩＥにより形成される。ソース配線６２は、たとえばアルミニウムを含む材料から構成される。このようにして、コンタクト電極６１とソース配線６２とを有するソース電極６０が形成される。
　次に、図１０Ｇおよび図１１Ｈに示されるように、パッシベーション膜８５を形成する工程が実施される。具体的には、ソース配線６２を覆うパッシベーション膜８５が形成される。パッシベーション膜８５は、たとえばポリイミドを含む材料から構成される。パッシベーション膜８５は、たとえば塗布法により形成される。パッシベーション膜８５をプラズマＣＶＤ法により形成してもよい。
　このようにして、実施形態に係るＭＯＳＦＥＴ１００が完成する。
　次に、本実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
　本実施形態に係るＭＯＳＦＥＴ１００では、コンタクト領域１８と電界緩和領域１６とが接続領域１７により電気的に接続される。コンタクト領域１８はソース電極６０に電気的に接続される。従って、電界緩和領域１６はソース電極６０に電気的に接続される。このため、ソース電極６０から電界緩和領域１６にキャリアを供給でき、帰還容量を低減できる。帰還容量の低減によりスイッチング損失を低減し、スイッチング速度を向上できる。
　また、ゲートトレンチ５および電界緩和領域１６が仮想直線Ｌ１上にある。すなわち、ゲートトレンチ５および電界緩和領域１６が仮想直線Ｌ１と重なる。そして、接続領域１７が仮想直線Ｌ１上で電界緩和領域１６に接している。従って、接続領域１７は、側面３のうちで第１方向に平行な部分、すなわち、側面３のうちでゲートトレンチ５の第１方向の端部から離間した部分に沿って流れるドレイン電流を阻害しにくい。このため、オン時に十分なドレイン電流を確保できる。
　第１主面１に垂直な方向から平面視したときに、第１方向で隣り合うゲートトレンチ５の間に接続領域１７が設けられている。第１主面１に垂直な方向から平面視したときに、接続領域１７がゲートトレンチ５と重なって設けられていてもよいが、ゲートトレンチ５の間に設けられているときの方が、接続領域１７の体積を大きくでき、接続領域１７における電気抵抗を低くできる。また、ゲートトレンチ５の第１方向の端部と第２領域１８Ｂとの間にソース領域１３、ボディ領域１２及びドリフト領域１１があれば、第１方向でゲートトレンチ５と第２領域１８Ｂとの間の領域でもドレイン電流が流れ得る。
　本実施形態では、ゲートトレンチ５の上端部近傍に設けられる半導体領域はｎ型のソース領域１３である。ゲートトレンチ５の上端部近傍にｐ型のコンタクト領域１８があってもよいが、ｐ型のコンタクト領域１８上では、ｎ型のソース領域１３上よりもゲート絶縁膜８１が薄くなりやすい。また、ゲートトレンチ５の上端部近傍には電界が集中しやすい。ゲートトレンチ５の上端部近傍に設けられる半導体領域がｎ型のソース領域１３であることで、厚いゲート絶縁膜８１を形成しやすく、ゲートトレンチ５の上端部近傍での電界集中に伴うゲート絶縁膜８１の絶縁破壊を抑制できる。
　第１領域１８Ａが第２方向でゲートトレンチ５の両側に設けられている。このため、第１領域１８Ａが第２方向でゲートトレンチ５の片側のみに設けられている場合と比較して、ソース電極６０と電界緩和領域１６との間の電気抵抗を抑制できる。
　第２主面２に垂直な方向で、接続領域１７が、第２領域１８Ｂと電界緩和領域１６との間にあり、第２領域１８Ｂおよび電界緩和領域１６の各々に接していることで、第２領域１８Ｂと電界緩和領域１６との間の直列抵抗を低減できる。
　コンタクト領域１８のｐ型不純物の第１実効濃度は、接続領域１７のｐ型不純物の第２実効濃度よりも高いことが好ましい。第１実効濃度が高いことで、コンタクト領域１８とコンタクト電極６１との間のコンタクト抵抗を抑制できる。第２実効濃度が第１実効濃度ほどに高いと、結晶欠陥の導入に伴いリーク電流が流れやすくなるおそれがある。
　第１領域１８Ａの第１方向の第１寸法Ｗｐ１は、第２領域１８Ｂの第１方向の第２寸法Ｗｐ２より大きいことが好ましい。第１領域１８Ａにコンタクト電極６１がオーミック接合されるため、第１寸法Ｗｐ１が大きいほど、第１領域１８Ａとコンタクト電極６１との間のコンタクト抵抗を低減できる。一方、第２領域１８Ｂは第１方向で隣り合うゲートトレンチ５の間に設けられるため、第２寸法Ｗｐ２が第１寸法Ｗｐ１と同程度に大きいと、ドレイン電流が流れる範囲が狭くなり、十分なドレイン電流を得にくくなるおそれがある。第１寸法Ｗｐ１が第２寸法Ｗｐ２より大きいことで、第１領域１８Ａとソース電極６０との間のコンタクト抵抗を低減しながら、オン時にドレイン電流が流れる範囲を広く確保できる。従って、第１寸法Ｗｐ１は第２寸法Ｗｐ２より大きいことが好ましい。
　たとえば、第１寸法Ｗｐ１は、第２寸法Ｗｐ２の１倍超６倍以下であることが好ましい。第１寸法Ｗｐ１が第２寸法Ｗｐ２の６倍超であると、コンタクトホール９０の内側でコンタクト電極６１がソース領域１３にオーミック接合する領域が小さくなり、ソース領域１３とコンタクト電極６１との間のコンタクト抵抗が高くなるおそれがある。第１寸法Ｗｐ１が第２寸法Ｗｐ２の１倍超６倍以下であることで、第１領域１８Ａとソース電極６０との間のコンタクト抵抗を低減しながら、オン時にドレイン電流が流れる範囲を広く確保し、さらにソース領域１３とソース電極６０との間のコンタクト抵抗を低く抑えることができる。従って、第１寸法Ｗｐ１は、第２寸法Ｗｐ２の２倍以上５倍以下であることがより好ましい。
　たとえば、第１寸法Ｗｐ１は、ソース領域１３の第１方向の第３寸法Ｗｎより大きいことが好ましい。一般に、ｐ型不純物はｎ型不純物よりも活性化しにくい。第１寸法Ｗｐ１が第３寸法Ｗｎより大きいことで、第１領域１８Ａとコンタクト電極６１との間のコンタクト抵抗およびソース領域１３とコンタクト電極６１との間のコンタクト抵抗の各々を低く抑えることができる。
　たとえば、第１寸法Ｗｐ１は、第１寸法Ｗｐ１と第３寸法Ｗｎとの和Ｗｃｈの０．２倍以上０．６倍以下であることが好ましい。第１寸法Ｗｐ１が和Ｗｃｈの０．２倍未満では、第１領域１８Ａとコンタクト電極６１との間のコンタクト抵抗が高くなりすぎるおそれがある。第１寸法Ｗｐ１が和Ｗｃｈの０．６倍超では、ソース領域１３とコンタクト電極６１との間のコンタクト抵抗が高くなりすぎるおそれがある。第１寸法Ｗｐ１が和Ｗｃｈの０．２倍以上０．６倍以下であることで、第１領域１８Ａとコンタクト電極６１との間のコンタクト抵抗およびソース領域１３とコンタクト電極６１との間のコンタクト抵抗の各々を低く抑えることができる。第１寸法Ｗｐ１は和Ｗｃｈの０．３倍以上０．６倍以下であることがより好ましい。
　ゲートトレンチ５の側面３が｛０－３３－８｝面を含むことで、チャネルに優れた移動度を得ることができ、チャネル抵抗を低減できる。
　［第１変形例］
　次に、実施形態の第１変形例について説明する。第１変形例は、主にゲートトレンチの形状の点で実施形態と相違する。図１２は、実施形態の第１変形例に係るＭＯＳＦＥＴ（炭化珪素半導体装置）の構成を示す断面図である。図１２は、図３中のIV-IV線に沿った断面と同様の断面を示す。
　図１２に示されるように、第１変形例に係るＭＯＳＦＥＴ１１０では、ゲートトレンチ５が垂直トレンチである。つまり、底面４を含む平面に対する側面３の角度θ１は、９０°であってもよい。他の構成は実施形態と同様である。
　このような第１変形例によっても実施形態と同様の効果を得ることができる。
　［第２変形例］
　次に、実施形態の第２変形例について説明する。第２変形例は、主に第１領域１８Ａの位置の点で実施形態と相違する。図１３は、実施形態の第２変形例に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。図１４は、実施形態の第２変形例に係る炭化珪素半導体装置の構成を示す断面図である。図１４は、図１３中のXIV-XIV線に沿った断面図に相当する。
　第２変形例に係るＭＯＳＦＥＴ１２０では、図１３および図１４に示されるように、第１領域１８Ａが第２方向でゲートトレンチ５の片側のみに設けられている。層間絶縁膜８３にコンタクトホール９１およびコンタクトホール９２が形成されている。コンタクトホール９１とコンタクトホール９２とが、第２方向で交互に配置されている。第１領域１８Ａは、第１主面１のコンタクトホール９１に露出する部分に設けられ、第１主面１のコンタクトホール９２に露出する部分には設けられていなくてもよい。コンタクトホール９１から第１領域１８Ａおよびソース領域１３が露出してもよい。コンタクトホール９２からソース領域１３のみが露出してもよい。コンタクトホール９１の内側では、ソース領域１３および第１領域１８Ａの各々にコンタクト電極６１がオーミック接合している。コンタクトホール９２の内側では、ソース領域１３にコンタクト電極６１がオーミック接合している。他の構成は実施形態と同様である。
　第２変形例によっても、帰還容量を低減し、帰還容量の低減によりスイッチング損失を低減し、スイッチング速度を向上できる。第２変形例によっても、十分なドレイン電流を確保できる。第２変形例によっても、ゲートトレンチ５の上端部近傍での電界集中に伴うゲート絶縁膜８１の絶縁破壊を抑制できる。第２変形例によっても、第２領域１８Ｂと電界緩和領域１６との間の直列抵抗を低減できる。
　［第３変形例］
　次に、実施形態の第３変形例について説明する。第３変形例は、主にコンタクト領域１８の構成の点で実施形態と相違する。図１５は、実施形態の第３変形例に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。図１６は、実施形態の第３変形例に係る炭化珪素半導体装置の構成を示す断面図である。図１６は、図１５中のXVI-XVI線に沿った断面図に相当する。
　第３変形例に係るＭＯＳＦＥＴ１４０では、図１５および図１６に示されるように、コンタクト領域１８が第１領域１８Ａから構成され、コンタクト領域１８に第２領域１８Ｂが含まれていない。第１方向で隣り合うゲートトレンチ５の間で、層間絶縁膜８３およびバリアメタル膜８４の下方では、接続領域１７が第１主面１を構成してもよい。接続領域１７がゲート絶縁膜８１およびバリアメタル膜８４に接してもよい。他の構成は実施形態と同様である。
　第３変形例によっても、帰還容量を低減し、帰還容量の低減によりスイッチング損失を低減し、スイッチング速度を向上できる。第３変形例によっても、十分なドレイン電流を確保できる。第３変形例によっても、ゲートトレンチ５の上端部近傍での電界集中に伴うゲート絶縁膜８１の絶縁破壊を抑制できる。第３変形例によっても、第１領域１８Ａが第２方向でゲートトレンチ５の片側のみに設けられている場合と比較して、ソース電極６０と電界緩和領域１６との間の電気抵抗を低減できる。
　［第４変形例］
　次に、実施形態の第４変形例について説明する。第４変形例は、主にゲートトレンチ５の構成の点で実施形態と相違する。図１７は、実施形態の第４変形例に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。図１８は、実施形態の第４変形例に係る炭化珪素半導体装置の構成を示す断面図である。図１８は、図１７中のXVIII-XVIII線に沿った断面図に相当する。
　第４変形例に係るＭＯＳＦＥＴ１５０では、図１７および図１８に示されるように、実施形態において仮想直線Ｌ１上に並んだ複数のゲートトレンチ５が互いにつながってゲートトレンチ５Ａが構成されている。第２領域１８Ｂおよび接続領域１７は、第２方向でゲートトレンチ５Ａの両側に設けられている。第２領域１８Ｂおよび接続領域１７は、側面３に接していてもよい。他の構成は実施形態と同様である。
　第４変形例によっても、帰還容量を低減し、帰還容量の低減によりスイッチング損失を低減し、スイッチング速度を向上できる。第４変形例によっても、十分なドレイン電流を確保できる。第４変形例によっても、第１領域１８Ａが第２方向でゲートトレンチ５の片側のみに設けられている場合と比較して、ソース電極６０と電界緩和領域１６との間の電気抵抗を低減できる。第４変形例によっても、第２領域１８Ｂと電界緩和領域１６との間の直列抵抗を低減できる。
　上記実施形態および参考例では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。上記実施形態および参考例では、炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、たとえば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）などであってもよい。上記各不純物領域におけるｐ型不純物の実効濃度およびｎ型不純物の実効濃度は、たとえば走査型静電容量顕微鏡（Scanning Capacitance Microscope：ＳＣＭ）法または二次イオン質量分析（Secondary Ion Mass Spectrometry：ＳＩＭＳ）法などにより測定可能である。ｐ型領域とｎ型領域との境界面（つまりｐｎ接合界面）の位置は、たとえばＳＣＭ法またはＳＩＭＳ法などにより特定できる。電流拡散領域中の多数キャリアの実効濃度の分布は、実効濃度を測定せずとも、たとえば電流拡散領域とボディ領域とのｐｎ接合により生成される空乏層の厚さの分布に基づいて特定できる。空乏層の厚さは、たとえばＳＣＭ法またはＳＩＭＳ法などにより特定できる。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形および変更が可能である。
　１　第１主面
　２　第２主面
　３　側面
　４　底面
　５、５Ａ　ゲートトレンチ
　１０　炭化珪素基板
　１１　ドリフト領域
　１１Ｃ　第３領域
　１１Ｄ　第４領域
　１１Ｅ　第５領域
　１２　ボディ領域
　１３　ソース領域
　１６　電界緩和領域
　１７　接続領域
　１８　コンタクト領域
　１８Ａ　第１領域
　１８Ｂ　第２領域
　２１　第１エピタキシャル層
　２２　第２エピタキシャル層
　４０　炭化珪素エピタキシャル層
　５０　炭化珪素単結晶基板
　６０　ソース電極
　６１　コンタクト電極
　６２　ソース配線
　７０　ドレイン電極
　８１　ゲート絶縁膜
　８２　ゲート電極
　８３　層間絶縁膜
　８４　バリアメタル膜
　８５　パッシベーション膜
　９０、９１、９２　コンタクトホール
　１００、１１０、１２０、１４０、１５０　炭化珪素半導体装置（ＭＯＳＦＥＴ）
　Ｗｐ１　第１寸法
　Ｗｐ２　第２寸法
　Ｗｎ　第３寸法
　Ｗｃｈ　和
　θ１　角度

Claims (11)

  1. 　第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、
    　前記炭化珪素基板は、
    　　第１導電型を有するドリフト領域と、
    　　前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
    　　前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、
    　　前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、
    　　を有し、
    　前記第１主面には、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられており、
    　前記ソース領域および前記コンタクト領域に接続されたソース電極をさらに有し、
    　前記炭化珪素基板は、
    　　前記底面と前記第２主面との間に設けられ、前記第１方向に延び、前記第２導電型を有する電界緩和領域と、
    　　前記コンタクト領域と前記電界緩和領域とを電気的に接続し、前記第２導電型を有する接続領域と、
    　　をさらに有し、
    　前記第１主面に垂直な方向から平面視したときに、
    　　前記ゲートトレンチおよび前記電界緩和領域は、前記第１方向に延びる仮想直線上にあり、
    　　前記接続領域は、前記仮想直線上で前記電界緩和領域に接している炭化珪素半導体装置。
  2. 　前記ゲートトレンチが複数、一定の間隔で前記仮想直線と重なって設けられており、
    　前記接続領域は、前記第１主面に垂直な方向から平面視したときに、前記第１方向で隣り合う前記ゲートトレンチの間に設けられている請求項１に記載の炭化珪素半導体装置。
  3. 　前記側面および前記底面に接するゲート絶縁膜と、
    　前記炭化珪素基板との間に前記ゲート絶縁膜を挟むように前記ゲート絶縁膜上に設けられたゲート電極と、
    　前記ゲート電極を覆うように設けられた層間絶縁膜と、
    　をさらに有し、
    　前記第１主面に垂直な方向から平面視したときに、
    　前記コンタクト領域は、
    　　前記第１方向に垂直な第２方向で前記層間絶縁膜から離間して設けられた第１領域と、
    　　前記第１方向で隣り合う前記ゲートトレンチの間に設けられた第２領域と、
    　　を有し、
    　前記ソース電極は、前記第１領域に接続され、
    　前記第１領域の前記第１方向の第１寸法は、前記第２領域の前記第１方向の第２寸法より大きい請求項２に記載の炭化珪素半導体装置。
  4. 　前記第１寸法は、前記第２寸法の１倍超６倍以下である請求項３に記載の炭化珪素半導体装置。
  5. 　前記ソース領域と前記第１領域とは、前記第１方向に交互に設けられており、
    　前記第１寸法は、前記ソース領域の前記第１方向の第３寸法より大きい請求項３または請求項４に記載の炭化珪素半導体装置。
  6. 　前記ソース領域と前記第１領域とは、前記第１方向に交互に設けられており、
    　前記第１寸法は、前記第１寸法と前記ソース領域の前記第１方向の第３寸法との和の０．２倍以上０．６倍以下である請求項３または請求項４に記載の炭化珪素半導体装置。
  7. 　前記第２領域は、前記層間絶縁膜から露出しており、
    　前記ソース電極は、前記第２領域にも接続されている請求項３から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記コンタクト領域は、前記第１領域を、前記第２方向で前記ゲートトレンチの両側に有する請求項３から請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 　前記コンタクト領域は、前記第１領域を、前記第２方向で前記ゲートトレンチの片側のみに有する請求項３から請求項７のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記コンタクト領域の前記第２導電型の不純物の第１実効濃度は、前記接続領域の前記第２導電型の不純物の第２実効濃度よりも高い請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 　前記ゲートトレンチの前記側面は、｛０－３３－８｝面を含む請求項１から請求項１０のいずれか１項に記載の炭化珪素半導体装置。
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