JP2020184550A - 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法 - Google Patents
炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法 Download PDFInfo
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Abstract
【課題】炭化珪素半導体モジュール全体としての特性変化の予測可能性を向上する。【解決手段】炭化珪素半導体モジュールは、回路基板と、複数の炭化珪素半導体チップとを有する。回路基板は、第１主面を有する。複数の炭化珪素半導体チップは、回路基板に実装され、かつ第１主面に対向する第２主面を有する。複数の炭化珪素半導体チップの各々において、第２主面の中心と第１主面との距離は、第２主面の外周端から中心に向かって第１主面に平行な方向に０．５ｍｍ離れた内周部と第１主面との距離よりも大きい。【選択図】図１
Description
本開示は、炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法に関する。
国際公開２０１７／２０３６２３号（特許文献１）には、基板上に複数の炭化珪素スイッチング素子が搭載されたパワーモジュールが記載されている。
本開示の目的は、炭化珪素半導体モジュール全体としての特性変化の予測可能性を向上することである。
本開示に係る炭化珪素半導体モジュールは、回路基板と、複数の炭化珪素半導体チップとを備えている。回路基板は、第１主面を有する。複数の炭化珪素半導体チップは、回路基板に実装され、かつ第１主面に対向する第２主面を有する。複数の炭化珪素半導体チップの各々において、第２主面の中心と第１主面との距離は、第２主面の外周端から中心に向かって第１主面に平行な方向に０．５ｍｍ離れた内周部と第１主面との距離よりも大きい。
本開示に係る炭化珪素半導体モジュールの製造方法は、第１主面を有する回路基板と、第２主面を有する複数の炭化珪素半導体チップとを準備する第１ステップと、第２主面が第１主面に対向するように、複数の炭化珪素半導体チップの各々を回路基板に実装する第２ステップとを備えている。第２主面は、第２主面の外周端から第２主面の中心に向かって第１主面に平行な方向に０．５ｍｍ離れた第１位置と、中心に対して第１位置と反対側に位置する第２位置とを有している。第１ステップにおいては、第２主面を上に向けた状態で、第２主面の第１位置から第２位置まで第２主面の高さを測定した場合に、第２主面の中心は、第１位置および第２位置を通る直線よりも低い位置にある複数の炭化珪素半導体チップが準備される。
本開示によれば、炭化珪素半導体モジュール全体としての特性変化の予測可能性を向上することができる。
［本開示の実施形態の説明］
最初に本開示の実施形態を列挙して説明する。本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。
最初に本開示の実施形態を列挙して説明する。本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。
（１）本開示に係る炭化珪素半導体モジュール４００は、回路基板２０と、複数の炭化珪素半導体チップ２００とを備えている。回路基板２０は、第１主面２１を有する。複数の炭化珪素半導体チップ２００は、回路基板２０に実装され、かつ第１主面２１に対向する第２主面２０２を有する。複数の炭化珪素半導体チップ２００の各々において、第２主面２０２の中心８２と第１主面２１との距離は、第２主面２０２の外周端２０４から中心８２に向かって第１主面２１に平行な方向に０．５ｍｍ離れた内周部８０と第１主面２１との距離よりも大きい。
（２）上記（１）に係る炭化珪素半導体モジュール４００によれば、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第１辺２１１よりも短い第２辺２１２とを有する長方形状であってもよい。内周部８０と第１主面２１との距離を第１距離Ｄ１とし、かつ中心８２と第１主面２１との距離を第２距離Ｄ２とした場合、第１辺２１１に平行な方向における第１距離Ｄ１と第２距離Ｄ２との差の絶対値は、第２辺２１２に平行な方向における第１距離Ｄ１と第２距離Ｄ２との差の絶対値よりも大きくてもよい。
（３）上記（１）に係る炭化珪素半導体モジュール４００によれば、複数の炭化珪素半導体チップ２００の各々は、正方形状であってもよい。
（４）本開示に係る炭化珪素半導体モジュール４００の製造方法は、第１主面２１を有する回路基板２０と、第２主面２０２を有する複数の炭化珪素半導体チップ２００とを準備する第１ステップと、第２主面２０２が第１主面２１に対向するように、複数の炭化珪素半導体チップ２００の各々を回路基板２０に実装する第２ステップとを備えている。第２主面２０２は、第２主面２０２の外周端２０４から第２主面２０２の中心８２に向かって第１主面２１に平行な方向に０．５ｍｍ離れた第１位置８１と、中心８２に対して第１位置８１と反対側に位置する第２位置８４とを有している。第１ステップにおいては、第２主面２０２を上に向けた状態で、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合に、中心８２は、第１位置８１および第２位置８４を通る直線よりも低い位置にある複数の炭化珪素半導体チップ２００が準備される。
（５）上記（４）に係る炭化珪素半導体モジュール４００の製造方法によれば、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第１辺２１１よりも短い第２辺２１２とを有する長方形状であってもよい。第１ステップにおいては、第２主面２０２を上に向けた状態で、第１辺２１１に平行な方向に沿って第２主面２０２の高さを測定した場合における中心８２と直線との距離は、第２辺２１２に平行な方向に沿って第２主面２０２の高さを測定した場合における中心８２と直線との距離よりも大きい複数の炭化珪素半導体チップ２００が準備されてもよい。
（６）上記（４）に係る炭化珪素半導体モジュール４００の製造方法によれば、複数の炭化珪素半導体チップ２００の各々は、正方形状であってもよい。
［本開示の実施形態の詳細］
以下、本開示の実施形態の詳細について説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
［本開示の実施形態の詳細］
以下、本開示の実施形態の詳細について説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
（第１実施形態）
まず、第１実施形態に係る炭化珪素半導体モジュール４００の構成について説明する。図１は、第１実施形態に係る炭化珪素半導体モジュール４００の構成を示す平面模式図である。
まず、第１実施形態に係る炭化珪素半導体モジュール４００の構成について説明する。図１は、第１実施形態に係る炭化珪素半導体モジュール４００の構成を示す平面模式図である。
図１に示されるように、第１実施形態に係る炭化珪素半導体モジュール４００は、回路基板２０と、複数の炭化珪素半導体チップ２００とを有している。複数の炭化珪素半導体チップ２００の各々は、回路基板２０上に設けられている。平面視において、回路基板２０は、たとえば長方形状である。回路基板２０の長手方向および短手方向の各々の方向に沿って、複数の炭化珪素半導体チップ２００が配置されている。炭化珪素半導体チップ２００の数は、特に限定されないが、たとえば８個である。図１に示されるように、回路基板２０の長手方向に沿って４個の炭化珪素半導体チップ２００が配置され、かつ回路基板２０の短手方向に沿って２個の炭化珪素半導体チップ２００が配置されていてもよい。
図２は、図１のＩＩ−ＩＩ線に沿った断面模式図である。図１に示されるように、ＩＩ−ＩＩ線は、一対の第２辺２１２を２等分する線である。図２に示されるように、回路基板２０は、基材２４と、回路パターン２３とを有している。回路パターン２３は、基材２４上に設けられている。基材２４は、たとえば絶縁性材料により構成されている。回路パターン２３は、たとえば導電性材料により構成されている。回路基板２０は、第１主面２１と、第３主面２２とを有している。第３主面２２は、第１主面２１と反対側の面である。第１主面２１は、回路パターン２３により構成されている。第３主面２２は、基材２４により構成されている。
図２に示されるように、複数の炭化珪素半導体チップ２００の各々は、第２主面２０２と、第４主面２０１と、外周面２０３とを有している。第４主面２０１は、表面である。第２主面２０２は、裏面である。第４主面２０１は、第２主面２０２の反対側にある。外周面２０３は、第２主面２０２および第４主面２０１の各々に連なっている。図１に示されるように、第１主面２１に対して垂直な方向から見て、複数の炭化珪素半導体チップ２００の各々は、たとえば長方形状である。なお、炭化珪素半導体チップ２００が長方形状であるとは、炭化珪素半導体チップ２００の第４主面２０１が水平面に接するように炭化珪素半導体チップ２００を水平面上に配置して炭化珪素半導体チップ２００を水平面に対して垂直な方向から見た際、炭化珪素半導体チップ２００の外形が長方形に沿っていることである。
図１に示されるように、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第２辺２１２とを有する。第２辺２１２は、第１辺２１１よりも短い。第１辺２１１は、長辺である。第２辺２１２は、短辺である。図１に示されるように、一対の第２辺２１２を２等分する線を第１直線Ｃ１とし、一対の第１辺２１１を２等分する線を第２直線Ｃ２とする。第３直線Ｃ３は、第１直線Ｃ１および第２直線Ｃ２の各々に垂直な直線である。第３直線Ｃ３は、たとえば第１主面２１に対して垂直である。
図２に示されるように、複数の炭化珪素半導体チップ２００の各々は、回路基板２０に実装されている。複数の炭化珪素半導体チップ２００の各々が回路基板２０に実装された際、第２主面２０２は、第１主面２１に対向する。第２主面２０２は、中心８２と、外周端２０４と、内周部８０とを含んでいる。中心８２は、第２主面２０２と第３直線Ｃ３とが交差する点である。内周部８０は、環状であり、外周端２０４に取り囲まれている。内周部８０は、第２主面２０２の外周端２０４から中心８２に向かって第１主面２１に平行な方向に０．５ｍｍ離れた位置にある。別の観点から言えば、内周部８０は、第３直線Ｃ３に対して垂直な方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第１幅Ｗは、０．５ｍｍである。
図２に示されるように、中心８２と第１主面２１との距離を第２距離Ｄ２とし、内周部８０と第１主面２１との距離を第１距離Ｄ１とする。複数の炭化珪素半導体チップ２００の各々において、第２距離Ｄ２は、第１距離Ｄ１よりも大きい。なお、第２距離Ｄ２（つまり中心８２と第１主面２１との距離）は、第１距離Ｄ１（つまり内周部８０と第１主面２１との距離）よりも大きいとは、内周部８０の全周囲において、第２距離Ｄ２が第１距離Ｄ１よりも大きいことを意味する。第１距離Ｄ１および第２距離Ｄ２の各々は、第１主面２１に対して垂直な方向の距離である。第１距離Ｄ１は、たとえば０．０１ｍｍ以上であってもよいし、０．０２ｍｍ以上であってもよい。第１距離Ｄ１は、たとえば０．０５ｍｍ以下であってもよいし、０．０３ｍｍ以下であってもよい。第２距離Ｄ２は、たとえば０．０１ｍｍ以上であってもよいし、０．０２ｍｍ以上であってもよい。第２距離Ｄ２は、たとえば０．０５ｍｍ以下であってもよいし、０．０３ｍｍ以下であってもよい。第１距離Ｄ１と第２距離Ｄ２との差の絶対値は、たとえば０．０００１ｍｍ以上０．００２ｍｍ以下であってもよい。
図３は、図１のＩＩＩ−ＩＩＩ線に沿った断面模式図である。図１に示されるように、ＩＩＩ−ＩＩＩ線は、一対の第１辺２１１を２等分する線である。図３に示されるように、内周部８０と第１主面２１との距離を第３距離Ｄ３とする。第３距離Ｄ３は、第１主面２１に対して垂直な方向の距離である。第３距離Ｄ３は、たとえば０．０１ｍｍ以上であってもよいし、０．０２ｍｍ以上であってもよい。第３距離Ｄ３は、たとえば０．０５ｍｍ以下であってもよいし、０．０３ｍｍ以下であってもよい。複数の炭化珪素半導体チップ２００の各々において、第２距離Ｄ２は、第３距離Ｄ３よりも大きい。第３距離Ｄ３は、第１距離Ｄ１（図２参照）よりも大きくてもよい。別の観点から言えば、第１辺２１１に平行な方向における第１距離Ｄ１と第２距離Ｄ２との差の絶対値は、第２辺２１２に平行な方向における第３距離Ｄ３と第２距離Ｄ２との差の絶対値よりも大きくてもよい。第３距離Ｄ３と第２距離Ｄ２との差の絶対値は、たとえば０．０００１ｍｍ以上０．００１５ｍｍ以下であってもよい。
図２および図３に示されるように、炭化珪素半導体モジュール４００は、接合部材５０を有している。接合部材５０を用いて炭化珪素半導体チップ２００が回路基板２０に実装されている。接合部材５０は、炭化珪素半導体チップ２００と回路基板２０との間に位置している。接合部材５０は、たとえば半田である。接合部材５０は、導電性材料であればよく、半田に限定されない。接合部材５０は、たとえば銀ペースト等であってもよい。図２および図３に示されるように、接合部材５０は、第１主面２１において回路パターン２３と電気的に接続されている。接合部材５０は、第２主面２０２において炭化珪素半導体チップ２００と電気的に接続されている。接合部材５０を介して、炭化珪素半導体チップ２００が回路パターン２３と電気的に接続されている。
（第２実施形態）
次に、第２実施形態に係る炭化珪素半導体モジュール４００の構成について説明する。第２実施形態に係る炭化珪素半導体モジュール４００は、主に炭化珪素半導体チップ２００が正方形状である構成において、第１実施形態に係る炭化珪素半導体モジュール４００と異なっており、その他の構成については、第１実施形態に係る炭化珪素半導体モジュール４００と同様である。以下、第１実施形態に係る炭化珪素半導体モジュール４００と異なる構成を中心に説明する。
次に、第２実施形態に係る炭化珪素半導体モジュール４００の構成について説明する。第２実施形態に係る炭化珪素半導体モジュール４００は、主に炭化珪素半導体チップ２００が正方形状である構成において、第１実施形態に係る炭化珪素半導体モジュール４００と異なっており、その他の構成については、第１実施形態に係る炭化珪素半導体モジュール４００と同様である。以下、第１実施形態に係る炭化珪素半導体モジュール４００と異なる構成を中心に説明する。
図４は、第２実施形態に係る炭化珪素半導体モジュール４００の構成を示す平面模式図である。図４に示されるように、第２実施形態に係る炭化珪素半導体モジュール４００が有する複数の炭化珪素半導体チップ２００の各々は、正方形状である。なお、炭化珪素半導体チップ２００が正方形状であるとは、炭化珪素半導体チップ２００の第４主面２０１が水平面に接するように炭化珪素半導体チップ２００を水平面上に配置して炭化珪素半導体チップ２００を水平面に対して垂直な方向から見た際、炭化珪素半導体チップ２００の外形が正方形に沿っていることである。
炭化珪素半導体チップ２００の数は、特に限定されないが、たとえば１２個である。平面視において、回路基板２０は、たとえば長方形状である。回路基板２０の長手方向および短手方向の各々の方向に沿って、複数の炭化珪素半導体チップ２００が配置されている。図４に示されるように、回路基板２０の長手方向に沿って４個の炭化珪素半導体チップ２００が配置され、かつ回路基板２０の短手方向に沿って３個の炭化珪素半導体チップ２００が配置されていてもよい。
図４に示されるように、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第２辺２１２とを有する。第２辺２１２の長さは、第１辺２１１の長さと同じである。図４に示されるように、一対の第２辺２１２を２等分する線を第１直線Ｃ１とし、一対の第１辺２１１を２等分する線を第２直線Ｃ２とする。第３直線Ｃ３は、第１直線Ｃ１および第２直線Ｃ２の各々に垂直な直線である。第３直線Ｃ３は、たとえば第１主面２１に対して垂直である。
図５は、図４のＶ−Ｖ線に沿った断面模式図である。図４に示されるように、Ｖ−Ｖ線は、一対の第２辺２１２を２等分する線である。図５に示されるように、複数の炭化珪素半導体チップ２００の各々は、回路基板２０に実装されている。複数の炭化珪素半導体チップ２００の各々が回路基板２０に実装された際、第２主面２０２は、第１主面２１に対向する。第２主面２０２は、中心８２と、内周部８０とを含んでいる。中心８２は、第２主面２０２と第３直線Ｃ３とが交差する点である。内周部８０は、第２主面２０２の外周端２０４から中心８２に向かって第１主面２１に平行な方向に０．５ｍｍ離れた位置にある。別の観点から言えば、内周部８０は、第３直線Ｃ３に対して垂直な方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第１幅Ｗは、０．５ｍｍである。
図５に示されるように、中心８２と第１主面２１との距離を第２距離Ｄ２とし、内周部８０と第１主面２１との距離を第１距離Ｄ１とする。複数の炭化珪素半導体チップ２００の各々において、第２距離Ｄ２は、第１距離Ｄ１よりも大きい。具体的には、炭化珪素半導体チップ２００の全周囲において、第２距離Ｄ２は、第１距離Ｄ１よりも大きい。
図６は、図４のＶＩ−ＶＩ線に沿った断面模式図である。図４に示されるように、ＶＩ−ＶＩ線は、一対の第１辺２１１を２等分する線である。図６に示されるように、内周部８０と第１主面２１との距離を第３距離Ｄ３とする。複数の炭化珪素半導体チップ２００の各々において、第３距離Ｄ３は、第２距離Ｄ２よりも小さい。第３距離Ｄ３は、第１距離Ｄ１と同じであってもよいし、異なっていてもよい。別の観点から言えば、第１辺２１１に平行な方向における第１距離Ｄ１と第２距離Ｄ２との差の絶対値は、第２辺２１２に平行な方向における第３距離Ｄ３と第２距離Ｄ２との差の絶対値と同じであってもよいし、異なっていてもよい。
（第３実施形態）
次に、第３実施形態に係る炭化珪素半導体モジュール４００の構成について説明する。第３実施形態に係る炭化珪素半導体モジュール４００は、第１実施形態に係る炭化珪素半導体モジュール４００が有する炭化珪素半導体チップ２００と、第２実施形態に係る炭化珪素半導体モジュール４００が有する炭化珪素半導体チップ２００とが、単一の回路基板２０上に実装されたものである。以下、第１実施形態に係る炭化珪素半導体モジュール４００および第２実施形態に係る炭化珪素半導体モジュール４００の各々と異なる構成を中心に説明する。
次に、第３実施形態に係る炭化珪素半導体モジュール４００の構成について説明する。第３実施形態に係る炭化珪素半導体モジュール４００は、第１実施形態に係る炭化珪素半導体モジュール４００が有する炭化珪素半導体チップ２００と、第２実施形態に係る炭化珪素半導体モジュール４００が有する炭化珪素半導体チップ２００とが、単一の回路基板２０上に実装されたものである。以下、第１実施形態に係る炭化珪素半導体モジュール４００および第２実施形態に係る炭化珪素半導体モジュール４００の各々と異なる構成を中心に説明する。
図７は、第３実施形態に係る炭化珪素半導体モジュール４００の構成を示す平面模式図である。図７に示されるように、第３実施形態に係る炭化珪素半導体モジュール４００は、複数の第１炭化珪素半導体チップ２１０と、複数の第２炭化珪素半導体チップ２２０とを有していてもよい。複数の第１炭化珪素半導体チップ２１０と、複数の第２炭化珪素半導体チップ２２０とは、単一の回路基板２０上に実装されている。
平面視（第１主面２１に対して垂直な方向から見た視野）において、回路基板２０は、たとえば長方形状である。回路基板２０は、第１基板領域２５と、第２基板領域２６とを有している。第２基板領域２６は、第１基板領域２５に連なっている。第１基板領域２５は、回路基板２０の長手方向の一方側にある。第２基板領域２６は、回路基板２０の長手方向の他方側にある。複数の第１炭化珪素半導体チップ２１０は、第１基板領域２５に実装されている。複数の第２炭化珪素半導体チップ２２０は、第２基板領域２６に実装されている。
第１炭化珪素半導体チップ２１０は、トランジスタなどの炭化珪素半導体素子を含む。具体的には、トランジスタは、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などである。第２炭化珪素半導体チップ２２０は、ダイオードなどの炭化珪素半導体素子を含む。具体的には、ダイオードは、たとえばショットキーバリアダイオードまたはＰｉＮダイオードなどである。第１炭化珪素半導体チップ２１０が含む炭化珪素半導体素子は、第２炭化珪素半導体チップ２２０が含む炭化珪素半導体素子と異なった機能を有する。
第１炭化珪素半導体チップ２１０の数は、特に限定されないが、たとえば８個である。図７に示されるように、回路基板２０の長手方向に沿って４個の第１炭化珪素半導体チップ２１０が配置され、かつ回路基板２０の短手方向に沿って２個の第１炭化珪素半導体チップ２１０が配置されていてもよい。第２炭化珪素半導体チップ２２０の数は、特に限定されないが、たとえば１２個である。図７に示されるように、回路基板２０の長手方向に沿って４個の第２炭化珪素半導体チップ２２０が配置され、かつ回路基板２０の短手方向に沿って３個の第２炭化珪素半導体チップ２２０が配置されていてもよい。
次に、炭化珪素半導体チップ２００が含む炭化珪素半導体素子の構成について説明する。図８は、炭化珪素半導体素子の構成を示す断面模式図である。
図８に示されるように、炭化珪素半導体素子１５０は、たとえばＭＯＳＦＥＴである。ＭＯＳＦＥＴ１５０は、炭化珪素エピタキシャル基板１００と、ゲート電極６４と、ゲート絶縁膜７１と、分離絶縁膜７２（層間絶縁膜）と、ソース電極６０と、ドレイン電極６３とを主に有している。炭化珪素エピタキシャル基板１００は、第５主面１と、第５主面１と反対側の第６主面２とを有している。炭化珪素エピタキシャル基板１００は、炭化珪素単結晶基板４と、炭化珪素単結晶基板４上に設けられた炭化珪素エピタキシャル層３とを含んでいる。炭化珪素単結晶基板４は、第６主面２を構成している。炭化珪素エピタキシャル層３は、第５主面１を構成している。
第５主面１は、たとえば｛０００１｝面または｛０００１｝面に対して８°以下オフした面である。具体的には、第５主面１は、たとえば（０００−１）面または（０００−１）面に対して８°以下オフした面である。第５主面１は、たとえば（０００１）面または（０００１）面に対して８°以下オフした面であってもよい。炭化珪素単結晶基板４は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板４の厚みは、たとえば３５０μｍ以上５００μｍ以下である。
炭化珪素エピタキシャル層３は、ドリフト領域１０と、ボディ領域３０と、ソース領域４０と、コンタクト領域８とを主に有している。ドリフト領域１０は、炭化珪素単結晶基板４上に設けられている。ドリフト領域１０は、たとえば窒素（Ｎ）などのｎ型不純物を含み、ｎ型の導電型（第１導電型）を有している。ドリフト領域１０のｎ型不純物の濃度は、炭化珪素単結晶基板４のｎ型不純物の濃度よりも低くてもよい。
ボディ領域３０はドリフト領域１０上に設けられている。ボディ領域３０は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｎ型とは異なるｐ型の導電型（第２導電型）を有する。ボディ領域３０のｐ型不純物の濃度は、ドリフト領域１０のｎ型不純物の濃度よりも高くてもよい。ボディ領域３０は、第５主面１および第６主面２の各々から離間している。
ソース領域４０は、ボディ領域３０によってドリフト領域１０から隔てられるようにボディ領域３０上に設けられている。ソース領域４０は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域４０は、第５主面１の一部を構成している。ソース領域４０のｎ型不純物の濃度は、ボディ領域３０のｐ型不純物の濃度よりも高くてもよい。ソース領域４０のｎ型不純物の濃度は、たとえば１×１０19ｃｍ-3程度である。
コンタクト領域８は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域８のｐ型不純物の濃度は、ボディ領域３０のｐ型不純物の濃度よりも高くてもよい。コンタクト領域８は、ソース領域４０を貫通し、ボディ領域３０に接していてもよい。コンタクト領域８は、第５主面１の一部を構成する。コンタクト領域８のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下である。
図８に示されるように、第５主面１には、ゲートトレンチ７が設けられている。ゲートトレンチ７は、側面５と、底面６とを有している。底面６は、側面５に連なっている。側面５は、第５主面１に連なっている。側面５は、ドリフト領域１０と、ボディ領域３０と、ソース領域４０とにより構成されている。底面６は、ドリフト領域により構成されている。
ゲート絶縁膜７１は、たとえば二酸化珪素（ＳｉＯ２）を含んでいる。ゲート絶縁膜７１は、側面５および底面６の各々に接している。ゲート絶縁膜７１は、側面５において、ドリフト領域１０、ボディ領域３０およびソース領域４０の各々に接している。ゲート絶縁膜７１は、底面６において、ドリフト領域１０に接している。ゲート絶縁膜７１に接するボディ領域３０には、チャネルが形成可能に構成されている。ゲート絶縁膜７１の厚みは、たとえば４０ｎｍ以上１５０ｎｍ以下である。
ゲート電極６４は、ゲート絶縁膜７１上に設けられている。ゲート電極６４は、ゲート絶縁膜７１に接して配置されている。ゲート電極６４は、ゲート絶縁膜７１により形成される溝を埋めるように設けられている。ゲート電極６４は、たとえば不純物がドーピングされたポリシリコンなどの導電体から構成されている。
分離絶縁膜７２は、ゲート電極６４上に設けられている。分離絶縁膜７２は、ソース電極６０とゲート電極６４とを電気的に分離している。分離絶縁膜７２は、ソース電極６０とゲート電極６４との間に配置されている。分離絶縁膜７２は、ゲート電極６４を覆うように設けられている。分離絶縁膜７２は、ゲート電極６４およびゲート絶縁膜７１の各々に接している。分離絶縁膜７２は、たとえば窒化珪素（ＳｉＮ）または酸窒化珪素（ＳｉＯＮ）を含んでいる。
ソース電極６０は、第５主面１上に設けられている。ソース電極６０は、第５主面１において、ソース領域４０と接している。ソース電極６０は、第５主面１において、コンタクト領域８と接していてもよい。ソース電極６０は、分離絶縁膜７２上に設けられている。
ソース電極６０は、電極膜６１と、金属膜６２とを有している。金属膜６２は、電極膜６１上に設けられている。電極膜６１は、たとえばニッケルシリサイド（ＮｉＳｉ）またはチタンアルミニウムシリサイド（ＴｉＡｌＳｉ）を含む。電極膜６１は、第５主面１において、ソース領域４０に接している。電極膜６１は、第５主面１において、コンタクト領域８に接していてもよい。金属膜６２は、ソース配線である。金属膜６２は、たとえばアルミニウム（Ａｌ）を含む。
ドレイン電極６３は、第６主面２上に設けられている。ドレイン電極６３は、第６主面２において、炭化珪素単結晶基板４に接している。ドレイン電極６３は、第６主面２側において、ドリフト領域１０と電気的に接続されている。ドレイン電極６３は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ型の炭化珪素単結晶基板４とオーミック接合可能な材料から構成されている。ドレイン電極６３は、炭化珪素単結晶基板４と電気的に接続されている。
次に、本実施形態に係るＭＯＳＦＥＴ１５０の動作について説明する。ゲート電極６４に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極６０とドレイン電極６３との間に電圧が印加されても、ボディ領域３０とドリフト領域１０との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極６４に閾値電圧以上の電圧が印加されると、ボディ領域３０のゲート絶縁膜７１と接触する付近であるチャネル領域において反転層が形成される。その結果、ボディ領域３０とドリフト領域１０とが電気的に接続され、ソース電極６０とドレイン電極６３との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１５０は動作する。
次に、炭化珪素半導体モジュール４００の製造方法について説明する。
図９に示されるように、炭化珪素半導体モジュール４００の製造方法は、準備工程Ｓ１と、実装工程Ｓ２とを主に有している。まず、準備工程Ｓ１においては、炭化珪素エピタキシャル基板を準備する工程が実施される。たとえば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板４が準備される。炭化珪素単結晶基板４の最大径は、たとえば１００ｍｍ以上であり、好ましくは１５０ｍｍ以上である。
図９に示されるように、炭化珪素半導体モジュール４００の製造方法は、準備工程Ｓ１と、実装工程Ｓ２とを主に有している。まず、準備工程Ｓ１においては、炭化珪素エピタキシャル基板を準備する工程が実施される。たとえば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板４が準備される。炭化珪素単結晶基板４の最大径は、たとえば１００ｍｍ以上であり、好ましくは１５０ｍｍ以上である。
次に、炭化珪素エピタキシャル層３を形成する工程が実施される。たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板４上に炭化珪素エピタキシャル層３がエピタキシャル成長により形成される。エピタキシャル成長の際、たとえば窒素などのｎ型不純物が炭化珪素エピタキシャル層３に導入される。以上のように、炭化珪素エピタキシャル基板１００が形成される。
図１０および図１１に示されるように、炭化珪素エピタキシャル基板１００は、炭化珪素単結晶基板４と、炭化珪素エピタキシャル層３とを有している。炭化珪素エピタキシャル層３は、第５主面１を構成している。炭化珪素エピタキシャル層３は、第６主面２を構成している。第５主面１は、第１方向１０１および第２方向１０２の各々の方向に沿って２次元的に広がっている。第５主面１に対して垂直な方向から見て、炭化珪素エピタキシャル基板１００の外縁部１３は、第５主面１を取り囲んでいる。外縁部１３は、たとえばオリエンテーションフラット１１と、円弧状部１２とを有している。オリエンテーションフラット１１は、第１方向１０１に沿って延在している。円弧状部１２は、オリエンテーションフラット１１に連なっている。
第２方向１０２は、たとえば＜１−１００＞方向である。第２方向は、たとえば［１−１００]方向であってもよい。第１方向１０１は、第５主面１に対して平行であり、かつ第２方向１０２に対して垂直な方向である。第１方向１０１は、たとえば＜１１−２０＞方向成分を含む方向である。別の観点から言えば、第１方向は、＜１１−２０＞方向を第５主面１に平行な平面に投影した方向である。第１方向１０１は、たとえば[１１−２０]方向成分を含む方向であってもよい。
第５主面１は、｛０００１｝面または｛０００１｝面に対して８°以下の角度で傾斜した面である。具体的には、第５主面１は、たとえば（０００−１）面または（０００−１）面に対して８°以下の角度で傾斜した面である。第５主面１が｛０００１｝面に対して傾斜している場合、傾斜方向（オフ方向）は、たとえば＜１１−２０＞方向である。｛０００１｝面に対する傾斜角（オフ角）は、１°以上であってもよいし、２°以上であってもよい。オフ角は、７°以下であってもよいし、６°以下であってもよいし、４°以下であってもよい。第５主面１は、（０００１）面または（０００１）面に対して８°以下の角度で傾斜した面であってもよい。
次に、イオン注入工程が実施される。たとえばアルミニウムなどのｐ型不純物が炭化珪素エピタキシャル層３に対してイオン注入される。これにより、ボディ領域３０が形成される。次に、たとえばリンなどのｎ型不純物がボディ領域３０に対してイオン注入される。これにより、ソース領域４０が形成される。次に、コンタクト領域８が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムなどのｐ型不純物がソース領域４０に注入される。これによりソース領域４０およびボディ領域３０の各々と接するコンタクト領域８が形成される（図１２参照）。
次に、炭化珪素エピタキシャル基板１００に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。ソース領域４０およびコンタクト領域８は、第５主面１を構成している。
次に、ゲートトレンチ７を形成する工程が実施される。まず、マスク層３１が第５主面１上に形成された状態で、炭化珪素エピタキシャル基板１００がエッチングされる。具体的には、たとえばソース領域４０の一部と、ボディ領域３０の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。たとえば反応ガスとして六フッ化硫黄（ＳＦ6）またはＳＦ6と酸素（Ｏ2）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ７が形成されるべき領域に、第５主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第５主面１とほぼ平行な底とを有する凹部が形成される。
次に、凹部において熱エッチングが行われる。熱エッチングは、第５主面１上にマスク層３１が形成された状態で、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、塩素（Ｃｌ2）、三塩化ホウ素（ＢＣｌ3）、ＳＦ6または四フッ化炭素（ＣＦ4）を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。熱エッチングにより、第５主面１にゲートトレンチ７が形成される（図１３参照）。
側面５は、ソース領域４０およびボディ領域３０を貫通してドリフト領域１０に至っている。別の観点から言えば、側面５は、ソース領域４０と、ボディ領域３０と、ドリフト領域１０とによって構成されている。底面６は、ドリフト領域１０に位置している。別の観点から言えば、底面６は、ドリフト領域１０によって構成されている。底面６は、たとえば第６主面２と平行な平面である。図１３に示されるように、ゲートトレンチ７の長手方向に対して垂直な断面において、ゲートトレンチ７の幅は、底面６から第５主面１に向かうにつれて拡がっている。
次に、ゲート絶縁膜７１を形成する工程が実施される。たとえば炭化珪素エピタキシャル基板１００を熱酸化することにより、ソース領域４０と、ボディ領域３０と、ドリフト領域１０と、コンタクト領域８と、第５主面１とに接するゲート絶縁膜７１が形成される。具体的には、炭化珪素エピタキシャル基板１００が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、ゲートトレンチ７に接するゲート絶縁膜７１が形成される。
次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素エピタキシャル基板１００に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素エピタキシャル基板１００が、たとえば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜７１とボディ領域３０との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。
ＮＯアニール後、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、たとえば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、たとえば１時間程度である。これにより、ゲート絶縁膜７１とボディ領域３０との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
次に、ゲート電極６４を形成する工程が実施される。ゲート電極６４は、ゲート絶縁膜７１上に形成される。ゲート電極６４は、たとえばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。ゲート電極６４は、ゲート絶縁膜７１により形成された溝を埋めるように形成される。ゲート電極６４は、ソース領域４０と、ボディ領域３０と、ドリフト領域１０との各々に対面するように形成される（図１４参照）。
次に、分離絶縁膜７２を形成する工程が実施される。具体的には、ゲートトレンチ７内において、ゲート電極６４を覆うように分離絶縁膜７２が形成される。分離絶縁膜７２は、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。分離絶縁膜７２は、常圧ＣＶＤ法により形成されてもよいし、プラズマＣＶＤ法により形成されてもよいし、低圧ＣＶＤ法により形成されてもよい。分離絶縁膜７２は、たとえば二酸化珪素を含む材料である。分離絶縁膜７２は、ゲート電極６４およびゲート絶縁膜７１の各々に接している。
次に、ソース電極６０を形成する工程が実施される。たとえばゲート絶縁膜７１および分離絶縁膜７２の各々の一部がドライエッチングにより除去される。これにより、第５主面１の一部が、ゲート絶縁膜７１から露出する。第５主面１においてソース領域４０およびコンタクト領域８の各々に接する電極膜６１が形成される。電極膜６１は、たとえばスパッタリング法により形成される。電極膜６１は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成される。
次に、電極膜６１が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、電極膜６１の少なくとも一部が、炭化珪素エピタキシャル基板１００が含む珪素と反応してシリサイド化する。これにより、ソース領域４０とオーミック接合する電極膜６１が形成される。電極膜６１は、コンタクト領域８とオーミック接合してもよい。次に、金属膜６２が形成される。金属膜６２は、電極膜６１および分離絶縁膜７２の各々の上に形成される。金属膜６２は、たとえばアルミニウムを含む。以上により、電極膜６１と金属膜６２とを含むソース電極６０が形成される。
次に、炭化珪素エピタキシャル基板１００の第６主面２において、裏面研磨が行われる。これにより、炭化珪素単結晶基板４の厚みが低減される。次に、ドレイン電極６３を形成する工程が実施される。たとえばスパッタリング法により、第６主面２と接するドレイン電極６３が形成される。ドレイン電極６３は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。次に、炭化珪素エピタキシャル基板１００が、たとえば砥石（図示せず）によってダイシングされる。これにより、炭化珪素エピタキシャル基板１００が複数の炭化珪素半導体チップ２００に分割される（図１６参照）。複数の炭化珪素半導体チップ２００の各々は、ＭＯＳＦＥＴなどの炭化珪素半導体素子１５０を含んでいる。
図１６に示されるように、複数の炭化珪素半導体チップ２００の各々は、第２主面２０２と、第４主面２０１とを有している。第４主面２０１は、第２主面２０２の反対側にある。第４主面２０１は、表面である。第４主面２０１には、ソース電極６０が露出している。第２主面２０２は、裏面である。第２主面２０２には、ドレイン電極６３が露出している。第２主面２０２の内周部８０は、第１位置８１と、第２位置８４と、第３位置８３と、第４位置８５とを有している。
図１６に示されるように、複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第２辺２１２とを有する。第２辺２１２は、第１辺２１１よりも短い。第１辺２１１は、長辺である。第２辺２１２は、短辺である。図１６に示されるように、一対の第２辺２１２を２等分する線を第１直線Ｃ１とし、一対の第１辺２１１を２等分する線を第２直線Ｃ２とする。第３直線Ｃ３は、第１直線Ｃ１および第２直線Ｃ２の各々に垂直な直線である。第２主面２０２は、中心８２を有している。中心８２は、第２主面２０２と第３直線Ｃ３とが交差する点である。第１位置８１および第２位置８４は、それぞれ第１直線Ｃ１における一方側および他方側にある。第３位置８３および第４位置８５は、それぞれ第２直線Ｃ２における一方側および他方側にある。
次に、炭化珪素半導体チップ２００の第２主面２０２の表面形状が測定される。具体的には、神津精機株式会社製の表面形状測定システム（型番：ＤＹ−３０００−００８）を用いて、第２主面２０２の形状が測定される。図１７は、炭化珪素半導体チップ２００が表面形状測定システムのステージ３１０上に配置された状態を示す断面模式図である。図１７に示されるように、炭化珪素半導体チップ２００が、表面形状測定システムのステージ３１０上に配置される。ステージ３１０は、平坦面３１１を有している。表面形状測定システムは、レーザ変位計を用いる非接触形状測定システムである。
図１７に示されるように、第４主面２０１が平坦面３１１に対向するように、炭化珪素半導体チップ２００が平坦面３１１上に配置される。炭化珪素半導体チップ２００は反っている。具体的には、第４主面２０１が突出し、かつ第２主面２０２が凹むように、炭化珪素半導体チップ２００は反っている。この状態で、第２主面２０２に対してレーザ光が照射される。表面形状測定システムによって、第１位置８１から第２位置８４まで第２主面２０２の高さが測定される。第１位置８１は、平坦面３１１に平行な方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第２位置８４は、中心８２に対して第１位置８１と反対側に位置する。第２位置８４は、平坦面３１１に平行な方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。中心８２は、第１位置８１と第２位置８４との中間位置にある。第１幅Ｗは、０．５ｍｍである。
図１８は、炭化珪素半導体チップ２００の第２主面２０２の高さプロファイルである。図１８に示されるように、第２主面２０２の高さプロファイル３０２は、下向きに凸である。別の観点から言えば、第２主面２０２は、ステージの平坦面３１１に突出するように湾曲している。第１位置８１における第２主面２０２の高さは、第１高さＨ１である。第２位置８４における第２主面２０２の高さは、第２高さＨ２である。中心８２における第２主面２０２の高さは、第３高さＨ３である。図１８に示されるように、第１位置８１および第２位置８４を通る直線は、第４直線Ｃ４である。
複数の炭化珪素半導体チップ２００の各々において、第２主面２０２を上に向けた状態で、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合に、第２主面２０２の中心８２は、第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも低い位置にある。具体的には、中心８２における第２主面２０２の高さ（第３高さＨ３）は、中心８２における第４直線Ｃ４の高さ（第４高さＨ４）よりも低い位置にある。図１８に示されるように、第２主面２０２の高さプロファイル３０２は、第１位置８１から中心８２に向かって単調に減少する部分と、中心８２から第２位置８４に向かって単調に増加する部分とを有してもよい。
以上のように、たとえば表面形状測定システムを利用して、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合に、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にあるような炭化珪素半導体チップ２００が選別される。選別された複数の炭化珪素半導体チップ２００の各々において、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合に、第２主面２０２の中心８２は、第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも高い位置にある。
また回路基板２０が準備される。回路基板２０は、基材２４と、回路パターン２３とを有している。回路パターン２３は、基材２４上に設けられている。回路基板２０は、第１主面２１と、第３主面２２とを有している。第３主面２２は、第１主面２１と反対側の面である。第１主面２１は、回路パターン２３により構成されている。第３主面２２は、基材２４により構成されている。
次に、実装工程Ｓ２が実施される。実装工程においては、第２主面２０２が第１主面２１に対向するように、複数の炭化珪素半導体チップ２００の各々が回路基板２０に実装される。具体的には、図２および図３に示されるように、接合部材５０を介して炭化珪素半導体チップ２００が回路基板２０に実装される。接合部材５０は、たとえば半田である。接合部材５０は、導電性材料であればよく、半田に限定されない。接合部材５０は、たとえば銀ペースト等であってもよい。図２および図３に示されるように、接合部材５０は、第１主面２１において回路パターン２３と電気的に接続されている。接合部材５０は、第２主面２０２において炭化珪素半導体チップ２００のドレイン電極６３と電気的に接続されている。接合部材５０を介して、炭化珪素半導体チップ２００のドレイン電極６３が回路パターン２３と電気的に接続される。
図１に示されるように、複数の炭化珪素半導体チップ２００の各々は、長方形状であってもよい。複数の炭化珪素半導体チップ２００の各々は、第１辺２１１と、第２辺２１２とを有する。複数の炭化珪素半導体チップ２００の各々が長方形状である場合、第２辺２１２は、第１辺２１１よりも短い。第１辺２１１は、長辺である。第２辺２１２は、短辺である。
図１８は、第１直線Ｃ１に沿って第２主面２０２の高さを測定した場合における高さプロファイル３０２である。図１６および図１８に示されるように、第４直線Ｃ４は、第１位置８１と、第２位置８４とを通る直線である。第１位置８１は、第１直線Ｃ１に沿った方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第２位置８４は、第１直線Ｃ１に沿った方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。中心８２は、第１位置８１と第２位置８４との中間位置にある。第１幅Ｗは、０．５ｍｍである。
図１９は、第２直線Ｃ２に沿って第２主面２０２の高さを測定した場合における高さプロファイル３０２である。図１６および図１９に示されるように、第５直線Ｃ５は、第３位置８３と、第４位置８５とを通る直線である。第３位置８３は、第２直線Ｃ２に沿った方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。第４位置８５は、中心８２に対して第３位置８３と反対側に位置する。第４位置８５は、第２直線Ｃ２に沿った方向において、外周面２０３から中心８２に向かって第１幅Ｗ離れた位置である。中心８２は、第３位置８３と第４位置８５との中間位置にある。第１幅Ｗは、０．５ｍｍである。
図１８および図１９に示されるように、準備工程Ｓ１においては、第２主面２０２を上に向けた状態で、第１辺２１１と平行な方向（第１直線Ｃ１）に沿って第２主面２０２の高さを測定した場合における中心８２と第４直線Ｃ４との距離（第４距離Ｄ４）は、第２辺２１２と平行な方向（第２直線Ｃ２）に沿って第２主面２０２の高さを測定した場合における中心８２と第５直線Ｃ５との距離（第５距離Ｄ５）よりも大きい複数の炭化珪素半導体チップ２００が準備されてもよい。第４距離Ｄ４は、たとえば０．０００１ｍｍ以上であってもよいし、０．０００２ｍｍ以上であってもよい。第４距離Ｄ４は、たとえば０．００２ｍｍ以下であってもよいし、０．００１ｍｍ以下であってもよい。第５距離Ｄ５は、たとえば０．０００１ｍｍ以上であってもよいし、０．０００２ｍｍ以上であってもよい。第５距離Ｄ５は、たとえば０．００２ｍｍ以下であってもよいし、０．００１ｍｍ以下であってもよい。第４距離Ｄ４と第５距離Ｄ５との差の絶対値は、たとえば０．０００１ｍｍ以上０．００１ｍｍ以下であってもよい。
図４に示されるように、複数の炭化珪素半導体チップ２００の各々は、正方形状であってもよい。複数の炭化珪素半導体チップ２００の各々が正方形状である場合、第２辺２１２の長さは、第１辺２１１と同じである。複数の炭化珪素半導体チップ２００の各々が正方形状である場合、第４距離Ｄ４は、第５距離Ｄ５と同じであってもよいし、異なっていてもよい。
図２０は、炭化珪素半導体チップ２００の第２主面２０２の高さプロファイル３０２の変形例である。図２０に示されるように、第２主面２０２の高さプロファイル３０２は、上向きに凸の部分と、下向きに凸の部分とを有していてもよい。別の観点から言えば、第２主面２０２は、ステージの平坦面３１１に対して反対側に突出するように湾曲している部分と、平坦面３１１に対して突出するように湾曲している部分とを有していてもよい。
図２０に示す高さプロファイル３０２においても、中心８２における第２主面２０２の高さ（第３高さＨ３）は、中心８２における第４直線Ｃ４の高さ（第４高さＨ４）よりも低い位置にある。図２０に示されるように、第２主面２０２の高さプロファイル３０２は、第１位置８１と中心８２との間において極大値を示し、中心８２と第２位置８４との間において極小値を示していてもよい。
次に、上記実施形態に係る炭化珪素半導体モジュール４００およびその製造方法の作用効果について説明する。
通常、炭化珪素半導体モジュール４００には、複数の炭化珪素半導体チップ２００が回路基板２０に実装されている。珪素半導体チップと比較して、炭化珪素半導体チップ２００は、反りやすい性質を有している。炭化珪素半導体チップ２００の裏面（第２主面２０２）の中心８２と回路基板２０の表面（第１主面２１）との距離が、炭化珪素半導体チップ２００の裏面の内周部８０と回路基板２０の表面との距離よりも大きくなるように炭化珪素半導体チップ２００が反っている場合（言い換えれば、裏面が凹状の場合）、裏面の中心８２における接合部材５０の厚みは、裏面の内周部８０における接合部材５０の厚みよりも大きくなる（図２参照）。平面視において、炭化珪素半導体チップ２００の外周部は、中心部よりも面積が大きい。そのため、炭化珪素半導体チップ２００は、中心部よりも外周部の方が放熱しやすい。
裏面の中心８２における接合部材５０の厚みが裏面の内周部８０における接合部材５０の厚みよりも大きい場合（言い換えれば、裏面が凹状の場合）には、裏面の中心８２における接合部材５０の厚みが裏面の内周部８０における接合部材５０の厚みよりも小さい場合（言い換えれば、裏面が凸状の場合）と比較して、抜熱が促進される。そのため、裏面が凹状の場合には、炭化珪素半導体チップ２００の温度上昇を低減することができると考えられる。
炭化珪素半導体チップ２００は環境変化（たとえば温度変化、経時変化など）に伴って特性（たとえばオン抵抗、閾値電圧など）が劣化する。具体的には、裏面が凸状の炭化珪素半導体チップ２００は、裏面が凹状の炭化珪素半導体チップ２００よりも特性が劣化しやすい場合が多い。そのため、炭化珪素半導体モジュール４００において、裏面が凸状の炭化珪素半導体チップ２００と、裏面が凹状の炭化珪素半導体チップ２００とが混在している場合には、各々の炭化珪素半導体チップ２００の特性の劣化速度が異なるため、炭化珪素半導体モジュール４００全体としての特性の変化を予測することが困難となる。
そこで、本実施形態の炭化珪素半導体モジュール４００においては、炭化珪素半導体モジュール４００に搭載される全ての炭化珪素半導体チップ２００の裏面の形状を凹状に揃えている。具体的には、本実施形態の炭化珪素半導体モジュール４００によれば、複数の炭化珪素半導体チップ２００の各々において、第２主面２０２の中心８２と第１主面２１との距離は、第２主面２０２の内周部８０と第１主面２１との距離よりも大きい。また本実施形態の炭化珪素半導体モジュール４００の製造方法によれば、炭化珪素半導体チップ２００の各々において、第２主面２０２の第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合に、第２主面２０２の中心８２は、第１位置８１および第２位置８４を通る直線よりも低い位置にある。これにより、全ての炭化珪素半導体チップ２００の第２主面２０２（裏面）の形状が凹状となる。従って、全ての炭化珪素半導体チップ２００の特性の劣化速度を同じ程度に揃えることができる。結果として、炭化珪素半導体モジュール４００全体としての特性変化の予測可能性を向上することができる。
なお、回路基板２０から取り外した炭化珪素半導体チップ２００において、第２主面２０２の第１位置８１から第２位置８４まで第２主面２０２の高さを測定した際、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線よりも低い位置にある場合には、炭化珪素半導体モジュール４００の状態において、炭化珪素半導体チップ２００の第２主面２０２の中心８２と回路基板２０の第１主面２１との距離は、第２主面２０２の内周部８０と第１主面２１との距離よりも大きかったと推定することができる。
次に、炭化珪素半導体チップ２００の第２主面２０２の高さプロファイル３０２の実施例について説明する。炭化珪素半導体チップ２００は、正方形状である。炭化珪素半導体チップ２００のサイズは、６ｍｍ×６ｍｍである。神津精機株式会社製の表面形状測定システム（型番：ＤＹ−３０００−００８）を用いて、第２主面２０２の高さプロファイル３０２を測定した。
図２１は、炭化珪素半導体チップ２００の左辺から中心８２に向かって０．５ｍｍ離れた直線上に沿って、上辺側の第１位置８１から下辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、上辺から下辺に向かって０．５ｍｍ離れた位置である。図２１に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも低い位置にあった。高さプロファイル３０２は、１つの極大値と、２つの極小値を有していた。
図２２は、炭化珪素半導体チップ２００の右辺から中心８２に向かって３ｍｍ離れた直線に沿って、上辺側の第１位置８１から下辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、上辺から下辺に向かって０．５ｍｍ離れた位置である。図２２に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも低い位置にあった。高さプロファイル３０２は、１つの極大値と、１つの極小値を有していた。
図２３は、炭化珪素半導体チップ２００の右辺から中心８２に向かって０．５ｍｍ離れた直線に沿って、上辺側の第１位置８１から下辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、上辺から下辺に向かって０．５ｍｍ離れた位置である。図２３に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも低い位置にあった。高さプロファイル３０２は、１つの極大値と、１つの極小値を有していた。
図２４は、炭化珪素半導体チップ２００の上辺から中心８２に向かって０．５ｍｍ離れた直線に沿って、左辺側の第１位置８１から右辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、左辺から右辺に向かって０．５ｍｍ離れた位置である。図２４に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも低い位置にあった。高さプロファイル３０２は、１つの極大値と、１つの極小値を有していた。
図２５は、炭化珪素半導体チップ２００の上辺から中心８２に向かって３ｍｍ離れた直線に沿って、左辺側の第１位置８１から右辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、左辺から右辺に向かって０．５ｍｍ離れた位置である。図２５に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも低い位置にあった。高さプロファイル３０２は、１つの極大値と、１つの極小値を有していた。
図２６は、炭化珪素半導体チップ２００の下辺から中心８２に向かって０．５ｍｍ離れた直線に沿って、左辺側の第１位置８１から右辺側の第２位置８４まで測定された第２主面２０２の高さプロファイル３０２である。第２主面２０２の高さプロファイル３０２の測定開始位置である第１位置８１は、左辺から右辺に向かって０．５ｍｍ離れた位置である。図２５に示されるように、第１位置８１から第２位置８４まで第２主面２０２の高さを測定した場合、第２主面２０２の中心８２が第１位置８１および第２位置８４を通る直線（第４直線Ｃ４）よりも低い位置にあった。高さプロファイル３０２は、１つの極大値と、２つの極小値を有していた。
今回開示された実施形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 第５主面
２ 第６主面
３ 炭化珪素エピタキシャル層
４ 炭化珪素単結晶基板
５ 側面
６ 底面
７ ゲートトレンチ
８ コンタクト領域
１０ ドリフト領域
１１ オリエンテーションフラット
１２ 円弧状部
１３ 外縁部
２０ 回路基板
２１ 第１主面
２２ 第３主面
２３ 回路パターン
２４ 基材
２５ 第１基板領域
２６ 第２基板領域
３０ ボディ領域
３１ マスク層
４０ ソース領域
５０ 接合部材
６０ ソース電極
６１ 電極膜
６２ 金属膜
６３ ドレイン電極
６４ ゲート電極
７１ ゲート絶縁膜
７２ 分離絶縁膜
８０ 内周部
８１ 第１位置
８２ 中心
８３ 第３位置
８４ 第２位置
８５ 第４位置
１００ 炭化珪素エピタキシャル基板
１０１ 第１方向
１０２ 第２方向
１５０ 炭化珪素半導体素子（ＭＯＳＦＥＴ）
２００ 炭化珪素半導体チップ
２０１ 第４主面
２０２ 第２主面
２０３ 外周面
２０４ 外周端
２１０ 第１炭化珪素半導体チップ
２１１ 第１辺
２１２ 第２辺
２２０ 第２炭化珪素半導体チップ
３０２ 高さプロファイル
３１０ ステージ
３１１ 平坦面
４００ 炭化珪素半導体モジュール
Ｃ１ 第１直線
Ｃ２ 第２直線
Ｃ３ 第３直線
Ｃ４ 第４直線
Ｃ５ 第５直線
Ｄ１ 第１距離
Ｄ２ 第２距離
Ｄ３ 第３距離
Ｄ４ 第４距離
Ｄ５ 第５距離
Ｈ１ 第１高さ
Ｈ２ 第２高さ
Ｈ３ 第３高さ
Ｈ４ 第４高さ
Ｓ１ 準備工程
Ｓ２ 実装工程
Ｗ 第１幅
２ 第６主面
３ 炭化珪素エピタキシャル層
４ 炭化珪素単結晶基板
５ 側面
６ 底面
７ ゲートトレンチ
８ コンタクト領域
１０ ドリフト領域
１１ オリエンテーションフラット
１２ 円弧状部
１３ 外縁部
２０ 回路基板
２１ 第１主面
２２ 第３主面
２３ 回路パターン
２４ 基材
２５ 第１基板領域
２６ 第２基板領域
３０ ボディ領域
３１ マスク層
４０ ソース領域
５０ 接合部材
６０ ソース電極
６１ 電極膜
６２ 金属膜
６３ ドレイン電極
６４ ゲート電極
７１ ゲート絶縁膜
７２ 分離絶縁膜
８０ 内周部
８１ 第１位置
８２ 中心
８３ 第３位置
８４ 第２位置
８５ 第４位置
１００ 炭化珪素エピタキシャル基板
１０１ 第１方向
１０２ 第２方向
１５０ 炭化珪素半導体素子（ＭＯＳＦＥＴ）
２００ 炭化珪素半導体チップ
２０１ 第４主面
２０２ 第２主面
２０３ 外周面
２０４ 外周端
２１０ 第１炭化珪素半導体チップ
２１１ 第１辺
２１２ 第２辺
２２０ 第２炭化珪素半導体チップ
３０２ 高さプロファイル
３１０ ステージ
３１１ 平坦面
４００ 炭化珪素半導体モジュール
Ｃ１ 第１直線
Ｃ２ 第２直線
Ｃ３ 第３直線
Ｃ４ 第４直線
Ｃ５ 第５直線
Ｄ１ 第１距離
Ｄ２ 第２距離
Ｄ３ 第３距離
Ｄ４ 第４距離
Ｄ５ 第５距離
Ｈ１ 第１高さ
Ｈ２ 第２高さ
Ｈ３ 第３高さ
Ｈ４ 第４高さ
Ｓ１ 準備工程
Ｓ２ 実装工程
Ｗ 第１幅
Claims (6)
- 第１主面を有する回路基板と、
前記回路基板に実装され、かつ前記第１主面に対向する第２主面を有する複数の炭化珪素半導体チップとを備え、
前記複数の炭化珪素半導体チップの各々において、前記第２主面の中心と前記第１主面との距離は、前記第２主面の外周端から前記中心に向かって前記第１主面に平行な方向に０．５ｍｍ離れた内周部と前記第１主面との距離よりも大きい、炭化珪素半導体モジュール。 - 前記複数の炭化珪素半導体チップの各々は、第１辺と、前記第１辺よりも短い第２辺とを有する長方形状であり、
前記内周部と前記第１主面との距離を第１距離とし、かつ前記中心と前記第１主面との距離を第２距離とした場合、
前記第１辺に平行な方向における前記第１距離と前記第２距離との差の絶対値は、前記第２辺に平行な方向における前記第１距離と前記第２距離との差の絶対値よりも大きい、請求項１に記載の炭化珪素半導体モジュール。 - 前記複数の炭化珪素半導体チップの各々は、正方形状である、請求項１に記載の炭化珪素半導体モジュール。
- 第１主面を有する回路基板と、第２主面を有する複数の炭化珪素半導体チップとを準備する第１ステップと、
前記第２主面が前記第１主面に対向するように、前記複数の炭化珪素半導体チップの各々を前記回路基板に実装する第２ステップとを備え、
前記第２主面は、前記第２主面の外周端から前記第２主面の中心に向かって前記第１主面に平行な方向に０．５ｍｍ離れた第１位置と、前記中心に対して前記第１位置と反対側に位置する第２位置とを有し、
前記第１ステップにおいては、前記第２主面を上に向けた状態で、前記第１位置から前記第２位置まで前記第２主面の高さを測定した場合に、前記中心は、前記第１位置および前記第２位置を通る直線よりも低い位置にある前記複数の炭化珪素半導体チップが準備される、炭化珪素半導体モジュールの製造方法。 - 前記複数の炭化珪素半導体チップの各々は、第１辺と、前記第１辺よりも短い第２辺とを有する長方形状であり、
前記第１ステップにおいては、前記第２主面を上に向けた状態で、前記第１辺に平行な方向に沿って前記第２主面の高さを測定した場合における前記中心と前記直線との距離は、前記第２辺に平行な方向に沿って前記第２主面の高さを測定した場合における前記中心と前記直線との距離よりも大きい前記複数の炭化珪素半導体チップが準備される、請求項４に記載の炭化珪素半導体モジュールの製造方法。 - 前記複数の炭化珪素半導体チップの各々は、正方形状である、請求項４に記載の炭化珪素半導体モジュールの製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023084911A1 (ja) * | 2021-11-10 | 2023-05-19 | 住友電気工業株式会社 | 半導体装置 |
Citations (2)
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|---|---|---|---|---|
| JP2016018866A (ja) * | 2014-07-08 | 2016-02-01 | 三菱電機株式会社 | パワーモジュール |
| JP6447946B1 (ja) * | 2018-01-19 | 2019-01-09 | パナソニックＩｐマネジメント株式会社 | 半導体装置および半導体モジュール |
-
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