WO2023084911A1 - 半導体装置 - Google Patents

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住友電気工業株式会社
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present disclosure relates to semiconductor devices.
  • a semiconductor device includes an insulating substrate, a conductive pattern formed on the insulating substrate, and a plurality of semiconductor elements provided on the conductive pattern and electrically connected in parallel. and the conductive pattern has a minimum rectangular region surrounding the plurality of semiconductor elements in a plan view, the plurality of semiconductor elements each having a first conductivity type epitaxial layer, and the plurality of semiconductor elements , a first semiconductor element positioned closest to the center of gravity of the rectangular area, and a second semiconductor element positioned furthest from the center of gravity of the rectangular area, wherein the first semiconductor element in the epitaxial layer of the first semiconductor element The impurity concentration is higher than the second impurity concentration in the epitaxial layer of the second semiconductor element.
  • FIG. 1 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a cross-sectional view showing the semiconductor device according to the first embodiment.
  • FIG. 3 is a diagram showing a unit cell of a semiconductor device.
  • FIG. 4 is a cross-sectional view showing a semiconductor device.
  • FIG. 5 is a diagram showing the relationship between transistor temperature and resistance.
  • FIG. 6 is a diagram showing breakdown characteristics of a transistor.
  • FIG. 7 is a diagram showing breakdown characteristics of a transistor.
  • FIG. 8 is a plan view showing the semiconductor device according to the second embodiment.
  • FIG. 9 is a cross-sectional view showing a semiconductor device according to a modification of the second embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to the third embodiment.
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a modification of the third embodiment;
  • An object of the present disclosure is to provide a semiconductor device capable of reducing performance variations among a plurality of semiconductor elements without increasing the size.
  • a semiconductor device includes an insulating substrate, a conductive pattern formed on the insulating substrate, and a plurality of conductive patterns provided on the conductive pattern and electrically connected in parallel.
  • the conductive pattern has a minimum rectangular region surrounding the plurality of semiconductor elements in plan view, and the plurality of semiconductor elements each have a first conductivity type epitaxial layer
  • the plurality of semiconductor elements includes a first semiconductor element located closest to the center of gravity of the rectangular area, and a second semiconductor element located farthest from the center of gravity of the rectangular area, the first semiconductor element is higher than a second impurity concentration in the epitaxial layer of the second semiconductor element.
  • the resistance of the first semiconductor element is lower than the resistance of the second semiconductor element at room temperature, but the temperature of the first semiconductor element rises more than that of the second semiconductor element during operation of the semiconductor device. becomes larger than the increase in resistance of the second semiconductor element. This reduces the resistance difference between the first semiconductor element and the second semiconductor element during operation of the semiconductor device.
  • the dielectric breakdown voltage of the first semiconductor element is lower than the dielectric breakdown voltage of the second semiconductor element.
  • the increase width of the dielectric breakdown voltage of the first semiconductor element becomes larger than the increase width of the dielectric breakdown voltage of the second semiconductor element. Therefore, variations in dielectric breakdown voltage between the first semiconductor element and the second semiconductor element can be reduced, and as a result, variations in inductive load avalanche withstand capability between the first semiconductor element and the second semiconductor element can be reduced. In this way, performance variations among a plurality of semiconductor elements can be reduced without widening the distance between the semiconductor elements, that is, without increasing the size of the semiconductor device.
  • the first impurity concentration may be the highest among the plurality of semiconductor elements, and the second impurity concentration may be the lowest among the plurality of semiconductor elements. In this case, performance variations among the plurality of semiconductor elements can be particularly reduced.
  • the plurality of semiconductor elements comprise a third semiconductor element whose distance from the center of gravity of the rectangular area is greater than that of the first semiconductor element and closer than that of the second semiconductor element. and a third impurity concentration in the epitaxial layer of the third semiconductor element may be higher than the second impurity concentration and lower than the first impurity concentration. In this case, performance variations among the plurality of semiconductor elements can be particularly reduced.
  • a semiconductor device includes an insulating substrate, a conductive pattern formed on the insulating substrate, and a conductive pattern provided on the conductive pattern and electrically connected in parallel. and a plurality of semiconductor elements each having a first conductivity type epitaxial layer, and wherein the plurality of semiconductor elements is a fourth semiconductor having the largest number of adjacent semiconductor elements. and a fifth semiconductor element having the smallest number of adjacent semiconductor elements, wherein the fourth impurity concentration in the epitaxial layer of the fourth semiconductor element is the fifth impurity concentration in the epitaxial layer of the fifth semiconductor element. higher than the impurity concentration.
  • the resistance of the first semiconductor element is lower than the resistance of the second semiconductor element at room temperature, but the temperature of the first semiconductor element rises more than that of the second semiconductor element during operation of the semiconductor device. becomes larger than the increase in resistance of the second semiconductor element. This reduces the resistance difference between the first semiconductor element and the second semiconductor element during operation of the semiconductor device.
  • the dielectric breakdown voltage of the first semiconductor element is lower than the dielectric breakdown voltage of the second semiconductor element.
  • the increase width of the dielectric breakdown voltage of the first semiconductor element becomes larger than the increase width of the dielectric breakdown voltage of the second semiconductor element. Therefore, variations in dielectric breakdown voltage between the first semiconductor element and the second semiconductor element can be reduced, and as a result, variations in inductive load avalanche withstand capability between the first semiconductor element and the second semiconductor element can be reduced. In this way, it is possible to reduce performance variations among a plurality of semiconductor elements without increasing the distance between the semiconductor elements, that is, without increasing the size of the semiconductor device.
  • the fourth impurity concentration may be the highest, and among the plurality of semiconductor elements, the fifth impurity concentration may be the lowest. In this case, performance variations among the plurality of semiconductor elements can be particularly reduced.
  • the plurality of semiconductor elements includes a sixth semiconductor element in which the number of adjacent semiconductor elements is less than that of the fourth semiconductor element and greater than that of the fifth semiconductor element
  • a sixth impurity concentration in the epitaxial layer of the sixth semiconductor element may be higher than the fifth impurity concentration and lower than the fourth impurity concentration. In this case, performance variations among the plurality of semiconductor elements can be particularly reduced.
  • a semiconductor device includes an insulating substrate, a conductive pattern formed on the insulating substrate, and a conductive pattern provided on the conductive pattern and electrically connected in parallel. a plurality of semiconductor elements each having a first conductivity type epitaxial layer, the plurality of semiconductor elements each having a highest operating temperature; a seventh semiconductor element; an eighth semiconductor element having the lowest operating temperature, wherein a seventh impurity concentration in the epitaxial layer of the seventh semiconductor element is higher than an eighth impurity concentration in the epitaxial layer of the eighth semiconductor element.
  • the resistance of the first semiconductor element is lower than the resistance of the second semiconductor element at room temperature, but the temperature of the first semiconductor element rises more than that of the second semiconductor element during operation of the semiconductor device. becomes larger than the increase in resistance of the second semiconductor element. This reduces the resistance difference between the first semiconductor element and the second semiconductor element during operation of the semiconductor device.
  • the dielectric breakdown voltage of the first semiconductor element is lower than the dielectric breakdown voltage of the second semiconductor element.
  • the increase width of the dielectric breakdown voltage of the first semiconductor element becomes larger than the increase width of the dielectric breakdown voltage of the second semiconductor element. Therefore, variations in dielectric breakdown voltage between the first semiconductor element and the second semiconductor element can be reduced, and as a result, variations in inductive load avalanche withstand capability between the first semiconductor element and the second semiconductor element can be reduced. In this way, performance variations among a plurality of semiconductor elements can be reduced without widening the distance between the semiconductor elements, that is, without increasing the size of the semiconductor device.
  • the seventh impurity concentration may be the highest, and among the plurality of semiconductor elements, the eighth impurity concentration may be the lowest. In this case, performance variations among the plurality of semiconductor elements can be particularly reduced.
  • the plurality of semiconductor elements includes a ninth semiconductor element whose operating temperature is lower than that of the seventh semiconductor element and higher than that of the eighth semiconductor element;
  • a ninth impurity concentration in the epitaxial layer of nine semiconductor devices may be higher than the eighth impurity concentration and lower than the seventh impurity concentration. In this case, performance variations among the plurality of semiconductor elements can be particularly reduced.
  • the plurality of semiconductor elements are arranged in a row, the seventh semiconductor element is a semiconductor element arranged in the center, and the eighth semiconductor element is arranged at the end It may be a semiconductor element to be arranged. In this case, performance variations among the plurality of semiconductor elements can be particularly reduced.
  • the epitaxial layer may be made of a wide bandgap semiconductor material.
  • the wide bandgap semiconductor material it is difficult to form a uniform epitaxial layer in the plane of the substrate, and the impurity concentration in the epitaxial layer tends to be distributed in the plane of the substrate. Therefore, if the semiconductor elements are randomly arranged on the conductive pattern, performance variations among the plurality of semiconductor elements become large.
  • the epitaxial layer is formed of a wide bandgap semiconductor material in this way, performance variations among a plurality of semiconductor elements are large. Variation reduction range is wide. Therefore, it is possible to particularly reduce performance variations among the plurality of semiconductor elements.
  • the wide bandgap semiconductor material may be silicon carbide, gallium nitride or gallium oxide. Silicon carbide, gallium nitride or gallium oxide are readily available.
  • a plurality of the insulating substrates are provided, the conductive pattern is formed on each of the plurality of insulating substrates, and the plurality of semiconductor elements are provided on the conductive pattern.
  • performance variations among the plurality of semiconductor elements can be reduced for each of the plurality of conductive patterns without increasing the size of the semiconductor device.
  • a plurality of the conductive patterns may be provided, and the plurality of semiconductor elements may be provided on each of the plurality of conductive patterns.
  • performance variations among the plurality of semiconductor elements can be reduced for each of the plurality of conductive patterns without increasing the size of the semiconductor device.
  • a plurality of the insulating substrates are provided, the plurality of conductive patterns are formed on each of the plurality of insulating substrates, and the plurality of conductive patterns are respectively formed on the plurality of conductive patterns.
  • of semiconductor elements may be provided. In this case, performance variations among the plurality of semiconductor elements can be reduced for each of the plurality of conductive patterns without increasing the size of the semiconductor device.
  • a plurality of the insulating substrates are provided, the conductive pattern is formed on each of the plurality of insulating substrates, and the plurality of semiconductor elements are provided on the conductive pattern.
  • performance variations among the plurality of semiconductor elements can be reduced for each of the plurality of conductive patterns without increasing the size of the semiconductor device.
  • the plurality of semiconductor elements may include field effect transistors.
  • a semiconductor device including a plurality of field effect transistors with uniform performance can be obtained.
  • the plurality of semiconductor elements may include insulated gate bipolar transistors.
  • a semiconductor device including a plurality of insulated gate bipolar transistors with uniform performance can be obtained.
  • the plurality of semiconductor elements may include Schottky barrier diodes.
  • a semiconductor device including a plurality of Schottky barrier diodes with uniform performance can be obtained.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the semiconductor device 1 according to the first embodiment, taken along line II--II in FIG.
  • the semiconductor device 1 mainly has a radiator plate 110, a housing 120, an insulating substrate 130, and a plurality of semiconductor elements 140a to 140e.
  • the heat sink 110 is, for example, a plate-like body that is rectangular in plan view and has a uniform thickness.
  • the heat sink 110 is made of a material with high thermal conductivity, such as a metal such as copper (Cu), a copper alloy, or aluminum (Al).
  • the heat sink 110 is fixed to a cooler or the like using a thermal interface material (TIM) or the like.
  • TIM thermal interface material
  • the housing 120 is formed, for example, in a frame shape in plan view, and the external shape of the housing 120 is the same as the external shape of the radiator plate 110 .
  • the housing 120 is made of an insulator such as resin.
  • the insulating substrate 130 is arranged on the radiator plate 110 inside the housing 120 .
  • the insulating substrate 130 is made of an insulator such as silicon nitride.
  • a conductive layer 131 is provided on the lower surface of the insulating substrate 130 .
  • the conductive layer 131 is made of metal such as copper.
  • the conductive layer 131 is bonded to the upper surface of the heat sink 110 with a bonding material 151 such as solder.
  • a conductive pattern 132 is provided on the upper surface of the insulating substrate 130 .
  • the conductive pattern 132 is made of metal such as copper.
  • the conductive pattern 132 has a minimum rectangular area A11 surrounding the plurality of semiconductor elements 140a to 140e in plan view.
  • the smallest rectangular area A11 means the smallest rectangular area in the conductive pattern 132 and surrounding all of the plurality of semiconductor elements 140a to 140e in plan view. .
  • a plurality of semiconductor elements 140 a to 140 e are provided on the conductive pattern 132 .
  • a plurality of semiconductor elements 140a to 140e are bonded to the upper surface of the conductive pattern 132 with a bonding material 152 such as solder.
  • a plurality of semiconductor elements 140 a to 140 e are arranged in a row along the longitudinal direction of the conductive pattern 132 .
  • the semiconductor elements 140a and 140e are arranged at the ends of the rectangular area A11, and the semiconductor element 140c is arranged in the center of the rectangular area A11.
  • the plurality of semiconductor elements 140a to 140e are electrically connected in parallel.
  • Each of semiconductor devices 140a through 140e has an epitaxial layer.
  • the epitaxial layer may be, for example, a drift region 11 (see FIG. 4) which will be described later.
  • Each of the semiconductor elements 140a to 140e is a Field-Effect Transistor (FET).
  • the FET is, for example, a MOS (Metal-O
  • the semiconductor elements 140a and 140e are located furthest from the center of gravity G11 of the rectangular area A11.
  • the semiconductor element 140c is located closest to the center of gravity G11 of the rectangular area A11.
  • the semiconductor elements 140b and 140d are located farther from the center of gravity G11 of the rectangular area A11 than the semiconductor element 140c and closer to the center of gravity G11 of the rectangular area A11 than the semiconductor elements 140a and 140e.
  • the distance between the center of gravity G11 of the rectangular area A11 and the semiconductor element 140a may be the distance between the center of gravity G11 of the rectangular area A11 and the center of gravity of the semiconductor element 140a. The same may apply to the distance between the center of gravity G11 of the rectangular area A11 and the semiconductor element 140b to the semiconductor element 140e.
  • the impurity concentration in the epitaxial layer of semiconductor device 140c may be higher than the impurity concentration in the epitaxial layers of semiconductor devices 140b and 140d.
  • the impurity concentration in the epitaxial layers of semiconductor devices 140b and 140d may be higher than the impurity concentration in the epitaxial layers of semiconductor devices 140a and 140e. In this case, performance variations such as resistance and dielectric breakdown voltage among the plurality of semiconductor elements 140a to 140e during operation of the semiconductor device 1 can be reduced. A detailed reason will be described later.
  • a semiconductor element 140a is adjacent to one semiconductor element 140b.
  • the semiconductor element 140e is adjacent to one semiconductor element 140d. That is, the semiconductor elements 140a and 140e are adjacent to one another.
  • the semiconductor element 140b is adjacent to the two semiconductor elements 140a and 140c.
  • the semiconductor element 140c is adjacent to the two semiconductor elements 140b and 140d.
  • the semiconductor element 140d is adjacent to the two semiconductor elements 140c and 140e. That is, the semiconductor elements 140b to 140d are two adjacent semiconductor elements.
  • the impurity concentration in the epitaxial layers of semiconductor elements 140b to 140d may be higher than the impurity concentration in the epitaxial layers of semiconductor elements 140a and 140e. In this case, performance variations such as resistance and dielectric breakdown voltage among the plurality of semiconductor elements 140a to 140e during operation of the semiconductor device 1 can be reduced. A detailed reason will be described later.
  • FIG. 3 is a diagram showing a unit cell of the semiconductor device 140a.
  • FIG. 4 is a cross-sectional view showing the semiconductor element 140a, taken along line IV-IV in FIG.
  • the semiconductor elements 140b to 140e may have the same configuration as the semiconductor element 140a.
  • the semiconductor element 140a is a transistor.
  • Semiconductor element 140 a mainly includes silicon carbide substrate 10 , gate electrode 31 , source electrode 32 , drain electrode 33 , gate pad 38 and passivation film 39 .
  • a first opening 39A exposing the source electrode 32 and a second opening 39B exposing the gate pad 38 are formed in the passivation film 39 .
  • Gate pad 38 is electrically connected to gate electrode 31 .
  • Silicon carbide substrate 10 includes silicon carbide single crystal substrate 6 and silicon carbide epitaxial growth layer 7 on silicon carbide single crystal substrate 6 .
  • Silicon carbide substrate 10 has main surface 10A and main surface 10B opposite to main surface 10A.
  • Silicon carbide epitaxial growth layer 7 forms main surface 10A, and silicon carbide single-crystal substrate 6 forms main surface 10B.
  • Silicon carbide substrate 10 has a rectangular parallelepiped shape, for example.
  • the main surface 10A is a surface perpendicular to the Z1-Z2 direction. ⁇ 1-100> is a direction parallel to the Y1-Y2 direction.
  • Silicon carbide single crystal substrate 6 and silicon carbide epitaxial growth layer 7 are made of hexagonal silicon carbide of polytype 4H, for example.
  • Silicon carbide single crystal substrate 6 contains an n-type impurity such as nitrogen (N) and has an n-type.
  • Silicon carbide epitaxial growth layer 7 can be formed by epitaxial growth doped with an n-type impurity
  • the main surface 10A is a surface in which (0001) is inclined in the off direction.
  • the off direction is [11-20].
  • the main surface 10A is a surface in which (0001) is inclined by an off angle of 8° or less in the off direction ([11-20]).
  • the off angle may be, for example, 1° or more, or may be 2° or more.
  • the off angle may be 6° or less, or may be 4° or less.
  • the semiconductor element 140 a has an active region 141 and a termination region 142 provided around the active region 141 .
  • silicon carbide epitaxial growth layer 7 mainly has drift region 11 , body region 12 , source region 13 , contact region 14 and electric field relaxation region 15 .
  • the drift region 11 contains n-type impurities such as nitrogen (N) and has n-type conductivity.
  • Drift region 11 constitutes main surface 10B.
  • Drift region 11 is an example of an epitaxial layer.
  • Body region 12 is in contact with drift region 11 .
  • Body region 12 contains a p-type impurity such as aluminum (Al) and has p-type conductivity.
  • Source region 13 is provided on body region 12 so as to be separated from drift region 11 by body region 12 .
  • the source region 13 contains an n-type impurity such as nitrogen or phosphorus (P) and has an n-type conductivity.
  • Source region 13 constitutes a portion of main surface 10A.
  • Silicon carbide epitaxial growth layer 7 may have a buffer layer below drift region 11 .
  • a plurality of gate trenches 20 are provided in the main surface 10A.
  • the plurality of gate trenches 20 extend parallel to the Y1-Y2 direction and are arranged side by side in the X1-X2 direction.
  • Gate trench 20 is defined by side surfaces 21 and a bottom surface 22 .
  • the bottom surface 22 continues to the side surface 21 .
  • Side surface 21 penetrates source region 13 and body region 12 .
  • Side surface 21 reaches drift region 11 .
  • Bottom surface 22 is located in drift region 11 .
  • the bottom surface 22 is substantially parallel to the main surface 10A.
  • Side surface 21 is composed of source region 13 , body region 12 and drift region 11 .
  • the bottom surface 22 is composed of the drift region 11 .
  • a gate insulating film 17 is formed in the gate trench 20 in contact with the side surface 21 and the bottom surface 22 . Gate insulating film 17 is in contact with drift region 11 at bottom surface 22 . Gate insulating film 17 is in contact with source region 13 , body region 12 and drift region 11 at side surface 21 .
  • the gate electrode 31 is provided on the gate insulating film 17 .
  • the gate electrode 31 is made of, for example, polysilicon containing conductive impurities.
  • the gate electrode 31 is arranged inside the gate trench 20 .
  • Gate electrode 31 faces source region 13 , body region 12 and drift region 11 .
  • the plurality of gate electrodes 31 extend parallel to the Y1-Y2 direction and are arranged side by side in the X1-X2 direction.
  • a plurality of gate electrodes 31 extends along ⁇ 1-100>.
  • the contact regions 14 are provided between the gate trenches 20 adjacent in the X1-X2 direction, apart from the side surfaces 21 of each gate trench 20, penetrating through the source regions 13, and in contact with the body regions 12. As shown in FIG. Contact region 14 constitutes a portion of main surface 10A.
  • the contact region 14 contains p-type impurities such as aluminum and has p-type conductivity.
  • the electric field relaxation region 15 is provided between the gate trenches 20 adjacent in the X1-X2 direction so as to extend from the body region 12 toward the main surface 10B away from the side surface 21 of each gate trench 20 .
  • the electric field relaxation region 15 contains p-type impurities such as aluminum and has p-type conductivity.
  • the electric field relaxation region 15 has a lower end surface 15C, a first side end surface 15A, and a second side end surface 15B.
  • the lower end surface 15C is substantially parallel to the XY plane.
  • the first side end face 15A and the second side end face 15B are substantially parallel to the YZ plane.
  • the first side end face 15A is on the X1 side of the second side end face 15B.
  • the lower end surface 15C, the first side end surface 15A and the second side end surface 15B are in contact with the drift region 11 .
  • An interlayer insulating film 35 is provided to cover the gate trench 20 and the gate electrode 31 .
  • a contact hole 36 exposing a part of the source region 13 and the contact region 14 is formed in the interlayer insulating film 35 .
  • the source electrode 32 is provided on the interlayer insulating film 35 and is in contact with the main surface 10A through the contact hole 36. Source electrode 32 is electrically connected to source region 13 and contact region 14 .
  • the interlayer insulating film 35 electrically insulates the gate electrode 31 and the source electrode 32 from each other.
  • the drain electrode 33 is in contact with the main surface 10B. Drain electrode 33 is electrically connected to drift region 11 .
  • the semiconductor element 140 a includes a plurality of unit cells 143 that are units of the periodic pattern of the gate trenches 20 in the active region 141 .
  • the plurality of unit cells 143 are arranged in the X1-X2 direction with the Y1-Y2 direction as the longitudinal direction.
  • a plurality of unit cells 143 extends along ⁇ 1-100>.
  • the terminal area 142 is, for example, an area having an annular planar shape, and constitutes a part of the main surface 10A.
  • Termination region 142 includes p-type impurities such as aluminum and has p-type conductivity.
  • the temperature of the semiconductor element rises during operation.
  • the greater the number of adjacent semiconductor elements the greater the influence of the heat generated from the adjacent semiconductor elements. Therefore, the temperature of the semiconductor elements 140b to 140d having the largest number of adjacent semiconductor elements is more likely to rise than the semiconductor elements 140a and 140e having the smallest number of adjacent semiconductor elements.
  • the resistance of a semiconductor element decreases as the impurity concentration in the epitaxial layer of the semiconductor element increases. Therefore, the impurity concentration in the epitaxial layer of the semiconductor element 140c arranged at the position where the operating temperature is the highest is lower than the impurity concentration in the epitaxial layers of the semiconductor elements 140a and 140e arranged at the position where the operating temperature is the lowest. Raise. In this case, since the temperature of the semiconductor element 140c rises more than the semiconductor elements 140a and 140e during operation of the semiconductor device 1, the increase of the resistance of the semiconductor element 140c is larger than that of the semiconductor elements 140a and 140e. This reduces the resistance difference between the semiconductor element 140c and the semiconductor elements 140a and 140e when the semiconductor device 1 operates.
  • the breakdown voltage of the semiconductor element 140c is lower than that of the semiconductor elements 140a and 140e.
  • the increase width of the dielectric breakdown voltage of the semiconductor element 140c becomes larger than the increase width of the dielectric breakdown voltage of the semiconductor elements 140a and 140e. Therefore, variations in dielectric breakdown voltage between the semiconductor element 140c and the semiconductor elements 140a and 140e can be reduced. As a result, variations in inductive load avalanche withstand capability between the semiconductor element 140c and the semiconductor elements 140a and 140e can be reduced. In this manner, performance variations among the plurality of semiconductor elements 140a to 140e can be reduced without increasing the distance between the semiconductor elements 140a to 140e, that is, without increasing the size of the semiconductor device 1.
  • FIG. 5 is a diagram showing the relationship between temperature and resistance of a transistor, which is an example of a semiconductor element.
  • the horizontal axis indicates the temperature of the semiconductor device, and the vertical axis indicates the resistance of the semiconductor element.
  • the solid line indicates the resistance of the first semiconductor element which is located at a position where the temperature tends to rise during the operation of the semiconductor device and which has the epitaxial layer with the first impurity concentration.
  • the dashed line indicates the resistance of the second semiconductor element, which is arranged at a position where the temperature does not rise easily during the operation of the semiconductor device, and which has an epitaxial layer with a second impurity concentration lower than the first impurity concentration.
  • the first semiconductor element exhibits a lower resistance than the second semiconductor element. This is because when the semiconductor device is in the initial stage of operation, the temperatures of the first semiconductor element and the second semiconductor element are the same, and the first impurity concentration in the epitaxial layer of the first semiconductor element is the same as that of the epitaxial layer of the second semiconductor element. This is because it is higher than the second impurity concentration.
  • the temperature at a predetermined position of the semiconductor device reaches 175° C. due to the operation of the semiconductor device, the difference between the resistance of the first semiconductor element and the resistance of the second semiconductor element is small.
  • the predetermined position may be, for example, the temperature of the first semiconductor element, the temperature of the second semiconductor element, or the temperature of another position in the semiconductor device.
  • FIG. 6 and 7 are diagrams showing breakdown characteristics of a transistor, which is an example of a semiconductor device.
  • FIG. 6 shows the breakdown characteristics of the transistor when the temperature at the predetermined position of the semiconductor device is 25° C.
  • FIG. 7 shows the breakdown characteristics of the transistor when the temperature at the predetermined position of the semiconductor device is 175° C. . 6 and 7, the horizontal axis indicates the reverse voltage, and the vertical axis indicates the reverse current.
  • FIG. 8 is a plan view showing a semiconductor device 2 according to the second embodiment.
  • the semiconductor device 2 of the second embodiment mainly has a radiator plate 210, a housing 220, two insulating substrates 230a and 230b, and a plurality of semiconductor elements 240a to 240j.
  • the configurations of the heat sink 210 and the housing 220 are similar to the configurations of the heat sink 110 and the housing 120, respectively.
  • the two insulating substrates 230 a and 230 b are arranged on the same heat sink 210 inside the housing 220 .
  • the insulating substrates 230a and 230b are arranged side by side with an interval in plan view.
  • a conductive layer (not shown) is provided on the lower surface of each insulating substrate 230a, 230b.
  • the conductive layer like the conductive layer 131, is bonded to the upper surface of the heat sink 210 with a bonding material (not shown) such as solder.
  • a conductive pattern 232a is provided on the upper surface of the insulating substrate 230a.
  • the conductive pattern 232a has a minimum rectangular area A21 surrounding the plurality of semiconductor elements 240a to 240e in plan view.
  • a conductive pattern 232b is provided on the upper surface of the insulating substrate 230b.
  • the conductive pattern 232b has a minimum rectangular area A22 surrounding the plurality of semiconductor elements 240f to 240j in plan view.
  • the conductive patterns 232a and 232b are made of metal such as copper.
  • a plurality of semiconductor elements 240a to 240e are provided on the conductive pattern 232a.
  • a plurality of semiconductor elements 240a to 240e are bonded to the upper surface of the conductive pattern 232a with a bonding material (not shown) such as solder.
  • a plurality of semiconductor elements 240a to 240e are arranged in a row along the longitudinal direction of the conductive pattern 232a.
  • the semiconductor elements 240a and 240e are arranged at the ends of the rectangular area A21, and the semiconductor element 240c is arranged in the center of the rectangular area A21.
  • the plurality of semiconductor elements 240a to 240e are electrically connected in parallel.
  • the configuration of each of the semiconductor elements 240a to 240e is the same as the configuration of the semiconductor elements 140a to 140e.
  • the semiconductor elements 240a and 240e are located furthest from the center of gravity G21 of the rectangular area A21.
  • the semiconductor element 240c is located closest to the center of gravity G21 of the rectangular area A21.
  • the semiconductor elements 240b and 240d are located farther from the center of gravity G21 of the rectangular area A21 than the semiconductor element 240c and closer to the center of gravity G21 of the rectangular area A21 than the semiconductor elements 240a and 240e.
  • the distance between the center of gravity G21 of the rectangular area A21 and the semiconductor element 240a may be the distance between the center of gravity G21 of the rectangular area A21 and the center of gravity of the semiconductor element 240a.
  • the same may be applied to the distance between the center of gravity G21 of the rectangular area A21 and the semiconductor element 240b to the semiconductor element 240e.
  • the impurity concentration in the epitaxial layer of semiconductor device 240c may be higher than the impurity concentration in the epitaxial layers of semiconductor devices 240b and 240d.
  • the impurity concentration in the epitaxial layers of semiconductor devices 240b and 240d may be higher than the impurity concentration in the epitaxial layers of semiconductor devices 240a and 240e.
  • performance variations such as resistance and dielectric breakdown voltage among the plurality of semiconductor elements 240a to 240e during operation of the semiconductor device 2 can be reduced.
  • the semiconductor element 240a is adjacent to one semiconductor element 240b on the conductive pattern 232a.
  • the semiconductor element 240e is adjacent to one semiconductor element 240d on the conductive pattern 232a. That is, the number of adjacent semiconductor elements provided on the conductive pattern 232a is one among the semiconductor elements 240a and 240e.
  • the semiconductor element 240b is adjacent to the two semiconductor elements 240a and 240c on the conductive pattern 232a.
  • the semiconductor element 240c is adjacent to the two semiconductor elements 240b and 240d on the conductive pattern 232a.
  • the semiconductor element 240d is adjacent to the two semiconductor elements 240c and 240e on the conductive pattern 232a.
  • the semiconductor elements 240b to 240d are two adjacent semiconductor elements provided on the conductive pattern 232a.
  • the impurity concentration in the epitaxial layers of semiconductor devices 240b to 240d may be higher than the impurity concentration in the epitaxial layers of semiconductor devices 240a and 240e.
  • performance variations such as resistance and dielectric breakdown voltage among the plurality of semiconductor elements 240a to 240e during operation of the semiconductor device 2 can be reduced.
  • a plurality of semiconductor elements 240f to 240j are provided on the conductive pattern 232b.
  • a plurality of semiconductor elements 240f to 240j are bonded to the upper surface of the conductive pattern 232b with a bonding material (not shown) such as solder.
  • a plurality of semiconductor elements 240f to 240j are arranged in a row along the longitudinal direction of the conductive pattern 232b.
  • the semiconductor elements 240a and 240e are arranged at the ends of the rectangular area A22, and the semiconductor element 240c is arranged in the center of the rectangular area A22.
  • the plurality of semiconductor elements 240f to 240j are electrically connected in parallel.
  • the configuration of each of the semiconductor elements 240f to 240j is the same as the configuration of the semiconductor elements 240a to 240e.
  • FIG. 9 is a plan view showing a semiconductor device 2A according to a modification of the second embodiment.
  • one insulating substrate 230 is arranged on a radiator plate 210.
  • Conductive patterns 232 a and 232 b are provided on the upper surface of the insulating substrate 230 .
  • the conductive patterns 232a and 232b are arranged side by side with an interval in plan view. Other configurations are the same as those of the second embodiment.
  • FIG. 10 is a plan view showing a semiconductor device 3 according to the third embodiment.
  • the semiconductor device 3 of the third embodiment mainly has a radiator plate 310, a housing 320, two insulating substrates 330a and 330b, and a plurality of semiconductor elements 340a to 340t.
  • the configurations of the heat sink 310 and the housing 320 are similar to the configurations of the heat sink 110 and the housing 120, respectively.
  • the two insulating substrates 330 a and 330 b are arranged on the same heat sink 310 inside the housing 320 .
  • the insulating substrates 330a and 330b are arranged side by side with an interval in plan view.
  • a conductive layer (not shown) is provided on the lower surface of each insulating substrate 330a, 330b.
  • the conductive layer like the conductive layer 131, is bonded to the upper surface of the radiator plate 310 with a bonding material (not shown) such as solder.
  • Conductive patterns 332a and 332b are provided on the upper surface of the insulating substrate 330a.
  • the conductive pattern 332a has a minimum rectangular area A31 surrounding the plurality of semiconductor elements 340a to 340e in plan view.
  • the conductive pattern 332b has a minimum rectangular area A32 surrounding the plurality of semiconductor elements 340f to 340j in plan view.
  • Conductive patterns 332c and 332d are provided on the upper surface of the insulating substrate 330b.
  • the conductive pattern 332c has a minimum rectangular area A33 surrounding the plurality of semiconductor elements 340k to 340o in plan view.
  • the conductive pattern 332d has a minimum rectangular area A34 surrounding the plurality of semiconductor elements 340p to 340t in plan view.
  • the conductive pattern 332a to the semiconductor element 332d are made of metal such as copper.
  • a plurality of semiconductor elements 340a to 340e are provided on the conductive pattern 332a.
  • a plurality of semiconductor elements 340a to 340e are bonded to the upper surface of the conductive pattern 332a with a bonding material (not shown) such as solder.
  • a plurality of semiconductor elements 340a to 340e are arranged in a row along the longitudinal direction of the conductive pattern 332a.
  • the semiconductor elements 340a and 340e are arranged at the ends of the rectangular area A31, and the semiconductor element 340c is arranged in the center of the rectangular area A31.
  • the plurality of semiconductor elements 340a to 340e are electrically connected in parallel.
  • the configuration of each of the semiconductor elements 340a to 340e is the same as the configuration of the semiconductor elements 140a to 140e.
  • the semiconductor elements 340a and 340e are located furthest from the center of gravity G31 of the rectangular area A31.
  • the semiconductor element 340c is located closest to the center of gravity G31 of the rectangular area A31.
  • the semiconductor elements 340b and 340d are located farther from the center of gravity G31 of the rectangular area A31 than the semiconductor element 340c and closer to the center of gravity G31 of the rectangular area A31 than the semiconductor elements 340a and 340e.
  • the distance between the center of gravity G31 of the rectangular area A31 and the semiconductor element 340a may be the distance between the center of gravity G31 of the rectangular area A31 and the center of gravity of the semiconductor element 340a.
  • the same may apply to the distance between the center of gravity G31 of the rectangular area A31 and the semiconductor element 340b to the semiconductor element 340e.
  • the impurity concentration in the epitaxial layer of semiconductor device 340c may be higher than the impurity concentration in the epitaxial layers of semiconductor devices 340b and 340d.
  • the impurity concentration in the epitaxial layers of semiconductor devices 340b and 340d may be higher than the impurity concentration in the epitaxial layers of semiconductor devices 340a and 340e.
  • performance variations such as resistance and dielectric breakdown voltage between the plurality of semiconductor elements 340a to 340e during operation of the semiconductor device 3 can be reduced.
  • the semiconductor element 340a is adjacent to one semiconductor element 340b on the conductive pattern 332a.
  • the semiconductor element 340e is adjacent to one semiconductor element 340d on the conductive pattern 332a. That is, the number of adjacent semiconductor elements provided on the conductive pattern 332a is one among the semiconductor elements 340a and 340e.
  • the semiconductor element 340b is adjacent to the two semiconductor elements 340a and 340c on the conductive pattern 332a.
  • the semiconductor element 340c is adjacent to two semiconductor elements 340b and 340d on the conductive pattern 332a.
  • the semiconductor element 340d is adjacent to the two semiconductor elements 340c and 340e on the conductive pattern 332a.
  • the semiconductor elements 340b to 340d are two adjacent semiconductor elements provided on the conductive pattern 332a.
  • the impurity concentration in the epitaxial layers of semiconductor devices 340b to 340d may be higher than the impurity concentration in the epitaxial layers of semiconductor devices 340a and 340e.
  • performance variations such as resistance and dielectric breakdown voltage between the plurality of semiconductor elements 340a to 340e during operation of the semiconductor device 3 can be reduced.
  • a plurality of semiconductor elements 340f to 340j are provided on the conductive pattern 332b.
  • a plurality of semiconductor elements 340f to 340j are bonded to the upper surface of the conductive pattern 332b with a bonding material (not shown) such as solder.
  • a plurality of semiconductor elements 340f to 340j are arranged in a row along the longitudinal direction of the conductive pattern 332b.
  • the semiconductor elements 340f and 340j are arranged at the ends of the rectangular area A32, and the semiconductor element 340h is arranged in the center of the rectangular area A32.
  • the plurality of semiconductor elements 340f to 340j are electrically connected in parallel.
  • the configuration of each of the semiconductor elements 340f to 340j is the same as the configuration of the semiconductor elements 340a to 340e.
  • a plurality of semiconductor elements 340k to 340o are provided on the conductive pattern 332c.
  • a plurality of semiconductor elements 340k to 340o are bonded to the upper surface of the conductive pattern 332c with a bonding material (not shown) such as solder.
  • a plurality of semiconductor elements 340k to 340o are arranged in a row along the longitudinal direction of the conductive pattern 332c.
  • the semiconductor elements 340k and 340o are arranged at the ends of the rectangular area A33, and the semiconductor element 340m is arranged in the center of the rectangular area A33.
  • the plurality of semiconductor elements 340k to 340o are electrically connected in parallel.
  • the configuration of each of the semiconductor elements 340k to 340o is the same as the configuration of the semiconductor elements 340a to 340e.
  • a plurality of semiconductor elements 340p to 340t are provided on the conductive pattern 332d.
  • a plurality of semiconductor elements 340p to 340t are bonded to the upper surface of the conductive pattern 332d with a bonding material (not shown) such as solder.
  • a plurality of semiconductor elements 340p to 340t are arranged in a row along the longitudinal direction of the conductive pattern 332d.
  • the semiconductor elements 340p and 340t are arranged at the ends of the rectangular area A34, and the semiconductor element 340r is arranged in the center of the rectangular area A34.
  • the plurality of semiconductor elements 340p to 340t are electrically connected in parallel.
  • the configuration of each of the semiconductor elements 340p to 340t is the same as the configuration of the semiconductor elements 340a to 340e.
  • FIG. 11 is a plan view showing a semiconductor device 3A according to a modification of the third embodiment.
  • one conductive pattern 332e is arranged on an insulating substrate 330a, and one conductive pattern 332f is arranged on an insulating substrate 330b. are placed.
  • the conductive pattern 332e has a minimum rectangular area A35 surrounding the plurality of semiconductor elements 340a to 340j in plan view.
  • the conductive pattern 332f has a minimum rectangular area A36 surrounding the plurality of semiconductor elements 340k to 340t in plan view.
  • the centers of gravity of the rectangular areas A35 and A36 are G35 and G36, respectively.
  • a plurality of semiconductor elements 340a to 340j are provided on the conductive pattern 332e.
  • a plurality of semiconductor elements 340k to 340t are provided on the conductive pattern 332f.
  • Other configurations are the same as those of the third embodiment.
  • the epitaxial layer is preferably formed of wide bandgap semiconductor material.
  • Wide bandgap semiconductor materials include gallium nitride, gallium oxide, etc., in addition to silicon carbide.
  • the epitaxial layer is formed of a wide bandgap semiconductor material in this way, performance variations among a plurality of semiconductor elements are large. Variation reduction range is wide. Therefore, it is possible to particularly reduce performance variations among the plurality of semiconductor elements.
  • the plurality of semiconductor elements are MOSETs, but the present disclosure is not limited to this.
  • the plurality of semiconductor elements may include at least one of MOSFETs, Insulated Gate Bipolar Transistors (IGBTs), and Schottky Barrier Diodes (SBDs).
  • IGBTs Insulated Gate Bipolar Transistors
  • SBDs Schottky Barrier Diodes
  • a semiconductor device including at least one of a plurality of MOSFETs, IGBTs and SBDs with uniform performance is obtained.
  • the n-type is the first conductivity type and the p-type is the second conductivity type, but the p-type may be the first conductivity type and the n-type may be the second conductivity type.
  • Reference Signs List 1 semiconductor device 6 silicon carbide single crystal substrate 7 silicon carbide epitaxial growth layer 10 silicon carbide substrate 10A main surface 10B main surface 11 drift region (epitaxial layer) 12 body region 13 source region 14 contact region 15 electric field relaxation region 15A first side end face 15B second side end face 15C lower end face 17 gate insulating film 20 gate trench 21 side surface 22 bottom surface 31 gate electrode 32 source electrode 33 drain electrode 35 interlayer insulating film 36 contact hole 38 gate pad 39 passivation film 39A first opening 39B second opening 110 radiator plate 120 housing 130 insulating substrate 131 conductive layer 132 conductive pattern 140a, 140b, 140c, 140d, 140e semiconductor element 141 active region 142 termination Region 143 Unit cell 151, 152 Bonding material 2, 2A Semiconductor device 210 Heat sink 220 Case 230, 230a, 230b Insulating substrate 232a, 232b Conductive pattern 240a, 240b, 240c, 240d, 240e, 240f, 240g, 240h, 240

Landscapes

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Abstract

半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、前記複数の半導体素子は、それぞれ第１導電型のエピタキシャル層を有し、前記複数の半導体素子は、前記矩形領域の重心から最も近くに位置する第１半導体素子と、前記矩形領域の重心から最も遠くに位置する第２半導体素子と、を含み、前記第１半導体素子の前記エピタキシャル層における第１不純物濃度は、前記第２半導体素子の前記エピタキシャル層における第２不純物濃度よりも高い。

Description

半導体装置
　本開示は、半導体装置に関する。
　本出願は、２０２１年１１月１０日出願の日本出願第２０２１－１８３５１３号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　同一の放熱板の上に並列に接続された複数の半導体素子に関し、放熱板の中心部における半導体素子の放熱性を向上させることを目的として、複数の半導体素子の間隔を放熱板の端部より中心部において大きくした構成が知られている（例えば、特許文献１参照）。
日本国特開２００５－１３６２２９号公報
　本開示の半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、前記複数の半導体素子は、それぞれ第１導電型のエピタキシャル層を有し、前記複数の半導体素子は、前記矩形領域の重心から最も近くに位置する第１半導体素子と、前記矩形領域の重心から最も遠くに位置する第２半導体素子と、を含み、前記第１半導体素子の前記エピタキシャル層における第１不純物濃度は、前記第２半導体素子の前記エピタキシャル層における第２不純物濃度よりも高い。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、第１実施形態に係る半導体装置を示す断面図である。 図３は、半導体素子の単位セルを示す図である。 図４は、半導体素子を示す断面図である。 図５は、トランジスタの温度と抵抗との関係を示す図である。 図６は、トランジスタの破壊特性を示す図である。 図７は、トランジスタの破壊特性を示す図である。 図８は、第２実施形態に係る半導体装置を示す平面図である。 図９は、第２実施形態の変形例に係る半導体装置を示す断面図である。 図１０は、第３実施形態に係る半導体装置を示す断面図である。 図１１は、第３実施形態の変形例に係る半導体装置を示す断面図である。
　［本開示が解決しようとする課題］
　従来の半導体装置では、複数の半導体素子の間隔が広がり、半導体装置のサイズが大きくなる。
　本開示は、サイズを大きくすることなく、複数の半導体素子間の性能ばらつきを小さくできる半導体装置を提供することを目的とする。
　［本開示の効果］
　本開示によれば、サイズを大きくすることなく、複数の半導体素子間の性能ばらつきを小さくできる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　〔１〕　本開示の一態様に係る半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、前記複数の半導体素子は、それぞれ第１導電型のエピタキシャル層を有し、前記複数の半導体素子は、前記矩形領域の重心から最も近くに位置する第１半導体素子と、前記矩形領域の重心から最も遠くに位置する第２半導体素子と、を含み、前記第１半導体素子の前記エピタキシャル層における第１不純物濃度は、前記第２半導体素子の前記エピタキシャル層における第２不純物濃度よりも高い。
　この場合、室温では第１半導体素子の抵抗が第２半導体素子の抵抗よりも低くなるが、半導体装置の動作時には第１半導体素子が第２半導体素子よりも温度が上昇するので、第１半導体素子の抵抗の上昇幅が第２半導体素子の抵抗の上昇幅よりも大きくなる。これにより、半導体装置の動作時に第１半導体素子と第２半導体素子との間の抵抗差が小さくなる。
　また、室温では、第１半導体素子の絶縁破壊電圧は第２半導体素子の絶縁破壊電圧よりも低くなるが、半導体装置の動作時には第１半導体素子が第２半導体素子よりも温度が上昇するので、第１半導体素子の絶縁破壊電圧の上昇幅が第２半導体素子の絶縁破壊電圧の上昇幅よりも大きくなる。そのため、第１半導体素子と第２半導体素子との間における絶縁破壊電圧のばらつきを小さくでき、結果として、第１半導体素子と第２半導体素子との間における誘導負荷アバランシェ耐量のばらつきを小さくできる。このように、半導体素子間の間隔を広げることなく、すなわち半導体装置のサイズを大きくすることなく、複数の半導体素子間の性能ばらつきを小さくできる。
　〔２〕　〔１〕において、前記複数の半導体素子のうちで前記第１不純物濃度が最も高く、前記複数の半導体素子のうちで前記第２不純物濃度が最も低くてもよい。この場合、複数の半導体素子間の性能ばらつきを特に小さくできる。
　〔３〕　〔１〕又は〔２〕において、前記複数の半導体素子は、前記矩形領域の重心からの距離が前記第１半導体素子よりも遠くかつ前記第２半導体素子よりも近い第３半導体素子を含み、前記第３半導体素子の前記エピタキシャル層における第３不純物濃度は、前記第２不純物濃度よりも高く、かつ前記第１不純物濃度よりも低くてもよい。この場合、複数の半導体素子間の性能ばらつきを特に小さくできる。
　〔４〕　本開示の他の一態様に係る半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記複数の半導体素子は、それぞれ第１導電型のエピタキシャル層を有し、前記複数の半導体素子は、隣り合う前記半導体素子の数が最も多い第４半導体素子と、隣り合う前記半導体素子の数が最も少ない第５半導体素子と、を含み、前記第４半導体素子の前記エピタキシャル層における第４不純物濃度は、前記第５半導体素子の前記エピタキシャル層における第５不純物濃度よりも高い。
　この場合、室温では第１半導体素子の抵抗が第２半導体素子の抵抗よりも低くなるが、半導体装置の動作時には第１半導体素子が第２半導体素子よりも温度が上昇するので、第１半導体素子の抵抗の上昇幅が第２半導体素子の抵抗の上昇幅よりも大きくなる。これにより、半導体装置の動作時に第１半導体素子と第２半導体素子との間の抵抗差が小さくなる。
　また、室温では、第１半導体素子の絶縁破壊電圧は第２半導体素子の絶縁破壊電圧よりも低くなるが、半導体装置の動作時には第１半導体素子が第２半導体素子よりも温度が上昇するので、第１半導体素子の絶縁破壊電圧の上昇幅が第２半導体素子の絶縁破壊電圧の上昇幅よりも大きくなる。そのため、第１半導体素子と第２半導体素子との間における絶縁破壊電圧のばらつきを小さくでき、結果として、第１半導体素子と第２半導体素子との間における誘導負荷アバランシェ耐量のばらつきを小さくできる。このように、半導体素子間の間隔を広げることなく、すなわち半導体装置のサイズを大きくすることなく、複数の半導体素子間の性能ばらつきを小さくできる。
　〔５〕　〔４〕において、前記複数の半導体素子のうちで前記第４不純物濃度が最も高く、前記複数の半導体素子のうちで前記第５不純物濃度が最も低くてもよい。この場合、複数の半導体素子間の性能ばらつきを特に小さくできる。
　〔６〕　〔４〕又は〔５〕において、前記複数の半導体素子は、隣り合う前記半導体素子の数が前記第４半導体素子よりも少なくかつ前記第５半導体素子よりも多い第６半導体素子を含み、前記第６半導体素子の前記エピタキシャル層における第６不純物濃度は、前記第５不純物濃度よりも高く、かつ前記第４不純物濃度よりも低くてもよい。この場合、複数の半導体素子間の性能ばらつきを特に小さくできる。
　〔７〕　本開示の他の一態様に係る半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記複数の半導体素子は、それぞれ第１導電型のエピタキシャル層を有し、前記複数の半導体素子は、動作時の温度が最も高い第７半導体素子と、動作時の温度が最も低い第８半導体素子と、を含み、前記第７半導体素子の前記エピタキシャル層における第７不純物濃度は、前記第８半導体素子の前記エピタキシャル層における第８不純物濃度よりも高い。
　この場合、室温では第１半導体素子の抵抗が第２半導体素子の抵抗よりも低くなるが、半導体装置の動作時には第１半導体素子が第２半導体素子よりも温度が上昇するので、第１半導体素子の抵抗の上昇幅が第２半導体素子の抵抗の上昇幅よりも大きくなる。これにより、半導体装置の動作時に第１半導体素子と第２半導体素子との間の抵抗差が小さくなる。
　また、室温では、第１半導体素子の絶縁破壊電圧は第２半導体素子の絶縁破壊電圧よりも低くなるが、半導体装置の動作時には第１半導体素子が第２半導体素子よりも温度が上昇するので、第１半導体素子の絶縁破壊電圧の上昇幅が第２半導体素子の絶縁破壊電圧の上昇幅よりも大きくなる。そのため、第１半導体素子と第２半導体素子との間における絶縁破壊電圧のばらつきを小さくでき、結果として、第１半導体素子と第２半導体素子との間における誘導負荷アバランシェ耐量のばらつきを小さくできる。このように、半導体素子間の間隔を広げることなく、すなわち半導体装置のサイズを大きくすることなく、複数の半導体素子間の性能ばらつきを小さくできる。
　〔８〕　〔７〕において、前記複数の半導体素子のうちで前記第７不純物濃度が最も高く、前記複数の半導体素子のうちで前記第８不純物濃度が最も低くてもよい。この場合、複数の半導体素子間の性能ばらつきを特に小さくできる。
　〔９〕　〔７〕又は〔８〕において、前記複数の半導体素子は、動作時の温度が前記第７半導体素子よりも低くかつ前記第８半導体素子よりも高い第９半導体素子を含み、前記第９半導体素子の前記エピタキシャル層における第９不純物濃度は、前記第８不純物濃度よりも高く、かつ前記第７不純物濃度よりも低くてもよい。この場合、複数の半導体素子間の性能ばらつきを特に小さくできる。
　〔１０〕　〔７〕から〔９〕において、前記複数の半導体素子は一列に配置され、前記第７半導体素子は、中央に配置される半導体素子であり、前記第８半導体素子は、端部に配置される半導体素子であってもよい。この場合、複数の半導体素子間の性能ばらつきを特に小さくできる。
　〔１１〕　〔１〕から〔１０〕において、前記エピタキシャル層は、ワイドバンドギャップ半導体材料により形成されていてもよい。ワイドバンドギャップ半導体材料については、基板の面内において均一なエピタキシャル層を形成することが難しく、基板の面内においてエピタキシャル層における不純物濃度に分布が生じやすい。そのため、導電パターンの上に無作為に半導体素子を配置すると複数の半導体素子間の性能ばらつきが大きくなる。このようにエピタキシャル層がワイドバンドギャップ半導体材料により形成される場合には、複数の半導体素子間の性能ばらつきが大きいため、複数の半導体素子の配置方法を工夫することによる複数の半導体素子間の性能ばらつきの低減幅が広い。そのため、複数の半導体素子間の性能ばらつきを特に小さくできる。
　〔１２〕　〔１１〕において、ワイドバンドギャップ半導体材料は、炭化珪素、窒化ガリウム又は酸化ガリウムであってもよい。炭化珪素、窒化ガリウム又は酸化ガリウムは入手が容易である。
　〔１３〕　〔１〕から〔１２〕において、前記絶縁基板を複数有し、前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、前記導電パターンの上に前記複数の半導体素子が設けられてもよい。この場合、半導体装置のサイズを大きくすることなく、複数の導電パターンごとに複数の半導体素子間の性能ばらつきを小さくできる。
　〔１４〕　〔１〕から〔１２〕において、前記導電パターンを複数有し、前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられてもよい。この場合、半導体装置のサイズを大きくすることなく、複数の導電パターンごとに複数の半導体素子間の性能ばらつきを小さくできる。
　〔１５〕　〔１〕から〔１２〕において、前記絶縁基板を複数有し、前記複数の絶縁基板の上のそれぞれに前記導電パターンが複数形成され、前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられてもよい。この場合、半導体装置のサイズを大きくすることなく、複数の導電パターンごとに複数の半導体素子間の性能ばらつきを小さくできる。
　〔１６〕　〔１〕から〔１２〕において、前記絶縁基板を複数有し、前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、前記導電パターンの上に前記複数の半導体素子が設けられてもよい。この場合、半導体装置のサイズを大きくすることなく、複数の導電パターンごとに複数の半導体素子間の性能ばらつきを小さくできる。
　〔１７〕　〔１〕から〔１６〕において、前記複数の半導体素子は、電界効果トランジスタを含んでもよい。この場合、性能が揃った複数の電界効果トランジスタを含む半導体装置が得られる。
　〔１８〕　〔１〕から〔１７〕において、前記複数の半導体素子は、絶縁ゲートバイポーラトランジスタを含んでもよい。この場合、性能が揃った複数の絶縁ゲートバイポーラトランジスタを含む半導体装置が得られる。
　〔１９〕　〔１〕から〔１８〕において、前記複数の半導体素子は、ショットキーバリアダイオードを含んでもよい。この場合、性能が揃った複数のショットキーバリアダイオードを含む半導体装置が得られる。
　［本開示の実施形態の詳細］
　以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。
　（第１実施形態）
　図１及び図２を参照し、第１実施形態に係る半導体装置１について説明する。図１は第１実施形態に係る半導体装置１を示す平面図である。図２は第１実施形態に係る半導体装置１を示す断面図であり、図１におけるII－II線矢視断面図である。
　第１実施形態に係る半導体装置１は、主として、放熱板１１０と、筐体１２０と、絶縁基板１３０と、複数の半導体素子１４０ａから半導体素子１４０ｅとを有する。
　放熱板１１０は、例えば平面視で矩形状の厚さが一様の板状体である。放熱板１１０は、熱伝導率の高い素材、例えば銅（Ｃｕ）、銅合金、アルミニウム（Ａｌ）等の金属により形成される。放熱板１１０は、熱界面材料（thermal interface material：ＴＩＭ）等を用いて冷却器等に固定される。
　筐体１２０は、例えば平面視において枠状に形成されており、筐体１２０の外形は放熱板１１０の外形と同等である。筐体１２０は、樹脂等の絶縁体により形成される。
　絶縁基板１３０は、筐体１２０の内側において、放熱板１１０の上に配置されている。絶縁基板１３０は、窒化珪素等の絶縁体により形成される。絶縁基板１３０の下面には、導電層１３１が設けられている。導電層１３１は、銅等の金属により形成される。導電層１３１は、はんだ等の接合材１５１により放熱板１１０の上面に接合されている。絶縁基板１３０の上面には、導電パターン１３２が設けられている。導電パターン１３２は、銅等の金属により形成される。導電パターン１３２は、平面視で複数の半導体素子１４０ａから半導体素子１４０ｅを囲む最小の矩形領域Ａ１１を有する。ここで、最小の矩形領域Ａ１１とは、導電パターン１３２の中にあり、平面視で複数の半導体素子１４０ａから半導体素子１４０ｅの全てを囲む矩形状の領域のうちで最も面積が小さい領域を意味する。なお、後述する最小の矩形領域Ａ２１，Ａ２２，Ａ３１，Ａ３２，Ａ３３，Ａ３４，Ａ３５，Ａ３６においても同様である。
　複数の半導体素子１４０ａから半導体素子１４０ｅは、導電パターン１３２の上に設けられている。複数の半導体素子１４０ａから半導体素子１４０ｅは、はんだ等の接合材１５２により導電パターン１３２の上面に接合されている。複数の半導体素子１４０ａから半導体素子１４０ｅは、導電パターン１３２の長手方向に沿って一列に配置されている。半導体素子１４０ａ，１４０ｅは、矩形領域Ａ１１の端部に配置され、半導体素子１４０ｃは矩形領域Ａ１１の中央に配置されている。複数の半導体素子１４０ａから半導体素子１４０ｅは、電気的に並列に接続されている。各半導体素子１４０ａから半導体素子１４０ｅは、エピタキシャル層を有する。エピタキシャル層は、例えば後述するドリフト領域１１（図４参照）であってよい。各半導体素子１４０ａから半導体素子１４０ｅは、電界効果トランジスタ（ＦＥＴ：Field-Effect Transistor）である。ＦＥＴは、例えばＭＯＳ（Metal-Oxide-Semiconductor）ＦＥＴである。
　半導体素子１４０ａ，１４０ｅは、矩形領域Ａ１１の重心Ｇ１１から最も遠くに位置する。半導体素子１４０ｃは、矩形領域Ａ１１の重心Ｇ１１から最も近くに位置する。半導体素子１４０ｂ，１４０ｄは、半導体素子１４０ｃよりも矩形領域Ａ１１の重心Ｇ１１から遠くに位置し、かつ半導体素子１４０ａ，１４０ｅよりも矩形領域Ａ１１の重心Ｇ１１の近くに位置する。例えば、矩形領域Ａ１１の重心Ｇ１１と半導体素子１４０ａとの距離は、矩形領域Ａ１１の重心Ｇ１１と半導体素子１４０ａの重心との距離であってよい。矩形領域Ａ１１の重心Ｇ１１と半導体素子１４０ｂから半導体素子１４０ｅとの距離についても同様であってよい。半導体素子１４０ｃのエピタキシャル層における不純物濃度は、半導体素子１４０ｂ，１４０ｄのエピタキシャル層における不純物濃度よりも高くてよい。半導体素子１４０ｂ，１４０ｄのエピタキシャル層における不純物濃度は、半導体素子１４０ａ，１４０ｅのエピタキシャル層における不純物濃度よりも高くてよい。この場合、半導体装置１の動作時に複数の半導体素子１４０ａから半導体素子１４０ｅ間における抵抗、絶縁破壊電圧等の性能ばらつきを小さくできる。詳細な理由については後述する。
　半導体素子１４０ａは、１つの半導体素子１４０ｂと隣り合う。半導体素子１４０ｅは、１つの半導体素子１４０ｄと隣り合う。すなわち、半導体素子１４０ａ，１４０ｅは、隣り合う半導体素子の数が１つである。半導体素子１４０ｂは、２つの半導体素子１４０ａ，１４０ｃと隣り合う。半導体素子１４０ｃは、２つの半導体素子１４０ｂ，１４０ｄと隣り合う。半導体素子１４０ｄは、２つの半導体素子１４０ｃ，１４０ｅと隣り合う。すなわち、半導体素子１４０ｂから半導体素子１４０ｄは、隣り合う半導体素子の数が２つである。半導体素子１４０ｂから半導体素子１４０ｄのエピタキシャル層における不純物濃度は、半導体素子１４０ａ，１４０ｅのエピタキシャル層における不純物濃度よりも高くてよい。この場合、半導体装置１の動作時に複数の半導体素子１４０ａから半導体素子１４０ｅ間における抵抗、絶縁破壊電圧等の性能ばらつきを小さくできる。詳細な理由については後述する。
　図３及び図４を参照し、半導体装置１が備える半導体素子１４０ａの一例について説明する。図３は、半導体素子１４０ａの単位セルを示す図である。図４は、半導体素子１４０ａを示す断面図であり、図３におけるIV－IV線矢視断面図である。なお、半導体素子１４０ｂから半導体素子１４０ｅについても半導体素子１４０ａと同じ構成であってよい。
　半導体素子１４０ａは、トランジスタである。半導体素子１４０ａは、主として、炭化珪素基板１０と、ゲート電極３１と、ソース電極３２と、ドレイン電極３３と、ゲートパッド３８と、パッシベーション膜３９とを有する。パッシベーション膜３９には、ソース電極３２を露出する第１開口部３９Ａと、ゲートパッド３８を露出する第２開口部３９Ｂとが形成されている。ゲートパッド３８は、ゲート電極３１と電気的に接続される。
　炭化珪素基板１０は、炭化珪素単結晶基板６と、炭化珪素単結晶基板６の上の炭化珪素エピタキシャル成長層７とを含む。炭化珪素基板１０は、主面１０Ａと、主面１０Ａとは反対側の主面１０Ｂとを有する。炭化珪素エピタキシャル成長層７が主面１０Ａを構成し、炭化珪素単結晶基板６が主面１０Ｂを構成する。炭化珪素基板１０の形状は、例えば直方体状である。主面１０ＡはＺ１－Ｚ２方向に垂直な面である。＜１－１００＞はＹ１－Ｙ２方向に平行な方向である。炭化珪素単結晶基板６及び炭化珪素エピタキシャル成長層７は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板６は、例えば窒素（Ｎ）等のｎ型不純物を含みｎ型を有する。炭化珪素エピタキシャル成長層７は、窒素等のｎ型不純物を添加したエピタキシャル成長により形成できる。
　主面１０Ａは、（０００１）がオフ方向に傾斜した面である。例えば、オフ方向は［１１－２０］である。例えば、主面１０Ａは（０００１）がオフ方向（［１１－２０］）に８°以下のオフ角だけ傾斜した面である。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
　半導体素子１４０ａは、活性領域１４１と、活性領域１４１の周囲に設けられた終端領域１４２とを有する。
　活性領域１４１において、炭化珪素エピタキシャル成長層７は、主として、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、コンタクト領域１４と、電界緩和領域１５とを有する。
　ドリフト領域１１は、例えば窒素（Ｎ）等のｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１１は、主面１０Ｂを構成する。ドリフト領域１１は、エピタキシャル層の一例である。ボディ領域１２は、ドリフト領域１１に接している。ボディ領域１２は、例えばアルミニウム（Ａｌ）等のｐ型不純物を含み、ｐ型の導電型を有する。ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、例えば窒素又はリン（Ｐ）等のｎ型不純物を含み、ｎ型の導電型を有する。ソース領域１３は、主面１０Ａの一部を構成する。炭化珪素エピタキシャル成長層７がドリフト領域１１の下にバッファ層を有してもよい。
　主面１０Ａに、複数のゲートトレンチ２０が設けられている。複数のゲートトレンチ２０は、Ｙ１－Ｙ２方向に平行に延び、Ｘ１－Ｘ２方向に並んで配置されている。ゲートトレンチ２０は、側面２１と、底面２２とにより規定されている。底面２２は、側面２１に連なっている。側面２１は、ソース領域１３及びボディ領域１２を貫通している。側面２１は、ドリフト領域１１に至っている。底面２２は、ドリフト領域１１に位置している。底面２２は、主面１０Ａとほぼ平行である。側面２１は、ソース領域１３、ボディ領域１２及びドリフト領域１１により構成されている。底面２２は、ドリフト領域１１により構成されている。
　ゲートトレンチ２０内に、側面２１及び底面２２に接するゲート絶縁膜１７が形成されている。ゲート絶縁膜１７は、底面２２においてドリフト領域１１に接している。ゲート絶縁膜１７は、側面２１においてソース領域１３、ボディ領域１２及びドリフト領域１１に接している。
　ゲート電極３１は、ゲート絶縁膜１７上に設けられている。ゲート電極３１は、例えば導電性不純物を含むポリシリコンから構成されている。ゲート電極３１は、ゲートトレンチ２０の内部に配置されている。ゲート電極３１は、ソース領域１３、ボディ領域１２及びドリフト領域１１に対面している。複数のゲート電極３１は、Ｙ１－Ｙ２方向に平行に延び、Ｘ１－Ｘ２方向に並んで配置されている。複数のゲート電極３１は、＜１－１００＞に沿って延びる。
　コンタクト領域１４は、Ｘ１－Ｘ２方向で隣り合うゲートトレンチ２０の間に、各ゲートトレンチ２０の側面２１から離れて、ソース領域１３を貫通し、ボディ領域１２に接するように設けられている。コンタクト領域１４は、主面１０Ａの一部を構成する。コンタクト領域１４は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。
　電界緩和領域１５は、Ｘ１－Ｘ２方向で隣り合うゲートトレンチ２０の間に、各ゲートトレンチ２０の側面２１から離れて、ボディ領域１２から主面１０Ｂに向けて延びるように設けられている。電界緩和領域１５は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。電界緩和領域１５は、下端面１５Ｃと、第１側端面１５Ａと、第２側端面１５Ｂとを有する。下端面１５Ｃは、ＸＹ平面にほぼ平行である。第１側端面１５Ａ及び第２側端面１５Ｂは、ＹＺ平面にほぼ平行である。第１側端面１５Ａが第２側端面１５ＢのＸ１側にある。下端面１５Ｃ、第１側端面１５Ａ及び第２側端面１５Ｂは、ドリフト領域１１に接する。
　ゲートトレンチ２０及びゲート電極３１を覆うように層間絶縁膜３５が設けられている。層間絶縁膜３５に、ソース領域１３の一部及びコンタクト領域１４を露出するコンタクトホール３６が形成されている。
　ソース電極３２は、層間絶縁膜３５の上に設けられており、コンタクトホール３６を通じて主面１０Ａに接する。ソース電極３２は、ソース領域１３及びコンタクト領域１４に電気的に接続されている。層間絶縁膜３５は、ゲート電極３１とソース電極３２とを電気的に絶縁している。
　ドレイン電極３３は、主面１０Ｂに接する。ドレイン電極３３は、ドリフト領域１１に電気的に接続されている。
　半導体素子１４０ａは、ゲートトレンチ２０の周期パターンの単位となる複数の単位セル１４３を活性領域１４１内に含む。複数の単位セル１４３は、Ｙ１－Ｙ２方向を長手方向とし、Ｘ１－Ｘ２方向に並ぶ。複数の単位セル１４３は、＜１－１００＞に沿って延びる。
　終端領域１４２は、例えば平面形状が環状の領域であり、主面１０Ａの一部を構成する。終端領域１４２は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。
　次に、図５から図７を参照し、半導体装置１の動作時に複数の半導体素子１４０ａから半導体素子１４０ｅ間における抵抗、絶縁破壊電圧等の性能ばらつきを小さくできる理由について説明する。
　半導体装置は、動作時に半導体素子の温度が上昇する。第１実施形態に係る半導体装置１では、動作時に矩形領域Ａ１１の重心Ｇ１１に近いほど熱がこもる。そのため、矩形領域Ａ１１の重心Ｇ１１から最も近くに位置する半導体素子１４０ｃは、矩形領域Ａ１１の重心Ｇ１１から最も遠くに位置する半導体素子１４０ａ，１４０ｅよりも温度が上昇しやすい。また、半導体装置１の動作時には、隣り合う半導体素子の数が多いほど隣り合う半導体素子からの発熱の影響を受ける。そのため、隣り合う半導体素子の数が最も多い半導体素子１４０ｂから半導体素子１４０ｄは、隣り合う半導体素子の数が最も少ない半導体素子１４０ａ，１４０ｅよりも温度が上昇しやすい。
　ところで、半導体素子の抵抗は、半導体素子のエピタキシャル層における不純物濃度が高いほど低くなる。そこで、動作時の温度が最も高い位置に配置される半導体素子１４０ｃのエピタキシャル層における不純物濃度を、動作時の温度が最も低い位置に配置される半導体素子１４０ａ，１４０ｅのエピタキシャル層における不純物濃度よりも高くする。この場合、半導体装置１の動作時には半導体素子１４０ｃが半導体素子１４０ａ，１４０ｅよりも温度が上昇するので、半導体素子１４０ｃの抵抗の上昇幅が半導体素子１４０ａ，１４０ｅの抵抗の上昇幅よりも大きくなる。これにより、半導体装置１の動作時に半導体素子１４０ｃと半導体素子１４０ａ，１４０ｅとの間の抵抗差が小さくなる。また、室温では、半導体素子１４０ｃの絶縁破壊電圧は半導体素子１４０ａ，１４０ｅの絶縁破壊電圧よりも低くなるが、半導体装置の動作時には半導体素子１４０ｃが半導体素子１４０ａ，１４０ｅよりも温度が上昇するので、半導体素子１４０ｃの絶縁破壊電圧の上昇幅が半導体素子１４０ａ，１４０ｅの絶縁破壊電圧の上昇幅よりも大きくなる。そのため、半導体素子１４０ｃと半導体素子１４０ａ，１４０ｅとの間における絶縁破壊電圧のばらつきを小さくでき、結果として、半導体素子１４０ｃと半導体素子１４０ａ，１４０ｅとの間における誘導負荷アバランシェ耐量のばらつきを小さくできる。このように、半導体素子１４０ａから半導体素子１４０ｅ間の間隔を広げることなく、すなわち半導体装置１のサイズを大きくすることなく、複数の半導体素子１４０ａから半導体素子１４０ｅ間の性能ばらつきを小さくできる。
　図５は、半導体素子の一例であるトランジスタの温度と抵抗との関係を示す図である。図５中、横軸は半導体装置の温度を示し、縦軸は半導体素子の抵抗を示す。図５中、実線は半導体装置の動作時に温度が上昇しやすい位置に配置され、第１不純物濃度のエピタキシャル層を有する第１半導体素子の抵抗を示す。図５中、破線は半導体装置の動作時に温度が上昇しにくい位置に配置され、第１不純物濃度よりも低い第２不純物濃度のエピタキシャル層を有する第２半導体素子の抵抗を示す。
　図５に示されるように、半導体装置が動作初期であり、半導体装置の所定の位置における温度が２５℃である場合、第１半導体素子が第２半導体素子よりも低い抵抗を示す。これは、半導体装置が動作初期である場合、第１半導体素子と第２半導体素子の温度が同じであり、かつ第１半導体素子のエピタキシャル層における第１不純物濃度が第２半導体素子のエピタキシャル層における第２不純物濃度よりも高いためである。これに対し、半導体装置の動作に伴って半導体装置の所定の位置における温度が１７５℃となった場合、第１半導体素子の抵抗と第２半導体素子の抵抗との差が小さくなっている。これは、半導体装置の動作に伴って半導体装置の所定の位置における温度が２５℃から１７５℃まで上昇したときの第１半導体素子の抵抗の上昇幅が第２半導体素子の抵抗の上昇幅よりも大きくなるためである。所定の位置は、例えば第１半導体素子の温度であってもよく、第２半導体素子の温度であってもよく、半導体装置におけるその他の位置の温度であってもよい。
　図６及び図７は、半導体素子の一例であるトランジスタの破壊特性を示す図である。図６は半導体装置の所定の位置における温度が２５℃である場合のトランジスタの破壊特性を示し、図７は半導体装置の所定の位置における温度が１７５℃となった場合のトランジスタの破壊特性を示す。図６及び図７中、横軸は逆方向電圧を示し、縦軸は逆方向電流を示す。
　図６に示されるように、半導体装置の所定の位置における温度が２５℃である場合、第１半導体素子と第２半導体素子の間で絶縁破壊電圧に差が生じている。これは、第１半導体素子のキャリア濃度が、第２半導体素子のキャリア濃度よりも高いため、第１半導体素子の絶縁破壊電圧が、第２半導体素子の絶縁破壊電圧よりも低くなるためである。これに対し、図７に示されるように、半導体装置の所定の位置における温度が１７５℃である場合には、第１半導体素子と第２半導体素子の間で絶縁破壊電圧に差が小さくなっている。
　（第２実施形態）
　図８を参照し、第２実施形態に係る半導体装置２について説明する。図８は第２実施形態に係る半導体装置２を示す平面図である。
　第２実施形態の半導体装置２は、主として、放熱板２１０と、筐体２２０と、２つの絶縁基板２３０ａ，２３０ｂと、複数の半導体素子２４０ａから半導体素子２４０ｊとを有する。放熱板２１０及び筐体２２０の構成は、それぞれ放熱板１１０及び筐体１２０の構成と同様である。
　２つの絶縁基板２３０ａ，２３０ｂは、筐体２２０の内側において、同一の放熱板２１０の上に配置されている。絶縁基板２３０ａ，２３０ｂは、平面視で間隔をあけて並んで配置されている。各絶縁基板２３０ａ，２３０ｂの下面には、導電層（図示せず）が設けられている。導電層は、導電層１３１と同様に、はんだ等の接合材（図示せず）により放熱板２１０の上面に接合されている。絶縁基板２３０ａの上面には、導電パターン２３２ａが設けられている。導電パターン２３２ａは、平面視で複数の半導体素子２４０ａから半導体素子２４０ｅを囲む最小の矩形領域Ａ２１を有する。絶縁基板２３０ｂの上面には、導電パターン２３２ｂが設けられている。導電パターン２３２ｂは、平面視で複数の半導体素子２４０ｆから半導体素子２４０ｊを囲む最小の矩形領域Ａ２２を有する。導電パターン２３２ａ，２３２ｂは、銅等の金属により形成される。
　複数の半導体素子２４０ａから半導体素子２４０ｅは、導電パターン２３２ａの上に設けられている。複数の半導体素子２４０ａから半導体素子２４０ｅは、はんだ等の接合材（図示せず）により導電パターン２３２ａの上面に接合されている。複数の半導体素子２４０ａから半導体素子２４０ｅは、導電パターン２３２ａの長手方向に沿って一列に配置されている。半導体素子２４０ａ，２４０ｅは矩形領域Ａ２１の端部に配置され、半導体素子２４０ｃは矩形領域Ａ２１の中央に配置されている。複数の半導体素子２４０ａから半導体素子２４０ｅは、電気的に並列に接続されている。各半導体素子２４０ａから半導体素子２４０ｅの構成は、半導体素子１４０ａから半導体素子１４０ｅの構成と同様である。
　半導体素子２４０ａ，２４０ｅは、矩形領域Ａ２１の重心Ｇ２１から最も遠くに位置する。半導体素子２４０ｃは、矩形領域Ａ２１の重心Ｇ２１から最も近くに位置する。半導体素子２４０ｂ，２４０ｄは、半導体素子２４０ｃよりも矩形領域Ａ２１の重心Ｇ２１から遠くに位置し、かつ半導体素子２４０ａ，２４０ｅよりも矩形領域Ａ２１の重心Ｇ２１の近くに位置する。例えば、矩形領域Ａ２１の重心Ｇ２１と半導体素子２４０ａとの距離は、矩形領域Ａ２１の重心Ｇ２１と半導体素子２４０ａの重心との距離であってよい。矩形領域Ａ２１の重心Ｇ２１と半導体素子２４０ｂから半導体素子２４０ｅとの距離についても同様であってよい。半導体素子２４０ｃのエピタキシャル層における不純物濃度は、半導体素子２４０ｂ，２４０ｄのエピタキシャル層における不純物濃度よりも高くてよい。半導体素子２４０ｂ，２４０ｄのエピタキシャル層における不純物濃度は、半導体素子２４０ａ，２４０ｅのエピタキシャル層における不純物濃度よりも高くてよい。この場合、第１実施形態と同様に、半導体装置２の動作時に複数の半導体素子２４０ａから半導体素子２４０ｅ間における抵抗、絶縁破壊電圧等の性能ばらつきを小さくできる。
　半導体素子２４０ａは、導電パターン２３２ａ上の１つの半導体素子２４０ｂと隣り合う。半導体素子２４０ｅは、導電パターン２３２ａ上の１つの半導体素子２４０ｄと隣り合う。すなわち、半導体素子２４０ａ，２４０ｅは、導電パターン２３２ａ上に設けられた隣り合う半導体素子の数が１つである。半導体素子２４０ｂは、導電パターン２３２ａ上の２つの半導体素子２４０ａ，２４０ｃと隣り合う。半導体素子２４０ｃは、導電パターン２３２ａ上の２つの半導体素子２４０ｂ，２４０ｄと隣り合う。半導体素子２４０ｄは、導電パターン２３２ａ上の２つの半導体素子２４０ｃ，２４０ｅと隣り合う。すなわち、半導体素子２４０ｂから半導体素子２４０ｄは、導電パターン２３２ａ上に設けられた隣り合う半導体素子の数が２つである。半導体素子２４０ｂから半導体素子２４０ｄのエピタキシャル層における不純物濃度は、半導体素子２４０ａ，２４０ｅのエピタキシャル層における不純物濃度よりも高くてよい。この場合、第１実施形態と同様に、半導体装置２の動作時に複数の半導体素子２４０ａから半導体素子２４０ｅ間における抵抗、絶縁破壊電圧等の性能ばらつきを小さくできる。
　複数の半導体素子２４０ｆから半導体素子２４０ｊは、導電パターン２３２ｂの上に設けられている。複数の半導体素子２４０ｆから半導体素子２４０ｊは、はんだ等の接合材（図示せず）により導電パターン２３２ｂの上面に接合されている。複数の半導体素子２４０ｆから半導体素子２４０ｊは、導電パターン２３２ｂの長手方向に沿って一列に配置されている。半導体素子２４０ａ，２４０ｅは矩形領域Ａ２２の端部に配置され、半導体素子２４０ｃは矩形領域Ａ２２の中央に配置されている。複数の半導体素子２４０ｆから半導体素子２４０ｊは、電気的に並列に接続されている。各半導体素子２４０ｆから半導体素子２４０ｊの構成は、半導体素子２４０ａから半導体素子２４０ｅの構成と同様である。
　図９を参照し、第２実施形態の変形例に係る半導体装置２Ａについて説明する。図９は第２実施形態の変形例に係る半導体装置２Ａを示す平面図である。
　図９に示されるように、第２実施形態の変形例に係る半導体装置２Ａにおいては、放熱板２１０の上に１つの絶縁基板２３０が配置されている。絶縁基板２３０の上面には、導電パターン２３２ａ，２３２ｂが設けられている。導電パターン２３２ａ，２３２ｂは、平面視で間隔をあけて並んで配置されている。他の構成は第２実施形態と同様である。
　このような変形例によっても、第２実施形態と同様の効果を得ることができる。
　（第３実施形態）
　図１０を参照し、第３実施形態に係る半導体装置３について説明する。図１０は第３実施形態に係る半導体装置３を示す平面図である。
　第３実施形態の半導体装置３は、主として、放熱板３１０と、筐体３２０と、２つの絶縁基板３３０ａ，３３０ｂと、複数の半導体素子３４０ａから半導体素子３４０ｔとを有する。放熱板３１０及び筐体３２０の構成は、それぞれ放熱板１１０及び筐体１２０の構成と同様である。
　２つの絶縁基板３３０ａ，３３０ｂは、筐体３２０の内側において、同一の放熱板３１０の上に配置されている。絶縁基板３３０ａ，３３０ｂは、平面視で間隔をあけて並んで配置されている。各絶縁基板３３０ａ，３３０ｂの下面には、導電層（図示せず）が設けられている。導電層は、導電層１３１と同様に、はんだ等の接合材（図示せず）により放熱板３１０の上面に接合されている。
　絶縁基板３３０ａの上面には、導電パターン３３２ａ，３３２ｂが設けられている。導電パターン３３２ａは、平面視で複数の半導体素子３４０ａから半導体素子３４０ｅを囲む最小の矩形領域Ａ３１を有する。導電パターン３３２ｂは、平面視で複数の半導体素子３４０ｆから半導体素子３４０ｊを囲む最小の矩形領域Ａ３２を有する。
　絶縁基板３３０ｂの上面には、導電パターン３３２ｃ，３３２ｄが設けられている。導電パターン３３２ｃは、平面視で複数の半導体素子３４０ｋから半導体素子３４０ｏを囲む最小の矩形領域Ａ３３を有する。導電パターン３３２ｄは、平面視で複数の半導体素子３４０ｐから半導体素子３４０ｔを囲む最小の矩形領域Ａ３４を有する。
　導電パターン３３２ａから半導体素子３３２ｄは、銅等の金属により形成される。
　複数の半導体素子３４０ａから半導体素子３４０ｅは、導電パターン３３２ａの上に設けられている。複数の半導体素子３４０ａから半導体素子３４０ｅは、はんだ等の接合材（図示せず）により導電パターン３３２ａの上面に接合されている。複数の半導体素子３４０ａから半導体素子３４０ｅは、導電パターン３３２ａの長手方向に沿って一列に配置されている。半導体素子３４０ａ，３４０ｅは矩形領域Ａ３１の端部に配置され、半導体素子３４０ｃは矩形領域Ａ３１の中央に配置されている。複数の半導体素子３４０ａから半導体素子３４０ｅは、電気的に並列に接続されている。各半導体素子３４０ａから半導体素子３４０ｅの構成は、半導体素子１４０ａから半導体素子１４０ｅの構成と同様である。
　半導体素子３４０ａ，３４０ｅは、矩形領域Ａ３１の重心Ｇ３１から最も遠くに位置する。半導体素子３４０ｃは、矩形領域Ａ３１の重心Ｇ３１から最も近くに位置する。半導体素子３４０ｂ，３４０ｄは、半導体素子３４０ｃよりも矩形領域Ａ３１の重心Ｇ３１から遠くに位置し、かつ半導体素子３４０ａ，３４０ｅよりも矩形領域Ａ３１の重心Ｇ３１の近くに位置する。例えば、矩形領域Ａ３１の重心Ｇ３１と半導体素子３４０ａとの距離は、矩形領域Ａ３１の重心Ｇ３１と半導体素子３４０ａの重心との距離であってよい。矩形領域Ａ３１の重心Ｇ３１と半導体素子３４０ｂから半導体素子３４０ｅとの距離についても同様であってよい。半導体素子３４０ｃのエピタキシャル層における不純物濃度は、半導体素子３４０ｂ，３４０ｄのエピタキシャル層における不純物濃度よりも高くてよい。半導体素子３４０ｂ，３４０ｄのエピタキシャル層における不純物濃度は、半導体素子３４０ａ，３４０ｅのエピタキシャル層における不純物濃度よりも高くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ａから半導体素子３４０ｅ間における抵抗、絶縁破壊電圧等の性能ばらつきを小さくできる。
　半導体素子３４０ａは、導電パターン３３２ａ上の１つの半導体素子３４０ｂと隣り合う。半導体素子３４０ｅは、導電パターン３３２ａ上の１つの半導体素子３４０ｄと隣り合う。すなわち、半導体素子３４０ａ，３４０ｅは、導電パターン３３２ａ上に設けられた隣り合う半導体素子の数が１つである。半導体素子３４０ｂは、導電パターン３３２ａ上の２つの半導体素子３４０ａ，３４０ｃと隣り合う。半導体素子３４０ｃは、導電パターン３３２ａ上の２つの半導体素子３４０ｂ，３４０ｄと隣り合う。半導体素子３４０ｄは、導電パターン３３２ａ上の２つの半導体素子３４０ｃ，３４０ｅと隣り合う。すなわち、半導体素子３４０ｂから半導体素子３４０ｄは、導電パターン３３２ａ上に設けられた隣り合う半導体素子の数が２つである。半導体素子３４０ｂから半導体素子３４０ｄのエピタキシャル層における不純物濃度は、半導体素子３４０ａ，３４０ｅのエピタキシャル層における不純物濃度よりも高くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ａから半導体素子３４０ｅ間における抵抗、絶縁破壊電圧等の性能ばらつきを小さくできる。
　複数の半導体素子３４０ｆから半導体素子３４０ｊは、導電パターン３３２ｂの上に設けられている。複数の半導体素子３４０ｆから半導体素子３４０ｊは、はんだ等の接合材（図示せず）により導電パターン３３２ｂの上面に接合されている。複数の半導体素子３４０ｆから半導体素子３４０ｊは、導電パターン３３２ｂの長手方向に沿って一列に配置されている。半導体素子３４０ｆ，３４０ｊは矩形領域Ａ３２の端部に配置され、半導体素子３４０ｈは矩形領域Ａ３２の中央に配置されている。複数の半導体素子３４０ｆから半導体素子３４０ｊは、電気的に並列に接続されている。各半導体素子３４０ｆから半導体素子３４０ｊの構成は、半導体素子３４０ａから半導体素子３４０ｅの構成と同様である。
　複数の半導体素子３４０ｋから半導体素子３４０ｏは、導電パターン３３２ｃの上に設けられている。複数の半導体素子３４０ｋから半導体素子３４０ｏは、はんだ等の接合材（図示せず）により導電パターン３３２ｃの上面に接合されている。複数の半導体素子３４０ｋから半導体素子３４０ｏは、導電パターン３３２ｃの長手方向に沿って一列に配置されている。半導体素子３４０ｋ，３４０ｏは矩形領域Ａ３３の端部に配置され、半導体素子３４０ｍは矩形領域Ａ３３の中央に配置されている。複数の半導体素子３４０ｋから半導体素子３４０ｏは、電気的に並列に接続されている。各半導体素子３４０ｋから半導体素子３４０ｏの構成は、半導体素子３４０ａから半導体素子３４０ｅの構成と同様である。
　複数の半導体素子３４０ｐから半導体素子３４０ｔは、導電パターン３３２ｄの上に設けられている。複数の半導体素子３４０ｐから半導体素子３４０ｔは、はんだ等の接合材（図示せず）により導電パターン３３２ｄの上面に接合されている。複数の半導体素子３４０ｐから半導体素子３４０ｔは、導電パターン３３２ｄの長手方向に沿って一列に配置されている。半導体素子３４０ｐ，３４０ｔは矩形領域Ａ３４の端部に配置され、半導体素子３４０ｒは矩形領域Ａ３４の中央に配置されている。複数の半導体素子３４０ｐから半導体素子３４０ｔは、電気的に並列に接続されている。各半導体素子３４０ｐから半導体素子３４０ｔの構成は、半導体素子３４０ａから半導体素子３４０ｅの構成と同様である。
　図１１を参照し、第３実施形態の変形例に係る半導体装置３Ａについて説明する。図１１は第３実施形態の変形例に係る半導体装置３Ａを示す平面図である。
　図１１に示されるように、第３実施形態の変形例に係る半導体装置３Ａにおいては、絶縁基板３３０ａの上に１つの導電パターン３３２ｅが配置され、かつ絶縁基板３３０ｂの上に１つの導電パターン３３２ｆが配置されている。導電パターン３３２ｅは、平面視で複数の半導体素子３４０ａから半導体素子３４０ｊを囲む最小の矩形領域Ａ３５を有する。導電パターン３３２ｆは、平面視で複数の半導体素子３４０ｋから半導体素子３４０ｔを囲む最小の矩形領域Ａ３６を有する。矩形領域Ａ３５，Ａ３６の重心はそれぞれＧ３５，Ｇ３６である。導電パターン３３２ｅの上には、複数の半導体素子３４０ａから半導体素子３４０ｊが設けられている。導電パターン３３２ｆの上には、複数の半導体素子３４０ｋから半導体素子３４０ｔが設けられている。他の構成は第３実施形態と同様である。
　このような変形例によっても、第３実施形態と同様の効果を得ることができる。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
　上記の実施形態では、エピタキシャル層が炭化珪素により形成される場合を説明したが、本開示はこれに限定されない。例えば、エピタキシャル層はワイドバンドギャップ半導体材料により形成されることが好ましい。ワイドバンドギャップ半導体材料としては、炭化珪素以外に、窒化ガリウム、酸化ガリウム等が挙げられる。ワイドバンドギャップ半導体材料については、均一なエピタキシャル層を形成することが難しく、基板の面内においてエピタキシャル層における不純物濃度に分布が生じやすい。そのため、導電パターンの上に無作為に半導体素子を配置すると複数の半導体素子間の性能ばらつきが大きくなる。このようにエピタキシャル層がワイドバンドギャップ半導体材料により形成される場合には、複数の半導体素子間の性能ばらつきが大きいため、複数の半導体素子の配置方法を工夫することによる複数の半導体素子間の性能ばらつきの低減幅が広い。そのため、複数の半導体素子間の性能ばらつきを特に小さくできる。
　上記の実施形態では、複数の半導体素子がＭＯＳＥＴである場合を説明したが、本開示はこれに限定されない。例えば、複数の半導体素子は、ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）及びショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）の少なくともいずれかを含んでいてよい。この場合、性能が揃った複数のＭＯＳＦＥＴ、ＩＧＢＴ及びＳＢＤの少なくともいずれかを含む半導体装置が得られる。
　上記の実施形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型として説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。
　１　半導体装置
　６　炭化珪素単結晶基板
　７　炭化珪素エピタキシャル成長層
　１０　炭化珪素基板
　１０Ａ　主面
　１０Ｂ　主面
　１１　ドリフト領域（エピタキシャル層）
　１２　ボディ領域
　１３　ソース領域
　１４　コンタクト領域
　１５　電界緩和領域
　１５Ａ　第１側端面
　１５Ｂ　第２側端面
　１５Ｃ　下端面
　１７　ゲート絶縁膜
　２０　ゲートトレンチ
　２１　側面
　２２　底面
　３１　ゲート電極
　３２　ソース電極
　３３　ドレイン電極
　３５　層間絶縁膜
　３６　コンタクトホール
　３８　ゲートパッド
　３９　パッシベーション膜
　３９Ａ　第１開口部
　３９Ｂ　第２開口部
　１１０　放熱板
　１２０　筐体
　１３０　絶縁基板
　１３１　導電層
　１３２　導電パターン
　１４０ａ，１４０ｂ，１４０ｃ，１４０ｄ，１４０ｅ　半導体素子
　１４１　活性領域
　１４２　終端領域
　１４３　単位セル
　１５１，１５２　接合材
　２，２Ａ　半導体装置
　２１０　放熱板
　２２０　筐体
　２３０，２３０ａ，２３０ｂ　絶縁基板
　２３２ａ，２３２ｂ　導電パターン
　２４０ａ，２４０ｂ，２４０ｃ，２４０ｄ，２４０ｅ，２４０ｆ，２４０ｇ，２４０ｈ，２４０ｉ，２４０ｊ　半導体素子
　３，３Ａ　半導体装置
　３１０　放熱板
　３２０　筐体
　３３０ａ，３３０ｂ　絶縁基板
　３３２ａ，３３２ｂ，３３２ｃ，３３２ｄ，３３２ｅ，３３２ｆ　導電パターン
　３４０ａ，３４０ｂ，３４０ｃ，３４０ｄ，３４０ｅ，３４０ｆ，３４０ｇ，３４０ｈ，３４０ｉ，３４０ｊ，３４０ｋ，３４０ｌ，３４０ｍ，３４０ｎ，３４０ｏ，３４０ｐ，３４０ｑ，３４０ｒ，３４０ｓ，３４０ｔ　半導体素子
　Ａ１１，Ａ２１，Ａ２２，Ａ３１，Ａ３２，Ａ３３，Ａ３４，Ａ３５，Ａ３６　矩形領域
　Ｇ１１，Ｇ２１，Ｇ２２，Ｇ３１，Ｇ３２，Ｇ３３，Ｇ３４，Ｇ３５，Ｇ３６　重心

Claims (19)

  1. 　絶縁基板と、
    　前記絶縁基板の上に形成された導電パターンと、
    　前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、
    　を有し、
    　前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、
    　前記複数の半導体素子は、それぞれ第１導電型のエピタキシャル層を有し、
    　前記複数の半導体素子は、
    　前記矩形領域の重心から最も近くに位置する第１半導体素子と、
    　前記矩形領域の重心から最も遠くに位置する第２半導体素子と、
    　を含み、
    　前記第１半導体素子の前記エピタキシャル層における第１不純物濃度は、前記第２半導体素子の前記エピタキシャル層における第２不純物濃度よりも高い、
    　半導体装置。
  2. 　前記複数の半導体素子のうちで前記第１不純物濃度が最も高く、
    　前記複数の半導体素子のうちで前記第２不純物濃度が最も低い、
    　請求項１に記載の半導体装置。
  3. 　前記複数の半導体素子は、前記矩形領域の重心からの距離が前記第１半導体素子よりも遠くかつ前記第２半導体素子よりも近い第３半導体素子を含み、
    　前記第３半導体素子の前記エピタキシャル層における第３不純物濃度は、前記第２不純物濃度よりも高く、かつ前記第１不純物濃度よりも低い、
    　請求項１又は請求項２に記載の半導体装置。
  4. 　絶縁基板と、
    　前記絶縁基板の上に形成された導電パターンと、
    　前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、
    　を有し、
    　前記複数の半導体素子は、それぞれ第１導電型のエピタキシャル層を有し、
    　前記複数の半導体素子は、
    　隣り合う前記半導体素子の数が最も多い第４半導体素子と、
    　隣り合う前記半導体素子の数が最も少ない第５半導体素子と、
    　を含み、
    　前記第４半導体素子の前記エピタキシャル層における第４不純物濃度は、前記第５半導体素子の前記エピタキシャル層における第５不純物濃度よりも高い、
    　半導体装置。
  5. 　前記複数の半導体素子のうちで前記第４不純物濃度が最も高く、
    　前記複数の半導体素子のうちで前記第５不純物濃度が最も低い、
    　請求項４に記載の半導体装置。
  6. 　前記複数の半導体素子は、隣り合う前記半導体素子の数が前記第４半導体素子よりも少なくかつ前記第５半導体素子よりも多い第６半導体素子を含み、
    　前記第６半導体素子の前記エピタキシャル層における第６不純物濃度は、前記第５不純物濃度よりも高く、かつ前記第４不純物濃度よりも低い、
    　請求項４又は請求項５に記載の半導体装置。
  7. 　絶縁基板と、
    　前記絶縁基板の上に形成された導電パターンと、
    　前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、
    　を有し、
    　前記複数の半導体素子は、それぞれ第１導電型のエピタキシャル層を有し、
    　前記複数の半導体素子は、
    　動作時の温度が最も高い第７半導体素子と、
    　動作時の温度が最も低い第８半導体素子と、
    　を含み、
    　前記第７半導体素子の前記エピタキシャル層における第７不純物濃度は、前記第８半導体素子の前記エピタキシャル層における第８不純物濃度よりも高い、
    　半導体装置。
  8. 　前記複数の半導体素子のうちで前記第７不純物濃度が最も高く、
    　前記複数の半導体素子のうちで前記第８不純物濃度が最も低い、
    　請求項７に記載の半導体装置。
  9. 　前記複数の半導体素子は、動作時の温度が前記第７半導体素子よりも低くかつ前記第８半導体素子よりも高い第９半導体素子を含み、
    　前記第９半導体素子の前記エピタキシャル層における第９不純物濃度は、前記第８不純物濃度よりも高く、かつ前記第７不純物濃度よりも低い、
    　請求項７又は請求項８に記載の半導体装置。
  10. 　前記複数の半導体素子は一列に配置され、
    　前記第７半導体素子は、中央に配置される半導体素子であり、
    　前記第８半導体素子は、端部に配置される半導体素子である、
    　請求項７から請求項９のいずれか１項に記載の半導体装置。
  11. 　前記エピタキシャル層は、ワイドバンドギャップ半導体材料により形成されている、
    　請求項１から請求項１０のいずれか１項に記載の半導体装置。
  12. 　前記ワイドバンドギャップ半導体材料は、炭化珪素、窒化ガリウム又は酸化ガリウムである、
    　請求項１１に記載の半導体装置。
  13. 　前記絶縁基板を複数有し、
    　前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、
    　前記導電パターンの上に前記複数の半導体素子が設けられる、
    　請求項１から請求項１２のいずれか１項に記載の半導体装置。
  14. 　前記導電パターンを複数有し、
    　前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられる、
    　請求項１から請求項１２のいずれか１項に記載の半導体装置。
  15. 　前記絶縁基板を複数有し、
    　前記複数の絶縁基板の上のそれぞれに前記導電パターンが複数形成され、
    　前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられる、
    　請求項１から請求項１２のいずれか一項に記載の半導体装置。
  16. 　前記絶縁基板を複数有し、
    　前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、
    　前記導電パターンの上に前記複数の半導体素子が設けられる、
    　請求項１から請求項１２のいずれか１項に記載の半導体装置。
  17. 　前記複数の半導体素子は、電界効果トランジスタを含む、
    　請求項１から請求項１６のいずれか１項に記載の半導体装置。
  18. 　前記複数の半導体素子は、絶縁ゲートバイポーラトランジスタを含む、
    　請求項１から請求項１７のいずれか１項に記載の半導体装置。
  19. 　前記複数の半導体素子は、ショットキーバリアダイオードを含む、
    　請求項１から請求項１８のいずれか１項に記載の半導体装置。
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