JP2015159234A - 半導体装置 - Google Patents

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Abstract

【課題】ワイドバンドギャップ半導体から構成された半導体装置において、半導体装置の集積度を向上させることが可能な構成を提供する。【解決手段】ｎ型の炭化珪素基板１０と、ドリフト層１２と、ｐ型のウェル領域１４Ａと、ｎ型のソース領域１６Ａと、ゲート絶縁膜２２Ａと、ゲート電極２４Ａと、ソース電極２８Ａと、ドレイン電極３３とは、縦型ＭＯＳＦＥＴのセルを構成する。ゲート電極２４Ａはゲートパッド電極３０に電気的に接続される。上記縦型ＭＯＳＦＥＴのセルは、半導体装置１００の平面視において、ゲートパッド電極３０の下方の領域に形成されている。【選択図】図２

Description

本発明は、半導体装置に関する。特に、本発明は、ワイドバンドギャップ半導体装置に関する。
ワイドバンドギャップ半導体は、珪素（Ｓｉ）に比べて大きなバンドギャップを有する半導体である。たとえば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）およびダイヤモンド（Ｃ）などのワイドバンドギャップ半導体が、パワー半導体素子の材料として注目されている。
パワー半導体素子においては、従来より、周波数特性が優れ、スイッチング速度が速く、かつ、低電力で駆動できるなどの特徴を有することから、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が広く用いられている。たとえば特許第３４１２３３２号公報（特許文献１）には、珪素半導体により構成された縦型ＭＯＳＦＥＴが開示されている。
特許第３４１２３３２号公報
上記特許文献１に記載される半導体装置は、珪素半導体からなる縦型ＭＯＳＦＥＴが形成される素子領域と、素子領域を囲む終端領域とを有する。半導体装置の平面視において、素子領域にはソースパッド電極が配置されている。ソースパッド電極は、ゲート電極上に形成された層間絶縁膜を部分的にエッチングして形成された電極接触穴を介して、ｎ＋型ソース領域およびｐ型ベース領域に電気的に接続されている。また、平面視において、終端領域には、ゲートパッド電極が配置されている。ゲートパッド電極は、ゲート電極に電気的に接続されている。ゲートパッド電極の下方の領域には、ｐ型ベース領域が配置されている。
ここで、ワイドバンドギャップ半導体素子は、珪素半導体素子に比べて高耐圧、低オン抵抗および高温環境での安定動作を特徴とする。そのため、縦型ＭＯＳＦＥＴをワイドバンドギャップ半導体素子によって構成することにより、同じ電流駆動能力を有する珪素半導体素子と比べて、半導体チップの実装面積を縮小することができる。
このため、ワイドバンドギャップ半導体素子に、上記の縦型ＭＯＳＦＥＴの構造をそのまま採用すると、半導体チップの実装面積が縮小されるのに伴って、半導体チップの実装面積におけるゲートパッド電極の面積が占める割合が大きくなる。ゲートパッド電極の下方の領域は、実質的に素子が形成されない領域である。このため、ワイドバンドギャップ半導体素子においては、半導体チップの実装面積に与えるゲートパッド電極の影響度が大きくなることに起因して、半導体チップの集積度を効果的に上げることが困難となるという課題が生じる。
本発明の目的は、ワイドバンドギャップ半導体から構成された半導体装置において、半導体装置の集積度を向上させることが可能な構成を提供することである。
本発明のある局面に係る半導体装置は、第１の導電型を有するワイドバンドギャップ半導体により構成されて、第１の主面と、第１の主面に対して反対側に位置する第２の主面とを有する、半導体基板と、第１の導電型を有し、半導体基板の第１の主面上に配置されるドリフト層と、ドリフト層に配置されて、第１の導電型とは異なる第２の導電型を有する第１のウェル領域と、第１のウェル領域に配置されて、第１の導電型を有する第１のソース領域と、第１のソース領域とドリフト層とに挟まれた第１のウェル領域の部分の表面に配置された第１のゲート絶縁膜と、第１のゲート絶縁膜上に配置された第１のゲート電極と、第１のソース領域に電気的に接続された第１のソース電極と、半導体基板の第２の主面上に配置されて、半導体基板に電気的に接続されたドレイン電極と、ドリフト層における半導体基板側の主面とは反対側の主面上に、半導体装置の平面視において第１のウェル領域に重なるように配置されて、第１のゲート電極と電気的に接続されたゲートパッド電極とを備える。
本発明によれば、ワイドバンドギャップ半導体から構成された半導体装置において、半導体装置の集積度を向上させることができる。
本発明の実施の形態に係る半導体装置の上面模式図である。 図１のＩＩ−ＩＩで本発明の実施の形態に係る半導体装置を切断した面を示す断面図である。 本発明の実施の形態に係る半導体装置の他の構成例を示した断面図である。 本発明の実施の形態に係る半導体装置の比較例に係る半導体装置の構成例を示した断面図である。 トレンチゲート型の縦型ＭＯＳＦＥＴの構造の一例を示した断面図である。 本発明の実施の形態に係る半導体装置の他の構成例を示した断面図である。
[本願発明の実施形態の説明]
最初に本発明の実施の形態を列挙して説明する。
（１）本発明の実施の形態に係る半導体装置は、第１の導電型を有するワイドバンドギャップ半導体により構成されて、第１の主面（１０Ａ）と、第１の主面（１０Ａ）に対して反対側に位置する第２の主面（１０Ｂ）とを有する、半導体基板（１０）と、第１の導電型を有し、半導体基板（１０）の第１の主面（１０Ａ）上に配置されるドリフト層（１２）と、ドリフト層（１２）に配置されて、第１の導電型とは異なる第２の導電型を有する第１のウェル領域（１４Ａ）と、第１のウェル領域（１４Ａ）に配置されて、第１の導電型を有する第１のソース領域（１６Ａ）と、第１のソース領域（１６Ａ）とドリフト層（１２）とに挟まれた第１のウェル領域（１４Ａ）の部分の表面に配置された第１のゲート絶縁膜（２２Ａ）と、第１のゲート絶縁膜（２２Ａ）上に配置された第１のゲート電極（２４Ａ）と、第１のソース領域（１６Ａ）に電気的に接続された第１のソース電極（２８Ａ）と、半導体基板（１０）の第２の主面（１０Ｂ）上に配置されて、半導体基板（１０）に電気的に接続されたドレイン電極（３３）と、ドリフト層（１２）における半導体基板（１０）側の主面とは反対側の主面（１２Ａ）上に、半導体装置の平面視において第１のウェル領域（１４Ａ）に重なるように配置されて、第１のゲート電極（２４Ａ）と電気的に接続されたゲートパッド電極（３０）とを備える。
上記の構成によれば、半導体基板（１０）、ドリフト層（１２）、第１のウェル領域（１４Ａ）、第１のソース領域（１６Ａ）、第１のゲート絶縁膜（２２Ａ）、第１のゲート電極（２４Ａ）、第１のソース電極（２８Ａ）およびドレイン電極（３３）は、縦型半導体スイッチング素子のセルを構成する。そして、この縦型半導体スイッチング素子のセルは、当該セルのゲート電極が電気的に接続されるゲートパッド電極（３０）の下方の領域に形成される。このように、従来では素子が形成されていなかったゲートパッド電極（３０）の下方の領域に、縦型半導体スイッチング素子のセルを形成することにより、当該領域を有効に活用することができる。これにより、半導体スイッチング素子のセルの集積度を高めることができる。この結果、ワイドバンドギャップ半導体装置の更なる小型化を実現できる。
（２）好ましくは、上記半導体装置は、第１のゲート絶縁膜（２２Ａ）および第１のゲート電極（２４Ａ）を覆うように配置されて、第１のソース電極（２８Ａ）を露出させるための第１のコンタクトホールが形成された第１の層間絶縁膜（２６）と、第１の層間絶縁膜（２６）上に配置されて、第１のコンタクトホールを通じて第１のソース電極（２８Ａ）に電気的に接続されたソース配線層（３２ａ）と、ソース配線層（３２ａ）を覆うように配置されて、ゲートパッド電極（３０）と第１のゲート電極（２４Ａ）とを電気的に接続させるための第２のコンタクトホールが形成された第２の層間絶縁膜（２７）とをさらに備える。
上記の構成によれば、ゲートパッド電極（３０）の下方の領域に形成された半導体スイッチング素子のセルに対して、ソース配線層（３２ａ）を介してソース電極（２８Ａ）への電気的接続を確保することができる。また、ゲートパッド電極（３０）とソース配線層（３２ａ）との間に介在する第２の層間絶縁膜（２７）によって、ゲートパッド電極（３０）とソース配線層（３２ａ）とを電気的に絶縁できるとともに、ゲートパッド電極（３０）にワイヤを接続する際にゲートパッド電極（３０）から半導体スイッチング素子のセルに伝わる衝撃を緩和することができる。
（３）好ましくは、第２の層間絶縁膜（２７）は、複数の絶縁層を積層した多層構造を有する。上記の構成によれば、第２の層間絶縁膜の厚みを厚く形成することができるため、ゲートパッド電極（３０）から伝わる衝撃から半導体スイッチング素子のセルを確実に保護することができる。
（４）好ましくは、ドリフト層（１２）には、側壁部（ＳＷ）および底部（ＢＴ）を含むトレンチ（ＴＲ２）が形成される。トレンチ（ＴＲ２）において、側壁部（ＳＷ）は、ドリフト層（１２）の主面（１２Ａ）から、第１のソース領域（１６Ａ）および第１のウェル領域（１４Ａ）を貫通してドリフト層（１２）に至っており、底部（ＢＴ）は、側壁部（ＳＷ）と接し、かつドリフト層（１２）に位置している。第１のゲート絶縁膜（２２Ａ）は、トレンチ（ＴＲ２）の側壁部（ＳＷ）および底部（ＢＴ）を覆うように配置される。
上記の構成によれば、ゲートパッド電極（３０）の下方の領域には、トレンチゲート型の縦型半導体スイッチング素子のセルが形成される。これにより、半導体スイッチング素子のセルの集積度を、より一層高めることができる。
（５）好ましくは、上記半導体装置は、ドリフト層（１２）における、半導体装置の平面視においてゲートパッド電極（３０）の外側の領域に配置されて、第２の導電型を有する第２のウェル領域（１４）と、第２のウェル領域（１４）に配置されて、第１の導電型を有する第２のソース領域（１６）と、第２のソース領域（１６）とドリフト層（１２）とに挟まれた第２のウェル領域（１４）の部分の表面に配置された第２のゲート絶縁膜（２２）と、第２のゲート絶縁膜（２２）上に配置され、ゲートパッド電極（３０）に電気的に接続された第２のゲート電極（２４）と、第２のソース領域（１６）に電気的に接続されるとともに、第１のソース電極（２８Ａ）に電気的に接続された第２のソース電極（２８）とをさらに備える。
上記の構成によれば、ゲートパッド電極（３０）の下方の領域およびゲートパッド電極（３０）の外側に配置された領域の各々に、縦型半導体スイッチング素子のセルが形成される。これによれば、ドリフト層（１２）の領域全体を有効に利用することができるため、半導体スイッチング素子のセルの集積度を高めることができる。
[本願発明の実施形態の詳細]
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰返さない。なお、この明細書において「電気的に接続される」とは、２つの要素が直接的に接続される場合に限定されず、別の要素を介して接続される場合も含み得る。
また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、“−”（バー）を数字の上に付すことによって表現されるが、本明細素中では数字の前に負の符号を付している。
図１は、本発明の実施の形態に係る半導体装置１００の上面模式図である。図２は、図１のＩＩ−ＩＩで本発明の実施の形態に係る半導体装置１００を切断した面を示す断面図である。
図１および図２を参照して、半導体装置１００は、縦型半導体スイッチング素子を備える。図１および図２では、縦型半導体スイッチング素子の代表例として、縦型ＭＯＳＦＥＴ１０１が示されている。
半導体装置１００は、さらに、ガードリング領域３４およびフィールドストップ領域３６を含む。ガードリング領域３４およびフィールドストップ領域３６は、半導体装置１００の耐圧を高めるための終端構造を実現する。後に詳細に説明するように、ＪＴＥ（Junction Termination Extension）領域が終端構造に追加されてもよい。
縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型の縦型ＭＯＳＦＥＴである。縦型ＭＯＳＦＥＴ１０１は、炭化珪素基板１０と、ドリフト層１２と、ウェル領域１４と、ソース領域１６と、コンタクト領域１８と、ゲート絶縁膜２２と、ゲート電極２４と、層間絶縁膜２６，２７と、ソース電極２８と、ゲートパッド電極３０と、ソースパッド電極３２と、ソース配線層３２ａと、ドレイン電極３３とを含む。
縦型ＭＯＳＦＥＴ１０１は、さらに、ウェル領域１４Ａと、ソース領域１６Ａと、コンタクト領域１８Ａと、ゲート絶縁膜２２Ａと、ゲート電極２４Ａと、層間絶縁膜２６Ａと、ソース電極２８Ａとを含む。
この実施の形態では、ワイドバンドギャップ半導体として炭化珪素が採用される。炭化珪素基板１０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなる。炭化珪素基板１０の導電型はｎ型（第１の導電型）である。
炭化珪素基板１０は、第１の主面１０Ａと、第２の主面１０Ｂとを有する。第２の主面１０Ｂは、第１の主面１０Ａと反対側に位置する。
ドリフト層１２は、炭化珪素基板１０の第１の主面１０Ａ上に配置される炭化珪素の層である。たとえばドリフト層１２は、エピタキシャル成長によって炭化珪素基板１０の第１の主面１０Ａ上に形成される。ドリフト層１２の導電型は、ｎ型である。ドリフト層１２は、たとえば窒素などの不純物（ドナー）を含む。ドリフト層１２の不純物濃度は、炭化珪素基板１０の不純物濃度よりも低いことが好ましい。ドリフト層１２および炭化珪素基板１０は、縦型ＭＯＳＦＥＴ１０１におけるドレイン領域を構成する。
ウェル領域１４は、ドリフト層１２の中に配置される。ウェル領域１４の表面は、ドリフト層１２の主面１２Ａと共通である。ウェル領域１４の導電型は、ｐ型（第２の導電型）であり、ｎ型とは異なる。ウェル領域１４は、たとえばアルミニウム、あるいはホウ素などの不純物（アクセプタ）を含む。たとえばウェル領域１４の不純物（アクセプタ）濃度は、ドリフト層１２の不純物（ドナー）濃度よりも高くてもよい。
ソース領域１６は、ウェル領域１４の中に配置される。ソース領域１６の表面は、ウェル領域１４の表面、およびドリフト層１２の主面１２Ａと共通である。ソース領域１６の導電型は、ｎ型である。ソース領域１６は、たとえばリンなどの不純物を含む。ソース領域１６の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。
コンタクト領域１８は、ウェル領域１４の中に配置される。コンタクト領域１８の表面は、ソース領域１６の表面、ウェル領域１４の表面、およびドリフト層１２の主面１２Ａと共通である。コンタクト領域１８の導電型は、ｐ型である。コンタクト領域１８は、ソース領域１６に囲まれるとともに、ウェル領域１４と電気的に接続されている。コンタクト領域１８は、たとえばアルミニウム、あるいはホウ素などの不純物を含む。コンタクト領域１８の不純物濃度は、ウェル領域１４の不純物濃度よりも高い。
ゲート絶縁膜２２は、ソース領域１６とドリフト層１２とに挟まれたウェル領域１４の部分の表面を覆うように配置される。この表面は、ドリフト層１２の主面１２Ａの一部でもある。
ゲート電極２４は、ゲート絶縁膜２２上に配置される。より特定的には、ゲート電極２４は、ソース領域１６とドリフト層１２とに挟まれたウェル領域１４の部分と対向するように配置される。
層間絶縁膜２６は、ゲート電極２４およびゲート絶縁膜２２を覆うように配置される。層間絶縁膜２６は、ゲート電極２４とソース電極２８とを電気的に絶縁する。さらに、層間絶縁膜２６は、ゲート電極２４とソース配線層３２ａとを電気的に絶縁する。層間絶縁膜２６は、たとえば二酸化珪素（ＳｉＯ2）からなる。層間絶縁膜２６には、ソース配線層３２ａをソース電極２８，２８Ａに接続するためのコンタクトホールが形成される。
ソース電極２８は、ソース領域１６およびコンタクト領域１８に接する。ソース電極２８は、ソース領域１６およびコンタクト領域１８に電気的に接続される。好ましくは、ソース電極２８は、ソース領域１６およびコンタクト領域１８の両方とオーミック接合している。
ソース配線層３２ａは、層間絶縁膜２６上に配置されるとともに、ソース電極２８，２８Ａに電気的に接続される。層間絶縁膜２７は、ソース配線層３２ａを覆うように配置される。層間絶縁膜２７は、ソース配線層３２ａとゲートパッド電極３０とを電気的に絶縁する。層間絶縁膜２７は、たとえば二酸化珪素（ＳｉＯ2）からなる。
層間絶縁膜２７には、複数のコンタクトホールが形成される。複数のコンタクトホールは、ソースパッド電極３２をソース配線層３２ａに接続するためのコンタクトホール、およびゲートパッド電極３０をゲート電極２４Ａに接続するためのコンタクトホールを含む。
ソースパッド電極３２は、たとえばアルミニウムからなる導電層である。ソースパッド電極３２は、ソース配線層３２ａによってソース電極２８，２８Ａと電気的に接続される。
ゲートパッド電極３０は、たとえばアルミニウムからなる導電層である。ゲートパッド電極３０は、ゲート電極２４およびゲート電極２４Ａと電気的に接続される。
ゲートパッド電極３０は、ドリフト層１２の主面１２Ａ上に配置され、ゲート電極２４と電気的に接続される。ゲートパッド電極３０は、半導体装置１００の平面視において、ウェル領域１４Ａに重なるように配置されている。「平面視」とは、半導体装置１００の主面の法線方向に沿って半導体装置１００を見ることを意味する。言い換えれば、ドリフト層１２におけるゲートパッド電極３０の下方の領域には、ウェル領域１４Ａが配置される。ドリフト層１２、ウェル領域１４Ａ、ソース領域１６Ａ、コンタクト領域１８Ａ、ゲート絶縁膜２２Ａ、ゲート電極２４Ａ、ソース電極２８Ａおよびドレイン電極３３は、縦型ＭＯＳＦＥＴのセルを構成する。すなわち、ゲートパッド電極３０の下方には、縦型ＭＯＳＦＥＴのセルが形成される。この実施の形態では、平面視においてゲートパッド電極３０の外側に配置された領域とゲートパッド電極３０の下方の領域との各々において、縦型ＭＯＳＦＥＴのセルが形成される。これら縦型ＭＯＳＦＥＴのセルは互いに同じ構成を有している。
具体的には、ウェル領域１４Ａは、ドリフト層１２におけるゲートパッド電極３０の下方の部分に配置される。ウェル領域１４Ａの表面は、ドリフト層１２の主面１２Ａと共通である。ウェル領域１４Ａの導電型は、ｐ型である。
ソース領域１６Ａは、ウェル領域１４Ａの中に配置される。ソース領域１６Ａの表面は、ウェル領域１４Ａの表面、およびドリフト層１２の主面１２Ａと共通である。ソース領域１６Ａの導電型は、ｎ型である。
コンタクト領域１８Ａは、ウェル領域１４Ａの中に配置される。コンタクト領域１８Ａの表面は、ソース領域１６Ａの表面、ウェル領域１４Ａの表面、およびドリフト層１２の主面１２Ａと共通である。コンタクト領域１８Ａの導電型は、ｐ型である。コンタクト領域１８Ａは、ソース領域１６Ａに囲まれるとともに、ウェル領域１４Ａと電気的に接続されている。
ゲート絶縁膜２２Ａは、ソース領域１６Ａとドリフト層１２とに挟まれたウェル領域１４Ａの部分を覆うように配置される。この表面は、ドリフト層１２の主面１２Ａの一部である。ゲート電極２４Ａは、ゲート絶縁膜２２Ａ上に配置される。より特定的には、ゲート電極２４Ａは、ソース領域１６Ａとドリフト層１２とに挟まれたウェル領域１４Ａの部分と対向するように配置される。
層間絶縁膜２６は、ゲート電極２４Ａおよびゲート絶縁膜２２Ａを覆うように接するように配置される。層間絶縁膜２６は、ゲート電極２４Ａとソース電極２８Ａとを電気的に絶縁する。さらに、層間絶縁膜２６は、ゲート電極２４Ａとソース配線層３２ａとを電気的に絶縁する。
ソース配線層３２ａは、層間絶縁膜２６上に配置されるとともに、層間絶縁膜２６に形成されたコンタクトホールを通じてソース電極２８Ａに電気的に接続される。これにより、ソース電極２８Ａは、ソース配線層３２ａを介してソース電極２８に電気的に接続される。
この実施の形態では、ゲートパッド電極３０の下方の領域に縦型ＭＯＳＦＥＴセルが形成される。そのため、半導体チップのワイヤボンディング工程において、ゲートパッド電極３０にワイヤを接続する際にゲートパッド電極３０に衝撃が加わると、この衝撃がゲートパッド電極３０の下方の縦型ＭＯＳＦＥＴのセルに伝わってしまう。ソース配線層３２ａとゲートパッド電極３０との間に設けられる層間絶縁膜２７は、縦型ＭＯＳＦＥＴのセルに伝わる衝撃を緩和する。この層間絶縁膜２７の厚みを厚くすることで、ゲートパッド電極３０からの衝撃を効果的に緩和することができる。
好ましくは、層間絶縁膜２７は１μｍ程度の厚さを有する。このような層間絶縁膜２７は、図３に示すように、複数の絶縁層を積層した多層構造とすることで容易に形成することができる。図３には、一例として、２つの絶縁層２７ａ，２７ｂを積層してなる層間絶縁膜２７が示されている。絶縁層の数は２つに限定されず、３つ以上であってもよい。また、複数の絶縁層は、同じ材料の絶縁層であってもよいし、異なる材料の絶縁層であってもよい。たとえばＣＶＤ（化学気相成長）法を用いて同じ材料の絶縁層を複数回に分けて成膜することにより、層間絶縁膜２７を厚くかつ均一に成膜することができる。あるいは、絶縁層２７ａ，２７ｂの一方を他方よりも相対的に表面平滑性が高い絶縁層とし、他方を一方よよりも相対的に硬度が高い絶縁層とすることにより、層間絶縁膜２７全体の厚みを大きく増やすことなく、ゲートパッド電極３０からの衝撃を緩和することができる。たとえば、絶縁層２７ａをＣＶＤ法により成膜された、ＳｉＯ２、ＳｉＮまたはＳｉＯＮからなる絶縁層とし、絶縁層２７ｂをＣＶＤ法および熱処理によって成膜されたＰＳＧ（Phosphorus Silicon Glass）からなる絶縁層とする。これによれば、層間絶縁膜２７を厚くかつ平坦に形成することができる。
図４は、本発明の実施の形態に係る半導体装置の比較例として、一般的に採用されている半導体装置１１０の構成例を示した断面図である。
図４を参照して、ゲートパッド電極３０の下方の位置には、ウェル領域２０が配置されている。ウェル領域２０の導電型は、ｐ型である。複数のウェル領域１４のうち少なくとも１つがウェル領域２０と繋がっている。したがって、ウェル領域２０は、ウェル領域１４と電気的に接続される。ウェル領域２０の不純物濃度は、ウェル領域１４の不純物濃度と実質的に同じであってもよいし、ウェル領域１４の不純物濃度より高くてもよい。
半導体装置１１０の平面視において、ウェル領域２０の内部にゲートパッド電極３０が含まれるように、ウェル領域２０とゲートパッド電極３０とが配置される。
ここで、半導体材料をパワー半導体素子に適用する際の性能指数であるＢａｌｉｇａ指数を、珪素と炭化珪素との間で比較した場合、珪素を１とすると、炭化珪素（ポリタイプ４Ｈを有する六方晶炭化珪素）は４７０と、珪素よりもはるかに高い値になることが知られている。なお、Ｂａｌｉｇａ指数は、パワー半導体素子の耐圧をＶＢＤとし、オン抵抗をＲｏｎとすると、ＶＢＤ ２／Ｒｏｎに比例しており、かつ、その値はパワー半導体素子のスケーリングに対して不変である。
上記の結果によれば、たとえば図４に示した縦型ＭＯＳＦＥＴを、炭化珪素および珪素のそれぞれを材料として作成した場合、耐圧ＶＢＤが同等であれば、炭化珪素からなる縦型ＭＯＳＦＥＴは、珪素からなる縦型ＭＯＳＦＥＴに比べて、理想的にはオン抵抗Ｒｏｎを４７０分の１に小さくすることができる。言い換えれば、炭化珪素からなる縦型ＭＯＳＦＥＴは、珪素からなる縦型ＭＯＳＦＥＴと比較して、４７０分の１の面積で同じ電流を流すことができる。
したがって、炭化珪素を縦型ＭＯＳＦＥＴの材料に採用することで、素子領域を小型化することができるため、半導体チップの実装面積の低減に有効である。その反面、半導体チップの実装面積において、素子が形成されない領域（ゲートパッド電極３０の下方の領域）の面積が占める割合が大きくなる。このため、ゲートパッド電極３０の下方の領域は、炭化珪素半導体装置の小型化のボトルネックとなる。
この実施の形態によれば、図２に示されるように、ゲートパッド電極３０の下方の領域に縦型ＭＯＳＦＥＴのセルが形成されるため、ゲートパッド電極３０の下方の領域を有効に活用することができる。これにより、縦型ＭＯＳＦＥＴのセルの集積度を向上させることができる。この結果、ワイドギャップ半導体から構成された半導体装置１００のさらなる小型化が実現される。
言い換えれば、この実施の形態は、ワイドバンドギャップ半導体から構成された半導体装置において顕著な効果を奏する。計算では、１辺の長さが２ｍｍ以下の半導体チップにおいて、この実施の形態に係る構成が特に有効となることが確認されている。
また、炭化珪素を材料とする半導体装置においては、炭化珪素基板が珪素基板よりも高価であるため、珪素を材料とする半導体装置に比べてチップコストが高くなる傾向がある。この実施の形態によれば、半導体チップを小型化できるため、チップコストの低減が可能となる。
さらに、炭化珪素基板が結晶欠陥を含んでいる場合であっても、チップサイズが小さくなることにより、１つの半導体チップ内に存在する結晶欠陥を減らすことができる。この結果、半導体チップの製造歩留まりが改善されるため、チップコストの低減に有効となる。
＜他の構成例＞
上記の実施の形態では、縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型ＭＯＳＦＥＴである。しかしながら、縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型に限定されず、たとえばトレンチゲート型であってもよい。トレンチゲート型のＭＯＳＦＥＴのセルにより、縦型ＭＯＳＦＥＴのセルの集積度をさらに高めることができる。
図５は、トレンチゲート型の縦型ＭＯＳＦＥＴ１０１の構造の一例を示した断面図である。図５を参照して、ドリフト層１２には、トレンチＴＲ１，ＴＲ２が形成される。
トレンチＴＲ１，ＴＲ２の各々は、側壁部ＳＷと、側壁部ＳＷに繋がる底部ＢＴとを含む。トレンチＴＲ１の側壁部ＳＷおよび底部ＢＴを覆うようにゲート絶縁膜２２が配置される。トレンチＴＲ１は、ドリフト層１２の主面１２Ａから、ソース領域１６およびウェル領域１４を貫通してドリフト層１２の内部に達するように形成される。したがって、側壁部ＳＷは、ソース領域１６およびドリフト層１２に挟まれたウェル領域１４の部分の表面を含む。ゲート電極２４は、トレンチＴＲ１に充填されるように配置される。したがって、ゲート電極２４は、ゲート絶縁膜２２を介して、側壁部ＳＷおよび底部ＢＴに対向する。
トレンチＴＲ２は、トレンチＴＲ１と同じ構成を有する。詳細には、トレンチＴＲ２は、ドリフト層１２の主面１２Ａから、ソース領域１６Ａおよびウェル領域１４Ａを貫通してドリフト層１２の内部に達するように形成される。トレンチＴＲ２の側壁部ＳＷおよび底部ＢＴを覆うようにゲート絶縁膜２２Ａが配置される。ゲート電極２４Ａは、トレンチＴＲ２に充填されるように配置される。
好ましくは、トレンチＴＲ１，ＴＲ２の各々において、側壁部ＳＷは、面方位｛０−３３−８｝を有する第１の面を含んでもよい。これにより、側壁部ＳＷにおけるチャネル抵抗を低減することができる。側壁部ＳＷは、上記第１の面を微視的に含み、さらに面方位｛０−１１−１｝を有する第２の面を微視的に含んでもよい。これにより、側壁部ＳＷにおけるチャネル抵抗を、より低減することができる。したがって、炭化珪素からなる縦型ＭＯＳＦＥＴ１０１のオン抵抗をより低減することができる。
さらに、上記の実施の形態においては、図６に示すように、図２に示された構造に、ウェル領域１４Ａに電気的に接続されたＪＴＥ領域３７をさらに追加してもよい。ＪＴＥ領域３７は、ｐ型の領域である。ＪＴＥ領域３７は、複数のウェル領域１４Ａの少なくとも１つに繋がっている。ＪＴＥ領域３７は、平面視においてゲートパッド電極３０の外側に位置する。なお、ＪＴＥ領域３７とウェル領域１４Ａとは異なる領域であると限定されるものではない。ウェル領域１４Ａの一部をＪＴＥ領域３７として機能させてもよい。すなわち、ウェル領域１４Ａは、平面視においてゲートパッド電極３０の外側に配置された（ゲートパッド電極３０からはみ出た）部分を有していてもよい。
さらに、本発明の実施の形態では、ワイドバンドギャップ半導体として、炭化珪素が採用される。しかしながら、ワイドバンドギャップ半導体は、炭化珪素に限定されるものではない。他のワイドバンドギャップ半導体として、たとえば窒化ガリウム、ダイヤモンドなどが挙げられる。
さらに、上記の実施の形態では、「第１の導電型」はｎ型であり、「第２の導電型」はｐ型である。しかし、逆に、「第１の導電型」はｐ型であり、「第２の導電型」はｎ型であってもよい。
今回開示された実施の形態は例示であって、上記内容のみに制限されるものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ 炭化珪素基板、１０Ａ 第１の主面、１０Ｂ 第２の主面、１２ ドリフト層、１２Ａ 主面、１４，１４Ａ，２０ ウェル領域、１６，１６Ａ ソース領域、１８，１８Ａ コンタクト領域、２２，２２Ａ ゲート絶縁膜、２４，２４Ａ ゲート電極、２６，２７ 層間絶縁膜、２７ａ，２７ｂ 絶縁層、２８，２８Ａ ソース電極、３０ ゲートパッド電極、３２ ソースパッド電極、３２ａ ソース配線層、３３ ドレイン電極、３４ ガードリング領域、３６ フィールドストップ領域、３７ ＪＴＥ領域、１００，１１０ 半導体装置、１０１ 縦型ＭＯＳＦＥＴ、ＢＴ 底部、ＳＷ 側壁部、ＴＲ１，ＴＲ２ トレンチ。

Claims (5)

  1. 第１の導電型を有するワイドバンドギャップ半導体により構成されて、第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有する、半導体基板と、
    前記第１の導電型を有し、前記半導体基板の前記第１の主面上に配置されるドリフト層と、
    前記ドリフト層に配置されて、前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域と、
    前記第１のウェル領域に配置されて、前記第１の導電型を有する第１のソース領域と、
    前記第１のソース領域と前記ドリフト層とに挟まれた前記第１のウェル領域の部分の表面に配置された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に配置された第１のゲート電極と、
    前記第１のソース領域に電気的に接続された第１のソース電極と、
    前記半導体基板の前記第２の主面上に配置されて、前記半導体基板に電気的に接続されたドレイン電極と、
    前記ドリフト層における前記半導体基板側の主面とは反対側の主面上に、前記半導体装置の平面視において前記第１のウェル領域に重なるように配置されて、前記第１のゲート電極と電気的に接続されたゲートパッド電極とを備える、半導体装置。
  2. 前記第１のゲート絶縁膜および前記第１のゲート電極を覆うように配置されて、前記第１のソース電極を露出させるための第１のコンタクトホールが形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に配置されて、前記第１のコンタクトホールを通じて前記第１のソース電極に電気的に接続されたソース配線層と、
    前記ソース配線層を覆うように配置されて、前記ゲートパッド電極と前記第１のゲート電極とを電気的に接続させるための第２のコンタクトホールが形成された第２の層間絶縁膜とをさらに備える、請求項１に記載の半導体装置。
  3. 前記第２の層間絶縁膜は、複数の絶縁層を積層した多層構造を有する、請求項２に記載の半導体装置。
  4. 前記ドリフト層には、側壁部および底部を含むトレンチが形成され、
    前記トレンチにおいて、前記側壁部は、前記ドリフト層の主面から、前記第１のソース領域および前記第１のウェル領域を貫通して前記ドリフト層に至っており、前記底部は、前記側壁部と接し、かつ前記ドリフト層に位置しており、
    前記第１のゲート絶縁膜は、前記トレンチの前記側壁部および前記底部を覆うように配置される、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記ドリフト層における、前記半導体装置の平面視において前記ゲートパッド電極の外側の領域に配置されて、前記第２の導電型を有する第２のウェル領域と、
    前記第２のウェル領域に配置されて、前記第１の導電型を有する第２のソース領域と、
    前記第２のソース領域と前記ドリフト層とに挟まれた前記第２のウェル領域の部分の表面に配置された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に配置され、前記ゲートパッド電極に電気的に接続された第２のゲート電極と、
    前記第２のソース領域に電気的に接続されるとともに、前記第１のソース電極に電気的に接続された第２のソース電極とをさらに備える、請求項１から請求項４のいずれか１項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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US10651280B2 (en) 2018-03-02 2020-05-12 Kabushiki Kaisha Toshiba Silicon carbide semiconductor device

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