TWI717745B - 半導體裝置 - Google Patents
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Abstract
一種半導體裝置包括一基底、一第一III-V族化合物層、一閘極、複數個以高積集度排列設置的汲極溝槽以及至少一汲極。基底具有一第一側以及與第一側相反的一第二側。第一III-V族化合物層設置於基底的第一側。閘極設置於第一III-V族化合物層上。各汲極溝槽自基底的第二側朝向第一側延伸而貫穿基底，且多個汲極溝槽係規則排列設置。汲極設置於多個汲極溝槽中的至少一個中。
Description
本發明係關於一種半導體裝置，尤指一種具有汲極溝槽的半導體裝置。
III-V族化合物由於其半導體特性而可應用於形成許多種類的積體電路裝置，例如高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistor，HEMT)。近年來，氮化鎵(GaN)系列的材料由於擁有較寬能隙與飽和速率高的特點而適合應用於高功率與高頻率產品。氮化鎵系列的半導體裝置由材料本身的壓電效應產生二維電子氣(2DEG)，其電子速度及密度均較高，故可用以增加切換速度。然而，隨著相關半導體裝置的效能要求越來越高，需須持續藉由結構或/及製程上的設計改變來提升電晶體的密度或/及半導體裝置的電性表現以滿足產品需求。
本發明提供了一種半導體裝置，利用在基底的背側設置汲極溝槽以及位於汲極溝槽中的汲極，藉此達到提升電晶體密度的效果。此外，多個汲極溝槽可規則排列設置，藉此提升各汲極溝槽的製程均勻性，進而達到改善製程良率或/及提升整體電性表現的效果。
根據本發明之一實施例，本發明提供了一種半導體裝置，包括一基底、一第一III-V族化合物層、一閘極、複數個以高積集度排列設置的汲極溝槽以及至少一汲極。基底具有一第一側以及與第一側相反的一第二側。第一III-V族化合物層設置於基底的第一側。閘極設置於第一III-V族化合物層上。各汲極溝槽自基底的第二側朝向第一側延伸而貫穿基底，且多個汲極溝槽係規則排列設置。汲極設置於多個汲極溝槽中的至少一個中。
10:基底
10A:第一側
10B:第二側
12:緩衝層
14:第二III-V族化合物層
16:第一III-V族化合物層
16A:第三側
16B:第四側
18:第三III-V族化合物層
18V:開口
20:氮化物層
22:閘極介電層
24:隔離結構
30:第一導電層
31:第二導電層
32:絕緣層
40:第七III-V族化合物層
42:第四III-V族化合物層
44:第五III-V族化合物層
50:第六III-V族化合物層
101-109:半導體裝置
CS1:接觸結構
CS2:背部接觸結構
D1:第一方向
D2:第二方向
DE:汲極
GE:閘極
P1:第一部分
P2:第二部分
P3:第三部分
SE:源極
TA:電晶體單位區域
TR1:汲極溝槽
TR2:接觸溝槽
TR3:溝槽
TR4:閘極溝槽
第1圖所繪示為本發明第一實施例之半導體裝置的示意圖。
第2圖所繪示為本發明一實施例之半導體裝置中的汲極溝槽的排列狀況示意圖。
第3圖所繪示為本發明另一實施例之半導體裝置中的汲極溝槽的排列狀況示意圖。
第4圖所繪示為本發明又一實施例之半導體裝置中的汲極溝槽的排列狀況示意圖。
第5圖所繪示為本發明第二實施例之半導體裝置的示意圖。
第6圖所繪示為本發明第三實施例之半導體裝置的示意圖。
第7圖所繪示為本發明第四實施例之半導體裝置的示意圖。
第8圖所繪示為本發明第五實施例之半導體裝置的示意圖。
第9圖所繪示為本發明第六實施例之半導體裝置的示意圖。
第10圖所繪示為本發明第七實施例之半導體裝置的示意圖。
第11圖所繪示為本發明第八實施例之半導體裝置的示意圖。
第12圖所繪示為本發明第九實施例之半導體裝置的示意圖。
以下本發明的詳細描述已披露足夠的細節以使本領域的技術人員能夠實踐本發明。以下闡述的實施例應被認為是說明性的而非限制性的。對於本領域的一般技術人員而言顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行形式及細節上的各種改變與修改。
在本文中使用術語“在...上”、“在...上方”或/及“在...之上”等的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物上而且還包括在某物上且其間有其他居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示在某物“上方”或“之上”的含義，而且還可以包括其在某物“上方”或“之上”且其間沒有其他居間特徵或層(即，直接在某物上)的含義。
此外，為了便於描述，可以在本文使用諸如“在...之下”、“在...下方”、“在...下”、“在...之上”、“在...上方”、“在...上”等的空間相對術語來描述如圖式所示的一個元件或特徵與另一個元件或特徵的關係。除了圖式中所示的取向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同取向。該裝置可以以其他方式定向(旋轉90度或處於其他取向)並且同樣可以相應地解釋本文使用的空間相關描述詞。
在本文中使用術語“形成”或“設置”來描述將材料層施加到基底的行為。這些術語旨在描述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸鍍、化學氣相沉積、磊晶生長、電鍍等。
在本文中對“一個實施例”、“實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指相同的實施例。
此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都會在相關領域的技術人員的知識範圍內。
請參閱第1圖。第1圖所繪示為本發明第一實施例之半導體裝置的示意圖。如第1圖所示，本實施例提供了一種半導體裝置101。半導體裝置101包括一基底10、一第一III-V族化合物層16、一閘極GE、至少一汲極溝槽TR1以及至少一汲極DE。基底10具有一第一側10A與一第二側10B，而第一側10A與第二側10B可被視為基底10在厚度方向(例如第1圖中所示的第一方向D1)上互為相對或/及相反的兩側，但並不以此為限。第一III-V族化合物層16可設置於基底10的第一側10A，而閘極GE可設置於第一III-V族化合物層16上。各汲極溝槽TR1可自基底10的第二側10B朝向第一側10A延伸而貫穿基底10，而汲極DE可設置於汲極溝槽TR1中。
請參閱第1圖、第2圖、第3圖以及第4圖。第2圖所繪示為本發明一實施例之半導體裝置中的汲極溝槽TR1的排列狀況示意圖，第3圖所繪示為本發明另一實施例之半導體裝置中的汲極溝槽TR1的排列狀況示意圖，而第4圖所繪示為本發明又一實施例之半導體裝置中的汲極溝槽TR1的排列狀況示意圖。如第1圖與第2圖所示，在一些實施例中，半導體裝置101可包括複數個以高積集度排列設置的汲極溝槽TR1且多個汲極溝槽TR1可規則排列設置，而汲極DE可設置於多個汲極溝槽TR1中的至少一個中。舉例來說，在一些實施例中，各汲極溝槽TR1
可包括一條狀溝槽，且多個汲極溝槽TR1可沿同一方向延伸且彼此互相平行(如第2圖所示狀況)。此外，多個汲極DE可分別設置於對應的汲極溝槽TR1中，或者一個汲極DE可設置於多個汲極溝槽TR1中。換句話說，設置於不同汲極溝槽TR1中的汲極DE可彼此相連或彼此互相分離。此外，在一些實施例中，半導體裝置101亦可包括複數個閘極GE，而各閘極GE可與一個汲極DE對應設置，但並不以此為限。值得說明的是，藉由規則排列的汲極溝槽TR1的設計，可使得形成汲極溝槽TR1的製程均勻性(例如汲極溝槽TR1的深度均勻性)獲得提升，進而可使得形成於汲極溝槽TR1中的汲極DE所對應的多個半導體元件(例如電晶體)之間的電性均勻性獲得改善。此外，在一些實施例中，如第1圖與第3圖所示，各汲極溝槽TR1可包括一條狀溝槽，且多個汲極溝槽TR1可互相交錯且彼此連接。
在一些實施例中，如第1圖與第4圖所示，多個汲極溝槽TR1可彼此分離，且至少部分的汲極溝槽TR1可以一六角形方式排列，例如第4圖中六個汲極溝槽TR1的中心相連而成一六角形，但並不以此為限。值得說明的是，本發明的汲極溝槽TR1的排列方式並不以上述第2圖至第4圖的狀況為限而亦可視需要以其他類型的方式排列設置。
進一步說明，如第1圖所示，在一些實施例中，半導體裝置101可更包括一緩衝層12、一第二III-V族化合物層14、一氮化物層20、一閘極介電層22以及一源極SE。緩衝層12可設置於基底10與第一III-V族化合物層16之間，而第二III-V族化合物層14可設置於緩衝層12與第一III-V族化合物層16之間。氮化物層20可設置於基底10的第一側10A，且至少部分的氮化物層20可位於閘極GE與第一III-V族化合物層16之間。源極SE可設置於基底10的第一側10A，且至少部分的第一III-V族化合物層16可位於源極SE與第二III-V族化合物層14之間。在一些實施例中，緩衝層12、第二III-V族化合物層14、第一III-V族化合物層16以及
氮化物層20可於第一方向D1上依序堆疊設置於基底10上，而汲極溝槽TR1可更貫穿緩衝層12且部分設置於第二III-V族化合物層14中。此外，源極SE可貫穿氮化物層20而部分設置於第一III-V族化合物層16中，且源極SE可於水平方向(例如第1圖中所示的第二方向D2)上位於閘極GE的兩側或/及圍繞閘極GE，但並不以此為限。在一些實施例中，閘極GE與源極SE可設置於一電晶體單位區域TA之內，且至少一個汲極溝槽TR1可設置於電晶體單位區域TA之內。電晶體單位區域TA可為單一個電晶體所在的區域，但並不以此為限。換句話說，單一個電晶體可對應一個或多個汲極溝槽TR1，藉由以高積集度排列設置的汲極溝槽TR1可降低當單一個汲極溝槽TR1發生製程問題時對電晶體電性表現的影響程度。
在一些實施例中，基底10可包括矽基底、碳化矽(SiC)基底、藍寶石(sapphire)基底或其他適合材料所形成之基底，而緩衝層12可包括用來幫助於基底10上以磊晶成長方式形成III-V族化合物層的緩衝材料，故緩衝層12的材料可包括例如氮化鎵、氮化鋁鎵(aluminum gallium nitride，AlGaN)或其他適合之緩衝材料。此外，第一III-V族化合物層16與第二III-V族化合物層14可包括氮化鎵(gallium nitride，GaN)、氮化銦鎵(indium gallium nitride，InGaN)或/及其他適合的III-V族化合物半導體材料。在一些實施例中，III-V族化合物半導體層14可包括單層或多層的上述III-V族化合物材料。在一些實施例中，第一III-V族化合物層16與第二III-V族化合物層14可為同一種III-V族化合物材料但具有不同的摻雜濃度。舉例來說，第一III-V族化合物層16可包括一N型輕摻雜(lightly doped)氮化鎵層，而第二III-V族化合物層14可包括一N型重摻雜(heavily doped)氮化鎵層，但並不以此為限。N型摻雜物可包括矽、鍺或其他適合的摻雜物。此外，氮化物層20可當作半導體裝置中的阻障層(barrier layer)或蓋層，當作阻障層時可利用氮化鋁鎵、氮化鋁銦(aluminum indium nitride，AlInN)或/及氮化鋁(alumium nitride，
AlN)等材料來形成氮化物層20，而當作蓋層時可利用氮化鋁鎵、氮化鋁、氮化鎵或/及氮化矽等材料來形成氮化物層20，但並不以此為限。此外，氮化物層20亦可包括單層或多層的III族氮化物材料。
在一些實施例中，閘極介電層22可包括單層或多層的介電材料例如氮化矽(例如Si3N4)、氧化矽(例如SiO2)、氧化鋁(例如Al2O3)、氧化鉿(例如HfO2)、氧化鑭(例如La2O3)、氧化鑥(例如Lu2O3)、氧化鑭鑥(例如LaLuO3)或其他適合之介電材料，但並不以此為限。此外，閘極GE、源極SE與汲極DE可分別包括金屬導電材料或其他適合之導電材料。上述之金屬導電材料可包括金(Au)、鎢(W)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉬(Mo)、銅(Cu)、鋁(Al)、鉭(Ta)、鈀(Pd)、鉑(Pt)、上述材料之化合物、複合層或合金，但並不以此為限。舉例來說，汲極DE可利用部分形成於汲極溝槽TR1中且部分形成於汲極溝槽TR1之外的第一導電層30所形成，而第一導電層30可包括單層或多層的上述導電材料。由於半導體裝置101中的源極SE與閘極GE可設置於第一III-V族化合物層16的前側(例如第1圖中所示的第三側16A)而汲極DE可設置於第一III-V族化合物層16的背側(例如第1圖中所示的第四側16B)，故半導體裝置101可被視為一垂直式電晶體結構，例如垂直式的氮化鎵高電子遷移率電晶體(high electron mobility transistor，HEMT)，但並不以此為限。藉由垂直式電晶體結構的設計，可縮小各電晶體所佔面積，進而達到提升電晶體密度的效果。此外，藉由汲極溝槽TR1的設計，可利用相對成本較低的基底10(例如矽基底)進行磊晶製程來形成III-V族化合物層而非直接使用成本較高的III-V族化合物基底(例如氮化鎵基底)，故有助於降低生產成本而提升產品競爭力。
在一些實施例中，半導體裝置101可更包括一第三III-V族化合物層18
設置於基底10的第一側10A，且至少部分的第一III-V族化合物層16可位於第三III-V族化合物層18與第二III-V族化合物層14之間。舉例來說，第三III-V族化合物層18可設置於第一III-V族化合物層16中，且第三III-V族化合物層18可具有一開口18V於第一方向D1上與閘極GE對應設置。在此狀況下，第一III-V族化合物層16的第一部分P1可位於第三III-V族化合物層18與第二III-V族化合物層14之間，第一III-V族化合物層16的第二部分P2可位於開口18V中，而第一III-V族化合物層16的第三部分P3可位於氮化物層20與第三III-V族化合物層18之間。在一些實施例中，第三III-V族化合物層18與第二III-V族化合物層14可為同一種III-V族化合物材料但具有不同型態的摻雜狀況。舉例來說，第二III-V族化合物層14可包括一N型重摻雜摻雜氮化鎵層，第三III-V族化合物層18可包括一P型摻雜氮化鎵層，第一III-V族化合物層16的第一部分P1可包括一N型輕摻雜氮化鎵層，第一III-V族化合物層16的第二部分P2可包括一N型摻雜氮化鎵層，而第一III-V族化合物層16的第三部分P3可包括一非故意摻雜(unintentionally doped，UID)氮化鎵層，但並不以此為限。P型摻雜物可包括鎂或其他適合的摻雜物。在一些實施例中，第三III-V族化合物層18亦可具有與第二III-V族化合物層14不同的III-V族化合物材料。此外，第三III-V族化合物層18可被視為一電流阻擋層(current blocking layer，CBL)，第一III-V族化合物層16的第一部分P1可被視為飄移區(drift region)，二維電子氣(2DEG)可被限定在第一III-V族化合物層16的第三部分P3中且位於靠近氮化物層20的一側(例如第1圖中的虛線位置)，而半導體裝置101可被視為一電流孔徑垂直電子電晶體(current-aperture vertical electron transistor，CAVET)，但並不以此為限。
值得說明的是，本發明的半導體裝置的結構並不以第1圖所示的狀況為限，而本發明之自基底10背側(例如第二側10B)貫穿基底10的汲極溝槽TR1與
汲極DE亦可視需要與位於基底10前側(例如第一側10A)且具有第一III-V族化合物層16的其他種類的半導體結構進行搭配。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第5圖。第5圖所繪示為本發明第二實施例之半導體裝置102的示意圖。如第5圖所示，本實施例之半導體裝置102可更包括一接觸結構CS1、一接觸溝槽TR2以及一背部接觸結構CS2。接觸溝槽TR2可自基底10的第二側10B朝向第一側10A延伸而貫穿基底10，且接觸溝槽TR2係與汲極溝槽TR1互相分離。背部接觸結構CS2可設置於接觸溝槽TR2中，且背部接觸結構CS2係與汲極DE電性分離。此外，接觸結構CS1可設置於基底10的第一側10A，且接觸結構CS1係與背部接觸結構CS2電性連接。在一些實施例中，接觸結構CS1可於第一方向D1上貫穿氮化物層20與第一III-V族化合物層16而部分設置於第二III-V族化合物層14中，藉此與貫穿基底10以及緩衝層12而部分設置於第二III-V族化合物層14中的背部接觸結構CS2接觸而形成電性連接，但並不以此為限。接觸結構CS1與背部接觸結構CS2可分別包括金屬導電材料或其他適合之導電材料。上述之金屬導電材料可包括金、鎢、鈷、鎳、鈦、鉬、銅、鋁、鉭、鈀、鉑、上述材料之化合物、複合層或合金，但並不以此為限。在一些實施例中，接觸結構CS1可通過位於基底10的第一側10A的其他導電結構(未繪示)與源極SE或閘極GE電性連接，或者亦可以相同製程一併形成接觸結構CS1與源極SE或一併形成接觸結構CS1與閘極GE，藉此使得源極SE或/及閘極GE可通過接觸結構CS1電性
連接至背部接觸結構CS2，但並不以此為限。在一些實施例中，半導體裝置可包括複數個接觸結構CS1以及對應之背部接觸結構CS2，藉此可於基底10的第二側10B進行打線接合(wire bonding)製程而分別與汲極DE、源極SE以及閘極GE形成電性連接，進而達到簡化相關引線布局設計或/及製程的效果。
請參閱第6圖。第6圖所繪示為本發明第三實施例之半導體裝置103的示意圖。如第6圖所示，與上述第二實施例不同的地方在於，在半導體裝置103中，位於汲極DE與閘極GE之間以及位於汲極DE與源極SE之間的III-V族化合物疊層可構成一平台(mesa)結構，而半導體裝置103可更包括一隔離結構24位於多個平台結構之間，用以達到隔離相鄰的平台結構的效果。隔離結構24可包括單層或多層的絕緣材料例如氧化矽、氮化矽、氮氧化矽或其他適合的絕緣材料。
在一些實施例中，接觸溝槽TR2可貫穿基底10與緩衝層12而部分設置於隔離結構24中，而接觸結構CS1可部分位於隔離結構24中，藉此與背部接觸結構CS2接觸而形成電性連接，但並不以此為限。
請參閱第7圖。第7圖所繪示為本發明第四實施例之半導體裝置104的示意圖。如第7圖所示，與上述第一實施例不同的地方在於，半導體裝置104可更包括一溝槽TR3、一第四III-V族化合物層42以及一第五III-V族化合物層44。溝槽TR3可貫穿第三III-V族化合物層18而部分位於第一III-V族化合物層16中，且溝槽TR3可於第一方向D1上與閘極GE對應設置。第四III-V族化合物層42可至少部分設置於溝槽TR3中，且氮化物層20可設置於第四III-V族化合物層42上且至少部分設置於溝槽TR3中。第五III-V族化合物層44可設置於氮化物層20上，而閘極GE可設置於第五III-V族化合物層44上。在一些實施例中，第四III-V族化合物層42與第二III-V族化合物層14可為同一種III-V族化合物材料但具有不同的摻雜濃
度，而第五III-V族化合物層44與第二III-V族化合物層14可為同一種III-V族化合物材料但具有不同型態的摻雜狀況。舉例來說，第二III-V族化合物層14可包括一N型重摻雜摻雜氮化鎵層，第四III-V族化合物層42可包括一氮化鎵層例如UID氮化鎵層，而第五III-V族化合物層44可包括一P型摻雜氮化鎵層，但並不以此為限。在一些實施例中，第四III-V族化合物層42或/及第五III-V族化合物層44亦可視需要具有不同於第二III-V族化合物層14的III-V族化合物材料。
此外，在一些實施例中，半導體裝置104可更包括一第七III-V族化合物層40設置於第四III-V族化合物層42與第三III-V族化合物層18之間，而溝槽TR3可更貫穿第七III-V族化合物層40。第七III-V族化合物層40可包括一半絕緣(semi-insulating)的III-V族化合物材料例如摻雜碳的氮化鎵、摻雜鐵的氮化鎵、摻雜錳的氮化鎵或其他適合的III-V族化合物材料。此外，源極SE可設置於第三III-V族化合物層18、第七III-V族化合物層40的側表面、第四III-V族化合物層42的側表面以及氮化物層20的側表面與上表面上，但並不以此為限。本實施例的第三III-V族化合物層18可被視為一電流阻擋層，第一III-V族化合物層16可被視為飄移區，而二維電子氣(2DEG)可被限定在第四III-V族化合物層42中且位於靠近氮化物層20的一側(例如第7圖中的虛線位置)，而半導體裝置104可被視為一溝槽型電流孔徑垂直電子電晶體(Trench CAVET)，但並不以此為限。
請參閱第8圖。第8圖所繪示為本發明第五實施例之半導體裝置105的示意圖。如第8圖所示，與上述第一實施例不同的地方在於，半導體裝置105可更包括一閘極溝槽TR4以及一第六III-V族化合物層50。第六III-V族化合物層50可設置於第三III-V族化合物層18上，而閘極溝槽TR4可於第一方向D1上貫穿第六III-V族化合物層50與第三III-V族化合物層18而部分位於第一III-V族化合物層
16中，且閘極GE與閘極介電層22可至少部分設置於閘極溝槽TR4中。在一些實施例中，第六III-V族化合物層50的材料可與第二III-V族化合物層14相似，例如第六III-V族化合物層50可包括一N型重摻雜氮化鎵層，但並不以此為限。在一些實施例中，第六III-V族化合物層50亦可視需要具有不同於第二III-V族化合物層14的III-V族化合物材料，例如其他N型重摻雜的III-V族化合物材料。此外，源極SE可於第一方向D1上貫穿第六III-V族化合物層50而接觸第三III-V族化合物層18，但並不以此為限。
請參閱第9圖。第9圖所繪示為本發明第六實施例之半導體裝置106的示意圖。如第9圖所示，與上述第五實施例不同的地方在於，半導體裝置106中的閘極溝槽TR4可位於第一III-V族化合物層16中，而閘極GE的上表面可於第一方向D1上低於第一III-V族化合物層16的最上表面(topmost surface)，而第一III-V族化合物層16中沿第一方向D1向上延伸的部分可被視為一鰭狀結構(fin structure)，但並不以此為限。此外，本實施例的第六III-V族化合物層50可設置於第一III-V族化合物層16的鰭狀結構上，源極SE可設置於第六III-V族化合物層50上，而半導體裝置106可被視為一鰭式電晶體結構，但並不以此為限。
請參閱第10圖。第10圖所繪示為本發明第七實施例之半導體裝置107的示意圖。如第10圖所示，與上述第一實施例不同的地方在於，半導體裝置107可更包括一絕緣層32至少部分設置於汲極溝槽TR1中，而絕緣層32可覆蓋汲極DE以對汲極DE形成保護效果。絕緣層32可包括無機絕緣材料(例如氧化矽、氮化矽或氮氧化矽)、有機絕緣材料(例如丙烯酯樹脂，acrylic resin)或其他適合的絕緣材料。此外，在一些實施例中，汲極溝槽TR1可被絕緣層32以及汲極DE填滿，但並不以此為限。值得說明的是，當半導體裝置107具有複數個汲極溝槽TR1時
(例如第2圖至第4圖所示狀況)，絕緣層32可至少部分設置於多個汲極溝槽TR1中，且各汲極溝槽TR1可被絕緣層32以及汲極DE填滿，但並不以此為限。此外，本實施例的絕緣層32亦可視需要應用於本案的其他實施例中。舉例來說，當本實施例的絕緣層32應用於上述第5圖所示的第二實施例時，絕緣層32亦可部分設置於接觸溝槽TR2中而覆蓋背部接觸結構CS2，藉此形成保護效果，但並不以此為限。
請參閱第11圖。第11圖所繪示為本發明第八實施例之半導體裝置108的示意圖。如第11圖所示，與上述第一實施例不同的地方在於，半導體裝置108中的汲極DE可包括第一導電層30與第二導電層31。第一導電層30可共形地(conformally)形成於汲極溝槽TR1中以及基底10上，而第二導電層31可覆蓋第一導電層30，且第二導電層31的材料可不同於第一導電層30的材料。舉例來說，第一導電層30可包括氮化鈦、氮化鉭或其他適合之阻障效果較佳的導電材料，而第二導電層31可包括電阻率相對較低的導電材料例如銅、鋁、鎢等，但並不以此為限。在一些實施例中，汲極溝槽TR1可被汲極DE填滿，而當半導體裝置108具有複數個汲極溝槽TR1時(例如第2圖至第4圖所示狀況)，各汲極溝槽TR1可被汲極DE填滿，但並不以此為限。在一些實施例中，亦可視需要於第二導電層31上形成一絕緣層，藉由絕緣層覆蓋汲極DE而形成保護效果。此外，本實施例的第一導電層30與第二導電層31亦可視需要應用於本案的其他實施例中。
請參閱第12圖。第12圖所繪示為本發明第九實施例之半導體裝置109的示意圖。如第12圖所示，與上述第一實施例不同的地方在於，在半導體裝置109中，多個汲極溝槽TR1可設置於一個電晶體單位區域TA之內，且汲極DE可在電晶體單位區域TA內設置於多個汲極溝槽TR1中。值得說明的是，本實施例之
於一個電晶體單位區域TA內設置多個汲極溝槽TR1的方式亦可視需要應用於本發明的其他實施例中。
綜上所述，在本發明的半導體裝置中，可自基底的背側設置汲極溝槽以及位於汲極溝槽中的汲極，藉此形成垂直型態的電晶體結構而達到提升電晶體密度的效果。多個汲極溝槽可規則排列設置，藉此提升各汲極溝槽的製程均勻性，進而達到改善製程良率或/及提升整體電性表現的效果。此外，藉由汲極溝槽的設計，可利用相對成本較低的基底進行磊晶製程來形成III-V族化合物層而非直接使用成本較高的III-V族化合物基底，故有助於降低生產成本而提升產品競爭力。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底
10A:第一側
10B:第二側
12:緩衝層
14:第二III-V族化合物層
16:第一III-V族化合物層
16A:第三側
16B:第四側
18:第三III-V族化合物層
18V:開口
20:氮化物層
22:閘極介電層
30:第一導電層
101:半導體裝置
D1:第一方向
D2:第二方向
DE:汲極
GE:閘極
P1:第一部分
P2:第二部分
P3:第三部分
SE:源極
TA:電晶體單位區域
TR1:汲極溝槽
Claims (19)
- 一種半導體裝置，包括：一基底，具有一第一側以及與該第一側相反的一第二側；一第一III-V族化合物層，設置於該基底的該第一側；一閘極，設置於該第一III-V族化合物層上；複數個以高積集度排列設置的汲極溝槽，其中各該汲極溝槽自該基底的該第二側朝向該第一側延伸而貫穿該基底，且該等汲極溝槽係規則排列設置；至少一汲極，設置於該等汲極溝槽中的至少一個中；一接觸溝槽，自該基底的該第二側朝向該第一側延伸而貫穿該基底；以及一背部接觸結構，設置於該接觸溝槽中，其中該背部接觸結構係與該至少一汲極電性分離。
- 如請求項1所述之半導體裝置，其中各該汲極溝槽包括一條狀溝槽，且該等汲極溝槽係沿同一方向延伸且彼此互相平行。
- 如請求項1所述之半導體裝置，其中各該汲極溝槽包括一條狀溝槽，且該等汲極溝槽係互相交錯。
- 如請求項1所述之半導體裝置，其中該等汲極溝槽係彼此分離，且至少部分的該等汲極溝槽係以一六角形方式排列。
- 如請求項1所述之半導體裝置，更包括：一接觸結構，設置於該基底的該第一側，其中該接觸結構係與該背部接觸結構電性連接。
- 如請求項1所述之半導體裝置，更包括：一緩衝層，設置於該基底與該第一III-V族化合物層之間；一第二III-V族化合物層，設置於該緩衝層與該第一III-V族化合物層之間，其中各該汲極溝槽更貫穿該緩衝層且部分設置於該第二III-V族化合物層中；以及一源極，設置於該基底的該第一側，其中至少部分的該第一III-V族化合物層係位於該源極與該第二III-V族化合物層之間。
- 如請求項6所述之半導體裝置，其中該第一III-V族化合物層包括一N型輕摻雜氮化鎵層，而第二III-V族化合物層包括一N型重摻雜氮化鎵層。
- 如請求項6所述之半導體裝置，更包括：一第三III-V族化合物層，設置於該基底的該第一側，其中至少部分的該第一III-V族化合物層係位於該第三III-V族化合物層與該第二III-V族化合物層之間。
- 如請求項8所述之半導體裝置，其中該第三III-V族化合物層包括一P型摻雜氮化鎵層。
- 如請求項8所述之半導體裝置，其中該第三III-V族化合物層具有一開口與該閘極對應設置。
- 如請求項8所述之半導體裝置，更包括： 一氮化物層，設置於該基底的該第一側，其中至少部分的該氮化物層係位於該閘極與該第一III-V族化合物層之間。
- 如請求項11所述之半導體裝置，更包括：一溝槽，貫穿該第三III-V族化合物層且與該閘極對應設置；一第四III-V族化合物層，至少部分設置於該溝槽中，其中該氮化物層設置於該第四III-V族化合物層上且至少部分設置於該溝槽中；以及一第五III-V族化合物層，設置於該氮化物層上，其中該閘極係設置於該第五III-V族化合物層上。
- 如請求項12所述之半導體裝置，其中該第四III-V族化合物層包括一氮化鎵層，而該第五III-V族化合物層包括一P型摻雜氮化鎵層。
- 如請求項8所述之半導體裝置，更包括：一第六III-V族化合物層，設置於該第三III-V族化合物層上；以及一閘極溝槽，貫穿該第六III-V族化合物層與該第三III-V族化合物層，其中該閘極係至少部分設置於該閘極溝槽中。
- 如請求項14所述之半導體裝置，其中該第六III-V族化合物層包括一N型重摻雜氮化鎵層。
- 如請求項1所述之半導體裝置，更包括：一閘極溝槽，設置於該第一III-V族化合物層中，其中該閘極係設置於該閘極溝槽中。
- 如請求項1所述之半導體裝置，更包括一絕緣層至少部分設置於該等汲極溝槽中，其中各該汲極溝槽被該絕緣層以及該至少一汲極填滿。
- 如請求項1所述之半導體裝置，其中各該汲極溝槽被該至少一汲極填滿。
- 如請求項1所述之半導體裝置，更包括：一源極，設置於該基底的該第一側，其中至少部分的該第一III-V族化合物層係位於該源極與該第二III-V族化合物層之間，其中該閘極與該源極係設置於一電晶體單位區域之內，且該等汲極溝槽中的至少兩個係設置於該電晶體單位區域之內。
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