TW201546992A - 半導體裝置 - Google Patents

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Hironobu Miyamoto
Yasuhiro Okamoto
Yoshinao Miura
Takashi Inoue
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Abstract

本發明之目的在於改善半導體裝置的特性。本發明之半導體裝置構成為，於形成在基板S之上方的n+ 層NL、n型層Dn、p型層Dp、通道層CH及障壁層BA之中，具有：溝槽T，貫通障壁層BA而到達至通道層CH的中途為止；閘極電極GE，於該溝槽T內隔著閘極絕緣膜GI而配置；以及源極電極SE及汲極電極DE，分別形成於閘極電極GE之兩側的障壁層BA之上方。而藉由到達至n+ 層NL為止之連接部VIAD，將n型層Dn與汲極電極DE電性連接。此外，藉由到達至p型層Dp為止之連接部VIAS，將p型層Dp與源極電極SE電性連接。如此地，藉由在源極電極SE與汲極電極DE之間，設置由p型層Dp及n型層Dn構成的二極體，而防止突崩崩潰所造成之元件的破壞。

Description

半導體裝置
本發明係關於一種半導體裝置，例如，可適當利用於使用氮化物半導體之半導體裝置。
近年，具有能帶間隙較矽(Si)更大之III-V族化合物的半導體裝置受到注目。其中，使用氮化鎵(GaN)的MISFET，具有下述等優點：1)絕緣破壞電場大的點，2)電子飽和速度大的點，3)熱傳導率大的點，4)可在AlGaN與GaN之間形成良好的異質接合的點，及5)係無毒而安全性高之材料的點。
例如，專利文獻1(日本特開2009-9993號公報)揭露一種半導體裝置，於矽pin二極體上，配置使用AlGaN/GaN異質接合構造之HFET。
此外，專利文獻2(日本特開2010-40814號公報)揭露一種半導體裝置，在GaN‐HFET的源極電極與汲極電極之間連接PN二極體。 【習知技術文獻】 【專利文獻】
【專利文獻1】日本特開2009-9993號公報 【專利文獻2】日本特開2010-40814號公報
【本發明所欲解決的問題】
本案發明人，進行使用如同上述的氮化物半導體之半導體裝置的研究開發之工作，對其特性改善進行深刻檢討。在此一過程中，發現對於使用氮化物半導體之半導體裝置的特性有進一步改善之空間。
其他問題與新的特徵，應可自本說明書之記述內容及附圖明瞭。 【解決問題之技術手段】
本發明中揭露之實施形態裡，若對代表性態樣之概要簡單說明，則如同下述。
本發明中揭露的一實施形態所示之半導體裝置，具有n型層、p型層、通道層及障壁層。進一步，具有：閘極電極，配置於通道層之上方；以及源極電極及汲極電極，分別形成於閘極電極之兩側的障壁層之上方。而藉由到達至p型層為止的貫通孔之內部的連接部，將p型層與源極電極連接。此外，藉由到達至n型層為止的貫通孔之內部的連接部，將n型層與汲極電極連接。 【本發明之效果】
若依本發明中揭露的如下所示之代表性實施形態所顯示的半導體裝置，則可改善半導體裝置之特性。
以下實施形態中雖為了方便，在必要時分割為複數個部分或實施形態予以說明，但除了特別指出的情況以外，其等並非彼此全無關聯，具有一方為另一方之部分或全部的變形例、應用例、詳細說明、補充說明等關係。此外，以下實施形態中，在提及要素的數目等(包括個數、數值、量、範圍等)之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定於該特定數目，可為特定數目以上亦可為以下。
進一步，以下實施形態中，該構成要素(亦包含要素步驟等)，除了特別指出之情況及原理上明顯被視為必須之情況等以外，並非為必要。同樣地，以下實施形態中，提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，在上述數目等(包括個數、數值、量、範圍等)方面亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態的全體附圖中，對具有同一功能的構件給予同一或關聯的符號，並省略其重複的說明。此外，存在複數個類似構件(部位)之情況，亦有在通稱的符號追加記號以顯示個別或特定之部位的情況。另，以下實施形態，除了特別必要時以外，原則上不重複同一或同樣部分的說明。
此外，實施形態所使用之附圖中，亦有即便為剖面圖仍為了容易觀看附圖而將影線省略之情況。另外，亦有即便為俯視圖仍為了容易觀看附圖而附加影線之情況。
此外，剖面圖及俯視圖中，各部位的大小並未與實際元件對應，具有為了容易了解附圖，而將特定部位相對放大顯示之情況。另外，在剖面圖與俯視圖對應之情況中，亦有為了容易了解附圖，而將特定部位相對放大顯示之情況。
(實施形態1) 以下，參考附圖並對本實施形態之半導體裝置詳細地說明。
[構造說明] 圖1為，示意本實施形態之半導體裝置的構成之剖面圖。圖1等所示的本實施形態之半導體裝置(半導體元件)為，使用氮化物半導體的MIS(Metal Insulator Semiconductor，金屬絕緣半導體)型之電場效應電晶體(FET；Field Effect Transistor)。此一半導體裝置，可作為高電子移動度電晶體(HEMT：High Electron Mobility Transistor)型之功率電晶體使用。本實施形態之半導體裝置，係所謂的閘極嵌入型之半導體裝置。
本實施形態之半導體裝置中，於基板S上，依序形成核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH及障壁層BA。核產生層NUC，由氮化物半導體層構成。緩衝層BU，由對氮化物半導體添加形成深能階之雜質的1層或複數層氮化物半導體層構成。此處，使用由複數層氮化物半導體層構成的超晶格構造體(亦稱作超晶格層)。n+ 層NL，由對氮化物半導體添加成為n型雜質的氮化物半導體層構成。n型層Dn，由對氮化物半導體添加成為n型雜質的氮化物半導體層構成，為n型雜質之濃度較n+ 層NL低的層。p型層Dp，由對氮化物半導體添加成為p型雜質的氮化物半導體層構成。通道基底層UC，為決定上層的平面方向之晶格常數的層，平面方向之晶格常數較通道基底層UC更小的層受到拉伸應變，而平面方向之晶格常數較通道基底層UC更大的層受到壓縮應變。通道層CH，由電子親和力較通道基底層UC更大的氮化物半導體層構成。障壁層BA，由電子親和力較通道層CH更小的氮化物半導體層構成。於障壁層BA上，形成絕緣膜(未圖示)。另，亦可於絕緣膜(保護膜)與障壁層BA之間，設置覆蓋層。覆蓋層，由電子親和力較障壁層BA更大的氮化物半導體層構成。
本實施形態之MISFET，具有：閘極電極GE，於通道層CH之上方，隔著閘極絕緣膜GI形成；以及源極電極SE及汲極電極DE，形成於閘極電極GE之兩側的障壁層BA上。此一MISFET，形成在以元件分離區域ISO區隔出的活性區域AC。此外，閘極電極GE，在貫通障壁層BA而到達至通道層CH之中途為止的溝槽T之內部，隔著閘極絕緣膜GI形成。另，元件分離區域ISO之中，有將配置有後述源極銲墊SP的區域表示為元件分離區域ISOS，將配置有後述汲極銲墊DP的區域表示為元件分離區域ISOD之情況。
於通道層CH與障壁層BA之界面附近的通道層CH側，產生2維電子氣體(2 DEG)。此外，於對閘極電極GE施加正電位(閾值電位)之情況，在閘極絕緣膜GI與通道層CH的界面附近，形成通道。
上述2維電子氣體(2DEG)係以下述機制形成。構成通道層CH、障壁層BA的氮化物半導體層(此處為氮化鎵系之半導體層)，其電子親和力(禁隙寬(能帶間隙))各自不同，障壁層BA，係由電子親和力較通道層CH更小的氮化物半導體層構成。因此，於此等半導體層之接合面，產生方阱位勢。藉由於此方阱位勢內蓄積電子，而在通道層CH與障壁層BA之界面附近，產生2維電子氣體(2DEG)。特別是，此處，以鎵(或鋁)面成長的氮化物半導體材料將通道層CH與障壁層BA磊晶形成，故藉由自發極化效應及壓電效應在通道層CH與障壁層BA之界面產生正的固定極化電荷，電子欲將此等正的極化電荷中和而蓄積，因而變得更容易形成2維電子氣體(2DEG)。
之後，將形成在通道層CH與障壁層BA之界面附近的2維電子氣體(2DEG)，以形成有閘極電極GE的溝槽T隔斷。因此，本實施形態之半導體裝置中，在未對閘極電極GE施加正電位(閾值電位)之狀態中可維持OFF狀態，在對閘極電極GE施加正電位(閾值電位)之狀態中可維持ON狀態。如此地，可施行常關操作(normally-off operation)。另，在ON狀態及OFF狀態中，源極電極SE的電位，例如為接地電位。此外，在ON狀態中，對汲極電極DE，施加較源極電極SE更高的電位。
此外，藉由將通道層CH，以電子親和力較通道層CH更小的障壁層BA及通道基底層UC包夾，而提高電子的侷限效應。藉此，可尋求抑制短通道效應、改善放大率、提升動作速度。另外，通道基底層UC受到拉伸應變而扭曲之情況，在通道基底層UC與通道層CH的界面引發壓電極化與自發極化所產生之負電荷，故閾值電位往正側移動。藉此，可尋求常關操作性的改善。此外，通道基底層UC的應變緩和之情況，在通道基底層UC與通道層CH的界面引發自發極化所產生之負電荷，故閾值電位往正側移動。藉此，可尋求常關操作性的改善。
此處，本實施形態中，設置有連接部(亦稱作通孔)VIAS，貫通元件分離區域ISOS，到達至其下方的p型層Dp為止。此外，設置有連接部(亦稱作通孔) VIAD，貫通元件分離區域ISOD，到達至其下方的n+ 層NL為止。而n型層Dn藉由連接部VIAD而與汲極電極(陰極電極)DE連接，p型層Dp藉由連接部VIAS而與源極電極(陽極電極)SE連接。另，n型層Dn與汲極電極(陰極電極)DE，亦藉由n+ 層NL而相連接。如此地，在源極電極SE與汲極電極DE之間，配置由p型層Dp及n型層Dn構成的pn二極體。將元件(MISFET)中之源極電極SE、汲極電極DE及二極體的關係，於圖2顯示。圖2為，顯示本實施形態之元件的構成之電路圖。另，於連接部VIAD的側壁部，為了防止連接部VIAD與p型層Dp之電性連接，而設置側壁絕緣膜SW。可藉由此側壁絕緣膜SW更有效地減低汲極漏電流。
如此地，藉由在源極電極SE與汲極電極DE之間，設置由p型層Dp及n型層Dn構成的二極體，而如同後述詳細說明，可防止突崩崩潰所造成之元件(MISFET)的破壞。
參考圖3~圖6，並更為詳細地說明實施形態1之半導體裝置。圖3為，顯示本實施形態之半導體裝置的構成之俯視圖。圖4~圖6為，顯示本實施形態之半導體裝置的構成之剖面圖。圖4，對應於圖3的A-A剖面；圖5，對應於圖3的B-B剖面；圖6，對應於圖3的C-C剖面。
如圖3所示，汲極電極DE之平面形狀，係在Y方向具有長邊的矩形。複數個條狀的汲極電極DE，於X方向隔著一定的間隔而配置。此外，源極電極SE之平面形狀，係在Y方向具有長邊的矩形。複數個條狀的源極電極SE，於X方向隔著一定的間隔而配置。而將複數個源極電極SE、複數個汲極電極DE，分別沿著X方向彼此交錯地配置。源極電極SE之X方向的寬度，例如為30μm程度，汲極電極DE之X方向的寬度，例如為10μm程度。
於汲極電極DE之下方，配置成為汲極電極DE與覆蓋層CP(障壁層BA)之連接部的接觸洞C1D。此接觸洞C1D之平面形狀，係在Y方向具有長邊的矩形。於源極電極SE之下方，配置成為源極電極SE與覆蓋層CP(障壁層BA)之連接部的接觸洞C1S。此接觸洞C1S之平面形狀，係在Y方向具有長邊的矩形。
而於汲極電極DE下方的接觸洞C1D與源極電極SE下方的接觸洞C1S之間，配置閘極電極GE。閘極電極GE為，在Y方向具有長邊的矩形。於1個源極電極SE之下方，配置2個(一對)閘極電極GE。此2個閘極電極GE，配置在源極電極SE下方的接觸洞C1S之兩側。如此地，與複數個源極電極SE對應，重複配置2個閘極電極GE。
複數個汲極電極DE，藉由汲極銲墊(亦稱作端子部)DP而連接。此汲極銲墊DP，配置為在汲極電極DE之一端側(圖3中為下側)中，往X方向延伸。換而言之，以從往X方向延伸之汲極銲墊DP起向Y軸方向突出的方式配置複數個汲極電極DE。此等形狀，亦被稱作梳齒形狀。
複數個源極電極SE，藉由源極銲墊(亦稱作端子部)SP而連接。此源極銲墊SP，配置為於源極電極SE之另一端側(圖3中為上側)中，往X方向延伸。換而言之，以從往X方向延伸之源極銲墊SP起向Y軸方向突出的方式配置複數個源極電極SE。此等形狀，亦被稱作梳齒形狀。
複數個閘極電極GE，藉由閘極線GL而連接。此閘極線GL，配置為在閘極電極GE之一端側(圖3中為上側)中，往X方向延伸。換而言之，以從往X方向延伸之閘極線GL起向Y軸方向突出的方式配置複數個閘極電極GE。另，閘極線GL，例如，與設置在閘極線GL的X方向之兩側(圖3中為右側及左側)的閘極銲墊(未圖示)相連接。
此處，上述源極電極SE、汲極電極DE及閘極電極GE，主要配置於以元件分離區域ISO包圍之活性區域AC上。活性區域AC之平面形狀，係在X方向具有長邊的矩形。另一方面，汲極銲墊DP、閘極線GL及源極銲墊SP，配置於元件分離區域ISO上。在活性區域AC與源極銲墊SP之間，配置閘極線GL。
而於源極銲墊SP下方，配置有貫通孔(亦稱作孔、洞、凹部)THS。將導電性膜嵌入此貫通孔THS，構成連接部VIAS。 如同後述，連接部VIAS，與p型層Dp電性連接。因而，藉由源極銲墊SP及連接部VIAS，將源極電極SE與p型層Dp電性連接。
此外，於汲極銲墊DP下方，配置貫通孔(亦稱作孔、洞、凹部)THD。將導電性膜嵌入此貫通孔THD，構成連接部VIAD。如同後述，連接部VIAD，直接或藉由n+ 層NL而與n型層Dn電性連接。因而，藉由汲極銲墊DP及連接部VIAD，將汲極電極DE與n型層Dn電性連接。於貫通孔THD的側壁，設置側壁絕緣膜SW。
如圖4~圖6所示，本實施形態之MISFET，具有：閘極電極GE，形成在基板S的活性區域AC上；以及源極電極SE及汲極電極DE，形成在閘極電極GE之兩側的覆蓋層CP上之接觸洞(C1S、C1D)的形成區域。於此源極電極SE及汲極電極DE上，配置保護膜(亦稱作絕緣膜、覆蓋膜、表面保護膜)PRO。
於基板S上，如同前述地，依序形成核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH、障壁層BA、覆蓋層CP及絕緣膜IF1。而閘極電極GE，在貫通絕緣膜IF1、覆蓋層CP、障壁層BA而到達至通道層CH之中途為止的溝槽T之內部，隔著閘極絕緣膜GI而形成。
作為基板S，例如，可使用由矽(Si)構成的導電性之半導體基板。作為基板S，除了上述的矽以外，可使用由GaN等氮化物半導體構成的基板，亦可使用由AlN、SiC或藍寶石等構成的基板。特別是，GaN等氮化物半導體的缺陷容易成為n型，故在使用由與GaN等氮化物半導體相異的不同材料形成之基板的情況，在結晶缺陷多的基板側中容易n型化。因此，使用由與GaN等氮化物半導體相異之不同材料構成的基板甚為有效。
核產生層NUC，係供產生使形成於緩衝層BU等之上部的層成長時之結晶核所用而形成。此外，係為了防止以下現象而形成：形成於上部的層之構成元素(例如Ga等)，自形成於上部的層起往基板S擴散，而使基板S變質。作為核產生層NUC，例如，可使用氮化鋁(AlN)層。AlN層之膜厚為200nm程度。可因應基板S之材料、半導體裝置之用途，而適宜選擇核產生層NUC的材料與厚度。此外，作為基板S，在使用GaN基板等之情況，或依緩衝層等成膜條件而不需要之情況，可省略核產生層NUC。
緩衝層BU，係為了以下目的而形成：調整晶格常數，使形成在上方之氮化物半導體的結晶性良好，此外，緩和疊層之氮化物半導體的膜應力。藉此，改善氮化物半導體的結晶性。此外，可緩和基板S的應變(內部應力)，可抑制基板S發生翹曲、裂縫之情況。作為緩衝層BU，可使用將氮化鎵(GaN)層與氮化鋁(AlN)層的疊層膜(AlN/GaN膜)，疊層複數周期之超晶格構造體。超晶格構造體，將具有不同電子親和力之氮化物半導體層的疊層體重複配置2層以上。於此超晶格構造體，摻雜碳(C)。例如，可使用使GaN層之膜厚為20nm程度，AlN層之膜厚為5nm程度，將其等之疊層膜沉積40周期的超晶格構造體。碳濃度(摻雜量)，例如為1×1019 (1E19)cm-3 程度。因應半導體裝置之用途，而適宜選擇構成疊層膜之各膜的材料與厚度即可。此外，作為緩衝層BU，亦可具有超晶格構造體以外的層。例如，可於超晶格構造體上形成其他材料膜。此外，作為緩衝層BU，亦可使用不具有超晶格構造體的單層膜等。
作為超晶格構造體及上述單層膜的材料，除了AlN及GaN以外，可使用InN。此外，亦可使用此等氮化物半導體之混晶。例如，作為上述超晶格構造體之疊層膜，除了AlN/GaN膜以外，可使用AlGaN/GaN膜。另，作為上述單層膜，例如可使用AlGaN層或InAlN層等。
此外，上述內容中，雖於超晶格構造體中摻雜(添加)碳，但亦可使用其他摻雜雜質。作為摻雜雜質，宜為形成深能階之元素，除了碳以外，亦可使用鐵(Fe)等遷移金屬、或鎂(Mg)、鈹(Be)等。因應半導體裝置之用途，而適宜選擇摻雜量與雜質元素即可。
作為n+ 層NL，例如，可使用摻雜n型雜質的GaN層。除了GaN層以外，可使用AlN層或InN層。此外，亦可使用此等氮化物半導體之混晶。作為n型雜質，例如可使用Si，使其濃度例如為1×1019 (1E19)cm-3 程度。n+ 層NL之膜厚為200nm程度。此外，亦可使n+ 層NL為多層構造。此一情況，可為在含有雜質的層之上層、下層設有雜質濃度相異的層之多層構造。此外，亦可於多層構造中，設置未刻意添加雜質的層。作為n型雜質，除了Si以外，亦可使用氧(O)、硫(S)、硒(Se)等。作為n型雜質，雖於n+ 層NL，摻雜產生導電性程度的量(例如，如本實施例中摻雜物為Si且膜厚為200nm程度之情況，摻雜量為約5×1016 (5E16)cm-3 以上)之雜質即可，但因摻雜高濃度者可獲得較良好的歐姆接觸，故宜為5×1018 (5E18)cm-3 以上的摻雜量。
作為n型層Dn，例如，可使用摻雜n型雜質的GaN層。除了GaN層以外，可使用AlN層或InN層。此外，亦可使用此等氮化物半導體之混晶。n型層Dn的n型雜質之濃度，較n+ 層NL的n型雜質之濃度更低。作為n型雜質，例如可使用Si，使其濃度例如為3×1016 (3E16)cm-3 程度。n型層Dn之膜厚為1000nm程度。然則可因應耐受電壓，而適宜選擇材料、雜質濃度、膜厚等。此外，可使n型層Dn為多層構造。此一情況，可為在含有雜質的層之上層、下層設有雜質濃度相異的層之多層構造。此外，亦可於多層構造中，設置未刻意添加雜質的層。作為n型雜質，除了Si以外，亦可使用S、Se等。然則，若雜質濃度過高，則有變得容易擊穿而汲極耐受電壓降低的疑慮，因而宜調整雜質濃度，以使活性化之施體濃度，成為5×1017 (5E17)cm-3 以下。
作為p型層Dp，例如，可使用摻雜p型雜質的GaN層。除了GaN層以外，可使用AlN層或InN層。此外，亦可使用此等氮化物半導體之混晶。作為p型雜質，例如可使用Mg，使其濃度例如為5×1017 (5E17)cm-3 程度。p型層Dp之膜厚為1000 nm程度。然則，可因應耐受電壓，而適宜選擇材料、雜質濃度、膜厚等。此外，可使p型層Dp為多層構造。此一情況，可為在含有雜質的層之上層、下層設有雜質濃度相異的層之多層構造。此外，亦可於多層構造中，設置未刻意添加雜質的層。作為p型雜質，除了Mg以外，亦可使用鈹(Be)、碳(C)等。然則，若雜質濃度過高，則有變得容易擊穿而汲極耐受電壓降低的疑慮，因而宜調整雜質濃度，以使活性化之受體濃度，成為5×1017 (5E17)cm-3 以下。考慮使雜質濃度活性化10%程度。然則，活性率可能因活性化退火條件等而變動，故亦可因應必要而予以調整。
作為通道基底層UC，例如，可使用AlGaN層。於此通道基底層UC中，未施行刻意的雜質摻雜。AlGaN層的厚度，例如為1000nm，Al的組成為5%程度。作為通道基底層UC，除了AlGaN層以外，可使用GaN、AlN、InN等。此外，亦可使用此等氮化物半導體之混晶。作為混晶，例如，可使用InAlN層等。可因應半導體裝置之用途，而適宜選擇通道基底層UC的材料與厚度。另，本實施形態中，雖使用無摻雜的通道基底層UC，但亦可因應用途而適宜摻雜雜質。作為摻雜雜質，可使用n型雜質或p型雜質。作為n型雜質，可列舉例如Si、S、Se等；作為p型雜質，可列舉例如Be、C、Mg等。然則，若施行高濃度摻雜則致使耐受電壓降低，故雜質的摻雜量，宜為1×1016 (1E16)cm-3 以下。
亦可省略此一通道基底層UC。然則，如同前述，藉由通道基底層UC，可尋求常關操作性的改善。本實施形態中，藉由磊晶成長，使通道基底層UC的面內方向之晶格常數，與其上層的通道層CH與障壁層BA延續。例如，在較通道基底層UC更為上層，形成有晶格常數較通道基底層(AlGaN層)UC更大的層，例如GaN層、InX Ga(1-X) N層(0≦X≦1)、InAlN層等之情況，壓縮應變施加於上層的層。相反地，在較通道基底層UC更為上層，形成有晶格常數較通道基底層(AlGaN層)UC更小的層，例如係高Al組成比的InAlN層等之情況，拉伸應變施加於上層的層。因此，如同前述，可尋求常關操作性的改善。
作為通道層CH，例如，可使用GaN層。於此通道層CH中，未施行刻意的雜質摻雜。此外，GaN層之厚度，例如為80nm程度。作為通道層CH的材料，除了GaN以外，可使用AlN、InN等。此外，亦可使用此等氮化物半導體之混晶。可因應半導體裝置之用途，而適宜選擇通道層CH的材料與厚度。另，本實施形態中，雖使用無摻雜的通道層CH，但亦可因應用途而適宜摻雜雜質。作為摻雜雜質，可使用n型雜質或p型雜質。作為n型雜質，可列舉例如Si、S、Se等；作為p型雜質，可列舉例如Be、C、Mg等。
然則，通道層CH為電子傳輸的層，故一旦雜質的摻雜量過多，則有因庫侖散射而移動度降低之疑慮。而對通道層CH之雜質的摻雜量，宜為1×1017 (1E17) cm-3 以下。
此外，通道層CH，必須使用電子親和力較通道基底層UC、障壁層BA更大的氮化物半導體。如同上述地，使用AlGaN層作為通道基底層UC，使用GaN層作為通道層CH，在此等層的晶格常數相異之情況，通道層CH之膜厚必須為錯位增加的臨界膜厚以下。
作為障壁層BA，例如，可使用Al0.2 Ga0.8 N層。此外，Al0.2 Ga0.8 N層之厚度，例如為30nm程度。作為障壁層BA的材料，除了GaN以外，可使用AlN、InN等。此外，亦可使用此等氮化物半導體之混晶。作為混晶，例如，可使用InAlN層等。亦可適宜調整Al之組成比等。另，亦可將Al之組成比相異的膜疊層，使用多層構造之障壁層BA。此外，作為障壁層BA的材料，可使用GaN層、AlN層、InN層等。另外，亦可使用此等氮化物半導體之混晶。可因應半導體裝置之用途，而適宜選擇障壁層BA的材料與厚度等。另，作為障壁層BA，可使用無摻雜的層，亦可因應用途而適宜摻雜雜質。作為摻雜雜質，可使用n型雜質或p型雜質。作為n型雜質，可列舉例如Si、S、Se等；作為p型雜質，可列舉例如Be、C、Mg等。然則，若障壁層BA中之雜質的摻雜量過多，則於後述之閘極電極GE附近，變得容易受到汲極電極DE的電位之影響，耐受電壓可能降低。此外，障壁層BA中之雜質，可能成為在通道層CH之庫侖散射的要因，故電子之移動度可能降低。因而對障壁層BA之雜質的摻雜量，宜為1×1017 (1E17)cm-3 以下。此外，更宜使用無摻雜之障壁層BA。
另，在使用GaN層作為通道層CH，使用AlGaN層作為障壁層BA，而此等層的晶格常數相異之情況，障壁層BA之膜厚必須為錯位增加的臨界膜厚以下。
此外，如同前述，作為障壁層BA，必須使用電子親和力較通道層CH更小的氮化物半導體。然則，在使用多層構造之障壁層BA的情況，可於多層中，具有電子親和力較通道層CH更大的層，而至少1層以上為電子親和力較通道層CH更小的層即可。
作為覆蓋層CP，例如，可使用GaN層。GaN層之厚度，例如為2nm程度。此外，作為覆蓋層CP，除了GaN以外，亦可使用AlN層、InN層等。另，可使用此等氮化物半導體之混晶(例如AlGaN、InAlN)。此外，亦可省略覆蓋層CP。
此外，覆蓋層CP，必須使用電子親和力較障壁層BA更大的氮化物半導體。另，作為覆蓋層CP，可使用無摻雜的層，亦可因應用途而適宜摻雜雜質。作為摻雜雜質，可使用n型雜質或p型雜質。作為n型雜質，可列舉例如Si、S、Se等；作為p型雜質，可列舉例如Be、C、Mg等。
此外，在使用AlGaN層作為通道基底層UC，使用GaN層作為覆蓋層CP，而此等層的晶格常數相異之情況，覆蓋層CP之膜厚必須為錯位增加的臨界膜厚以下。
作為絕緣膜IF1，例如可使用氮化矽膜。氮化矽膜之厚度，例如為100nm程度。此外，亦可使用氮化矽膜以外的絕緣膜。另，亦可為數種絕緣膜之疊層構造。可因應半導體裝置之用途，而適宜選擇絕緣膜IF1的材料與厚度。作為絕緣膜IF1，宜為相較於下層的氮化物半導體，能帶間隙大而電子親和力小的膜。作為滿足此等條件的膜，除了氮化矽膜(SiN)以外，可列舉：氧化矽(SiO2 )膜、氮氧化矽膜、碳氧化矽(SiOC)膜、氧化鋁(Al2 O3 、氧化鋁)膜、氧化鉿(HfO2 )膜、二氧化鋯(ZrO2 )膜等。此外，各種有機膜，亦滿足上述條件。進一步，其等之中，為了抑制活性區域AC中之電流崩塌，宜選擇形成在與下層氮化物半導體的界面之界面狀態密度低的膜。
閘極電極GE，係在貫通絕緣膜IF1、覆蓋層CP及障壁層BA，而掘入至通道層CH之中途為止的溝槽(亦稱作渠溝、凹部)T之內部，隔著閘極絕緣膜GI而形成。
作為閘極絕緣膜GI，可使用氧化鋁(Al2 O3 )膜。氧化鋁膜之厚度，例如為50nm程度。作為閘極絕緣膜GI，可使用氧化鋁膜以外的絕緣膜。此外，亦可為數種絕緣膜之疊層構造。可因應半導體裝置之用途，而適宜選擇閘極絕緣膜GI的材料與厚度。作為閘極絕緣膜GI，宜為相較於下層的氮化物半導體，能帶間隙大而電子親和力小的膜。作為滿足此等條件的膜，除了氧化鋁膜以外，可列舉：氧化矽(SiO2 )膜、氮化矽膜(SiN)、氮氧化矽膜(SiON)、氧化鉿(HfO2 )膜、二氧化鋯(ZrO2 )膜等。此閘極絕緣膜GI，對於可對閘極電極GE施加之電壓、閾值電壓帶來影響，故宜考慮絕緣耐受電壓、介電常數、膜厚而予以設定。
作為閘極電極GE，可使用氮化鈦(TiN)膜。氮化鈦膜之厚度，例如為200nm程度。作為閘極電極GE，亦可使用氮化鈦膜以外的導電性膜。例如，可使用摻雜硼(B)、磷(P)等雜質的多晶矽膜。此外，亦可使用由Ti、Al、Ni、Au等構成的金屬。此外，亦可使用由Ti、Al、Ni、Au等構成之金屬與Si的化合物膜(金屬矽化物膜)。另，除了TiN以外，可使用由Al、Ni、Au等構成之金屬膜的氮化物。此外，亦可為數種導電性膜之疊層構造。可因應半導體裝置之用途，而適宜選擇閘極電極GE的材料與厚度。
此外，作為閘極電極GE，宜選擇不易與下層的膜(例如閘極絕緣膜GI)或上層的膜(例如層間絕緣膜IL1)反應之材料。
於閘極電極GE上，配置層間絕緣膜IL1。此層間絕緣膜IL1，具有貫通孔THS、THD及接觸洞C1S、C1D。
作為此一層間絕緣膜IL1，例如，可使用氧化矽膜。氧化矽膜之厚度，例如為2000nm程度。此外，可使用氧化矽膜以外的絕緣膜。此外，亦可為數種絕緣膜之疊層構造。可因應半導體裝置之用途，而適宜選擇層間絕緣膜IL1的材料與厚度。作為層間絕緣膜IL1，宜為相較於下層的氮化物半導體，能帶間隙大而電子親和力小的膜。此外，作為層間絕緣膜IL1，宜選擇不易與接觸之閘極電極GE反應的材料。作為滿足此等條件的膜，除了氧化矽膜以外，可列舉：氮化矽膜、氮氧化矽膜、氧化鋁(Al2 O3 )膜、氧化鉿(HfO2 )膜、二氧化鋯(ZrO2 )膜等。
在具有貫通孔THS、THD及接觸洞C1S、C1D之層間絕緣膜IL1上，形成導電性膜。此處，形成TiN膜與Al膜之疊層膜。此疊層膜之中，接觸洞C1S、C1D上的疊層膜，成為源極電極SE或汲極電極DE。另一方面，貫通孔THS內的疊層膜成為連接部VIAS。此外，貫通孔THD內的疊層膜成為連接部VIAD。於貫通孔THD的側壁，設置側壁絕緣膜SW。
作為源極電極SE及汲極電極DE，可使用TiN膜與其上方之Al膜的疊層膜。TiN膜之厚度，例如為50nm程度，Al膜之厚度，例如為1000nm程度。作為源極電極SE及汲極電極DE的材料，為與接觸洞(C1S、C1D)的底部之氮化物半導體層(覆蓋層CP)歐姆接觸的材料即可。特別是，在接觸洞(C1S、C1D)之底部的氮化物半導體層(覆蓋層CP)或較此層更為下層的氮化物半導體層中，摻雜有n型雜質之情況，歐姆接觸變得容易。因而，作為源極電極SE及汲極電極DE，可自廣泛的材料群中選擇。此外，作為構成源極電極SE及汲極電極DE的材料，宜選擇不易與接觸的層間絕緣膜IL1反應之材料。作為構成源極電極SE及汲極電極DE的材料，亦可使用由Ti、Al、Mo(鉬)、Nb(鈮)、V(釩)等形成之金屬膜。另外，可使用此等金屬之混合物(合金)，或此等金屬與Si之化合物膜(金屬矽化物膜)，抑或此等金屬之氮化物等。此外，亦可使用此等材料之疊層膜。
作為連接部VIAS，可與前述源極電極SE同樣地，使用TiN膜與其上之Al膜的疊層膜。TiN膜之厚度，例如為50nm程度，Al膜之厚度，例如為1000nm程度。此連接部VIAS，在由p型層Dp及n型層Dn構成的二極體運作之情況，作為陽極電極而作用。作為構成此連接部VIAS的材料，為與貫通孔THS的底部之氮化物半導體層(p型層Dp)歐姆接觸的材料即可。作為構成連接部VIAS的材料，宜使用由Ti、Ni、Pt(鉑)、Rh(銠)、Pd(鈀)、Ir(銥)、Cu(銅)、Ag(銀)等形成之金屬膜，此等金屬之混合物(合金)，此等金屬與Si之化合物膜(金屬矽化物膜)，或此等金屬之氮化物等。此外，亦可使用此等材料之疊層膜。
此外，本實施形態中，雖將貫通孔THS的底面，配置在p型層Dp的中途，於貫通孔THS之內部配置連接部VIAS，但連接部VIAS，配置為與p型層Dp接觸即可。例如亦可構成為：將貫通孔THS的底面，配置於p型層Dp的頂面，使連接部VIAS的底部與p型層Dp接觸。
作為連接部VIAD，可與前述汲極電極DE同樣地，使用TiN膜與其上之Al膜的疊層膜。TiN膜之厚度，例如為50nm程度；Al膜之厚度，例如為1000nm程度。此連接部VIAD，在由n型層Dn及n型層Dn構成的二極體運作之情況，作為陰極電極而作用。作為構成此連接部VIAD的材料，為與貫通孔THD之底部的氮化物半導體層(此處，n+ 層NL)歐姆接觸之材料即可。作為構成連接部VIAD的材料，宜使用由Ti、Al、Mo(鉬)、Nb(鈮)、V(釩)等形成之金屬膜，此等金屬之混合物(合金)，此等金屬與Si之化合物膜(金屬矽化物膜)，或此等金屬之氮化物等。此外，亦可使用此等材料之疊層膜。
另，本實施形態中，雖將連接部VIAD，配置為與n+ 層NL接觸，但將連接部VIAD，配置為與n+ 層NL或n型層Dn接觸即可。例如亦可構成為，將貫通孔THD的底面，配置於n型層Dn之中途，使連接部VIAD的底部與n型層Dn接觸。此外，可配置為使連接部VIAD，與n型層Dn的頂面接觸。自然，亦可配置為使連接部VIAD，與n+ 層NL的頂面接觸。
另外，亦可為省略n+ 層NL之構成，將連接部VIAD與n型層Dn連接。然則，藉由配置為使連接部VIAD，與n+ 層NL接觸，而使藉由pn二極體連接之源極電極SE與汲極電極DE之間的電阻變小，可更有效地防止突崩崩潰所造成之元件的破壞。
此外，如同前述，於貫通孔THD之側面，配置側壁絕緣膜SW。作為此側壁絕緣膜SW，例如可使用氮化矽膜。氮化矽膜之厚度，例如為100nm程度。另，亦可使用氮化矽膜以外的絕緣膜。此外，亦可為數種絕緣膜之疊層構造。
如同前述，源極銲墊SP及汲極銲墊DP，分別與源極電極SE及汲極電極DE一體化地形成。因而，源極銲墊SP及汲極銲墊DP，以與源極電極SE及汲極電極DE相同的材料構成。於此源極銲墊SP之下方，配置上述連接部VIAS(圖3、圖5)；於汲極銲墊DP之下方，配置上述連接部VIAD(圖3、圖6)。
作為保護膜PRO，可使用氮氧化矽(SiON)膜等絕緣膜。
[製法說明] 其次，參考圖7~圖34並說明本實施形態之半導體裝置的製造方法，且使該半導體裝置之構成更為明確化。圖7~圖34為，顯示本實施形態之半導體裝置的製造步驟之剖面圖或俯視圖。
如圖7所示，於基板S上，依序形成核產生層NUC及緩衝層BU。作為基板S，例如，使用(111)面露出之由矽(Si)構成的半導體基板，於其上部，作為核產生層NUC，例如利用有機金屬氣相沉積(MOCVD：Metal Organic Chemical Vapor Deposition)法等，而使氮化鋁(AlN)層以200nm程度之膜厚異質磊晶成長。
另，作為基板S，除了上述的矽以外，亦可使用由SiC或藍寶石等構成的基板。進一步，一般而言，核產生層NUC及此核產生層NUC之後的氮化物半導體層(III-V族的化合物半導體層)，全部以III族元素面成長(亦即，本案之情況，為鎵面成長或鋁面成長)形成。
接著，於核產生層NUC上，作為緩衝層BU，形成將氮化鎵(GaN)層與氮化鋁(AlN)層的疊層膜(AlN/GaN膜)，重複堆疊之超晶格構造體。例如利用有機金屬氣相沉積法等，而使20nm程度之膜厚的氮化鎵(GaN)層、與5nm程度之膜厚的氮化鋁(AlN)層，交互地異質磊晶成長。例如將上述疊層膜形成40層。使此疊層膜成長時，亦可摻雜碳(C)並使其成長。例如摻雜碳，以使疊層膜中之碳濃度成為1×1019 (1E19)cm-3 程度。
此外，於緩衝層BU上，作為緩衝層BU的一部分，例如可利用有機金屬氣相沉積法等，使AlGaN層異質磊晶成長。
其後，於緩衝層BU上，作為n+ 層NL，利用有機金屬氣相沉積法等，而使含有n型雜質的氮化鎵層(n+ GaN層)異質磊晶成長。例如，使用Si作為n型雜質。例如，摻雜Si並使氮化鎵層沉積200nm程度。使沉積膜中之Si濃度，例如為1×1019 (1E19)cm-3 程度。
而後，於n+ 層NL上，作為n型層Dn，例如利用有機金屬氣相沉積法等，而使含有n型雜質的氮化鎵層(n- GaN層)異質磊晶成長。例如，使用Si作為n型雜質。例如，摻雜Si並使氮化鎵層沉積1000nm程度。使沉積膜中之Si濃度，例如為3× 1016 (3E16)cm-3 程度。
其後，於n型層Dn上，作為p型層Dp，例如利用有機金屬氣相沉積法等，而使含有p型雜質的氮化鎵層(p- GaN層)異質磊晶成長。例如，使用鎂(Mg)作為p型雜質。例如，摻雜Mg並使氮化鎵層沉積1000nm程度。使沉積膜中之Mg濃度，例如為5×1017 (5E17)cm-3 程度。
接著，於p型層Dp上，形成通道基底層UC。於p型層Dp上，作為通道基底層UC，例如利用有機金屬氣相沉積法等，而使AlGaN層異質磊晶成長。此時，以未施行刻意的雜質摻雜之方式使該層成長。使其厚度，例如為1000nm，使Al的組成為3%程度。
其後，於通道基底層UC上，形成通道層CH。例如，於通道基底層UC上，利用有機金屬氣相沉積法等，而使氮化鎵層(GaN層)異質磊晶成長。此時，以未施行刻意的雜質摻雜之方式使該層成長。此通道層CH之膜厚，例如為80nm程度。
之後，於通道層CH上，作為障壁層BA，例如利用有機金屬氣相沉積法等，而使AlGaN層異質磊晶成長。例如，使Al之組成比為0.2，使Ga之組成比為0.8，以30nm程度之膜厚形成Al0.2 Ga0.8 N層。
如此地，形成通道基底層UC、通道層CH及障壁層BA之疊層體。此疊層體之中，於通道層CH與障壁層BA之界面附近，產生2維電子氣體(2DEG)。
接著，於障壁層BA上，形成覆蓋層CP。例如，於障壁層BA上，利用有機金屬氣相沉積法等，而使氮化鎵層(GaN層)異質磊晶成長。此時，以未施行刻意的雜質摻雜之方式使該層成長。此覆蓋層CP之膜厚，例如為2nm程度。
之後，如圖8~圖11所示，於覆蓋層CP上，作為絕緣膜IF1，利用PECVD (plasma-enhanced chemical vapor deposition，電漿化學氣相沉積)法等，使氮化矽膜例如以100nm程度之膜厚沉積。
而後，藉由光微影處理，將元件分離區域具有開口之光阻膜PR1形成在絕緣膜IF1上。接著，將光阻膜PR1作為遮罩，植入氮離子，藉以形成元件分離區域ISO。如此地，藉由植入氮(N)、硼(B)等離子成分，而改變結晶狀態，將其高電阻化。
例如，將氮離子，通過絕緣膜IF1，在由通道基底層UC、通道層CH及障壁層BA構成的疊層體中，以5×1014 (5E14)cm-2 程度之密度植入。植入能量，例如為220keV程度。另，調整氮離子之植入條件，以使植入的深度，即元件分離區域ISO的底部，位於較通道層CH的底面更為下方，且位於較p型層Dp的底面更為上方。被此元件分離區域ISO包圍的區域成為活性區域AC。如圖11所示，活性區域AC，例如為在X方向具有長邊的略矩形。之後，藉由電漿剝離處理等將光阻膜PR1去除。
接著，如圖12~圖15所示，利用光微影技術及蝕刻技術，將絕緣膜IF1圖案化。例如，於絕緣膜IF1上形成光阻膜(未圖示)，並藉由光微影處理，去除閘極電極形成區域的光阻膜(未圖示)。換而言之，於絕緣膜IF1上，形成在閘極電極形成區域具有開口部之光阻膜(未圖示)。接著，將該光阻膜(未圖示)作為遮罩，蝕刻絕緣膜IF1。使用氮化矽膜作為絕緣膜IF1的情況，例如，施行使用SF6 等氟系氣體的乾蝕刻。之後，藉由電漿剝離處理等將光阻膜(未圖示)去除。如此地，於覆蓋層CP上，形成在閘極電極形成區域具有開口部之絕緣膜IF1。
而後，將絕緣膜IF1作為遮罩，將覆蓋層CP、障壁層BA及通道層CH乾蝕刻，藉以形成貫通覆蓋層CP及障壁層BA而到達至通道層CH的中途為止之溝槽T(圖12)。作為蝕刻氣體，例如使用BCl3 等氯系氣體。此時，於元件分離區域ISO，形成閘極線GL用的溝槽GLT(圖13)。
之後，如圖16~圖19所示，於包含溝槽T內部在內之絕緣膜IF1上，隔著閘極絕緣膜GI而形成閘極電極GE。例如，於包含溝槽T內部在內之絕緣膜IF1上，作為閘極絕緣膜GI，利用ALD(Atomic Layer Deposition，原子層沉積)法等使氧化鋁膜以50nm程度之膜厚沉積。
作為閘極絕緣膜GI，除了氧化鋁膜以外，亦可使用氧化矽膜，或介電常數較氧化矽膜更高的高介電常數膜。作為高介電常數膜，亦可使用如HfO2 膜(氧化鉿膜)、鋁酸鉿膜、HfON膜(氮氧化鉿膜)、HfSiO膜(矽氧化鉿膜)、HfSiON膜(矽氧氮化鉿膜)、HfAlO膜之鉿系絕緣膜。
接著，例如，於閘極絕緣膜GI上，作為導電性膜，例如利用濺鍍法等，使TiN(氮化鈦)膜以200nm程度之膜厚沉積。而後，利用光微影技術，於閘極電極形成區域形成光阻膜PR2，將該光阻膜PR2作為遮罩，蝕刻TiN膜藉以形成閘極電極GE。亦可於此一蝕刻時，蝕刻TiN膜之下層的氧化鋁膜。例如，在加工TiN膜時，施行使用Cl2 等氯系氣體之乾蝕刻；在加工氧化鋁膜時，施行使用BCl3 等氯系氣體之乾蝕刻。
另，亦可在此一蝕刻時，將閘極電極GE，圖案化為往一方向(圖16中為右側，汲極電極DE側)突出的形狀。此突出部，被稱作場板電極部。此場板電極部為，自汲極電極DE側的溝槽T之端部起往汲極電極DE側延伸的閘極電極GE之一部分的區域。
其後，如圖20~圖22所示，於包含閘極電極GE上方在內之絕緣膜IF1上，作為層間絕緣膜IL1，例如利用PECVD法等，而使氧化矽膜沉積2000nm程度。
接著，如圖23~圖26所示，利用光微影技術及蝕刻技術，於層間絕緣膜IL1及絕緣膜IF1中，形成接觸洞C1S、C1D及貫通孔THS、THD。接觸洞C1S、C1D，分別形成於源極電極連接區域及汲極電極連接區域。此外，貫通孔THS，形成於源極銲墊形成區域。另，貫通孔THD，形成於汲極銲墊形成區域。
例如，於層間絕緣膜IL1上，形成在源極電極連接區域及汲極電極連接區域分別具有開口部之第1光阻膜。接著，將此第1光阻膜作為遮罩，將層間絕緣膜IL1及絕緣膜IF1蝕刻，藉以形成接觸洞C1S、C1D(圖23)。
在使用氧化矽膜作為層間絕緣膜IL1，使用氮化矽膜作為絕緣膜IF1之情況，蝕刻此等膜時，例如，施行使用SF6 等氟系氣體之乾蝕刻。
接著，去除第1光阻膜後，於層間絕緣膜IL1上，形成覆蓋接觸洞C1S、C1D內，並在貫通孔THS之形成區域具有開口部的第2光阻膜。接著，將此第2光阻膜作為遮罩，蝕刻層間絕緣膜IL1、絕緣膜IF1、元件分離區域ISO、通道基底層UC及p型層Dp的一部分，藉以形成貫通孔THS。換而言之，形成貫通層間絕緣膜IL1、絕緣膜IF1、元件分離區域ISO及通道基底層UC而到達至p型層Dp的中途為止之貫通孔THS(圖24)。
而後，去除第2光阻膜後，於層間絕緣膜IL1上，形成覆蓋接觸洞C1S、C1D及貫通孔THS內，並在貫通孔THD之形成區域具有開口部的第3光阻膜。接著，將該第3光阻膜作為遮罩，蝕刻層間絕緣膜IL1、絕緣膜IF1、元件分離區域ISO、通道基底層UC、p型層Dp、n型層Dn及n+ 層NL的一部分，藉以形成貫通孔THD。換而言之，形成貫通層間絕緣膜IL1、絕緣膜IF1、元件分離區域ISO、通道基底層UC及p型層Dp而到達至n型層Dn的中途為止之貫通孔THD(圖25)。
在使用氧化矽膜作為層間絕緣膜IL1，使用氮化矽膜作為絕緣膜IF1之情況，首先，例如藉由使用SF6 等氟系氣體之乾蝕刻，將此等膜去除。接著，在形成貫通孔THS時，進一步，例如藉由使用BCl3 等氯系氣體之乾蝕刻，將至元件分離區域ISO、通道基底層(AlGaN層)UC及p型層Dp之中途為止的部分去除。此外，在形成貫通孔THD時，進一步，例如藉由使用BCl3 等氯系氣體之乾蝕刻，將至元件分離區域ISO、通道基底層(AlGaN層)UC、p型層Dp及n型層Dn之中途為止的部分去除。
另，接觸洞C1S、C1D與貫通孔THS、THD之形成順序，不限為上述順序，亦可在形成貫通孔THD後，形成貫通孔THS，進一步，形成接觸洞C1S、C1D。此外，亦可在去除貫通孔THS之形成區域、貫通孔THD之形成區域、源極電極連接區域及汲極電極連接區域之層間絕緣膜IL1後，依序形成貫通孔THS及貫通孔THD，進一步，將源極電極連接區域及汲極電極連接區域之絕緣膜IF1去除。如此地，關於接觸洞C1S、C1D及貫通孔THS、THD的形成步驟，可採取各種步驟。
覆蓋層CP自以上述步驟形成之接觸洞C1S、C1D的底面露出，p型層Dp自貫通孔THS的底面露出，n+ 層NL自貫通孔THD的底面露出。接觸洞C1S、C1D之平面形狀，例如為8μm×1000μm程度。此外，貫通孔THS、THD之平面形狀，例如為8μm×1000μm程度。
接著，如圖27所示，於貫通孔THD的側壁形成側壁絕緣膜SW。另，圖28~圖30，係顯示本實施形態之半導體裝置的製造步驟之剖面圖，為示意側壁絕緣膜SW的形成步驟之剖面圖。如圖28所示，準備形成有接觸洞C1S、C1D及貫通孔THS、THD之狀態的基板S；如圖29所示，以遮罩膜M覆蓋接觸洞C1S、C1D及貫通孔THS上。作為遮罩膜M，例如，可使用氧化矽膜(SiO2 膜)。藉此，成為僅貫通孔THD露出之狀態。而後，於貫通孔THD的側壁、底面、遮罩膜M上及層間絕緣膜IL1上，形成絕緣膜IF2。作為絕緣膜IF2，例如，可使用膜厚100nm程度的氮化矽膜。其後，如圖30所示，回蝕絕緣膜IF2。此一回蝕步驟，藉由非等向性的乾蝕刻，將絕緣膜IF2去除自其表面起既定膜厚分的量。藉由此一步驟，可於貫通孔THD的側壁部，使絕緣膜IF2側壁狀(側壁膜狀)地殘留，而使其為側壁絕緣膜SW。另，n+ 層NL自貫通孔THD的底面之中央部露出。之後，將遮罩膜M藉由蝕刻去除。
接著，如圖31~圖34所示，於閘極電極GE之兩側的覆蓋層CP上，形成源極電極SE及汲極電極DE。此外，形成與源極電極SE連接的源極銲墊SP，並形成與汲極電極DE連接的汲極銲墊DP。
例如，於包含接觸洞C1S、C1D及貫通孔THS、THD內部在內之層間絕緣膜IL1上形成導電性膜。例如，作為導電性膜，利用濺鍍法等，形成由氮化鈦(TiN)膜、及其上部之鋁(Al)膜構成的疊層膜(Al/TiN)。氮化鈦膜，例如為50nm程度之膜厚；鋁膜，例如為1000nm程度之膜厚。
而後，利用光微影技術，於源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP之形成區域形成光阻膜(未圖示)，將該光阻膜(未圖示)作為遮罩，蝕刻導電性膜(Al/TiN)。例如，施行使用BCl3 等氯系氣體之乾蝕刻。藉由此一步驟，形成在貫通孔THS嵌入導電性膜的連接部VIAS，此外，形成在貫通孔THD嵌入導電性膜的連接部VIAD，進一步，形成源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP。源極電極SE及汲極電極DE之平面形狀，如圖34所示，係在Y方向具有長邊的矩形(條狀)。源極電極SE之X方向的寬度為30μm程度，汲極電極DE之X方向的寬度為10μm程度。此外，源極銲墊SP及汲極銲墊DP之平面形狀，如圖34所示，係在X方向具有長邊的矩形(條狀)。源極銲墊SP，配置為與複數個源極電極SE相連接；汲極銲墊DP，配置為與複數個汲極電極DE相連接。
而使連接部VIAS(貫通孔THS)，位於源極銲墊SP下方，將源極銲墊SP與p型層Dp，藉由連接部VIAS電性連接(圖32)。此外，使連接部VIAD(貫通孔THD)，位於汲極銲墊DP下方，將汲極銲墊DP與n型層Dn，藉由連接部VIAD及n+ 層NL電性連接(圖33)。
而在包含源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP上方在內之層間絕緣膜IL1上，形成保護膜(亦稱作絕緣膜、覆蓋膜、表面保護膜)PRO。例如，於層間絕緣膜IL1上，作為保護膜PRO，例如利用CVD法等使氮氧化矽(SiON)膜沉積。
藉由上述步驟，可形成本實施形態之半導體裝置。另，上述步驟僅為一例，亦可藉由上述步驟以外的步驟，製造本實施形態之半導體裝置。
如此地，若依本實施形態，則於緩衝層BU與通道基底層UC之間，配置n型層Dn及p型層Dp(pn二極體)，將n型層Dn與汲極電極(陰極電極)DE連接，將p型層Dp與源極電極(陽極電極)SE連接，故在對源極電極SE側施加正電壓之情況，pn二極體的順向電流流通。藉此，可抑制突崩崩潰的發生，可抑制MISFET(元件)的破壞。
此外，在使用GaN等氮化物半導體之元件的動作中，如同前述，僅電子作為傳導載體運作。然而，若對汲極電極DE施加設計值以上的高電壓，則閘極電極-汲極電極間之電場增加，在閘極電極端部、汲極電極端部容易發生突崩崩潰。一旦發生此等突崩崩潰，則在元件之內部中產生電洞。然而，GaN等氮化物半導體中之電洞的有效質量大(例如，GaN之情況為約0.8)，異質接合的價電子帶不連續量大，故先行產生的電洞不易自閘極電極等脫離而容易蓄積。藉由此等電洞的蓄積，使電場更為增強，因而突崩電流增加，最後致使元件破壞。
相對於此，本實施形態中，如同前述，於緩衝層BU與通道基底層UC之間，配置n型層Dn及p型層Dp(pn二極體)，例如，藉由以較元件部之突崩崩潰電壓的設計值(例如750V程度)更低之電壓(例如600V程度)使pn二極體的pn接合部突崩崩潰(但未破壞pn接合部)，而可防止元件的破壞。
此外，藉由在元件之內部設置n型層Dn及p型層Dp(pn二極體)，而可省略外接於元件的保護二極體。另外，藉由配置為使元件與pn二極體重合，相較於將元件與pn二極體平面地並排配置之情況，可尋求裝置面積的縮小化與元件的高密集化。
此外，藉由在元件之內部設置由氮化物半導體構成的pn二極體，相較於在元件之內部設置由Si構成的pn二極體之情況，可在高溫(例如300℃~500℃程度)下動作。亦即，由於Si之能帶間隙(1.1eV)狹窄，故在200℃以上的溫度下產生自由載子，而使二極體動作變得無法動作。相對於此，氮化物半導體，例如GaN，其能帶間隙為3.4eV之大間隙，即便在高溫(例如200℃以上)中，元件動作及pn二極體仍可動作。
此外，本實施形態中，貫通孔THS內之連接部VIAS，配置於傳導電子的活性區域AC外之元件分離區域ISO內的源極銲墊SP之形成區域下，故可尋求半導體元件的細微化與高密集化。另，將貫通孔THD內之連接部VIAD，配置於傳導電子的活性區域AC外之元件分離區域ISO內的汲極銲墊DP之形成區域下，故可尋求半導體元件的細微化與高密集化。此外，能夠大幅確保可傳導電子的活性區域AC，故可減少每單位面積之導通電阻。
(實施形態2) 實施形態1中，雖將連接部VIAS設置於元件分離區域ISO(ISOS)，但亦可將連接部VIAS設置於活性區域AC。例如，本實施形態中，將連接部VIAS設置於源極電極SE之下方。
以下，參考附圖並對本實施形態之半導體裝置詳細地說明。
[構造說明] 圖35為，示意本實施形態之半導體裝置的構成之剖面圖。本實施形態之半導體裝置(半導體元件)為，使用氮化物半導體的MIS型之電場效應電晶體。此一半導體裝置，可作為高電子移動度電晶體(HEMT)型之功率電晶體使用。本實施形態之半導體裝置，係所謂的閘極嵌入型之半導體裝置。
本實施形態之半導體裝置中，與實施形態1同樣地，於基板S上，依序形成核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH及障壁層BA。核產生層NUC，由氮化物半導體層構成。緩衝層BU，由對氮化物半導體添加形成深能階之雜質的1層或複數層氮化物半導體層構成。此處，使用由複數層氮化物半導體層構成之超晶格構造體。n+ 層NL，由對氮化物半導體添加成為n型雜質的氮化物半導體層構成。n型層Dn，由對氮化物半導體添加成為n型雜質的氮化物半導體層構成，為n型雜質之濃度較n+ 層NL更低的層。p型層Dp，由對氮化物半導體添加成為p型雜質的氮化物半導體層構成。通道基底層UC，為決定上層的平面方向之晶格常數的層，平面方向之晶格常數較通道基底層UC更小的層受到拉伸應變，而平面方向之晶格常數較通道基底層UC更大的層受到壓縮應變。通道層CH，由電子親和力較通道基底層UC更大的氮化物半導體層構成。障壁層BA，由電子親和力較通道層CH更小的氮化物半導體層構成。於障壁層BA上，形成絕緣膜(未圖示)。另，亦可在絕緣膜(保護膜)與障壁層BA之間，設置覆蓋層。覆蓋層，由電子親和力較障壁層BA更大的氮化物半導體層構成。
本實施形態之MISFET，與實施形態1同樣地，具有：閘極電極GE，於通道層CH之上方，隔著閘極絕緣膜GI形成；以及源極電極SE及汲極電極DE，形成於閘極電極GE之兩側的障壁層BA上。此一MISFET，形成在以元件分離區域ISO區隔出的活性區域AC。此外，閘極電極GE，在貫通障壁層BA而到達至通道層CH之中途為止的溝槽T之內部，隔著閘極絕緣膜GI而形成。
此處，本實施形態中，在緩衝層BU與通道基底層UC之間，配置n型層Dn及p型層Dp(pn二極體)。而n型層Dn藉由連接部VIAD而與汲極電極(陰極電極)DE連接，p型層Dp藉由連接部VIAS而與源極電極(陽極電極)SE連接。另，於n型層Dn之下方配置n+ 層NL，而n型層Dn與汲極電極(陰極電極)DE，亦藉由該n+ 層NL相連接。如此地，藉由配置n型層Dn及p型層Dp(pn二極體)，而可抑制突崩崩潰的發生，可抑制MISFET(元件)的破壞。
參考圖36~圖38，並進一步說明實施形態2之半導體裝置。圖36為，顯示本實施形態之半導體裝置的構成之俯視圖。圖37及圖38為，顯示本實施形態之半導體裝置的構成之剖面圖。圖37，對應於圖36的A-A剖面；圖38，對應於圖36的C-C剖面。另，連接部VIAS之形成位置以外的構成，與實施形態1之情況相同，故對於與實施形態1相同的構成省略其詳細說明。
如圖36所示，複數個條狀的汲極電極DE，於X方向隔著一定的間隔而配置，此外，複數個條狀的源極電極SE，於X方向隔著一定的間隔而配置。而與實施形態1之情況同樣地，將複數個源極電極SE、複數個汲極電極DE，分別沿著X方向彼此交錯地配置。
與實施形態1之情況同樣地，於汲極電極DE之下方，配置成為汲極電極DE與覆蓋層CP之連接部的接觸洞C1D。此外，於元件分離區域ISOD中，設置連接部(亦稱作通孔)VIAD，貫通元件分離區域ISOD而到達至其下方的n+ 層NL為止，此連接部VIAD與汲極電極DE電性連接(圖38)。於連接部VIAD的側壁部，為了防止連接部VIAD與p型層Dp之電性連接，而設置側壁絕緣膜SW。於源極電極SE之下方，配置將源極電極SE與p型層Dp電性連接的連接部VIAS(圖37)。此連接部VIAS，配置於貫通孔THS之內部，其平面形狀，係在Y方向具有長邊的矩形。因而，將連接部VIAS與源極電極SE電性連接。
而在汲極電極DE下方的接觸洞C1D與源極電極SE下方的貫通孔THS之間，配置閘極電極GE。閘極電極GE，與實施形態1之情況同樣地，為在Y方向具有長邊的矩形。於1個源極電極SE之下方，配置2個(一對)閘極電極GE。此2個閘極電極GE，配置於源極電極SE下方的貫通孔THS之兩側。如此地，與複數個源極電極SE對應，而重複配置2個閘極電極GE。
與實施形態1同樣地，複數個汲極電極DE，藉由汲極銲墊DP而連接；複數個源極電極SE，藉由源極銲墊SP而連接。於源極電極SE及汲極電極DE上，配置保護膜(亦稱作絕緣膜、覆蓋膜、表面保護膜)PRO。
基板S、核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH、障壁層BA、覆蓋層CP及絕緣膜IF1之各自的構成材料，如同實施形態1所說明。
此外，閘極絕緣膜GI、閘極電極GE、層間絕緣膜IL1及保護膜PRO之各自的構成材料，如同實施形態1所說明。
另，源極電極SE、汲極電極DE、源極銲墊SP、汲極銲墊DP及連接部VIAS、VIAD之各自的構成材料，如同實施形態1所說明。
如此地，本實施形態中，在緩衝層BU與通道基底層UC之間，配置n型層Dn及p型層Dp(pn二極體)，故如同實施形態1之詳細說明，可抑制突崩崩潰的發生，可抑制MISFET(元件)的破壞。此外，藉由配置為使元件與pn二極體重合，而可尋求裝置面積的縮小化與元件的高密集化。另，藉由在元件之內部設置由氮化物半導體構成的pn二極體，而可在高溫(例如200℃以上)下動作。此外，藉由將連接部VIAD，配置於傳導電子的活性區域AC外之元件分離區域ISO內，而可尋求半導體元件的細微化與高密集化。另外，可減少每單位面積之導通電阻。
[製法說明] 接著，參考圖39~圖44，並說明本實施形態之半導體裝置的製造方法，且使該半導體裝置之構成更為明確化。圖39~圖44為，顯示本實施形態之半導體裝置的製造步驟之剖面圖。
如圖39所示，於基板S上，依序形成核產生層NUC及緩衝層BU。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。
其後，於緩衝層BU上，作為n+ 層NL，利用有機金屬氣相沉積法等，而使含有n型雜質的氮化鎵層(n+ GaN層)異質磊晶成長。例如，使用Si作為n型雜質。例如，摻雜Si並使氮化鎵層沉積200nm程度。使沉積膜中之Si濃度，例如為1×1019 (1E19)cm-3 程度。
而後，於n+ 層NL上，作為n型層Dn，例如利用有機金屬氣相沉積法等，而使含有n型雜質的氮化鎵層(n- GaN層)異質磊晶成長。例如，使用Si作為n型雜質。例如，摻雜Si並使氮化鎵層沉積1000nm程度。使沉積膜中之Si濃度，例如為3×1016 (3E16)cm-3 程度。
其後，於n型層Dn上，作為p型層Dp，例如利用有機金屬氣相沉積法等，而使含有p型雜質的氮化鎵層(p- GaN層)異質磊晶成長。例如，使用鎂(Mg)作為p型雜質。例如，摻雜Mg並使氮化鎵層沉積1000nm程度。使沉積膜中之Mg濃度，例如為5×1017 (5E17)cm-3 程度。
接著，於p型層Dp上，依序形成通道基底層UC、通道層CH、障壁層BA、覆蓋層CP及絕緣膜IF1。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。之後，與實施形態1同樣地，形成元件分離區域ISO。
而後，如圖40所示，與實施形態1同樣地，在絕緣膜IF1之閘極電極形成區域形成開口部，將絕緣膜IF1作為遮罩，將覆蓋層CP、障壁層BA及通道層CH乾蝕刻，藉以形成貫通覆蓋層CP、障壁層BA而到達至通道層CH的中途為止之溝槽T。另，此時，與實施形態1同樣地，於元件分離區域ISO，形成閘極線GL用的溝槽(GLT)(參考圖13)。
之後，如圖41所示，於包含溝槽T內部在內之絕緣膜IF1上，隔著閘極絕緣膜GI而形成閘極電極GE。閘極絕緣膜GI及閘極電極GE，可使用實施形態1中說明之材料，與實施形態1同樣地形成。
接著，如圖42所示，於包含閘極電極GE上方在內之絕緣膜IF1上，將層間絕緣膜IL1，與實施形態1同樣地形成。其後，利用光微影技術及蝕刻技術，於層間絕緣膜IL1及絕緣膜IF1中，形成接觸洞C1S、C1D。接著，如圖43所示，形成貫通孔THS。而後，雖省略圖示，但仍與實施形態1同樣地形成貫通孔THD(參考圖25)。
例如，於層間絕緣膜IL1上，形成在源極電極連接區域及汲極電極連接區域分別具有開口部之第1光阻膜。接著，將此第1光阻膜作為遮罩，蝕刻層間絕緣膜IL1及絕緣膜IF1，藉以形成接觸洞C1S、C1D。
而後，去除第1光阻膜後，於層間絕緣膜IL1上，形成覆蓋接觸洞C1D內，並在接觸洞C1S具有開口部的第2光阻膜。接著，將此第2光阻膜作為遮罩，蝕刻覆蓋層CP、障壁層BA、通道層CH、通道基底層UC及p型層Dp的一部分，藉以形成貫通孔THS。
之後，去除第2光阻膜後，於層間絕緣膜IL1上，形成覆蓋接觸洞C1D及貫通孔THS內，並在貫通孔THD之形成區域具有開口部的第3光阻膜。接著，將此第3光阻膜作為遮罩，蝕刻層間絕緣膜IL1、絕緣膜IF1、元件分離區域ISO、通道基底層UC、p型層Dp、n型層Dn及n+ 層NL的一部分，藉以形成貫通孔(THD，參考圖25)。換而言之，形成貫通層間絕緣膜IL1、絕緣膜IF1、元件分離區域ISO、通道基底層UC、p型層Dp及n型層Dn而到達至n+ 層NL的中途為止之貫通孔(THD)。關於形成接觸洞C1D、貫通孔THS及貫通孔(THD)時之蝕刻條件，可與實施形態1之蝕刻條件相同。另，接觸洞C1D及貫通孔THS等之形成順序，不限為上述順序，可採取各種步驟。之後，與實施形態1同樣地，於貫通孔THD的側壁形成側壁絕緣膜SW(參考圖27)。
而後，如圖44所示，藉由在包含接觸洞C1D及貫通孔THS、THD內部在內之層間絕緣膜IL1上形成導電性膜，而形成源極電極SE、汲極電極DE、源極銲墊SP、汲極電極DE及連接部VIAS與VIAD。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。
接著，與實施形態1同樣地，在包含源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP上方在內之層間絕緣膜IL1上，形成保護膜PRO(圖37、圖38)。
藉由上述步驟，可形成本實施形態之半導體裝置。另，上述步驟僅為一例，亦可藉由上述步驟以外的步驟，製造本實施形態之半導體裝置。
另，本實施形態中，連接部VIAS、VIAD之中，雖僅將連接部VIAS設置於活性區域AC，但亦可將連接部VIAD亦設置於活性區域AC。例如，可在接觸洞C1D之下方設置貫通孔THD，於其內部配置連接部VIAD。然則，如同前述，為了防止連接部VIAD與p型層Dp之電性連接，而於貫通孔THD的側壁設置側壁絕緣膜SW，故在將連接部VIAD配置於活性區域AC之情況，有將汲極電極DE的寬度增大之必要。此外，因存在汲極電極下之2維電子氣體，故必須僅以側壁絕緣膜彌補橫方向汲極耐受電壓的大部分，有將側壁絕緣膜增厚的必要，因而有須將汲極電極DE的寬度更為增大的必要。因此，為了大幅度確保活性區域AC，而宜將連接部VIAD，配置於元件分離區域ISO。作為一例，對汲極電極DE施加600V的電位之情況，側壁絕緣膜SW須有600V的耐受電壓，若使膜厚與邊限的和為1.2μm，則兩側變大2.4μm分的寬度。
(實施形態3) 實施形態1及2中，雖例示閘極嵌入型之半導體裝置，但亦可為其他構成之半導體裝置。例如，可如本實施形態地，使用在閘極電極下方配置有閘極接合層的接合閘極型之電晶體。
以下，參考附圖並對本實施形態之半導體裝置詳細地說明。
[構造說明] 圖45為，示意本實施形態之半導體裝置的構成之剖面圖。本實施形態之半導體裝置(半導體元件)為，使用氮化物半導體的電晶體。此一半導體裝置，可作為高電子移動度電晶體(HEMT)型之功率電晶體使用。
本實施形態之半導體裝置中，與實施形態1同樣地，於基板S上，依序形成核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH及障壁層BA。核產生層NUC，由氮化物半導體層構成。緩衝層BU，由對氮化物半導體添加形成深能階之雜質的1層或複數層氮化物半導體層構成。此處，使用由複數層氮化物半導體層構成之超晶格構造體。n+ 層NL，由對氮化物半導體添加成為n型雜質的氮化物半導體層構成。n型層Dn，由對氮化物半導體添加成為n型雜質的氮化物半導體層構成，為n型雜質之濃度較n+ 層NL更低的層。p型層Dp，由對氮化物半導體添加成為p型雜質的氮化物半導體層構成。通道基底層UC，為決定上層的平面方向之晶格常數的層，平面方向之晶格常數較通道基底層UC更小的層受到拉伸應變，而平面方向之晶格常數較通道基底層UC更大的層受到壓縮應變。通道層CH，由電子親和力較通道基底層UC更大的氮化物半導體層構成。障壁層BA，由電子親和力較通道層CH更小的氮化物半導體層構成。
本實施形態之半導體元件，具有：閘極電極GE，於障壁層BA之上方，隔著閘極接合層JL形成；以及源極電極SE及汲極電極DE，形成於閘極電極GE之兩側的障壁層BA上。此半導體元件，形成在以元件分離區域ISO區隔出的活性區域AC。該閘極接合層JL，由電子親和力較障壁層BA更大的氮化物半導體層構成。此外，閘極接合層JL與閘極電極GE，宜以肖特基接觸方式連接。
在通道層CH與障壁層BA之界面附近的通道層CH側，雖產生了2維電子氣體(2DEG)，但於閘極接合層JL之下方，由於受體離子化所產生的負電荷，而將通道層CH之傳導帶拉升，故未形成2維電子氣體(2DEG)。因此，本實施形態之半導體裝置中，在未對閘極電極GE施加正電位(閾值電位)之狀態中可維持OFF狀態，在對閘極電極GE施加正電位(閾值電位)之狀態中可維持ON狀態。如此地，可施行常關操作。
此處，本實施形態中，在緩衝層BU與通道基底層UC之間，配置n型層Dn及p型層Dp(pn二極體)，將n型層Dn藉由連接部VIAD而與汲極電極(陰極電極)DE連接，將p型層Dp藉由連接部VIAS而與源極電極(陽極電極)SE連接。另，於n型層Dn之下方配置n+ 層NL，而n型層Dn與汲極電極(陰極電極)DE，亦藉由該n+ 層NL相連接。如此地，藉由配置n型層Dn及p型層Dp(pn二極體)，而可抑制突崩崩潰的發生，可抑制MISFET(元件)的破壞。
圖46~圖53為，顯示本實施形態之半導體裝置的製造步驟之剖面圖。在圖46~圖53之中，參考係顯示最終步驟的剖面圖之圖51~圖53，並進一步說明本實施形態之半導體裝置。另，本實施形態之半導體裝置的俯視圖，除了溝槽(T、GLT)以外，與實施形態1之情況(圖3)相同。例如，圖51，對應於圖3的A-A剖面部；圖52，對應於圖3的B-B剖面部；圖53，對應於圖3的C-C剖面部。另，本實施形態中，閘極電極部以外的構成，與實施形態1之情況相同，故對於與實施形態1相同的構成省略其詳細說明。
如圖51~圖53所示，本實施形態之半導體裝置中，於基板S上，依序形成核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH及障壁層BA。而本實施形態之半導體元件，具有：閘極電極GE，於障壁層BA之上方，隔著閘極接合層JL形成；以及源極電極SE及汲極電極DE，形成於閘極電極GE之兩側的障壁層BA上。此半導體元件，形成在以元件分離區域ISO區隔出的活性區域AC。於汲極電極DE之下方，配置成為汲極電極DE與障壁層BA之連接部的接觸洞C1D。於源極電極SE之下方，配置成為源極電極SE與障壁層BA之連接部的接觸洞C1S。此外，汲極電極DE，與汲極銲墊DP相連接；源極電極SE，與源極銲墊SP相連接。另，閘極電極GE，與閘極線GL相連接(參考圖3)。
此處，上述源極電極SE、汲極電極DE及閘極電極GE，主要配置於以元件分離區域ISO包圍之活性區域AC上。另一方面，汲極銲墊DP、閘極線GL及源極銲墊SP，配置於元件分離區域ISO上(參考圖3)。
此處，本實施形態中，在元件分離區域ISO中，設置連接部(亦稱作通孔) VIAS，貫通元件分離區域ISO而到達至其下方的p型層Dp為止，將此連接部VIAS與源極電極SE電性連接。此外，於元件分離區域ISO中，設置連接部(亦稱作通孔)VIAD，貫通元件分離區域ISO而到達至其下方的n+ 層NL為止，將此連接部VIAD與汲極電極DE電性連接。因而，在源極電極SE與汲極電極DE之間，配置由p型層Dp及n型層Dn構成的pn二極體。另，n型層Dn，藉由n+ 層NL而與汲極電極DE相連接。此外，於連接部VIAD的側壁部，為了防止連接部VIAD與p型層Dp之電性連接，而設置側壁絕緣膜SW。
於源極電極SE及汲極電極DE上，配置保護膜(亦稱作絕緣膜、覆蓋膜、表面保護膜)PRO。
基板S、核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH及障壁層BA之各自的構成材料，如同實施形態1所說明。
作為閘極接合層JL，例如，可使用GaN層。此外，GaN層之厚度，例如為100nm程度。作為閘極接合層JL的材料，除了GaN以外，可使用AlN、InN等。另，作為閘極接合層JL，可使用無摻雜的層，亦可因應用途而適宜摻雜雜質。作為摻雜雜質，可使用n型雜質或p型雜質。作為n型雜質，可列舉例如Si、S、Se等；作為p型雜質，可列舉例如Be、C、Mg等。
此外，閘極電極GE、層間絕緣膜IL1及保護膜PRO之各自的構成材料，如同實施形態1所說明。
另外，源極電極SE、汲極電極DE、源極銲墊SP、汲極銲墊DP及連接部VIAS、VIAD之各自的構成材料，如同實施形態1所說明。
如此地，本實施形態中，在緩衝層BU與通道基底層UC之間，配置n型層Dn及p型層Dp(pn二極體)，故如同實施形態1之詳細說明，可抑制突崩崩潰的發生，可抑制MISFET(元件)的破壞。此外，藉由配置為使元件與pn二極體重合，而可尋求裝置面積的縮小化與元件的高密集化。另，藉由在元件之內部設置由氮化物半導體構成的pn二極體，而可在高溫(例如200℃以上)下動作。此外，藉由將連接部VIAS及連接部VIAD，配置於傳導電子的活性區域AC外之元件分離區域ISO內，而可尋求半導體元件的細微化與高密集化。此外，可減少每單位面積之導通電阻。
[製法說明] 接著，參考圖46~圖53，並說明本實施形態之半導體裝置的製造方法，且使該半導體裝置之構成更為明確化。
如圖46所示，於基板S上，依序形成核產生層NUC及緩衝層BU。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。
其後，於緩衝層BU上，作為n+ 層NL，利用有機金屬氣相沉積法等，而使含有n型雜質的氮化鎵層(n+ GaN層)異質磊晶成長。例如，使用Si作為n型雜質。例如，摻雜Si並使氮化鎵層沉積200nm程度。使沉積膜中之Si濃度，例如為1×1019 (1E19)cm-3 程度。
而後，於n+ 層NL上，作為n型層Dn，例如利用有機金屬氣相沉積法等，而使含有n型雜質的氮化鎵層(n- GaN層)異質磊晶成長。例如，使用Si作為n型雜質。例如，摻雜Si並使氮化鎵層沉積1000nm程度。使沉積膜中之Si濃度，例如為3×1016 (3E16)cm-3 程度。
其後，於n型層Dn上，作為p型層Dp，例如利用有機金屬氣相沉積法等，而使含有p型雜質的氮化鎵層(p- GaN層)異質磊晶成長。例如，作為p型雜質，使用鎂(Mg)。例如，摻雜Mg並使氮化鎵層沉積1000nm程度。使沉積膜中之Mg濃度，例如為5×1017 (5E17)cm-3 程度。
接著，於p型層Dp上，依序形成通道基底層UC、通道層CH、障壁層BA、覆蓋層CP及絕緣膜IF1。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。而後，與實施形態1同樣地，形成元件分離區域ISO。
接著，於障壁層BA上，作為閘極接合層JL，例如利用有機金屬氣相沉積法等，而使含有p型雜質的氮化鎵層(p- GaN層)異質磊晶成長。例如，作為p型雜質，使用鎂(Mg)。例如，摻雜鎂(Mg)並使氮化鎵層沉積100nm程度。
之後，於閘極接合層JL上，形成在閘極電極形成區域具有開口部之光阻膜，將該光阻膜作為遮罩，將閘極接合層JL乾蝕刻。
而後，如圖47~圖49所示，於閘極接合層JL上，形成閘極電極GE。例如，於閘極接合層JL上，作為導電性膜，例如利用濺鍍法等，使TiN(氮化鈦)膜以200nm程度之膜厚沉積。之後，藉由蝕刻TiN膜而形成閘極電極GE。
接著，在包含閘極電極GE上方在內之障壁層BA上，將層間絕緣膜IL1，與實施形態1同樣地形成。
之後，與實施形態1同樣地，於層間絕緣膜IL1中，形成接觸洞C1S、C1D及貫通孔THS、THD。其後，如圖50所示，與實施形態1同樣地，於貫通孔THD的側壁形成側壁絕緣膜SW。
接著，如圖51~圖53所示，藉由在包含接觸洞C1S、C1D及貫通孔THS、THD內部在內之層間絕緣膜IL1上形成導電性膜，而形成源極電極SE、汲極電極DE、源極銲墊SP、汲極電極DE及連接部VIAS與VIAD。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。
而後，與實施形態1同樣地，在包含源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP上方在內之層間絕緣膜IL1上，形成保護膜PRO。
藉由上述步驟，可形成本實施形態之半導體裝置。另，上述步驟僅為一例，亦可藉由上述步驟以外的步驟，製造本實施形態之半導體裝置。
(實施形態4) 實施形態3中，雖將連接部VIAS設置於元件分離區域ISO，但亦可將連接部VIAS設置於活性區域AC。例如，本實施形態中，將連接部VIAS設置於源極電極SE之下方。
以下，參考附圖並對本實施形態之半導體裝置詳細地說明。
[構造說明] 圖54為，示意本實施形態之半導體裝置的構成之剖面圖。本實施形態之半導體裝置(半導體元件)為，使用氮化物半導體的電晶體。此一半導體裝置，可作為高電子移動度電晶體(HEMT)型之功率電晶體使用。
本實施形態之半導體裝置中，與實施形態3同樣地，於基板S上，依序形成核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH及障壁層BA。核產生層NUC，由氮化物半導體層構成。緩衝層BU，由對氮化物半導體添加形成深能階之雜質的1層或複數層氮化物半導體層構成。此處，使用由複數層氮化物半導體層構成之超晶格構造體。n+ 層NL，由對氮化物半導體添加成為n型雜質的氮化物半導體層構成。n型層Dn，由對氮化物半導體添加成為n型雜質的氮化物半導體層構成，為n型雜質之濃度較n+ 層NL更低的層。p型層Dp，由對氮化物半導體添加成為p型雜質的氮化物半導體層構成。通道基底層UC，為決定上層的平面方向之晶格常數的層，平面方向之晶格常數較通道基底層UC更小的層受到拉伸應變，而平面方向之晶格常數較通道基底層UC更大的層受到壓縮應變。通道層CH，由電子親和力較通道基底層UC更大的氮化物半導體層構成。障壁層BA，由電子親和力較通道層CH更小的氮化物半導體層構成。
本實施形態之半導體元件，與實施形態3同樣地，具有：閘極電極GE，於障壁層BA之上方，隔著閘極接合層JL形成；以及源極電極SE及汲極電極DE，形成於閘極電極GE之兩側的障壁層BA上。此半導體元件，形成在以元件分離區域ISO區隔出的活性區域AC。該閘極接合層JL，由電子親和力較障壁層BA更大的氮化物半導體層構成。此外，閘極接合層JL與閘極電極GE，宜以肖特基接觸方式連接。
此處，本實施形態中，在緩衝層BU與通道基底層UC之間，配置n型層Dn及p型層Dp(pn二極體)。而n型層Dn藉由連接部VIAD而與汲極電極(陰極電極)DE連接，p型層Dp藉由連接部VIAS而與源極電極(陽極電極)SE連接。另，於n型層Dn之下方配置n+ 層NL，而n型層Dn與汲極電極(陰極電極)DE，亦藉由該n+ 層NL相連接。如此地，藉由配置n型層Dn及p型層Dp(pn二極體)，而可抑制突崩崩潰的發生，可抑制MISFET(元件)的破壞。
參考圖55及圖56，並進一步說明本實施形態之半導體裝置。圖55及圖56為，顯示本實施形態之半導體裝置的構成之剖面圖。
如圖55及圖56所示，本實施形態之半導體裝置中，於基板S上，依序形成核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH及障壁層BA。而本實施形態之半導體元件，具有：閘極電極GE，於障壁層BA之上方，隔著閘極接合層JL形成；以及源極電極SE及汲極電極DE，形成於閘極電極GE之兩側的障壁層BA上。此半導體元件，形成在以元件分離區域ISO區隔出的活性區域AC。與實施形態3之情況同樣地，於汲極電極DE之下方，配置成為汲極電極DE與覆蓋層CP之連接部的接觸洞C1D。此外，於元件分離區域ISOD中，設置連接部(亦稱作通孔)VIAD，貫通元件分離區域ISOD而到達至其下方的n+ 層NL為止，將此連接部VIAD與汲極電極DE電性連接。於連接部VIAD的側壁部，為了防止連接部VIAD與p型層Dp之電性連接，而設置側壁絕緣膜SW。於源極電極SE之下方，配置將源極電極SE與p型層Dp電性連接的連接部VIAS。此連接部VIAS，配置於貫通孔THS之內部，其平面形狀，係在Y方向具有長邊的矩形。因而，將連接部VIAS與源極電極SE電性連接。
另，與實施形態3同樣地，將汲極電極DE，與汲極銲墊DP連接；將源極電極SE，與源極銲墊SP連接。此外，將閘極電極GE，與閘極線GL連接(參考圖3)。另外，上述源極電極SE、汲極電極DE及閘極電極GE，主要配置於以元件分離區域ISO包圍之活性區域AC上。另一方面，汲極銲墊DP、閘極線GL及源極銲墊SP，配置於元件分離區域ISO上(參考圖3)。
此外，於源極電極SE及汲極電極DE上，配置保護膜(亦稱作絕緣膜、覆蓋膜、表面保護膜)PRO。
基板S、核產生層NUC、緩衝層BU、n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層(亦稱作電子傳輸層)CH及障壁層BA之各自的構成材料，如同實施形態1所說明。
作為閘極接合層JL，例如，可使用GaN層。閘極接合層JL的構成材料，如同實施形態3所說明。
此外，閘極電極GE、層間絕緣膜IL1及保護膜PRO之各自的構成材料，如同實施形態1所說明。
另，源極電極SE、汲極電極DE、源極銲墊SP、汲極銲墊DP及連接部VIAS、VIAD之各自的構成材料，如同實施形態1所說明。
如此地，本實施形態中，在緩衝層BU與通道基底層UC之間，配置n型層Dn及p型層Dp(pn二極體)，故如同實施形態1之詳細說明，可抑制突崩崩潰的發生，可抑制MISFET(元件)的破壞。此外，藉由配置為使元件與pn二極體重合，而可尋求裝置面積的縮小化與元件的高密集化。另，藉由在元件之內部設置由氮化物半導體構成的pn二極體，而可在高溫(例如200℃以上)下動作。此外，藉由將連接部VIAD，配置於傳導電子的活性區域AC外之元件分離區域ISO內，而可尋求半導體元件的細微化與高密集化。另外，可減少每單位面積之導通電阻。
[製法說明] 接著，參考圖55及圖56，並說明本實施形態之半導體裝置的製造方法，且使該半導體裝置之構成更為明確化。
首先，與實施形態3之情況同樣地，於基板S上，依序形成核產生層NUC及緩衝層BU。其後，於緩衝層BU上，將n+ 層NL、n型層Dn、p型層Dp、通道基底層UC、通道層CH、障壁層BA、閘極接合層JL及閘極電極GE，與實施形態3同樣地形成。
接著，與實施形態2同樣地，於層間絕緣膜IL1等之中，形成接觸洞C1D及貫通孔THS、THD。
覆蓋層CP自以上述步驟形成之接觸洞C1D的底面露出，p型層Dp自貫通孔THS的底面露出，n+ 層NL自貫通孔THD的底面露出。
而後，藉由在包含接觸洞C1D及貫通孔THS、THD內部在內之層間絕緣膜IL1上形成導電性膜，而形成源極電極SE、汲極電極DE、源極銲墊SP、汲極電極DE及連接部VIAS與VIAD。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。
之後，與實施形態1同樣地，在包含源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP上方在內之層間絕緣膜IL1上，形成保護膜PRO。
藉由上述步驟，可形成本實施形態之半導體裝置。另，上述步驟僅為一例，亦可藉由上述步驟以外的步驟，製造本實施形態之半導體裝置。
(實施形態5) 實施形態1等中，雖為了連接部VIAD與p型層Dp的絕緣(防止電性連接)而使用側壁絕緣膜SW，但亦可藉由其他方法尋求連接部VIAD與p型層Dp的絕緣。
圖57為，顯示本實施形態之第1例的半導體裝置之要部剖面圖。可如圖57所示地，藉由對貫通孔THD的側壁部，植入氮(N)、硼(B)等離子成分，而形成高電阻層HL。
例如，對包含貫通孔THD之形成區域在內的區域，植入氮(N)、硼(B)等離子成分。此時，調整離子之植入條件，以使植入的深度，即高電阻層HL的底部，位於較p型層Dp的底面更為下方。而後，設置貫通孔THD，貫通高電阻層HL而到達至其下方的n+ 層NL為止，於其內部形成連接部VIAD。
圖58為，顯示本實施形態之第2例的半導體裝置之要部剖面圖。可如圖58所示，與貫通孔THD的側壁部分離而配置連接部VIAD。例如，此連接部VIAD，使用與汲極電極DE不同的配線層，而與汲極電極DE連接。
例如，在包含連接部VIAD之形成區域在內的區域，形成貫通孔THD。而後，在包含貫通孔THD內部在內之層間絕緣膜IL1上形成導電性膜，蝕刻該導電性膜，藉以形成連接部VIAD。此時，蝕刻以使連接部VIAD之平面形狀較貫通孔THD之平面形狀更小一圈。藉此，於貫通孔THD的側壁部與連接部VIAD之間產生空間(間隙)，而可防止連接部VIAD與p型層Dp之電性連接。另，上述空間(間隙)，亦可藉由之後的步驟，嵌入保護膜PRO等。
以上，雖依據實施形態對本案發明人所提出之發明具體地說明，但本發明並未受上述實施形態所限定，自然可在未脫離其要旨的範圍內進行各種變更。
例如，亦可將由p型層Dp及n型層Dn構成的pn二極體或由n+ 層NL、n型層Dn及p型層Dp形成的疊層部，設置在基板S與緩衝層BU之間，或緩衝層BU中。此外，亦可於p型層Dp上，設置未刻意添加雜質的層(例如i- GaN層)，減少p型層Dp中的雜質對通道層CH之影響。另，亦可將n型層Dn及p型層Dp(pn二極體)，應用在具有上述實施形態1~4所說明之閘極電極部以外的構成之半導體裝置。
AC‧‧‧活性區域
BA‧‧‧障壁層
BU‧‧‧緩衝層
C1D、C1S‧‧‧接觸洞
CH‧‧‧通道層(電子傳輸層)
CP‧‧‧覆蓋層
DE‧‧‧汲極電極(陰極電極)
Dn‧‧‧n型層
Dp‧‧‧p型層
DP‧‧‧汲極銲墊(端子部)
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
GL‧‧‧閘極線
GLT‧‧‧溝槽
HL‧‧‧高電阻層
IF1、IF2‧‧‧絕緣膜
IL1‧‧‧層間絕緣膜
ISO(ISOD、ISOS)‧‧‧元件分離區域
JL‧‧‧閘極接合層
M‧‧‧遮罩膜
NL‧‧‧n+層
NUC‧‧‧核產生層
PR1、PR2‧‧‧光阻膜
PRO‧‧‧保護膜
S‧‧‧基板
SE‧‧‧源極電極(陽極電極)
SP‧‧‧源極銲墊(端子部)
SW‧‧‧側壁絕緣膜
T‧‧‧溝槽
THD、THS‧‧‧貫通孔
UC‧‧‧通道基底層
VIAD、VIAS‧‧‧連接部
【圖1】係示意實施形態1之半導體裝置的構成之剖面圖。 【圖2】係示意實施形態1之元件的構成之電路圖。 【圖3】係顯示實施形態1之半導體裝置的構成之俯視圖。 【圖4】係顯示實施形態1之半導體裝置的構成之剖面圖。 【圖5】係顯示實施形態1之半導體裝置的構成之剖面圖。 【圖6】係顯示實施形態1之半導體裝置的構成之剖面圖。 【圖7】係顯示實施形態1之半導體裝置的製造步驟之剖面圖。 【圖8】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖7的製造步驟之剖面圖。 【圖9】係顯示實施形態1之半導體裝置的製造步驟之剖面圖。 【圖10】係顯示實施形態1之半導體裝置的製造步驟之剖面圖。 【圖11】係顯示實施形態1之半導體裝置的製造步驟之俯視圖。 【圖12】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖8的製造步驟之剖面圖。 【圖13】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖9的製造步驟之剖面圖。 【圖14】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖10的製造步驟之剖面圖。 【圖15】係顯示實施形態1之半導體裝置的製造步驟之俯視圖。 【圖16】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖12的製造步驟之剖面圖。 【圖17】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖13的製造步驟之剖面圖。 【圖18】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖14的製造步驟之剖面圖。 【圖19】係顯示實施形態1之半導體裝置的製造步驟之俯視圖。 【圖20】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖16的製造步驟之剖面圖。 【圖21】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖17的製造步驟之剖面圖。 【圖22】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖18的製造步驟之剖面圖。 【圖23】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖20的製造步驟之剖面圖。 【圖24】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖21的製造步驟之剖面圖。 【圖25】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖22的製造步驟之剖面圖。 【圖26】係顯示實施形態1之半導體裝置的製造步驟之俯視圖。 【圖27】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖25的製造步驟之剖面圖。 【圖28】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為示意側壁絕緣膜的形成步驟之剖面圖。 【圖29】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為示意側壁絕緣膜的形成步驟之剖面圖。 【圖30】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為示意側壁絕緣膜的形成步驟之剖面圖。 【圖31】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖23的製造步驟之剖面圖。 【圖32】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖24的製造步驟之剖面圖。 【圖33】係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖27的製造步驟之剖面圖。 【圖34】係顯示實施形態1之半導體裝置的製造步驟之俯視圖。 【圖35】係示意實施形態2之半導體裝置的構成之剖面圖。 【圖36】係顯示實施形態2之半導體裝置的構成之俯視圖。 【圖37】係顯示實施形態2之半導體裝置的構成之剖面圖。 【圖38】係顯示實施形態2之半導體裝置的製造步驟之剖面圖。 【圖39】係顯示實施形態2之半導體裝置的製造步驟之剖面圖。 【圖40】係顯示實施形態2之半導體裝置的製造步驟之剖面圖，為顯示接續圖39的製造步驟之剖面圖。 【圖41】係顯示實施形態2之半導體裝置的製造步驟之剖面圖，為顯示接續圖40的製造步驟之剖面圖。 【圖42】係顯示實施形態2之半導體裝置的製造步驟之剖面圖，為顯示接續圖41的製造步驟之剖面圖。 【圖43】係顯示實施形態2之半導體裝置的製造步驟之剖面圖，為顯示接續圖42的製造步驟之剖面圖。 【圖44】係顯示實施形態2之半導體裝置的製造步驟之剖面圖，為顯示接續圖43的製造步驟之剖面圖。 【圖45】係示意實施形態3之半導體裝置的構成之剖面圖。 【圖46】係顯示實施形態3之半導體裝置的製造步驟之剖面圖。 【圖47】係顯示實施形態3之半導體裝置的製造步驟之剖面圖，為顯示接續圖46的製造步驟之剖面圖。 【圖48】係顯示實施形態3之半導體裝置的製造步驟之剖面圖，為顯示接續圖47的製造步驟之剖面圖。 【圖49】係顯示實施形態3之半導體裝置的製造步驟之剖面圖，為顯示接續圖48的製造步驟之剖面圖。 【圖50】係顯示實施形態3之半導體裝置的製造步驟之剖面圖，為顯示接續圖49的製造步驟之剖面圖。 【圖51】係顯示實施形態3之半導體裝置的製造步驟之剖面圖，為顯示接續圖50的製造步驟之剖面圖。 【圖52】係顯示實施形態3之半導體裝置的製造步驟之剖面圖。 【圖53】係顯示實施形態3之半導體裝置的製造步驟之剖面圖。 【圖54】係示意實施形態4之半導體裝置的構成之剖面圖。 【圖55】係顯示實施形態4之半導體裝置的構成之剖面圖。 【圖56】係顯示實施形態4之半導體裝置的構成之剖面圖。 【圖57】係顯示實施形態5之第1例的半導體裝置之要部剖面圖。 【圖58】係顯示實施形態5之第2例的半導體裝置之要部剖面圖。
AC‧‧‧活性區域
BA‧‧‧障壁層
BU‧‧‧緩衝層
CH‧‧‧通道層
DE‧‧‧汲極電極
Dn‧‧‧n型層
Dp‧‧‧p型層
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
ISOD、ISOS‧‧‧元件分離區域
NL‧‧‧n+層
NUC‧‧‧核產生層
S‧‧‧基板
SE‧‧‧源極電極
SW‧‧‧側壁絕緣膜
T‧‧‧溝槽
THD、THS‧‧‧貫通孔
UC‧‧‧通道基底層
VIAD、VIAS‧‧‧連接部

Claims (20)

  1. 一種半導體裝置，具備： 第1氮化物半導體層，形成於基板之上方； 第2氮化物半導體層，形成於該第1氮化物半導體層上； 第3氮化物半導體層，形成於該第2氮化物半導體層上； 第4氮化物半導體層，形成於該第3氮化物半導體層上； 溝槽，貫通該第4氮化物半導體層而到達至該第3氮化物半導體層的中途為止； 閘極電極，隔著閘極絕緣膜配置於該溝槽內； 第1電極及第2電極，分別形成在該閘極電極之兩側的該第4氮化物半導體層之上方； 第1連接部，連接該第1電極與第1氮化物半導體層； 第2連接部，連接該第2電極與第2氮化物半導體層；以及 絕緣膜，形成在該第1連接部與該第2氮化物半導體層之間； 其中， 該第4氮化物半導體層之電子親和力，較該第3氮化物半導體層之電子親和力更小； 該第1氮化物半導體層，含有第1導電型的雜質； 該第2氮化物半導體層，含有該第1導電型的逆導電型之第2導電型的雜質。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該基板，具有第1區域與第2區域； 該閘極電極、該第1電極及該第2電極，形成於該第1區域； 該第2區域，係形成在該第4氮化物半導體層及該第3氮化物半導體層中之元件分離區域； 該第1連接部，配置在第1貫通孔之內部，該第1貫通孔貫通該元件分離區域及該第2氮化物半導體層而到達至該第1氮化物半導體層為止； 在該第1貫通孔的側壁與該第1連接部之間配置該絕緣膜。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該基板，具有第1區域與第2區域； 該閘極電極、該第1電極及該第2電極，形成於該第1區域； 該第2區域，係形成在該第4氮化物半導體層及該第3氮化物半導體層中之元件分離區域； 該第2連接部，配置在第2貫通孔之內部，該第2貫通孔貫通該元件分離區域而到達至該第2氮化物半導體層為止。
  4. 如申請專利範圍第2項之半導體裝置，其中， 於該第1連接部上，配置有與該第1電極電性連接之第1端子部。
  5. 如申請專利範圍第3項之半導體裝置，其中， 於該第2連接部上，配置有與該第2電極電性連接之第2端子部。
  6. 如申請專利範圍第2項之半導體裝置，其中， 於該第1氮化物半導體層下方，具有第5氮化物半導體層； 該第5氮化物半導體層，含有濃度較該第1氮化物半導體層更高之該第1導電型的雜質。
  7. 如申請專利範圍第6項之半導體裝置，其中， 該第1連接部，配置在第1貫通孔之內部，該第1貫通孔貫通該元件分離區域、該第2氮化物半導體層及該第1氮化物半導體層而到達至該第5氮化物半導體層為止。
  8. 如申請專利範圍第2項之半導體裝置，其中， 於該基板與該第1氮化物半導體層之間具有超晶格層； 該超晶格層，係將堆疊第6氮化物半導體層、及電子親和力與該第6氮化物半導體層不同的第7氮化物半導體層之疊層體，重複配置2層以上。
  9. 如申請專利範圍第1項之半導體裝置，其中， 該第2連接部，配置在第2貫通孔之內部，該第2貫通孔貫通該第4氮化物半導體層及該第3氮化物半導體層而到達至該第2氮化物半導體層為止。
  10. 如申請專利範圍第9項之半導體裝置，其中， 於該第2連接部上，配置該第2電極。
  11. 如申請專利範圍第9項之半導體裝置，其中， 該基板，具有第1區域與第2區域； 該閘極電極、該第1電極及該第2電極，形成於該第1區域； 該第2區域，係形成在該第4氮化物半導體層及該第3氮化物半導體層中之元件分離區域； 該第1連接部，配置在第1貫通孔之內部，該第1貫通孔貫通該元件分離區域及該第2氮化物半導體層而到達至該第1氮化物半導體層為止； 在該第1貫通孔的側壁與該第1連接部之間配置該絕緣膜。
  12. 如申請專利範圍第11項之半導體裝置，其中， 於該第1連接部上，配置有與該第1電極電性連接之第1端子部。
  13. 如申請專利範圍第11項之半導體裝置，其中， 於該第1氮化物半導體層下方，具有第5氮化物半導體層； 該第5氮化物半導體層，含有濃度較該第1氮化物半導體層更高之該第1導電型的雜質。
  14. 如申請專利範圍第13項之半導體裝置，其中， 該第1連接部，配置在第1貫通孔之內部，該第1貫通孔貫通該元件分離區域、該第2氮化物半導體層及該第1氮化物半導體層而到達至該第5氮化物半導體層為止。
  15. 如申請專利範圍第9項之半導體裝置，其中， 於該基板與該第1氮化物半導體層之間具有超晶格層； 該超晶格層，係將堆疊第6氮化物半導體層、及電子親和力與該第6氮化物半導體層不同的第7氮化物半導體層之疊層體，重複配置2層以上。
  16. 一種半導體裝置，具備： 第1氮化物半導體層，形成於基板之上方； 第2氮化物半導體層，形成於該第1氮化物半導體層上； 第3氮化物半導體層，形成於該第2氮化物半導體層上； 第4氮化物半導體層，形成於該第3氮化物半導體層上； 閘極電極，於該第4氮化物半導體層之上方，隔著第5氮化物半導體層而配置； 第1電極及第2電極，分別形成在該閘極電極之兩側的該第4氮化物半導體層之上方； 第1連接部，連接該第1電極與第1氮化物半導體層； 第2連接部，連接該第2電極與第2氮化物半導體層；以及 絕緣膜，形成在該第1連接部與該第2氮化物半導體層之間； 其中， 該第4氮化物半導體層之電子親和力，較該第3氮化物半導體層之電子親和力更小； 該第5氮化物半導體層之電子親和力，較該第4氮化物半導體層之電子親和力更大； 該第1氮化物半導體層，含有第1導電型的雜質； 該第2氮化物半導體層，含有該第1導電型的逆導電型亦即第2導電型的雜質。
  17. 如申請專利範圍第16項之半導體裝置，其中， 該基板，具有第1區域與第2區域； 該閘極電極、該第1電極及該第2電極，形成於該第1區域； 該第2區域，係形成在該第4氮化物半導體層及該第3氮化物半導體層中之元件分離區域； 該第1連接部，配置在第1貫通孔之內部，該第1貫通孔貫通該元件分離區域及該第2氮化物半導體層而到達至該第1氮化物半導體層為止； 在該第1貫通孔的側壁與該第1連接部之間配置該絕緣膜； 該第2連接部，配置在第2貫通孔之內部，該第2貫通孔貫通該元件分離區域而到達至該第2氮化物半導體層為止。
  18. 如申請專利範圍第16項之半導體裝置，其中， 該第2連接部，配置在第2貫通孔之內部，該第2貫通孔貫通該第4氮化物半導體層及該第3氮化物半導體層而到達至該第2氮化物半導體層為止。
  19. 如申請專利範圍第18項之半導體裝置，其中， 於該第2連接部上，配置該第2電極。
  20. 如申請專利範圍第19項之半導體裝置，其中， 該基板，具有第1區域與第2區域； 該閘極電極、該第1電極及該第2電極，形成於該第1區域； 該第2區域，係形成在該第4氮化物半導體層及該第3氮化物半導體層中之元件分離區域； 該第1連接部，配置在第1貫通孔之內部，該第1貫通孔貫通該元件分離區域及該第2氮化物半導體層而到達至該第1氮化物半導體層為止； 在該第1貫通孔的側壁與該第1連接部之間配置該絕緣膜。
TW104102934A 2014-02-05 2015-01-29 半導體裝置 TWI663698B (zh)

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