JP2018174196A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置(高電子移動度トランジスタ)の特性を向上させる。
【解決手段】本発明の半導体装置は、バッファ層と、チャネル層と、障壁層と、メサ型のキャップ層と、キャップ層の一方の側に形成されたソース電極SEと、他方の側に形成されたドレイン電極DEと、キャップ層上にゲート絶縁膜GIを介して形成されたゲート電極GEと、を有する。そして、半導体装置が設けられる活性領域ACを区画する素子分離領域ISOを有し、ゲート電極GEは、活性領域AC上から素子分離領域ISO上に延在し、活性領域ACは、平面視において、ゲート電極GEとの重なり領域において、素子分離領域ISOの方向に突出した凸部ACeを有する。このように、活性領域ACに、凸部ACeを設けることにより、寄生トランジスタのチャネル長を大きくでき、寄生トランジスタPTrをオンし難くすることができる。
【選択図】図2
【解決手段】本発明の半導体装置は、バッファ層と、チャネル層と、障壁層と、メサ型のキャップ層と、キャップ層の一方の側に形成されたソース電極SEと、他方の側に形成されたドレイン電極DEと、キャップ層上にゲート絶縁膜GIを介して形成されたゲート電極GEと、を有する。そして、半導体装置が設けられる活性領域ACを区画する素子分離領域ISOを有し、ゲート電極GEは、活性領域AC上から素子分離領域ISO上に延在し、活性領域ACは、平面視において、ゲート電極GEとの重なり領域において、素子分離領域ISOの方向に突出した凸部ACeを有する。このように、活性領域ACに、凸部ACeを設けることにより、寄生トランジスタのチャネル長を大きくでき、寄生トランジスタPTrをオンし難くすることができる。
【選択図】図2
Description
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
GaN系窒化物半導体は、SiやGaAsに比べてワイドバンドギャップで、高い電子移動度を有するため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。このようなトランジスタの中でも、ノーマリオフ特性を有するトランジスタは有用であり、ノーマリオフ特性を持たせるための構造が検討されている。
例えば、特許文献1(特開2013−065649号公報)には、窒化物半導体層をチャネルとして用いたトランジスタが開示されている。このトランジスタにおいては、障壁層とチャネル層の界面に、2DEG(2次元電子ガス)が発生する。そして、ゲート電極下においては、キャップ層が設けられ、2DEGの発生が抑止される。
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。特に、ノーマリオフ特性を持たせるためのトランジスタの構造(メサ型MOS構造)について検討している。
しかしながら、後述するように、トランジスタのId−Vg波形に、ハンプ(こぶ)が生じ、閾値の低下が確認された。
特に、窒化物半導体を用いた半導体装置においては、安定したノーマリオフ特性を持たせるために、閾値を上昇させる検討が進められており、上記Id−Vg波形のハンプ(こぶ)の低減が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第1窒化物半導体層よりなるバッファ層と、第2窒化物半導体層よりなるチャネル層と、第3窒化物半導体層よりなる障壁層とが順次積層され、この上に形成されたメサ型の第4窒化物半導体層よりなるキャップ層(2DEG解消層)を有する。そして、キャップ層の一方の側に形成されたソース電極と、他方の側に形成されたドレイン電極と、キャップ層の上方に形成されたゲート電極と、を有する。さらに、第1〜第4窒化物半導体層の積層体中に設けられ、活性領域を区画する素子分離領域を有し、ゲート電極は、活性領域上から素子分離領域上に延在し、平面視において、メサ型の第4窒化物半導体層との重なり領域内における、活性領域と素子分離領域との境界線の長さが、ゲート電極のゲート長よりも長い。
本願において開示される一実施の形態に示される半導体装置の製造方法は、第1〜第4窒化物半導体層を順次形成する工程と、第1〜第4窒化物半導体層の積層体中に、活性領域を区画する素子分離領域を形成する工程と、メサ型の第4窒化物半導体層の上方にゲート電極を形成する工程と、を有する。そして、ゲート電極は、活性領域上から素子分離領域上に延在し、平面視において、メサ型の第4窒化物半導体層との重なり領域内における、活性領域と素子分離領域との境界線の長さが、ゲート電極のゲート長よりも長い。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
[構造説明]
図1は、本実施の形態の半導体装置の構成を示す断面図である。図1に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ(FET;Field Effect Transistor)である。また、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)とも呼ばれる。
図1は、本実施の形態の半導体装置の構成を示す断面図である。図1に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ(FET;Field Effect Transistor)である。また、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)とも呼ばれる。
本実施の形態の半導体装置においては、基板SUB上に、第1の窒化物半導体層S1、第2の窒化物半導体層S2および第3の窒化物半導体層S3が順次形成されている。そして、第3の窒化物半導体層S3の中央部上には、第4の窒化物半導体層S4が形成されている。なお、基板SUB上に、核生成層やその上の高抵抗バッファ層を形成した後、第1の窒化物半導体層S1等を形成してもよい。
基板SUBとしては、例えば、(111)面が露出しているシリコン(Si)からなる半導体基板を用いることができる。基板SUBとしては、上記シリコンの他、SiCやサファイアなどからなる基板を用いてもよい。また、GaNからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム(AlN)層を用いることができる。高抵抗バッファ層は、窒化物半導体に対し深い準位を形成する不純物を添加した1層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体(超格子層ともいう)として、窒化ガリウム(GaN)層と窒化アルミニウム(AlN)層との積層膜(AlN/GaN膜)を、繰り返し積層した超格子構造体を高抵抗バッファ層として用いることができる。
なお、通常、基板SUB上の窒化物半導体層(III−V族の化合物半導体層)は、すべてIII族元素面成長で形成する。
前述したように、基板SUB上には、第1の窒化物半導体層S1、第2の窒化物半導体層S2および第3の窒化物半導体層S3が順次形成されている。そして、第3の窒化物半導体層S3の中央部上には、第4の窒化物半導体層S4が形成されている。
第2の窒化物半導体層S2は、第1の窒化物半導体層S1と電子親和力が等しいか、または、第1の窒化物半導体層S1より電子親和力が大きい(S1≦S2)。
第3の窒化物半導体層S3は、第1の窒化物半導体層S1より電子親和力が小さい(S1>S3)。
第4の窒化物半導体層S4は、メサ型(メサ形状、凸状、ライン状)である。この第4の窒化物半導体層S4は、第2の窒化物半導体層S2と電子親和力が等しいか、または、第2の窒化物半導体層S2より電子親和力が大きい(S4≧S2)。
第1の窒化物半導体層S1は、バッファ層とも呼ばれ、例えば、AlGaNよりなる。また、第2の窒化物半導体層S2は、チャネル層とも呼ばれ、例えば、GaNよりなる。また、第3の窒化物半導体層S3は、障壁層(電子供給層)と呼ばれ、例えば、AlGaNよりなる。但し、第1の窒化物半導体層S1よりAl組成が大きい。また、メサ型の第4の窒化物半導体層S4は、キャップ層とも呼ばれ、例えば、GaNよりなる。
また、メサ型の第4の窒化物半導体層(キャップ層)S4上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。メサ型の第4の窒化物半導体層(キャップ層)S4、ゲート絶縁膜GIおよびゲート電極GEの積層体の平面形状は、Y方向に長辺を有する矩形状である(図2参照)。ゲート電極は、活性領域AC上から素子分離領域ISO上にY方向に延在している。そして、ゲート電極GEのX方向の長さ(ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ)Lgは、メサ型の第4の窒化物半導体層(キャップ層)S4のX方向の長さLcと同程度である(Lg≒Lc)。なお、ゲート絶縁膜GIのX方向の長さも、上記長さLg、Lcと同程度である。
また、ゲート電極GE上には、層間絶縁膜IL1が形成されている。また、第3の窒化物半導体層(障壁層)S3上であって、メサ型の第4の窒化物半導体層(キャップ層)S4の両側には、ソース電極SEおよびドレイン電極DEが形成されている。例えば、層間絶縁膜IL1中には、コンタクトホール(接続孔)C1が形成され、このコンタクトホールC1の内部および上部には、ソース電極SEおよびドレイン電極DEが配置される。
ここで、第2の窒化物半導体層S2と第3の窒化物半導体層S3の界面においては、ピエゾ分極(格子定数差に起因)および自発分極による2DEG(2次元電子ガス)が発生する。但し、ゲート電極GEの下方においては、ゲート絶縁膜GIを介してメサ型の第4の窒化物半導体層(キャップ層)S4が設けられているため、この層(S4)に接する第3の窒化物半導体層S3は、第4の窒化物半導体層(キャップ層)S4の格子定数の影響を受け、第2の窒化物半導体層S2と第3の窒化物半導体層S3の界面のピエゾ分極成分が減少し、2DEGの発生が抑止される。このため、ゲート電極GEに所定の電位(閾値電位)を印加した場合にのみ、2DEGの発生が抑止されているゲート電極GEの下方に、チャネルが形成され、トランジスタがオン状態となる。このように、本実施の形態のトランジスタは、ノーマリオフ特性を有する。
そして、本実施の形態のトランジスタにおいては、以下に説明するように、トランジスタの形成領域である活性領域ACに、平面視において、ゲート電極GEとの重なり領域に、素子分離領域ISOの方向に突出した凸部ACeを設けたので、閾値電位を向上させ、ノーマリオフ特性を安定的に維持することができる。
図2〜図5を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。図2は、本実施の形態の半導体装置の構成を示す平面図である。図3および図4は、本実施の形態の半導体装置の構成を示す断面図である。前述の図1は、図2のA−A部に対応し、図3は、図2のB−B部に対応し、図4は、図2のC−C部に対応する。また、図5は、本実施の形態の半導体装置の構成を示す平面図であり、図2は、図5の一部(例えば、破線で囲んだ領域a)に対応する。
図2に示すように、ドレイン電極DEの平面形状は、Y方向に長辺を有する矩形状である。また、ソース電極SEの平面形状は、Y方向に長辺を有する矩形状である。ドレイン電極DEの下には、ドレイン電極DEと第3の窒化物半導体層(障壁層)S3との接続部となるコンタクトホールC1が配置されている。このコンタクトホールC1の平面形状は、Y方向に長辺を有する矩形状である。ソース電極SEの下には、ソース電極SEと第3の窒化物半導体層(障壁層)S3との接続部となるコンタクトホールC1が配置されている。このコンタクトホールC1の平面形状は、Y方向に長辺を有する矩形状である。
そして、ドレイン電極DEの下のコンタクトホールC1とソース電極SEの下のコンタクトホールC1との間には、ゲート電極GEが配置されている。前述したようにゲート電極GEは、Y方向に長辺を有する矩形状である。
図2に示す、ドレイン電極DE、ゲート電極GEおよびソース電極SEは、図5に示すように、繰り返して複数配置されている。
即ち、図5に示すように、ドレイン電極DEの平面形状は、Y方向に長辺を有する矩形状である。複数のライン状のドレイン電極DEが、X方向に一定の間隔を置いて配置されている。また、ソース電極SEの平面形状は、Y方向に長辺を有する矩形状である。複数のライン状のソース電極SEが、X方向に一定の間隔を置いて配置されている。そして、複数のソース電極SEのそれぞれと、複数のドレイン電極DEのそれぞれは、X方向に沿って互い違いに配置されている。そして、ドレイン電極DEの下のコンタクトホールC1とソース電極SEの下のコンタクトホールC1との間には、ゲート電極GEが配置されている。
また、複数のドレイン電極DEは、ドレインパッド(端子部ともいう)DPにより接続される。このドレインパッドDPは、ドレイン電極DEの一端側(図5においては、中央部)において、X方向に延在するように配置される。言い換えれば、X方向に延在するドレインパッドDPからY方向に突き出るように複数のドレイン電極DEが配置される。このような形状を、櫛形形状と言うことがある。
複数のソース電極SEは、ソースパッド(端子部ともいう)SPにより接続される。このソースパッドSPは、ソース電極SEの他端側(図5においては、左側)において、X方向に延在するように配置される。言い換えれば、X方向に延在するソースパッドSPからY方向に突き出るように複数のソース電極SEが配置される。このような形状を、櫛形形状と言うことがある。
複数のゲート電極GEは、ゲート線GLにより接続される。このゲート線GLは、ゲート電極GEの一端側(図5においては、左側)において、X方向に延在するように配置される。言い換えれば、X方向に延在するゲート線GLからY方向に突き出るように複数のゲート電極GEが配置される。なお、ゲート線GLは、例えば、ゲート線GLのX方向の両側(図5においては、上側または下側)に設けられたゲートパッド(図示せず)と接続される。
ゲート電極GEおよびゲート線GLの断面図における下方には、ゲート絶縁膜GIを介して、メサ型の第4の窒化物半導体層(キャップ層)S4が配置されている。
また、上記ゲート線GL、ゲート電極GE、ソースパッドSP、ソース電極SEおよびドレイン電極DEは、図5の中央部のドレインパッドDPを軸として左右対称に配置されている。
そして、上記ソース電極SE、ドレイン電極DEおよびゲート電極GEは、主として、素子分離領域ISOで囲まれた活性領域AC上に配置されている。活性領域ACの平面形状は、X方向に長辺を有する略矩形状である。一方、ドレインパッドDP、ゲート線GL、ソースパッドSPは、素子分離領域ISO上に配置されている。活性領域ACとゲート線GLとの間に、ソースパッドSPが配置されている。素子分離領域ISOは、イオン注入等により、窒化物半導体層において結晶性が破壊された高抵抗領域である。高抵抗領域は、素子分離領域として機能し、少なくとも活性領域ACより抵抗が高い。
ここで、本実施の形態においては、図2、図5に示すように、トランジスタの形成領域である活性領域ACに、凸部(凸領域)ACeを設けている。即ち、図2に示すように、平面視において、活性領域ACとゲート電極GEとの重なり領域に、凸部(凸領域)ACeを設けている。より具体的には、活性領域ACは、略矩形状であり、その端部であるラインL1から突出した凸部ACeを有する。ラインL1は、X方向に延在するラインであり、例えば、ソース電極SEの端部近傍のラインである。また、ラインL2から突出した凸部ACeを有する。ラインL2は、X方向に延在するラインであり、例えば、ドレイン電極DEの端部近傍のラインである。
凸部ACeのX方向の長さ(ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ)Leは、ゲート電極GEのX方向の長さLg(例えば、2μm程度)より小さい。例えば、凸部ACeのX方向の長さLeは、1μm程度であり、凸部ACeのY方向の長さは、1.8μm程度である。
このように、活性領域ACに、凸部(凸領域)ACeを設けることにより、活性領域ACと素子分離領域ISOとの境界において、図3、図4に示すように、残存2DEG(R2DEG)が生じ、寄生トランジスタが生じたとしても、寄生トランジスタのチャネル長が大きいため、寄生トランジスタをオンし難くすることができる。
図6〜図8は、比較例の半導体装置の構成を示す図である。図6は、断面図であり、図7は、平面図であり、図8は、断面図である。図6は、図7のA−A部に対応し、図8は、図7のB−B部に対応する。図9、図10は、比較例の半導体装置(トランジスタ)のId−Vg波形を示す図である。図11は、本実施の形態の半導体装置(トランジスタ)のId−Vg波形を模式的に示す図である。Idは、ドレイン電流であり、Vgは、ゲート電位である。
図6〜図8に示す比較例の半導体装置(トランジスタ)のように、活性領域ACに、凸部(ACe)を設けていない場合には、図9の実線で示すように、トランジスタのId−Vg波形に、ハンプ(こぶ)が見られる。なお、図9の破線は、特性の良好なトランジスタのId−Vg波形である。このようなハンプを有するId−Vg波形は、図10に示すように、主たるトランジスタMTrのId−Vg波形であるグラフ(a)と、寄生トランジスタPTrのId−Vg波形であるグラフ(b)との合成波形と考えられる。即ち、主たるトランジスタMTrに並列に接続される寄生トランジスタPTrが生じており、閾値電位が低く、チャネル幅が小さい寄生トランジスタPTrが先にオンし、その後、より閾値電位が高く、チャネル幅が大きい主たるトランジスタMTrがオンするものと考えられる。その結果、主たるトランジスタMTrにおいて設定した閾値電位より前に、ドレイン電流(Id)が流れ出してしまい、閾値電位が低下することとなる。
このような寄生トランジスタPTrの発生については、次のように考察できる。図8に示すように、ゲート電極GEの直下においては、通常であれば第4の窒化物半導体層(キャップ層)S4の影響で、2DEGの発生が抑止され、閾値電位が高い状態となる。即ち、主たるトランジスタMTrの形成領域においては、破線で囲んだ領域Mに示すように、領域Mを中心として図中矢印で示された180度の方向から第4の窒化物半導体層(キャップ層)S4の影響を受ける。このため、閾値電位が十分高められている状態と考えられる。
これに対し、活性領域ACと素子分離領域ISOとの境界付近において、活性領域ACでは第4の窒化物半導体層(キャップ層)S4はその格子定数差により第3の窒化物半導体層(障壁層)S3のピエゾ分極に影響を与えるが、素子分離領域ISOでは第4の窒化物半導体層S4の結晶性が破壊されたり除去されたりしているため、素子分離領域ISOの第4の窒化物半導体層(キャップ層)S4からのピエゾ分極への影響はない。つまり、活性領域ACと素子分離領域ISOとの境界において、破線で囲んだ領域Pでは、図中矢印で示された90度の方向からのみ第4の窒化物半導体層(キャップ層)S4の影響を受ける。このように、活性領域ACと素子分離領域ISOとの境界付近においては、主たるトランジスタMTrの形成領域よりも、ピエゾ分極の抑止効果が半分となり、残存2DEG(R2DEG)が生じる。なお、残存2DEG(R2DEG)とは、前述のようにキャップ層によるピエゾ分極の抑止効果が十分でない領域、即ち、閾値の異なるチャネルのことを指し、ゲート電極に電位が印加された場合に、他の領域よりも低い電位でチャネルが形成される領域を意味する。
このように、閾値電位が十分高められない領域が、活性領域ACと素子分離領域ISOとの境界付近に発生することとなり、これが、閾値電位が低く、チャネル幅が小さい寄生トランジスタPTrとなる(図7)。
これに対し、本実施の形態においては、図2に示すように、活性領域ACと素子分離領域ISOとの境界付近に残存2DEG(R2DEG)が生じたとしても、活性領域ACと素子分離領域ISOとの境界の長さ(有効領域、チャネル領域)が、主たるトランジスタMTrのチャネル長より長くなるため、寄生トランジスタPTrがオンし難くなる。このため、例えば、図11に示すように、主たるトランジスタMTrのId−Vg波形であるグラフ(a)の内側となるよう、寄生トランジスタPTrのId−Vg波形であるグラフ(b)が右側にシフトするため、図9の実線のグラフで示すようなハンプ(こぶ)を解消することができる。
このように、本実施の形態においては、Id−Vg波形のハンプを低減し、閾値電位の低下を抑制し、ノーマリオフ特性の安定化を図ることができる。
[製法説明]
次いで、図12〜図35を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図12〜図35は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
次いで、図12〜図35を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図12〜図35は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図12〜図15に示すように、基板SUBを準備し、第1〜第3の窒化物半導体層を順次形成する。基板SUBとして、例えば、(111)面が露出しているシリコン(Si)からなる半導体基板を用いる。なお、基板SUBとしては、上記シリコンの他、SiCやサファイアなどからなる基板を用いてもよい。また、GaNからなる基板を用いてもよい。なお、通常、基板SUB上にこの後形成される窒化物半導体層(III−V族の化合物半導体層)は、すべてIII族元素面成長(即ち、本件の場合、ガリウム面成長あるいはアルミ面成長)で形成する。なお、基板SUB上に、核生成層および高抵抗バッファ層を形成した後、第1〜第3の窒化物半導体層を順次形成してもよい。核生成層として、例えば、窒化アルミニウム(AlN)層を用いることができ、この層は、例えば、有機金属気相成長(MOCVD:Metal Organic Chemical Vapor Deposition)法を用いた、エピタキシャル成長により形成することができる。また、高抵抗バッファ層として、窒化ガリウム(GaN)層と窒化アルミニウム(AlN)層との積層膜(AlN/GaN膜)を、繰り返し積層した超格子構造体を用いることができ、この超格子構造体は、例えば、窒化ガリウム(GaN)層と、窒化アルミニウム(AlN)層とを、交互に有機金属気相成長法を用いてエピタキシャル成長させることにより形成することができる。
次いで、基板SUB上に、第1の窒化物半導体層(バッファ層)S1として、AlGaN層を有機金属気相成長法などを用いて、1000nm程度エピタキシャル成長させる。AlGaN層の構成元素比については、例えば、AlXGa1−XNとする場合に、Xを0以上0.1以下(0≦X≦0.1)とする。このAlGaN層は、例えば、ノンドープ層である。即ち、意図的なn型不純物やp型不純物のドープは行われていない。
次いで、第1の窒化物半導体層S1上に、第2の窒化物半導体層(チャネル層)S2として、GaN層を有機金属気相成長法などを用いて、50nm程度エピタキシャル成長させる。
次いで、第2の窒化物半導体層S2上に、第3の窒化物半導体層(障壁層)S3として、AlGaN層を有機金属気相成長法などを用いて、20nm程度エピタキシャル成長させる。AlGaN層の構成元素比については、例えば、AlZGa1−ZNとする場合に、ZをXより大きく0.4未満(X<Z<0.4)とする。
ここで、第2の窒化物半導体層(チャネル層)S2と、第3の窒化物半導体層(障壁層)S3との界面には、前述したように、2DEG(2次元電子ガス)が発生する。
次いで、図16〜図19に示すように、第3の窒化物半導体層S3上に、第4の窒化物半導体層(キャップ層)S4として、GaN層を有機金属気相成長法などを用いて、100nm程度エピタキシャル成長させる。この第4の窒化物半導体層(キャップ層)S4の成膜により、上記2DEGが消失する。
次いで、図20〜図23に示すように、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜PR1を保護膜(例えば、酸化シリコン膜)IFを介して第4の窒化物半導体層(キャップ層)S4上に形成する。次いで、フォトレジスト膜PR1をマスクとして、ホウ素イオンを打ち込むことにより、素子分離領域ISOを形成する。このように、ホウ素(B)や窒素(N)などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。
例えば、ホウ素イオンを、第1〜第4の窒化物半導体層S1〜S4からなる積層体中の一部に、1×1014(1E14)cm−2程度の密度で打ち込む。打ち込みエネルギーは、例えば、100keV程度である。なお、打ち込みの深さ、即ち、素子分離領域ISOの底部は、例えば、第3の窒化物半導体層(障壁層)S3の底面より下に位置するように、ホウ素イオンの打ち込み条件を調整する。このようにして、素子分離領域ISOを形成する。この素子分離領域ISOで囲まれた領域が活性領域ACとなる。図21に示すように、この活性領域ACは、凸部(凸領域)ACeを有する。より具体的には、活性領域ACは、略矩形状であり、その端部であるラインL1から突出した凸部ACeを有する。また、ラインL2から突出した凸部ACeを有する。そして、この凸部ACe上には、後述するゲート電極GEが配置される。このように、凸部ACeを設けることで、活性領域ACと素子分離領域ISOとの境界が長くなり、この境界上にゲート電極GEが配置され、前述した残存2DEG(R2DEG)の影響により、寄生トランジスタが生成したとしても、チャネル長が長くなりオンし難くなる。この後、プラズマ剥離処理などによりフォトレジスト膜PR1を除去し、さらに、保護膜IFを除去する。
なお、第1〜第4の窒化物半導体層S1〜S4は、例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層(ここでは、AlGaN層やGaN層)の構成元素を含むガスを用いる。例えば、AlGaN層の成膜の際には、Al、Ga、Nの原料ガスとして、トリメチルアルミニウム(TMAl)、トリメチルガリウム(TMG)、アンモニアをそれぞれ用いる。また、例えば、GaN層の成膜の際には、Ga、Nの原料ガスとして、トリメチルガリウム(TMG)、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。
次いで、図24〜図27に示すように、第4の窒化物半導体層S4上に、ゲート絶縁膜GIとなる絶縁膜10と、ゲート電極GEとなる導電性膜11を順次形成する。例えば、第4の窒化物半導体層(キャップ層)S4上に、ゲート絶縁膜GI用の絶縁膜10として、酸化アルミニウム膜(Al2O3膜)をALD法などを用いて50nm程度の膜厚で堆積する。ゲート絶縁膜GI用の絶縁膜10としては、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、SiN膜、SiON膜(酸窒化シリコン膜)、ZrO2膜(酸化ジルコニウム膜)、HfO2膜(酸化ハフニウム膜)、ハフニウムアルミネート膜、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)、HfAlO膜のようなハフニウム系絶縁膜を用いてもよい。
次いで、例えば、ゲート絶縁膜GI用の絶縁膜10上に、ゲート電極GE用の導電性膜11として、例えば、TiN(窒化チタン)膜を、スパッタリング法などを用いて200nm程度の膜厚で堆積する。導電性膜11の構成材料や膜厚は適宜調整可能である。ゲート電極GE用の導電性膜11として、TiNの他、BまたはPなどのドーパントを添加した多結晶シリコンを用いてもよい。また、Ti、Al、Ni、Pt、Au、およびこれらのSi化合物や、N化合物を用いてもよい。また、これらの材料膜を積層した多層膜を用いてもよい。
次いで、図28〜図31に示すように、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜PR2を形成し、このフォトレジスト膜PR2をマスクとして、TiN膜をエッチングすることによりゲート電極GEを形成する。このように、所望の形状の膜をマスクとして、下層の膜をエッチングすることをパターニングという。具体的には、例えば、Cl2を主成分とするガスを用いたドライエッチングによりTiN膜をエッチングする。Cl2のような塩素系ガスに代えて、フッ素系ガスを用いてもよい。また、塩素系ガスとフッ素系ガスの混合ガスを用いてもよい。次いで、ゲート電極(TiN膜)GEの下層の酸化アルミニウム膜をエッチングする。例えば、BCl3を主成分とするガスを用いたドライエッチングにより酸化アルミニウム膜をエッチングする。次いで、ゲート絶縁膜(酸化アルミニウム膜)GIの下層の第4の窒化物半導体層(キャップ層)S4をエッチングする。例えば、塩素系ガスを用いたドライエッチングにより第4の窒化物半導体層S4を加工する。これにより、メサ型の第4の窒化物半導体層S4、ゲート絶縁膜GIおよびゲート電極GEの積層体が形成される。
この段階においては、メサ型の第4の窒化物半導体層S4が第3の窒化物半導体層(障壁層)S3上に部分的(例えば、Y方向に長辺を有する矩形状)に形成されている。一方、メサ型の第4の窒化物半導体層S4の両側の第3の窒化物半導体層S3の露出部においては、第4の窒化物半導体層S4が除去されたため、2DEGが再発生する。
この後、フォトレジスト膜PR2を除去する。なお、ゲート電極GEの加工後に、フォトレジスト膜PR2を除去し、ゲート電極GEをマスクとして、ゲート絶縁膜GIおよび第4の窒化物半導体層S4をエッチングしてもよい。
次いで、図32〜図35に示すように、ゲート電極GE上に、層間絶縁膜IL1を形成する。例えば、層間絶縁膜IL1として、酸化シリコン膜をCVD法などを用いて2μm程度堆積する。酸化シリコン膜としては、オルトケイ酸テトラエチル(Tetraethyl orthosilicate)を原料としても用いた、いわゆるTEOS膜を用いてもよい。次いで、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜IL1中に、コンタクトホールC1を形成する。例えば、層間絶縁膜IL1上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜(図示せず)を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜IL1をエッチングすることにより、コンタクトホールC1を形成する。例えば、SF6を主成分とするガス(フッ素系ガス)を用いたドライエッチングにより、層間絶縁膜IL1をエッチングする。これにより、ゲート電極GEの両側に位置するソース電極接続領域およびドレイン電極接続領の第3の窒化物半導体層(障壁層)S3が露出する。
次いで、このコンタクトホールC1中および層間絶縁膜IL1上に、ソース電極SEおよびドレイン電極DEを形成する。例えば、コンタクトホールC1内を含む層間絶縁膜IL1上に導電性膜を形成する。例えば、導電性膜として、Al/Ti膜を形成する。例えば、コンタクトホール内を含む層間絶縁膜IL1上に、Ti膜を、スパッタリング法などを用いて20nm程度の膜厚で形成し、さらに、その上に、Al膜をスパッタリング法などを用いて2μm程度の膜厚で形成する。次いで、熱処理を施す。例えば、500℃、30分間の熱処理を行う。これにより、導電性膜(Al/Ti膜)とその下層の層との間のオーミックコンタクトを取ることができる。
次いで、ソース電極SE、ドレイン電極DEの形成領域にフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜(図示せず)をマスクとして、導電性膜(Al/Ti膜)をエッチングする。例えば、Cl2を主成分とするガスを用いたドライエッチングにより、導電性膜(Al/Ti膜)をエッチングする。
このソース電極SEおよびドレイン電極DEを構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接触する材料を用いることが好ましい。
この後、ソース電極SE、ドレイン電極DE上を含む層間絶縁膜IL1上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
(実施の形態2)
上記実施の形態1においては、素子分離領域ISOを、窒化物半導体層において結晶性が破壊された高抵抗領域としたが、素子分離領域ISOを、窒化物半導体層の除去領域としてもよい。
上記実施の形態1においては、素子分離領域ISOを、窒化物半導体層において結晶性が破壊された高抵抗領域としたが、素子分離領域ISOを、窒化物半導体層の除去領域としてもよい。
[構造説明]
図36〜図39は、本実施の形態の半導体装置の構成を示す断面図または平面図である。図37は、平面図であり、図36は、図37のA−A部に対応し、図38は、図37のB−B部に対応し、図39は、図37のC−C部に対応する。
図36〜図39は、本実施の形態の半導体装置の構成を示す断面図または平面図である。図37は、平面図であり、図36は、図37のA−A部に対応し、図38は、図37のB−B部に対応し、図39は、図37のC−C部に対応する。
図36〜図39に示すように、素子分離領域ISO以外の構成は、実施の形態1(図1)に示す半導体装置と、同様であるため、その説明を省略する。
本実施の形態においては、素子分離領域ISOにおいて、第1〜第4窒化物半導体層(S1〜S4)が除去されている(図38、図39)。このように、第1〜第4窒化物半導体層(S1〜S4)を除去することで、活性領域ACを区画し、活性領域ACを他の活性領域などと電気的に分離することができる。ここでは、素子分離領域ISOにおいて、第1〜第4窒化物半導体層(S1〜S4)の積層体がすべて除去されているが、少なくとも2DEGが形成される領域までが除去されていればよい。
そして、本実施の形態のトランジスタにおいても、実施の形態1の場合と同様に、トランジスタの形成領域である活性領域ACに、平面視において、ゲート電極GEとの重なり領域に、素子分離領域ISOの方向に突出した凸部ACeを設けたので、閾値電位を向上させ、ノーマリオフ特性を安定的に維持することができる。
[製法説明]
次いで、図40〜図51を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図40〜図51は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
次いで、図40〜図51を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図40〜図51は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
実施の形態1と同様にして、基板SUBを準備し、第1〜第4の窒化物半導体層(S1〜S4)を順次形成する(図40〜図43)。
次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜PR21を第4の窒化物半導体層(キャップ層)S4上に形成する。次いで、フォトレジスト膜PR21をマスクとして、第1〜第4窒化物半導体層S1〜S4をエッチングする。第1〜第4窒化物半導体層S1〜S4の除去領域(溝)が、素子分離領域ISOとなる。そして、この素子分離領域ISOで囲まれた領域が活性領域ACとなる。この活性領域ACは、実施の形態1の場合と同様の形状であり、凸部(凸領域)ACeを有する。このように、凸部ACeを設けることで、活性領域ACと素子分離領域ISOとの境界が長くなり、この境界上にゲート電極GEが配置され、前述した残存2DEG(R2DEG)の影響により、寄生トランジスタが生成したとしても、チャネル長が長くなりオンし難くなる。
この後、プラズマ剥離処理などによりフォトレジスト膜PR21を除去する。
次いで、図44〜図47に示すように、第4の窒化物半導体層S4上および基板SUB上に、ゲート絶縁膜GIとなる絶縁膜10と、ゲート電極GEとなる導電性膜11を順次形成する。ゲート絶縁膜GIとなる絶縁膜10と、ゲート電極GEとなる導電性膜11は、実施の形態1の場合と同様の材料を用い、同様に形成することができる。
次いで、図48〜図51に示すように、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜PR2を形成し、このフォトレジスト膜PR2をマスクとして、ゲート電極GEとなる導電性膜11、ゲート絶縁膜GIとなる絶縁膜10および第4の窒化物半導体層(キャップ層)S4をエッチングする。この後、フォトレジスト膜PR2を除去する。
次いで、実施の形態1の場合と同様にして、ゲート電極GE上に、層間絶縁膜IL1を形成し、この層間絶縁膜IL1をエッチングすることにより、コンタクトホールC1を形成する。さらに、コンタクトホールC1中および層間絶縁膜IL1上に、ソース電極SEおよびドレイン電極DEを形成する(図36〜図39)。
この後、ソース電極SE、ドレイン電極DE上を含む層間絶縁膜IL1上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
(実施の形態3)
本実施の形態においては、各種応用例を説明する。実施の形態1においては、ゲート電極GEとメサ型の第4の窒化物半導体層(キャップ層)S4とを同様の形状としたが、メサ型の第4の窒化物半導体層(キャップ層)S4をゲート電極GEより一回り小さくしてもよい(応用例1)。また、ソース電極SEをゲート電極GEの上方まで延在させてもよい(応用例2)。
本実施の形態においては、各種応用例を説明する。実施の形態1においては、ゲート電極GEとメサ型の第4の窒化物半導体層(キャップ層)S4とを同様の形状としたが、メサ型の第4の窒化物半導体層(キャップ層)S4をゲート電極GEより一回り小さくしてもよい(応用例1)。また、ソース電極SEをゲート電極GEの上方まで延在させてもよい(応用例2)。
(応用例1)
図52〜図55は、本実施の形態の応用例1の半導体装置の構成を示す断面図または平面図である。図53は、平面図であり、図52は、図53のA−A部に対応し、図54は、図53のB−B部に対応し、図55は、図53のC−C部に対応する。
図52〜図55は、本実施の形態の応用例1の半導体装置の構成を示す断面図または平面図である。図53は、平面図であり、図52は、図53のA−A部に対応し、図54は、図53のB−B部に対応し、図55は、図53のC−C部に対応する。
図52〜図55に示すように、メサ型の第4の窒化物半導体層(キャップ層)S4以外の構成は、実施の形態1(図1)に示す半導体装置と、同様であるため、その説明を省略する。
本実施の形態においては、メサ型の第4の窒化物半導体層(キャップ層)S4が、ゲート電極GEより一回り小さい。このため、メサ型の第4の窒化物半導体層(キャップ層)S4は、ゲート電極GEとゲート絶縁膜GIの積層体に内包されている。また、この場合、凸部ACeのX方向の長さLeは、メサ型の第4の窒化物半導体層(キャップ層)S4のX方向の長さLcより小さい(Lg>Lc>Le)。
このような本応用例のメサ型の第4の窒化物半導体層(キャップ層)S4、ゲート絶縁膜GI、およびゲート電極GEの積層部は、以下の様にして形成することができる。
例えば、基板SUB上に順次積層した第1〜第4の窒化物半導体層(S1〜S4)のうち、第4の窒化物半導体層S4を所定の形状にパターニングし、メサ型の第4の窒化物半導体層(キャップ層)S4を形成した後、その上に、ゲート絶縁膜GIとなる絶縁膜と、ゲート電極GEとなる導電性膜を順次形成し、絶縁膜と導電性膜を一度にパターニングする。この際、絶縁膜と導電性膜の積層体が、メサ型の第4の窒化物半導体層(キャップ層)S4より一回り大きくなるようにパターニングする。このようにして、メサ型の第4の窒化物半導体層(キャップ層)S4、ゲート絶縁膜GIおよびゲート電極GEの積層部を形成することができる。
なお、他の部位の製造工程は、実施の形態1の場合と同様であるため、その説明を省略する。
(応用例2)
図56〜図59は、本実施の形態の応用例2の半導体装置の構成を示す断面図または平面図である。図57は、平面図であり、図56は、図57のA−A部に対応し、図58は、図57のB−B部に対応し、図59は、図57のC−C部に対応する。
図56〜図59は、本実施の形態の応用例2の半導体装置の構成を示す断面図または平面図である。図57は、平面図であり、図56は、図57のA−A部に対応し、図58は、図57のB−B部に対応し、図59は、図57のC−C部に対応する。
図56〜図59に示すように、ソース電極SE以外の構成は、実施の形態1(図1)に示す半導体装置と、同様であるため、その説明を省略する。
本実施の形態においては、ソース電極SEが、ゲート電極GEの一方の側(図56においては左側)において、コンタクトホールC1を介して、第3の窒化物半導体層S3と接続している。そして、このソース電極SEは、ゲート電極GEの上方まで延在している。例えば、ゲート電極GE上においては、層間絶縁膜IL1を介してソース電極SEが配置されている。このように、ソース電極SEによりゲート電極GEを覆う構成とすることで、ソースフィールドプレート効果を奏することができる。
このような本応用例のソース電極SEは、ソース電極SEおよびドレイン電極DE用の導電性膜(例えば、Al/Ti膜)のパターニングの際、ソース電極SEがゲート電極GEを覆う形状となるように、パターニングすればよい。
(実施の形態4)
本実施の形態においては、凸部ACeの形状について説明する。図60、図61は、本実施の形態の凸部の形状例を説明するための平面図である。
本実施の形態においては、凸部ACeの形状について説明する。図60、図61は、本実施の形態の凸部の形状例を説明するための平面図である。
(応用例1)
図60(a)に示すように、凸部ACeを平面視において、Y方向に長辺を有する矩形状とすることができる。この形状例については、実施の形態1等で説明したとおりである。凸部ACeのX方向の長さは、1μm程度であり、Y方向の長さは、1.8μm程度である。なお、ゲート電極GEのX方向の長さLgは、2μm程度である。凸部ACeは、矩形状に限定されるものではなく、半円状、半楕円状、三角形状などでもよい。
図60(a)に示すように、凸部ACeを平面視において、Y方向に長辺を有する矩形状とすることができる。この形状例については、実施の形態1等で説明したとおりである。凸部ACeのX方向の長さは、1μm程度であり、Y方向の長さは、1.8μm程度である。なお、ゲート電極GEのX方向の長さLgは、2μm程度である。凸部ACeは、矩形状に限定されるものではなく、半円状、半楕円状、三角形状などでもよい。
また、図60(b)に示すように、複数のサブ凸部ACesを有する凸部ACeを設けてもよい。このように、活性領域ACと素子分離領域ISOとの境界線が、複数の頂点を有していてもよい。図60(b)において、例えば、主たる凸部ACeのX方向の長さは、1μm程度であり、Y方向の長さは、1.5μm程度であり、その両側に、サブ凸部ACesが配置されている。例えば、サブ凸部ACesの、X方向の長さは、0.3μm程度であり、Y方向の長さは、0.5μm程度である。また、図60(c)に示すように、ゲート電極GEとの重なり領域において、複数の凸部ACeを設けてもよい。例えば、各凸部ACeのX方向の長さは、0.4μm程度であり、Y方向の長さは、1.8μm程度であり、これらの間は、0.4μm程度である。なお、上記数値は、一例であり、上記数値に限定されるものではない。
上記図60(b)(c)に示す形状においては、活性領域ACと素子分離領域ISOとの境界線が、より長くなり、寄生トランジスタのチャネル長をさらに大きくすることができる。
(応用例2)
図61に示すように、隣合う2つのゲート電極GE(隣合う2つのメサ型の第4の窒化物半導体層S4)の端部間を、ラインL1より外側において、コの字状の接続部Cで接続しつつ、接続部Cに対応するように、コの字状の凸部ACeを設けてもよい。言い換えれば、第1凸部と第2凸部とを設け、これらを電気的に接続するように繋げた構成としてもよい。この第1凸部と第2凸部は、コの字状の凸部ACeを構成する。なお、ラインL2側においても同様に、コの字状の凸部ACeを設けてもよい。
図61に示すように、隣合う2つのゲート電極GE(隣合う2つのメサ型の第4の窒化物半導体層S4)の端部間を、ラインL1より外側において、コの字状の接続部Cで接続しつつ、接続部Cに対応するように、コの字状の凸部ACeを設けてもよい。言い換えれば、第1凸部と第2凸部とを設け、これらを電気的に接続するように繋げた構成としてもよい。この第1凸部と第2凸部は、コの字状の凸部ACeを構成する。なお、ラインL2側においても同様に、コの字状の凸部ACeを設けてもよい。
この場合、一のゲート電極GEの一のドレイン側の境界線が、他のゲート電極GEの他のドレイン側の境界線と接続される。また、一のゲート電極GEのソース側の境界線が他のゲート電極GEのソース側の境界線と接続される。
そして、この場合、活性領域ACと素子分離領域ISOとの境界に沿って生じる寄生トランジスタPTr1、PTr2が、それぞれ、主たるトランジスタMTr1、MTr2のソース同士、ドレイン同士を接続するように配置される(図62)。即ち、回路上、図62に示すように、主たるトランジスタMTrに並列に接続される寄生トランジスタPTrの2つの組(a)が、主たるトランジスタMTr1、MTr2のソース同士、ドレイン同士に寄生トランジスタPTr1、PTr2が接続される構成(b)となる。図62は、本応用例の回路構成を説明するための回路図である。
本応用例の場合、主たるトランジスタに並列に接続される寄生トランジスタとしては無限のチャネル長を持つ状態となり、寄生トランジスタの動作を実質的に無効とすることができる。
(実施の形態5)
実施の形態1等においては、メサ型の第4の窒化物半導体層(キャップ層)S4上にゲート絶縁膜GIを介してゲート電極GEを配置する構成としたが、ゲート絶縁膜GIのない接合型FET(JEFTとも言う)構成としてもよい。
実施の形態1等においては、メサ型の第4の窒化物半導体層(キャップ層)S4上にゲート絶縁膜GIを介してゲート電極GEを配置する構成としたが、ゲート絶縁膜GIのない接合型FET(JEFTとも言う)構成としてもよい。
図63〜図66は、本実施の形態の半導体装置の構成を示す断面図または平面図である。図64は、平面図であり、図63は、図64のA−A部に対応し、図65は、図64のB−B部に対応し、図66は、図64のC−C部に対応する。
図63〜図66に示すように、本実施の形態の半導体装置は、ゲート絶縁膜GIが省略されていること以外は、実施の形態1(図1)に示す半導体装置と、同様であるため、その説明を省略する。
本実施の形態の半導体装置は、例えば、実施の形態1において説明した製造工程において、ゲート絶縁膜GI用の絶縁膜の形成工程を省略した工程で製造することができる。
(実施の形態6)
実施の形態1においては、活性領域ACに、凸部(凸領域)ACeを設けている。例えば、略矩形状の活性領域ACの端部であるラインL1から突出した凸部ACeを設けている(図2)。これに対し、活性領域ACに、ラインL1から後退(退行)した凹部(凹領域)ACiを設けてもよい。
実施の形態1においては、活性領域ACに、凸部(凸領域)ACeを設けている。例えば、略矩形状の活性領域ACの端部であるラインL1から突出した凸部ACeを設けている(図2)。これに対し、活性領域ACに、ラインL1から後退(退行)した凹部(凹領域)ACiを設けてもよい。
図67〜図70は、本実施の形態の半導体装置の構成を示す断面図または平面図である。図68は、平面図であり、図67は、図68のA−A部に対応し、図69は、図68のB−B部に対応し、図70は、図68のC−C部に対応する。
図67〜図70に示すように、本実施の形態の半導体装置は、活性領域ACに、凹部(凹領域)ACiが設けられていること以外は、実施の形態1(図1)に示す半導体装置と、同様であるため、その説明を省略する。
本実施の形態の半導体装置は、例えば、実施の形態1において説明した製造工程において、素子分離領域ISOを形成する際、活性領域ACに、凹部(凹領域)ACiを有するようにフォトレジスト膜を形成し、この膜をマスクとしてホウ素(B)や窒素(N)などのイオン種を打ち込むことにより形成することができる。他の工程は、実施の形態1の場合と同様であるためその説明を省略する。例えば、凹部ACiのX方向の長さ(ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ)Liは、ゲート電極GEのX方向の長さLgより小さい。例えば、凹部ACiのX方向の長さLiは、1μm程度であり、凹部ACiのY方向の長さは、1.8μm程度である。
このように、活性領域ACに、凹部(凹領域)ACiを設けた場合においても、活性領域ACと素子分離領域ISOとの境界線が長くなり、寄生トランジスタのチャネル長を大きくすることができる。その結果、寄生トランジスタをオンし難くすることができる。
なお、図68のゲート電極GEのY方向の長さは、例えば500μm〜1000μm程度であり、凹部ACiの長さは、例えば1.8μm程度であるため、凹部ACiによる主たるトランジスタMTr動作への影響はほとんどない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態2の構成に、実施の形態3の応用例1のメサ型の第4の窒化物半導体層(キャップ層)や、応用例2のソース電極SEを適用してもよい。また、実施の形態5のJFETに、実施の形態2の素子分離領域の構成や、実施の形態3の応用例1のメサ型の第4の窒化物半導体層(キャップ層)や、応用例2のソース電極SEを適用してもよい。また、実施の形態2の構成や、実施の形態5のJFETに、実施の形態6の凹部(ACi)を設けてもよい。
10 絶縁膜
11 導電性膜
a 領域
AC 活性領域
ACe 凸部
ACes サブ凸部
ACi 凹部
C 接続部
C1 コンタクトホール(接続孔)
DE ドレイン電極
DP ドレインパッド
GE ゲート電極
GI ゲート絶縁膜
GL ゲート線
IF 保護膜
IL1 層間絶縁膜
ISO 素子分離領域
L1 ライン
L2 ライン
M 領域
MTr 主たるトランジスタ
MTr1 主たるトランジスタ
MTr2 主たるトランジスタ
P 領域
PR1 フォトレジスト膜
PR2 フォトレジスト膜
PR21 フォトレジスト膜
PTr 寄生トランジスタ
PTr1 寄生トランジスタ
PTr2 寄生トランジスタ
S1 第1の窒化物半導体層(バッファ層)
S2 第2の窒化物半導体層(チャネル層)
S3 第3の窒化物半導体層(障壁層)
S4 第4の窒化物半導体層(キャップ層)
SE ソース電極
SP ソースパッド
SUB 基板
11 導電性膜
a 領域
AC 活性領域
ACe 凸部
ACes サブ凸部
ACi 凹部
C 接続部
C1 コンタクトホール(接続孔)
DE ドレイン電極
DP ドレインパッド
GE ゲート電極
GI ゲート絶縁膜
GL ゲート線
IF 保護膜
IL1 層間絶縁膜
ISO 素子分離領域
L1 ライン
L2 ライン
M 領域
MTr 主たるトランジスタ
MTr1 主たるトランジスタ
MTr2 主たるトランジスタ
P 領域
PR1 フォトレジスト膜
PR2 フォトレジスト膜
PR21 フォトレジスト膜
PTr 寄生トランジスタ
PTr1 寄生トランジスタ
PTr2 寄生トランジスタ
S1 第1の窒化物半導体層(バッファ層)
S2 第2の窒化物半導体層(チャネル層)
S3 第3の窒化物半導体層(障壁層)
S4 第4の窒化物半導体層(キャップ層)
SE ソース電極
SP ソースパッド
SUB 基板
Claims (17)
- 第1窒化物半導体層と、
前記第1窒化物半導体層上に形成された第2窒化物半導体層と、
前記第2窒化物半導体層上に形成された第3窒化物半導体層と、
前記第3窒化物半導体層上に形成されたメサ型の第4窒化物半導体層と、
前記第3窒化物半導体層上で、かつ、前記第4窒化物半導体層の一方の側に形成されたソース電極と、
前記第3窒化物半導体層上で、かつ、前記第4窒化物半導体層の他方の側に形成されたドレイン電極と、
前記第4窒化物半導体層の上方に形成されたゲート電極と、
前記第1〜第4窒化物半導体層の積層体中に設けられ、活性領域を区画する素子分離領域と、
を有し、
前記ゲート電極は、前記活性領域上から前記素子分離領域上に延在し、
平面視において、前記メサ型の第4窒化物半導体層との重なり領域内における、前記活性領域と前記素子分離領域との境界線の長さが、前記ゲート電極のゲート長よりも長い、半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート電極下にゲート絶縁膜を有する、半導体装置。 - 請求項1記載の半導体装置において、
前記境界線は、平面視において、前記活性領域から前記素子分離領域の方向に突出した凸部を有する、半導体装置。 - 請求項1記載の半導体装置において、
前記境界線は、平面視において、前記素子分離領域から前記活性領域の内側へ退行した凹部を有する、半導体装置。 - 請求項3または4記載の半導体装置において、
前記凸部または前記凹部のチャネル長方向の長さは、前記ゲート電極のゲート長より小さい、半導体装置。 - 請求項1記載の半導体装置において、
前記素子分離領域は、前記活性領域より抵抗の高い高抵抗領域である、半導体装置。 - 請求項1記載の半導体装置において、
前記素子分離領域は、前記第1〜第4窒化物半導体層の積層体の一部の除去領域である、半導体装置。 - 請求項1記載の半導体装置において、
前記メサ型の第4窒化物半導体層のチャネル長方向の長さは、前記ゲート電極のゲート長より小さい、半導体装置。 - 請求項3または4記載の半導体装置において、
前記凸部または前記凹部のチャネル長方向の長さは、前記メサ型の第4窒化物半導体層のチャネル長方向の長さより小さい、半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート電極を覆うように形成された層間絶縁膜を有し、
前記ソース電極は、前記層間絶縁膜中に形成された接続孔内に配置され、前記ゲート電極の上方まで延在している、半導体装置。 - 請求項1記載の半導体装置において、
前記境界線は、複数の頂点を有する、半導体装置。 - 第1窒化物半導体層と、
前記第1窒化物半導体層上に形成された第2窒化物半導体層と、
前記第2窒化物半導体層上に形成された第3窒化物半導体層と、
前記第3窒化物半導体層上に形成された第4窒化物半導体層よりなる第1メサ部および第2メサ部と、
前記第3窒化物半導体層上で、かつ、前記第1メサ部と、前記第2メサ部との間に形成されたソース電極と、
前記第3窒化物半導体層上で、かつ、前記第1メサ部の、前記ソース電極と逆側に形成された第1ドレイン電極と、
前記第3窒化物半導体層上で、かつ、前記第2メサ部の、前記ソース電極と逆側に形成された第2ドレイン電極と、
前記第1メサ部の上方に形成された第1ゲート電極と、
前記第2メサ部の上方に形成された第2ゲート電極と、
前記第1〜第4窒化物半導体層の積層体中に設けられ、活性領域を区画する素子分離領域と、
を有し、
前記第1メサ部および前記第2メサ部は、前記活性領域上から素子分離領域上に延在して接続され、
前記第1ゲート電極および前記第2ゲート電極は、前記活性領域上から素子分離領域上に延在して接続され、
平面視において、前記第1メサ部と前記第2メサ部およびそれらを接続する前記第4窒化物半導体層との重なり領域内の前記活性領域と前記素子分離領域との境界線において、
前記第1ゲート電極の前記第1ドレイン電極側の境界線が前記第2ゲート電極の前記第2ドレイン電極側の境界線と、
前記第1ゲート電極の前記ソース電極側の境界線が前記第2ゲート電極の前記ソース電極側の境界線と、
それぞれ接続されている、半導体装置。 - 請求項12記載の半導体装置において、
前記第1メサ部および前記第2メサ部の前記境界線は、平面視において、前記活性領域から前記素子分離領域の方向に突出した第1凸部および第2凸部を有し、
前記第1凸部および前記第2凸部のチャネル長方向の長さは、前記第1メサ部および前記第2メサ部のチャネル長方向の長さより小さい、半導体装置。 - 請求項13記載の半導体装置において、
前記第1凸部および前記第2凸部は、コの字状の前記活性領域を構成する、半導体装置。 - (a)第1窒化物半導体層上に、第2窒化物半導体層を形成する工程、
(b)前記第2窒化物半導体層上に、第3窒化物半導体層を形成する工程、
(c)前記第3窒化物半導体層上に、第4窒化物半導体層を形成する工程、
(d)前記第1〜第4窒化物半導体層の積層体中に、活性領域を区画する素子分離領域を形成する工程、
(e)メサ型の前記第4窒化物半導体層の上方にゲート電極を形成する工程、を有し、
前記ゲート電極は、前記活性領域上から素子分離領域上に延在し、
平面視において、前記メサ型の第4窒化物半導体層との重なり領域内における、前記活性領域と前記素子分離領域との境界線の長さが、前記ゲート電極のゲート長よりも長い、半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記(d)工程は、イオン注入により高抵抗領域である前記素子分離領域を形成する工程である、半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記(d)工程は、前記第1〜第4窒化物半導体層の積層体の一部を除去することにより、前記素子分離領域を形成する工程である、半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017070444A JP2018174196A (ja) | 2017-03-31 | 2017-03-31 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018174196A true JP2018174196A (ja) | 2018-11-08 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017070444A Pending JP2018174196A (ja) | 2017-03-31 | 2017-03-31 | 半導体装置および半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10396153B2 (ja) |
JP (1) | JP2018174196A (ja) |
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US10529802B2 (en) * | 2017-09-14 | 2020-01-07 | Gan Systems Inc. | Scalable circuit-under-pad device topologies for lateral GaN power transistors |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100117118A1 (en) * | 2008-08-07 | 2010-05-13 | Dabiran Amir M | High electron mobility heterojunction device |
JP6017125B2 (ja) | 2011-09-16 | 2016-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2018056506A (ja) * | 2016-09-30 | 2018-04-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2017
- 2017-03-31 JP JP2017070444A patent/JP2018174196A/ja active Pending
-
2018
- 2018-02-06 US US15/889,244 patent/US10396153B2/en active Active
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Publication number | Publication date |
---|---|
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US10396153B2 (en) | 2019-08-27 |
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