JP2018056506A - 半導体装置 - Google Patents

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喜直 三浦
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Abstract

【課題】窒化物半導体を用いた半導体装置の特性を向上させる。【解決手段】基板の上方に形成されたチャネル層ＣＨと、その上に形成された障壁層ＢＡと、ゲート電極ＧＥ１と、を有する半導体装置を以下の構成とする。ゲート電極ＧＥ１上に、ゲート絶縁膜ＧＩ２を介して第２ゲート電極部ＧＥ２を設ける。このように、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２よりなるＭＩＭ部を設けることにより、ＭＩＳＦＥＴのゲート電極ＧＥ２に印加される、見かけの閾値電圧を、ゲート電極ＧＥ１の下方にチャネルを形成するためにゲート電極ＧＥ１に印加される、本来の閾値電圧より高くすることができる。【選択図】図１

Description

本発明は、半導体装置に関し、特に、窒化物半導体を用いた半導体装置に好適に利用できるものである。
窒化物半導体を用いた電界効果トランジスタは、高周波動作可能で高耐圧−低オン抵抗特性を有する。このため、窒化物半導体を用いた電界効果トランジスタは、高速スイッチング動作性能に優れ、パワーエレクトロニクスシステムのスイッチング電源やインバータなどへの適用が期待されている。
例えば、特許文献１（特開２０１１−１８８１７８号公報、特許第４９６８４８７号公報）には、ノーマリオフ型のＧａＮＦＥＴが開示されている。そして、このノーマリオフ型ＦＥＴの特徴として、ゲート・ソース間が従来のシリコンＭＯＳＦＥＴのような絶縁構造ではないために、過大なゲートドライブ電圧を印加すると、ゲート・ソース間に大電流が流れることが開示されている。このため、ドレインとゲートとの間に電圧制限回路とダイオードとの直列回路を接続することにより、ワイドバンドギャップ半導体スイッチに印加されるゲート過電圧を抑制し、かつスイッチング特性およびオン抵抗を犠牲にすることなくドライブすることが開示されている。
特開２０１１−１８８１７８号公報
窒化物半導体を用いた電界効果トランジスタは、チャネル層（例えば、ＧａＮ）と障壁層（例えば、ＡｌＧａＮ）のヘテロ界面に、窒化物半導体特有の正の分極電荷によって発生する２次元電子ガスを利用している。この２次元電子ガスの利用により、ソース−ゲート、ゲート−ドレイン間のアクセス抵抗を低減することができる。また、チャネル層（例えば、ＧａＮ）の一部を除去することでリセスを形成し、このリセスの部分にＭＩＳゲート構造を作ることにより、ノーマリオフ動作を実現することができる。このような、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタにより、従来のシリコン半導体を用いたＭＩＳ型の電界効果トランジスタと、類似の動作が可能である。
本発明者は、窒化物半導体を用いた電界効果トランジスタの研究開発に従事しており、ＭＩＳ型の構造を採用し、このトランジスタで得られる閾値について検討した。この閾値については、ＭＩＳの界面によって上下はあるものの０Ｖ〜１Ｖ付近と低い値となる。この閾値を、例えば従来のシリコン半導体を用いたＭＩＳ型の電界効果トランジスタと同程度の閾値（例えば、３Ｖ）に近づけるためには、その構造の改善が必要である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、基板の上方に形成された第１窒化物半導体層と、前記第１窒化物半導体層上に形成された第２窒化物半導体層と、前記第１窒化物半導体層または前記第２窒化物半導体層上に形成された第１ゲート電極部と、を有する半導体装置である。そして、前記第１ゲート電極部上に、絶縁膜を介して第２ゲート電極部を設ける。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の応用例１の構成を示す断面図である。 実施の形態１の半導体装置の応用例１の構成を示す平面図である。 実施の形態１の半導体装置の応用例１の製造工程を示す平面図である。 実施の形態１の半導体装置の応用例１の製造工程を示す平面図である。 実施の形態１の半導体装置の応用例２の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の製造工程を示す平面図である。 実施の形態２の半導体装置の製造工程を示す平面図である。 実施の形態３の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の製造工程を示す平面図である。 実施の形態３の半導体装置の製造工程を示す平面図である。 実施の形態３の半導体装置の製造工程を示す平面図である。 実施の形態４の半導体装置の構成を示す平面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を示す回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図２は、本実施の形態の半導体装置の構成を示す平面図である。図１は、例えば、図２のＡ−Ａ断面部に対応する。図１等に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
図１に示すように、本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵが形成されている。
基板Ｓとしては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層ＮＵＣを省略してもよい。
核生成層ＮＵＣは、窒化物半導体層からなる。核生成層ＮＵＣとしては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体をバッファ層ＢＵとして用いることができる。この超格子構造体上に、さらに、アンドープのＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）を積層した積層体を、バッファ層ＢＵとして用いてもよい。バッファ層ＢＵとしては、窒化ガリウム（ＧａＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、または窒化アルミニウム（ＡｌＮ）層、あるいはこれらの積層膜を用いることができる。
なお、通常、基板Ｓ上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
バッファ層ＢＵ上には、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡが順次形成されている。
チャネル下地層ＵＣは、窒化物半導体層よりなる。チャネル下地層ＵＣは、下層のバッファ層ＢＵと電子親和力（半導体の伝導体端準位と真空準位の差）がほぼ等しい（ＵＣ≒ＢＵ）。但し、チャネル下地層ＵＣは、バッファ層ＢＵより電子親和力が大きくてもよい（ＵＣ＞ＢＵ）。このチャネル下地層ＵＣは、例えば、アンドープのＡｌＧａＮ層よりなる。
チャネル層ＣＨは、窒化物半導体層よりなり、電子走行層とも呼ばれる。このチャネル層ＣＨは、バッファ層ＢＵやチャネル下地層ＵＣと電子親和力がほぼ等しいか、大きい（ＣＨ≧ＢＵ、ＣＨ≧ＵＣ）。この層は、例えば、ＧａＮ層よりなる。チャネル層ＣＨとして、ＩｎＧａＮ層を用いてもよい。
障壁層ＢＡは、窒化物半導体層よりなり、チャネル層ＣＨより電子親和力が小さい（ＢＡ＜ＣＨ）。この層は、例えば、ＡｌＧａＮ層よりなる。この他、ＩｎＡｌＮ層、ＡｌＩｎＧａＮ層などを用いてもよい。
障壁層ＢＡ上には、絶縁膜ＩＦ１が形成されている。なお、絶縁膜ＩＦ１と障壁層ＢＡとの間に、他の窒化物半導体層（キャップ層）を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい。
また、本実施の形態のＭＩＳＦＥＴは、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩ１を介して形成されたゲート電極ＧＥ１と、ゲート電極ＧＥ１上に、ゲート絶縁膜ＧＩ２を介して形成されたゲート電極ＧＥ２とを有する。そして、さらに、ゲート電極ＧＥ１、ＧＥ２の両側の障壁層ＢＡ上に形成されたソース線ＳＬおよびドレイン線ＤＬを有している。
ソース線ＳＬおよびドレイン線ＤＬは、例えば、下地金属膜と金属膜の積層膜よりなる。
このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域（ＡＣ）に形成されている（図２、図４参照）。また、ゲート電極ＧＥ１は、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝（リセスともいう）Ｔの内部にゲート絶縁膜ＧＩ１を介して形成されている。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成される。また、ゲート電極ＧＥ１に正の電圧（第１閾値電圧）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。
上記２次元電子ガス（２ＤＥＧ）は次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体層（ここでは、窒化ガリウム系の半導体層）は、それぞれ、電子親和力が異なる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体からなる。このため、これらの半導体層の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス（２ＤＥＧ）が生成される。
そして、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス（２ＤＥＧ）は、ゲート電極ＧＥ１が形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥ１に正の電圧（第１閾値電圧）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥ１に正の電圧（第１閾値電圧）を印加した状態においてオン状態を維持できる。このように、ノーマリオフ動作を行うことができる。
次いで、本実施の形態の半導体装置の平面レイアウトについて説明する（図２参照）。
図２に示すように、ドレイン線ＤＬの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン線ＤＬが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース線ＳＬの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース線ＳＬが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース線ＳＬのそれぞれと、複数のドレイン線ＤＬのそれぞれは、Ｘ方向に交互に配置されている。
ドレイン線ＤＬの下には、ドレイン領域との接続部となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、例えば、Ｙ方向に長辺を有する矩形状である。ソース線ＳＬの下には、ソース領域との接続部となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、Ｙ方向に長辺を有する矩形状である。
そして、ドレイン線ＤＬの下のドレイン領域とソース線ＳＬの下のソース領域との間には、ゲート電極ＧＥ１が配置されている。ゲート電極ＧＥ１は、Ｙ方向に長辺を有する矩形状である。１のソース領域（ソース線ＳＬの下のコンタクトホールＣ１部）の両側には、２つ（一対）のゲート電極ＧＥ１が配置されている。このように、複数のソース領域に対応して、２つのゲート電極ＧＥ１が繰り返し配置されている。
複数のドレイン線ＤＬは、ドレインバス線ＤＢＬにより接続される。このドレインバス線ＤＢＬは、ドレイン線ＤＬの一端側（図２においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインバス線ＤＢＬからＹ軸方向に突き出るように複数のドレイン線ＤＬが配置される。このような形状を、櫛歯形状と言うことがある。
また、ドレインバス線ＤＢＬは、図示しないドレインパッド（端子部ともいう）と接続される。
複数のソース線ＳＬは、ソースバス線ＳＢＬにより接続される。このソースバス線ＳＢＬは、ソース線ＳＬの他端側（図２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースバス線ＳＢＬからＹ軸方向に突き出るように複数のソース線ＳＬが配置される。このような形状を、櫛歯形状と言うことがある。
複数のゲート電極ＧＥ１は、ゲートバス線ＧＢＬ１により接続される。このゲートバス線ＧＢＬ１は、ゲート電極ＧＥ１の一端側（図２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲートバス線ＧＢＬ１からＹ軸方向に突き出るように複数のゲート電極ＧＥ１が配置される。なお、ゲート電極ＧＥ１とゲートバス線ＧＢＬ１をまとめて、ゲート電極ＧＥ１と言う場合がある。
また、複数のゲート電極ＧＥ２は、ゲートバス線ＧＢＬ２により接続される。このゲートバス線ＧＢＬ２は、ゲート電極ＧＥ２の一端側（図２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲートバス線ＧＢＬ２からＹ軸方向に突き出るように複数のゲート電極ＧＥ２が配置される。なお、ゲート電極ＧＥ２とゲートバス線ＧＢＬ２をまとめて、ゲート電極ＧＥ２と言う場合がある。
そして、ゲートバス線ＧＢＬ２は、例えば、ゲートバス線ＧＢＬ２のＸ方向の一方の側（例えば、図２の左側、図２０参照）に設けられたゲートパッド（ＧＰ）と接続される。ゲートバス線ＧＢＬ１は、ゲートパッド（ＧＰ）と接続されない。即ち、ゲートバス線ＧＢＬ２およびゲート電極ＧＥ２には、ゲートパッド（ＧＰ）を介して駆動電圧が印加される。これに対し、ゲートバス線ＧＢＬ１およびゲート電極ＧＥ１は、ゲートバス線ＧＢＬ２およびゲート電極ＧＥ２と、ゲート絶縁膜ＧＩ２により電気的に分離されている。ゲートバス線ＧＢＬ１およびゲート電極ＧＥ１は、フローティング状態である。
平面視において、ゲート電極ＧＥ１とゲートバス線ＧＢＬ１とは、ゲート電極ＧＥ２とゲートバス線ＧＢＬ２と、同様の形状である。このように、ゲート電極ＧＥ１とゲートバス線ＧＢＬ１と、ゲート電極ＧＥ２とゲートバス線ＧＢＬ２とをゲート絶縁膜ＧＩ２を介して対向配置させることにより、ＭＩＭ部（ＭＩＭ）を構成することができる。なお、ゲート電極ＧＥ１（ゲートバス線ＧＢＬ１を含む）と、ゲート電極ＧＥ２（ゲートバス線ＧＢＬ２含む）とは、同一形状で、完全に重なっている必要はない。例えば、ゲート電極ＧＥ２（ゲートバス線ＧＢＬ２含む）を、ゲート電極ＧＥ１（ゲートバス線ＧＢＬ１を含む）より一回り小さくしてもよい。また、一回り大きくしてもよい。このように、ゲート電極ＧＥ２（ゲートバス線ＧＢＬ２含む）と、ゲート電極ＧＥ１（ゲートバス線ＧＢＬ１を含む）の、少なくとも一部が重なることによりＭＩＭ部を構成することができる。但し、重なり領域が大きい程、ＭＩＭ部の容量が大きくなり、後述する分圧効果が向上する。
なお、ゲート電極ＧＥ１、ＧＥ２形状について、ドレイン線ＤＬ側に張り出す形状としてもよい。このように、ゲート電極ＧＥ１、ＧＥ２をドレイン線ＤＬ側に張り出させることにより、ゲート電極ＧＥ１、ＧＥ２のドレイン側の端部の電界が緩和される（フィールドプレート効果）。
ここで、上記ソース線ＳＬ、ドレイン線ＤＬおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ（図２の破線領域）に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である。一方、ドレインバス線ＤＢＬ、ドレインパッド（図示せず）、ゲートバス線ＧＢＬ、ゲートパッド（図示せず、図２０参照）、ソースバス線ＳＢＬ、ソースパッド（図示せず）は、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースバス線ＳＢＬとの間に、ゲートバス線ＧＢＬが配置されている。
上記活性領域ＡＣ、各種配線（ドレインバス線ＤＢＬ、ソースバス線ＳＢＬ、ゲートバス線ＧＢＬ１、ＧＢＬ２）、各種パッド（ドレインパッド、ゲートパッド、ソースパッド）は、チップ領域に設けられている。このチップ領域は、ウエハ（基板）に設けられた複数の矩形状の領域である。このチップ領域間のスクライブ領域をダイシングすることにより、半導体チップが、ウエハから切り出される。また、上記ソースパッド、ドレインパッドおよびゲートパッドが、ボンディングワイヤを介してそれぞれ外部端子と接続される。
ここで、本実施の形態においては、ゲート電極ＧＥ１上にゲート絶縁膜ＧＩ２を介してゲート電極ＧＥ２が形成されている。即ち、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２よりなるＭＩＭ(Metal-Insulator-Metal)部を設けている。これにより、駆動電圧が印加される配線やゲートパッドとゲート電極ＧＥ１との間に、ＭＩＭ部（キャパシタ部）が直列に接続されることとなる。
このようなＭＩＭ部を設けることにより、ゲート電極ＧＥ２に印加される第２駆動電圧（第２閾値電圧）を、ＭＩＭ部（キャパシタ部）と、ゲート容量（ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１と、チャネル層ＣＨとからなる容量）とに分圧することができる。即ち、ＭＩＳＦＥＴのゲート電極ＧＥ１へ印加されるゲート電圧（第１駆動電圧、第１閾値電圧）を小さくすることができる。言い換えれば、ＭＩＳＦＥＴのゲート電極ＧＥ２に印加される、見かけのゲート電圧（第２駆動電圧、第２閾値電圧）を、ゲート電極ＧＥ１の下方にチャネルを形成するためにゲート電極ＧＥ１に印加される、本来のゲート電圧（第１駆動電圧、第１閾値電圧）より高くすることができる。
特に、窒化物半導体を用いた通常のＭＩＳＦＥＴにおいては、ゲート絶縁膜と窒化物半導体との界面に発生する正の固定電荷の影響により、ゲート絶縁膜厚が厚いほど閾値電圧が低くなる傾向にある。閾値電圧が低いと、ＭＩＳＦＥＴのオン、オフの制御がし難くなる。閾値を高めるためにゲート絶縁膜を薄膜化すると、ゲート駆動電圧が下がり、ＭＩＳＦＥＴの動作マージンが低下する。そして、例えば、シリコンを用いたＭＩＳＦＥＴと同様のドライバの適用が困難となる。
これに対し、本実施の形態においては、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２よりなるＭＩＭ部を設けることにより、見かけのゲート電圧（第２駆動電圧、第２閾値電圧）を上昇させることができ、例えば、シリコンを用いたＭＩＳＦＥＴと同様のドライバの適用が可能となる。例えば、シリコンを用いたＭＩＳＦＥＴ用のドライバを用いてゲート電極ＧＥ２を駆動することができる。
後述の“実施例１”の欄においても説明するように、本実施の形態の半導体装置によれば、見かけのゲート電圧（第２駆動電圧、第２閾値電圧）を本来のゲート電圧（第１駆動電圧、第１閾値電圧）の２〜３倍以上に、高くすることができる。これにより、ゲート駆動電圧の範囲を２〜３倍以上に拡大することができる。また、ドライバ側から見たゲート容量は１／２〜１／３以下となるため、スイッチング時間を短縮することができる。また、ゲート絶縁膜を有するゲートリーク電流の十分小さい構造を採用することにより、チップ全体としての特性が極めて安定的となる。
さらに、本実施の形態においては、ＭＩＭ部を、半導体素子内に組み込む構成としたので、例えば、外付けのキャパシタを接続する場合と比較し、半導体装置の小型化を図ることができる。また、安定的な動作特性を維持することができる。
［製法説明］
次いで、図３〜図１４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図１４は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図３に示すように、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。
基板Ｓとして、例えば、（１１１）面が露出しているｐ型のシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度の膜厚で、ヘテロエピタキシャル成長させる。
なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。さらに通常、核生成層ＮＵＣおよびこの核生成層以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
次いで、核生成層ＮＵＣ上に、バッファ層ＢＵとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。
この後、超格子構造体上に、ＡｌＧａＮ層を、バッファ層ＢＵの一部として形成してもよい。例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このＡｌＧａＮ層の膜厚は、例えば、１０００ｎｍ程度である。Ａｌの組成、例えば、ＡｌＸＧａ１−ＸＮと表した場合のＸは、０以上０．１５以下である。
次いで、バッファ層ＢＵ上に、チャネル下地層ＵＣを形成する。バッファ層ＢＵ上に、チャネル下地層ＵＣとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、２００ｎｍ程度とする。Ａｌの組成、例えば、ＡｌＹＧａ１−ＹＮと表した場合のＹは、０以上０．１５以下である。
次いで、チャネル下地層ＵＣ上に、チャネル層ＣＨを形成する。例えば、チャネル下地層ＵＣ上に、ＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの膜厚は、例えば、５０ｎｍ程度である。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、２０ｎｍ程度とする。Ａｌの組成、例えば、ＡｌＺＧａ１−ＺＮと表した場合のＺは、上記Ｘ、Ｙより大きく０．４より小さい（Ｘ＜Ｚ＜０．４、Ｙ＜Ｚ＜０．４）。なお、障壁層ＢＡに、ｎ型不純物（例えば、Ｓｉなど）をドープしてもよい。
このようにして、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス（２ＤＥＧ）が生成される。
この後、障壁層ＢＡ上に、他の窒化物半導体層（キャップ層）を形成してもよい。例えば、障壁層ＢＡ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このキャップ層の膜厚は、例えば、２ｎｍ程度である。なお、キャップ層に、ｎ型不純物（例えば、Ｓｉなど）をドープしてもよい。
次いで、障壁層ＢＡ上に、絶縁膜ＩＦ１として、窒化シリコン膜を、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。
次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜（図示せず）を絶縁膜ＩＦ１上に形成する。次いで、上記フォトレジスト膜をマスクとして、ホウ素イオンを打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、ホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。
例えば、ホウ素イオンを、絶縁膜ＩＦ１を介してチャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層体中に、５×１０１４（５Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１２０ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底部は、チャネル下地層ＵＣの底面より下に位置し、かつ、バッファ層ＢＵの底面より上に位置するように、ホウ素イオンの打ち込み条件を調整する。このようにして、素子分離領域ＩＳＯを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。図４に示すように、素子分離領域ＩＳＯで囲まれた活性領域ＡＣは、例えば、略矩形状である。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去する。
次いで、図５および図６に示すように、溝Ｔを形成し、その上部にゲート絶縁膜（絶縁膜）ＧＩ１を形成する。まず、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。例えば、絶縁膜ＩＦ１上に、溝Ｔの形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜（図示せず）をマスクとして、絶縁膜ＩＦ１をエッチングする。絶縁膜ＩＦ１として窒化シリコン膜を用いた場合、例えば、ＳＦ６などのフッ素系のガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。このような、膜の加工工程をパターニングという。
次いで、絶縁膜ＩＦ１をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを用いる。次いで、溝Ｔの表面に、酸処理（例えば、塩酸処理）を施す。
次いで、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとして、例えば、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて２０ｎｍ程度の膜厚で堆積する。なお、このゲート絶縁膜ＧＩ１を、後述するゲート電極ＧＥ１の下の所望の領域にのみ残すようにパターニングしてもよい。ドライエッチングには、例えば、ＢＣｌ３などの塩素系のガスを用いることができる。
次いで、図７および図８に示すように、ゲート絶縁膜ＧＩ１上にゲート電極ＧＥ１およびゲートバス線ＧＢＬ１を形成する。ゲート絶縁膜ＧＩ１上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極等の形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥ１およびゲートバス線ＧＢＬ１を形成する。例えば、塩素系のガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去する。
次いで、図９に示すように、ゲート電極ＧＥ１（ゲートバス線ＧＢＬ１を含む）上を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩ２として、例えば、酸化アルミニウム膜をＡＬＤ法などを用いて３０ｎｍ程度の膜厚で堆積する。このゲート絶縁膜ＧＩ２は、ＭＩＭ部の容量絶縁膜となる。なお、このゲート絶縁膜ＧＩ２を、ゲート電極ＧＥ１（ゲートバス線ＧＢＬ１を含む）上の所望の領域にのみ残すようにパターニングしてもよい。
次いで、図１０および図１１に示すように、ゲート絶縁膜ＧＩ２上にゲート電極ＧＥ２およびゲートバス線ＧＢＬ２を形成する。この際、ゲートバス線ＧＢＬ２と接続されるゲートパッドも形成する。ゲートパッドは、ゲートバス線ＧＢＬと接続される幅広部である。例えば、ゲート絶縁膜ＧＩ２上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。ＴｉＮ膜に代えてＡｌ／ＴｉＮの積層膜を用いてもよい。次いで、フォトリソグラフィ技術を用いて、ゲート電極ＧＥ２等の形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥ２、ゲートバス線ＧＢＬ２およびゲートパッドを形成する。例えば、塩素系のガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去する。
なお、ゲート絶縁膜ＧＩ１、ゲート電極ＧＥ１（ゲートバス線ＧＢＬ１を含む）、ゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２（ゲートバス線ＧＢＬ２を含む）の各構成材料を順次形成し、これらの積層膜を一括して加工（エッチング）してもよい。図１１の灰色領域（ドット領域）は、ゲート電極ＧＥ１とゲート電極ＧＥ２の重なり部分およびゲートバス線ＧＢＬ１とゲートバス線ＧＢＬ２の重なり部分である。
次いで、図１２に示すように、ゲート電極ＧＥ２上を含むゲート絶縁膜ＧＩ２上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＰＥＣＶＤ法などを用いて２０００ｎｍ程度堆積する。酸化シリコン膜としては、いわゆるＴＥＯＳ膜を用いることができる。ＴＥＯＳ膜は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＣＶＤ膜である。
次いで、図１２および図１３に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１等の中に、コンタクトホールＣ１を形成する。例えば、フッ素系のガスを用いたドライエッチングを行う。コンタクトホールＣ１は、ゲート電極ＧＥ１、ＧＥ２の両側の障壁層ＢＡ上にそれぞれ形成される。
次いで、図１４に示すように、ソース線（ソース配線）ＳＬおよびドレイン線（ドレイン配線）ＤＬを形成する。この際、ソースバス線ＳＢＬと、これに接続されるソースパッドと、ドレインバス線ＤＢＬと、これ接続されるドレインパッドも形成する。ソースパッドは、ソースバス線ＳＢＬと接続される幅広部であり、ドレインパッドは、ドレインバス線ＤＢＬと接続される幅広部である。
例えば、コンタクトホールＣ１および層間絶縁膜ＩＬ１上に、下地金属膜として、例えば、Ｔｉ（チタン）膜を、スパッタリング法などを用いて形成する。Ｔｉ膜は、例えば、５０ｎｍ程度の膜厚である。次いで、下地金属膜上に、金属膜として、ＡｌＣｕ（ＡｌとＣｕの合金）膜を、スパッタリング法などを用いて形成する。ＡｌＣｕ膜は、例えば、１０００ｎｍ程度の膜厚である。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、コンタクトホールＣ１の内およびその周辺にＴｉ膜とＡｌＣｕ膜の積層膜を残存させる。これにより、下地金属膜と金属膜の積層膜よりなるソース線ＳＬおよびドレイン線ＤＬを形成することができる。
この後、ソース線ＳＬおよびドレイン線ＤＬ上を含む層間絶縁膜ＩＬ１上に、保護膜（図示せず）を形成する。例えば、層間絶縁膜ＩＬ１上に、保護膜として、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、保護膜等の一部を除去する。具体的には、ソースパッド上の保護膜等、ドレインパッド上の保護膜等にそれぞれ開口部を設ける。この開口部がソースパッド領域（または、ドレインパッド領域）となる。また、ゲート線ＧＬと接続されるゲートパッド上の保護膜等に開口部を設ける。この開口部がゲートパッド領域となる。このように、パッド領域は、各パッドの一部（露出領域）である。この開口部（パッド領域）を介して、ソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬのそれぞれに電圧（信号）を印加することができる。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（応用例１）
上記形態（図１、図１１）においては、平面視において、ゲート電極ＧＥ１（ゲートバス線ＧＢＬ１を含む）を、ゲート電極ＧＥ２（ゲートバス線ＧＢＬ２を含む）と、同様の形状としたが、ゲートバス線ＧＢＬ１を省略してもよい。
［構造説明］
図１５は、本実施の形態の半導体装置の応用例１の構成を示す断面図である。図１６は、本実施の形態の半導体装置の応用例１の構成を示す平面図である。ゲート電極ＧＥ２およびゲートバス線ＧＢＬ２以外の構成は、実施の形態１と同様であるため、その説明を省略する。即ち、図１６のＡ−Ａ断面部に対応する断面構成（図１５）は、実施の形態１（図１）と同様である。
図１６に示すように、複数のゲート電極ＧＥ２は、ゲートバス線ＧＢＬ２により接続される。このゲートバス線ＧＢＬ２は、ゲート電極ＧＥ２の一端側（図１６においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲートバス線ＧＢＬ２からＹ軸方向に突き出るように複数のゲート電極ＧＥ２が配置される。なお、ゲートバス線ＧＢＬ２は、例えば、ゲートバス線ＧＢＬ２のＸ方向の一方の側（例えば、図２の左側、図２０参照）に設けられたゲートパッド領域（ＧＰ）と接続される。
一方、本実施の形態においては、複数のゲート電極ＧＥ１を接続するゲートバス線（ＧＢＬ１）が設けられていない。よって、Ｙ方向に長辺を有する矩形状のゲート電極ＧＥ１が、複数配置されている。
そして、平面視において、複数のゲート電極ＧＥ１と複数のゲート電極ＧＥ２とは、同様の形状である。このように、ゲート電極ＧＥ１とゲート電極ＧＥ２とをゲート絶縁膜ＧＩ２を介して対向配置させることにより、ＭＩＭ部（ＭＩＭ）を構成してもよい。図１６の灰色領域は、ゲート電極ＧＥ１とゲート電極ＧＥ２の重なり部分である。
（実施例１）
上記図１５、図１６に示す半導体装置の耐圧は、例えば６００Ｖ程度である。また、上記図１５、図１６に示す半導体装置において、ゲート幅を２００ｍｍ、ゲート長（チャネル層表面の長さ）を約１μｍとした場合、ゲート容量は、チップ全体で約６２０ｐＦである。ゲート電極ＧＥ１、ゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２から成るＭＩＭ部は、ゲート長方向の長さが、約２μｍで、その容量は、チップ全体で約４１０ｐＦである。
ここで、ゲート電極ＧＥ２に、例えば、１０Ｖの電圧を印加すると、その電圧は、直列に結合された、ゲート容量（ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１と、チャネル層ＣＨとからなる容量）と、ＭＩＭ部と、に分圧され、前者の分圧は４Ｖ、後者の分圧は６Ｖとなる。この分圧の比率は、ゲート電極ＧＥ２に印加した電圧によらずほぼ一定である。よって、上記の例では、第２ゲート電圧（Ｖｇｓ）に関して、約２．５倍に拡大した電気特性が得られることが確かめられた。例えばＩｄ−Ｖｇｓカーブから得られる閾値電圧は、ＭＩＳＦＥＴで１．２Ｖ（Ｉｄ＝１ｍＡ）であるのに対し、チップ全体での閾値は３．０Ｖ（Ｉｄ＝１ｍＡ）となった。
次に、上記半導体装置を、ＴＯ２２０パッケージに封入してスイッチング特性の評価を行った。ゲートパッド領域、ソースパッド領域、ドレインパッド領域の各パッド領域に、径２００μｍのＡｌワイヤをボンディングし、パッケージのゲートピン、ソースピン、ドレインピンと接続して動作特性を測定した。バックコンバータ回路のハイサイド側に適用し、電源電圧４００Ｖ、ゲート外付け抵抗１０Ωの条件で、出力電圧が２００Ｖになるようにデューティ比を固定してスイッチングさせた。ターンオン時のライズタイム、ターンオフ時のフォールタイムがそれぞれ１１ｎｓ、８ｎｓの波形が得られた。次に、上記回路に１ｋＷの負荷を接続した状態で連続的にスイッチングさせ、オン抵抗の変動を測定した（ダイナミックＲｏｎ測定）。動作開始直後にＲｏｎが１０％程度上昇したものの、その後のスイッチング波形およびＲｏｎに目立った変動は見られなかった。このように、上記半導体装置においては、高電圧、高電流の連続スイッチング動作に対しても、駆動状態を維持できることが確認できた。
また、図１、図１１に示す半導体装置のように、ゲートバス線ＧＢＬ１とＧＢＬ２が重なる構造では、配線の重なり面積に応じてＭＩＭ部の容量を変えることができる。ＭＩＭ部の容量とゲート容量の比率を変えることにより、ゲートの分圧比を制御することができる。
［製法説明］
本応用例の半導体装置は、実施の形態１の製造工程と同様の工程で形成することができる。即ち、本応用例の半導体装置は、実施の形態１のゲート電極ＧＥ１およびゲートバス線ＧＢＬ１の平面形状が異なるだけである。図１７および図１８は、本実施の形態の半導体装置の応用例１の製造工程を示す平面図である。
例えば、図１７に示すように、ゲート絶縁膜ＧＩ１上にゲート電極ＧＥ１を形成する。ゲート絶縁膜ＧＩ１上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥ１を形成する。例えば、塩素系のガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去する。
次いで、ゲート電極ＧＥ１上を含む絶縁膜ＩＦ１上に、実施の形態１の場合と同様にして、ゲート絶縁膜ＧＩ２を形成した後、図１８に示すように、ゲート絶縁膜ＧＩ２上にゲート電極ＧＥ２およびゲートバス線ＧＢＬ２を形成する。この際、ゲートバス線ＧＢＬ２と接続されるゲートパッドも形成する。ゲートパッドは、ゲートバス線ＧＢＬ２と接続される幅広部（比較的大面積のパターン）である。例えば、ゲート絶縁膜ＧＩ２上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥ２およびゲートバス線ＧＢＬ２を形成する。例えば、塩素系のガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去する。
このように、本応用例においても、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２よりなるＭＩＭ部により、見かけの閾値電圧（第２駆動電圧、第２閾値電圧）を上昇させることができる。
（応用例２）
上記形態（図１、図１１）においては、２次元電子ガス（２ＤＥＧ）を溝により分断した、いわゆるリセスゲート型のＭＩＳＦＥＴにＭＩＭ構成を適用したが、メサ型のＭＩＳＦＥＴにＭＩＭ構成を適用してもよい。
［構造説明］
図１９は、本実施の形態の半導体装置の応用例２の構成を示す断面図である。図１９に示す本応用例の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳＦＥＴであり、この半導体装置も、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。本応用例の半導体装置は、いわゆるメサ型の半導体装置である。なお、実施の形態１と同様の箇所には同じ符号を付けその説明を省略する。
図１９に示すように、本応用例の半導体装置は、実施の形態１の場合と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡが順次形成されている。これらの層の構成材料としては、実施の形態１の場合と同様の材料を用いることができる。また、障壁層ＢＡ上の絶縁膜ＩＦ１としては、実施の形態１の場合と同様の材料を用いることができる。
そして、障壁層ＢＡ上には、ソース線ＳＬおよびドレイン線ＤＬが形成されている。ソース線ＳＬおよびドレイン線ＤＬの構成材料としては、実施の形態１の場合と同様の材料を用いることができる。また、障壁層ＢＡ上であって、ソース線ＳＬとドレイン線ＤＬとの間には、メサ部Ｍが形成されている。また、このメサ部Ｍ上には、ゲート絶縁膜ＧＩ１を介してゲート電極ＧＥ１が形成されている。
メサ部Ｍは、例えば、意図的に不純物をドープしない窒化物半導体層からなる。メサ部Ｍを、低濃度のｎ型またはｐ型の窒化物半導体層としてもよい。このメサ部Ｍとしては、ＧａＮ層の他、ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層、ＡｌＩｎＧａＮ層などを用いることができる。特に、メサ部Ｍには、障壁層ＢＡよりも電子親和力が大きい材料または組成比を選択することが好ましい。また、チャネル下地層ＵＣと同程度の電子親和力である材料または組成比、より好ましくはチャネル下地層ＵＣより電子親和力が大きい材料または組成比を選択することが好ましい。このような組み合わせにより、ノーマリオフ動作の特性を向上させることができる。
即ち、メサ部Ｍの構成材料が有する内部的な電気的作用により、メサ部Ｍの下のみの電子（２次元電子ガス）を消滅させることができる。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥ１に正の電圧（第１閾値電圧）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥ１に正の電圧（第１閾値電圧）を印加した状態においてオン状態を維持できる。このように、ノーマリオフ動作を行うことができる。
ここで、本実施の形態においても、ゲート電極ＧＥ１上にゲート絶縁膜ＧＩ２を介してゲート電極ＧＥ２が形成されている。即ち、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２よりなるＭＩＭ部を設けている。これにより、駆動電圧が印加される配線やゲートパッドとゲート電極ＧＥ１との間に、ＭＩＭ部（キャパシタ部）が直列に接続されることとなる。
そして、このようなＭＩＭ部を設けることにより、実施の形態１の場合と同様に、ＭＩＳＦＥＴのゲート電極ＧＥ２に印加される、見かけの閾値電圧（第２駆動電圧、第２閾値電圧）を、ゲート電極ＧＥ１の下方にチャネルを形成するためにゲート電極ＧＥ１に印加される、本来の閾値電圧（第１駆動電圧、第１閾値電圧）より高くすることができる。
［製法説明］
本応用例の半導体装置は、実施の形態１の製造工程と同様の工程で形成することができる。即ち、本応用例の半導体装置は、実施の形態１の溝形成工程に代えてメサ部の形成工程を設ける。図１９を参照しながら、本応用例の半導体装置の製造方法を説明する。
まず、実施の形態１の場合と同様にして、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、絶縁膜ＩＦ１を順次形成し、素子分離領域ＩＳＯを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域（ＡＣ）となる。
次いで、メサ部Ｍの形成領域の絶縁膜ＩＦ１を除去し、開口部を形成する。この開口部の底面からは、障壁層ＢＡが露出する。この開口部にメサ部Ｍを形成する。
例えば、障壁層ＢＡ上に、メサ部Ｍとなる半導体膜（絶縁型の窒化物半導体層）を形成する。例えば、ＡｌＧａＮからなる障壁層ＢＡ上に、半導体膜として、例えば、ノンドープの窒化ガリウム（ｉ型ＧａＮ）層をＭＯＣＶＤ法などを用いて、ヘテロエピタキシャル成長させる。次いで、半導体膜（ｉ型ＧａＮ）をパターニングすることによりメサ部Ｍを形成する。
次いで、実施の形態１と同様にして、メサ部Ｍ上に絶縁膜ＧＩ１を形成する。例えば、絶縁膜ＩＦ１およびメサ部Ｍ上に、絶縁膜ＧＩ１として、例えば、酸化アルミニウム膜をＡＬＤ法などを用いて２０ｎｍ程度の膜厚で堆積する。次いで、メサ部Ｍ上に残存するように、絶縁膜ＧＩ１をパターニングする。
次いで、絶縁膜ＧＩ１上にゲート電極ＧＥ１およびゲートバス線ＧＢＬ１を形成する。ゲート電極ＧＥ１およびゲートバス線ＧＢＬ１は、実施の形態１と同様にして、形成することができる。
次いで、実施の形態１と同様にして、ゲート電極ＧＥ１（ゲートバス線ＧＢＬ１を含む）上を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩ２を形成し、さらに、ゲート電極ＧＥ２およびゲートバス線ＧＢＬ２を形成する。例えば、ゲート電極ＧＥ１（ゲートバス線ＧＢＬ１を含む）とゲート電極ＧＥ２（ゲートバス線ＧＢＬ２を含む）とは、櫛歯形状であり、重なり合うように形成される（図８、図１１参照）。
この後、実施の形態１と同様にして、層間絶縁膜ＩＬ１、ソース線ＳＬおよびドレイン線ＤＬを形成する。さらに、保護膜（図示せず）を形成し、所望の領域に開口部を設けることで、パッド領域を形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、２次元電子ガスを部分的に消滅させる構成としては、リセスゲート型ＭＩＳＦＥＴとメサ型ＭＩＳＦＥＴがあり、いずれのタイプにも、本実施の形態のＭＩＭ構成を適用することができる。
なお、本応用例において、ゲート電極ＧＥ１の形状を応用例１の形状（図１７、図１８参照）としてもよい。
（実施の形態２）
実施の形態１の応用例１においては、ＭＩＭ部を活性領域に形成したが（図１６、図１８）、ＭＩＭ部を素子分離領域に形成してもよい。
［構造説明］
図２０は、本実施の形態の半導体装置の構成を示す平面図である。図２１および図２２は、本実施の形態の半導体装置の構成を示す断面図である。図２１は、例えば、図２０のＡ−Ａ断面部に対応し、図２２は、例えば、図２０のＢ−Ｂ断面部に対応する。本実施の形態の半導体装置は、リセス型の半導体装置である。なお、実施の形態１と同様の箇所には同じ符号を付けその説明を省略する。
本実施の形態においては、図２０に示すように、ＭＩＭ部（ＭＩＭ）を、ゲートバス線ＧＢＬのＸ方向の一方の側（図２０の左側）に設けられたゲートパッド領域ＧＰ（ゲート引出部ともいう）の近傍に、設けてある。この点で、実施の形態１の構成と異なる。
図２０においては、上下に示す２つのトランジスタユニット（上部櫛歯部または下部櫛歯部）を有し、それぞれに、ＭＩＭ部が設けられている。１つ目のＭＩＭ部は、下部電極ＬＥ１と、絶縁膜ＩＦ２と、上部電極ＵＥとからなる。下部電極ＬＥ１は、ゲート電極ＧＥと同層の膜よりなる。２つ目のＭＩＭ部は、下部電極ＬＥ２と、絶縁膜ＩＦ２と、上部電極ＵＥとからなる。下部電極ＬＥ２は、ゲート電極ＧＥと同層の膜よりなる。なお、上記２つのＭＩＭ部は同様の構成であるため、ここでは、主に下部電極ＬＥ１を有するＭＩＭ部について説明する。
そして、本実施の形態においては、図２１に示すように、ゲート電極ＧＥ上に、ゲート絶縁膜（ＧＩ２）およびゲート電極（ＧＥ２）が形成されていない。この点でも、実施の形態１と異なる。
図２１に示すように、本実施の形態の半導体装置は、実施の形態１の場合と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡが順次形成されている。これらの層の構成材料としては、実施の形態１の場合と同様の材料を用いることができる。また、障壁層ＢＡ上の絶縁膜ＩＦ１としても、実施の形態１の場合と同様の材料を用いることができる。
また、本実施の形態のＭＩＳＦＥＴは、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥを有する。そして、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース線ＳＬおよびドレイン線ＤＬを有している。ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、ソース線ＳＬおよびドレイン線ＤＬの構成材料としては、実施の形態１の場合と同様の材料を用いることができる。
このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域（ＡＣ）に形成されている。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝（リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
ここで、本実施の形態においては、活性領域（ＡＣ）と隣接する素子分離領域ＩＳＯ上に、ＭＩＭ部（ＭＩＭ）が設けられている。図２１の左部および図２２に示すように、ＭＩＭ部は、下部電極ＬＥ１と、この上の絶縁膜ＩＦ２と、この上の上部電極ＵＥとからなる。下部電極ＬＥ１は、例えば、ゲート電極ＧＥと同層の膜よりなる。即ち、下部電極ＬＥ１は、ゲートバス線ＧＢＬを介して各ゲート電極ＧＥと接続されている（図２０、図２３参照）。なお、素子分離領域ＩＳＯと下部電極ＬＥ１との間には、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１が残存していてもよい。上部電極ＵＥ上にはゲートパッド領域ＧＰが設けられている（図２２）。下部電極ＬＥ１、ゲートバス線ＧＢＬおよびゲート電極ＧＥは、ゲートパッド領域ＧＰと接続されない。即ち、上部電極ＵＥには、ゲートパッド領域ＧＰを介して駆動電圧が印加される。これに対し、下部電極ＬＥ１、ゲートバス線ＧＢＬおよびゲート電極ＧＥは、上部電極ＵＥと、絶縁膜ＩＦ２により電気的に分離されている。下部電極ＬＥ１、ゲートバス線ＧＢＬおよびゲート電極ＧＥは、フローティング状態である。
上記ＭＩＭ部（下部電極ＬＥ１、絶縁膜ＩＦ２、上部電極ＵＥ）を設けることにより、実施の形態１の場合と同様に、上部電極ＵＥに印加される、見かけの閾値電圧（第２駆動電圧、第２閾値電圧）を、ゲート電極ＧＥの下方にチャネルを形成するためにゲート電極ＧＥに印加される、本来の閾値電圧（第１駆動電圧、第１閾値電圧）より高くすることができる。
［製法説明］
本実施の形態の半導体装置は、実施の形態１の製造工程と同様の工程で形成することができる。図２３、図２４は、本実施の形態の半導体装置の製造工程を示す平面図である。
まず、実施の形態１の場合と同様にして、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡおよび絶縁膜ＩＦ１を順次形成し、素子分離領域ＩＳＯを形成する（図２１、図３、図４参照）。次いで、実施の形態１と同様にして、溝Ｔを形成し、その上部にゲート絶縁膜ＧＩを形成する（図２１）。
次いで、実施の形態１と同様に、ゲート電極ＧＥ等を形成する。この際、図２３に示すように、下部電極ＬＥ１は、ゲートバス線ＧＢＬを介してゲート電極ＧＥと接続される。このように、導電性膜をパターニングする。
次いで、ゲート電極ＧＥ、ゲートバス線ＧＢＬおよび下部電極ＬＥ１上に、絶縁膜ＩＦ２を形成した後、その上に、導電性膜を形成し、パターニングすることにより上部電極ＵＥを形成する（図２４）。図２４の灰色領域（ドット領域）は、下部電極ＬＥ１、ＬＥ２と上部電極ＵＥとの重なり部分である。
このようにして、下部電極ＬＥ１、ＬＥ２と、絶縁膜ＩＦ２と、上部電極ＵＥとからなる２つのＭＩＭ部（ＭＩＭ）を形成することができる。下部電極ＬＥ１と、絶縁膜ＩＦ２と、上部電極ＵＥからなるＭＩＭ部は、ゲートパッド領域ＧＰと図２４中の上側のゲートバス線ＧＢＬとの間に接続され、下部電極ＬＥ２と、絶縁膜ＩＦ２と、上部電極ＵＥからなるＭＩＭ部は、ゲートパッド領域ＧＰ（ＡｌワイヤＷ）と図２４中の下側のゲートバス線ＧＢＬとの間に接続される。
次いで、層間絶縁膜ＩＬ１、ソース線ＳＬおよびドレイン線ＤＬ等を形成する。これらの部位は、実施の形態１と同様にして形成することができる。この後、保護膜（図示せず）を形成し、ゲートバス線ＧＢＬと接続されるゲートパッド等の上の絶縁膜（保護膜等）を除去する。この除去部が、ゲートパッド領域ＧＰとなる。次いで、パッド領域にＡｌワイヤ（Ａｌ電極、パッド電極）Ｗをボンディングする（図２０〜図２２）。
（実施例２）
図２０〜図２２に示す半導体装置の耐圧は、例えば６００Ｖ程度である。また、図２０〜図２２に示す半導体装置において、図２０の上下に示す２つのトランジスタユニット（図２０の上部櫛歯部または下部櫛歯部）のゲート幅の総延長は約２００ｍｍであり、ゲート幅は約１μｍである。図２０に示す１つのＭＩＭ部の面積は、上部電極ＵＥと、下部電極ＬＥ１との重なった部分で決まり、例えば、長さ５００μｍ、幅２００μｍである。
トランジスタユニット１つ分のゲート容量は約３１０ｐＦであり、このユニットに直列に接続したＭＩＭ部の容量は約２１０ｐＦである。トランジスタとＭＩＭ部の分圧比が、概ね２：３となる設計としている。上記半導体装置を用いてＩｄ−Ｖｇｓ特性、Ｃｇ−Ｖｇｓ特性を測定すると、いずれもＶｇｓ方向に約２．５倍に拡大された波形が得られ、設計した分圧比（２：３）が実現することが確認できた。
なお、本実施の形態を、メサ型の半導体装置に適用してもよい（図１９参照）。即ち、リセス型の半導体装置（図２１）に代えて、メサ型の半導体装置（図１９の半導体装置のゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２を省略したもの）を適用してもよい。
（実施の形態３）
実施の形態２においては、ＭＩＭ部の下層電極をゲート電極ＧＥと同層の膜で構成したが、ＭＩＭ部の下層電極として、２次元電子ガス（２ＤＥＧ）を利用してもよい。
［構造説明］
図２５は、本実施の形態の半導体装置の構成を示す平面図である。図２６および図２７は、本実施の形態の半導体装置の構成を示す断面図である。図２６は、例えば、図２５のＡ−Ａ断面部に対応し、図２７は、例えば、図２５のＢ−Ｂ断面部に対応する。本実施の形態の半導体装置は、リセス型の半導体装置である。なお、実施の形態１と同様の箇所には同じ符号を付けその説明を省略する。
本実施の形態においては、図２５に示すように、ＭＩＭ部を、ゲートバス線ＧＢＬのＸ方向の一方の側（図２５の左側）に設けられたゲートパッド領域ＧＰ（ゲート引出部ともいう）の近傍に、設けてある。この点は、実施の形態２と同様である。
そして、本実施の形態においては、図２６に示すように、ゲート電極ＧＥ上に、ゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２が形成されていない。この点は、実施の形態２と同様である。
また、本実施の形態においては、図２５〜図２７に示すように、ＭＩＭ部を、下部電極ＬＥ１、ＬＥ２となる２次元電子ガス（２ＤＥＧ）が形成された活性領域ＡＣＬと、その上の絶縁膜ＩＦ２と、その上の上部電極ＵＥとで構成している。この点で、実施の形態２と異なる。なお、上部電極ＵＥ上のゲートパッド領域ＧＰにはＡｌワイヤ（Ａｌ電極）Ｗが設けられている。即ち、上部電極ＵＥには、ゲートパッド領域ＧＰを介して駆動電圧が印加される。これに対し、下部電極ＬＥ１、ＬＥ２は、上部電極ＵＥと電気的に分離されている。下部電極ＬＥ１、ＬＥ２は、それぞれフローティング状態である。また、ゲートバス線ＧＢＬおよびゲート電極ＧＥは、上部電極ＵＥと電気的に分離されている。ゲートバス線ＧＢＬおよびゲート電極ＧＥは、フローティング状態である。下部電極ＬＥ１と、ゲートバス線ＧＢＬおよびゲート電極ＧＥは、２次元電子ガス（２ＤＥＧ）を介して電気的に接続されている。下部電極ＬＥ２についても同様である。
上記ＭＩＭ部（下部電極ＬＥ１（２ＤＥＧ）、絶縁膜ＩＦ２、上部電極ＵＥ）を設けることにより、実施の形態１の場合と同様に、上部電極ＵＥに印加される、見かけの閾値電圧（第２駆動電圧、第２閾値電圧）を、ゲート電極ＧＥの下方にチャネルを形成するためにゲート電極ＧＥに印加される、本来の閾値電圧（第１駆動電圧、第１閾値電圧）より高くすることができる。
［製法説明］
本実施の形態の半導体装置は、実施の形態１の製造工程と類似の工程で形成することができる。図２８〜図３０は、本実施の形態の半導体装置の製造工程を示す平面図である。
まず、実施の形態１、２の場合と同様にして、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡおよび絶縁膜ＩＦ１を順次形成し、素子分離領域ＩＳＯを形成する（図２６）。この際、図２８に示すように、活性領域ＡＣ、ＡＣＬを形成する。活性領域ＡＣは、この後、ゲート電極ＧＥ、ソース線ＳＬ、ドレイン線ＤＬなどが形成される素子形成領域である。これに対し、活性領域ＡＣＬは、この後、ＭＩＭ部の容量絶縁膜となる絶縁膜ＩＦ２や上部電極ＵＥが形成される領域である。
次いで、実施の形態１、２と同様にして、溝Ｔを形成し、その上部にゲート絶縁膜ＧＩを介しゲート電極ＧＥを形成する（図２９、図２６）。さらに、活性領域ＡＣＬ上に、容量絶縁膜となる絶縁膜ＩＦ２を形成する。なお、ゲート絶縁膜ＧＩまたは絶縁膜ＩＦ１を容量絶縁膜としてもよい。
次いで、絶縁膜ＩＦ２上に、導電性膜を形成し、パターニングすることにより上部電極ＵＥを形成する（図３０）。図３０の灰色領域は、下部電極ＬＥ１、ＬＥ２と上部電極ＵＥとの重なり部分である。なお、なお、ゲート絶縁膜ＧＩまたは絶縁膜ＩＦ１を容量絶縁膜とし、ゲート電極ＧＥと同層の膜で、上部電極ＵＥを形成してもよい。
このようにして、下部電極ＬＥ１、ＬＥ２（２ＤＥＧ）と、絶縁膜ＩＦ２と、上部電極ＵＥとからなる２つのＭＩＭ部を形成することができる。
次いで、層間絶縁膜ＩＬ１、ソース線ＳＬおよびドレイン線ＤＬ等を形成する。これらの部位は、実施の形態１と同様にして形成することができる。次いで、保護膜（図示せず）を形成し、ゲートバス線ＧＢＬと接続される上部電極ＵＥ上の保護膜等を除去し、パッド領域（ＧＰ等）を形成する。次いで、パッド領域にＡｌワイヤ（Ａｌ電極）Ｗをボンディングする。
なお、本実施の形態を、メサ型の半導体装置に適用してもよい（図１９参照）。即ち、リセス型の半導体装置（図２６）に代えて、メサ型の半導体装置（図１９の半導体装置のゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２を省略したもの）を適用してもよい。
（実施例３）
図２５〜図２７に示す半導体装置において、図２５の上下に示す２つのトランジスタユニットのゲート幅の総延長は約２００ｍｍであり、ゲート幅は約１μｍである。図２５に示す１つのＭＩＭ部の面積は、上部電極ＵＥと、下部電極ＬＥ１との重なった部分で決まり、例えば、長さ３００μｍ、幅２００μｍである。
トランジスタユニット１つ分のゲート容量は約３１０ｐＦであり、このユニットに直列に接続したＭＩＭ部の容量は約１２５ｐＦである。トランジスタとＭＩＭ部の分圧比が、概ね２：５となる設計としている。上記半導体装置を用いてＩｄ−Ｖｇｓ特性、Ｃｇ−Ｖｇｓ特性を測定すると、いずれもＶｇｓ方向に約３．５倍に拡大された波形が得られ、設計した分圧比（２：５）が実現することが確認できた。
（実施の形態４）
実施の形態２においては、ＭＩＭ部を素子分離領域に形成したが、このＭＩＭ部の上部電極ＵＥと下部電極ＬＥとの間に、抵抗Ｒを接続してもよい。
［構造説明］
図３１は、本実施の形態の半導体装置の構成を示す平面図である。図３２および図３３は、本実施の形態の半導体装置の構成を示す断面図である。図３２は、例えば、図３１のＢ−Ｂ断面部に対応し、図３３は、例えば、図３１のＡ−Ａ断面部に対応する。本実施の形態の半導体装置は、ＪＥＦＴ型の半導体装置である。なお、実施の形態１と同様の箇所には同じ符号を付けその説明を省略する。
［構造説明］
図３３に示すように、本実施の形態の半導体装置は、実施の形態１の場合と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡが順次形成されている。これらの層の構成材料としては、実施の形態１の場合と同様の材料を用いることができる。
また、本実施の形態のＪＦＥＴは、障壁層ＢＡ上に、ｐ型の窒化物半導体層（メサ型のゲート接合層、例えば、ｐ型ＧａＮ）ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース線ＳＬおよびドレイン線ＤＬとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域に形成されている。この窒化物半導体層（ゲート接合層）ＪＬは、障壁層ＢＡよりも電子親和力が等しいか大きい。また、窒化物半導体層（ゲート接合層）ＪＬとゲート電極ＧＥとは、ショットキー接続していることが好ましい。
そして、障壁層ＢＡ上には、ソース線ＳＬおよびドレイン線ＤＬが形成されている。ソース線ＳＬおよびドレイン線ＤＬの構成材料としては、実施の形態１の場合と同様の材料を用いることができる。また、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１の構成材料としては、実施の形態１の場合と同様の材料を用いることができる。
そして、図３１に示すように、上記ゲート電極ＧＥ、ソース線ＳＬおよびドレイン線ＤＬは、実施の形態２の場合と同様の平面形状である。例えば、図２３、図２４を参照しながら説明したように、ゲート電極ＧＥとゲートバス線ＧＢＬは、櫛歯形状であり、ゲートバス線ＧＢＬは、下部電極ＬＥ１と接続される。また、この下部電極ＬＥ１上には、絶縁膜ＩＦ２を介して上部電極ＵＥが形成されている。
図３１、図３２に示すように、本実施の形態においては、下部電極ＬＥ１と上部電極ＵＥとの間にポリシリコン膜などよりなる抵抗Ｒ１を設けている。また、下部電極ＬＥ２と上部電極ＵＥとの間にポリシリコン膜などよりなる抵抗Ｒ２を設けている。
下部電極ＬＥ１と抵抗Ｒ１、上部電極ＵＥと抵抗Ｒ１の接続構造に制限はないが、例えば、図３２に示す形態を例示することができる。図３２に示すように、抵抗（ポリシリコン膜）Ｒ１は、素子分離領域ＩＳＯ上に形成され、抵抗Ｒ１の一端と下部電極ＬＥ１が、絶縁膜ＩＦ２に設けられたコンタクトホールを介して接続されている。また、抵抗Ｒ１の他端と上部電極ＵＥが、絶縁膜ＩＦ２、ＩＦ３に設けられたコンタクトホールを介して接続されている。
このようにＪＦＥＴ型のＦＥＴにおいて、抵抗Ｒ１、Ｒ２を設け、ＭＩＭ部（ＬＥ１部、ＬＥ２部）とそれぞれ並列に接続することにより、ゲートリーク電流を抑制し、ゲート電位変動を防止することができる。
［製法説明］
本実施の形態の半導体装置は、実施の形態１の製造工程と類似の工程で形成することができる。
まず、実施の形態１の場合と同様にして、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡを順次形成し、素子分離領域ＩＳＯを形成する（図３３）。次いで、素子分離領域ＩＳＯ上に、ポリシリコン膜を堆積し、パターニングすることにより抵抗Ｒ１を形成する（図３２）。次いで、抵抗Ｒ１を絶縁膜ＩＦ２で覆い、さらに、障壁層ＢＡ上に、窒化物半導体層（メサ型のゲート接合層）ＪＬを形成する。例えば、窒化物半導体層（メサ型のゲート接合層）ＪＬの構成材料を堆積し、パターニングすることで、窒化物半導体層（メサ型のゲート接合層）ＪＬを形成する。次いで、抵抗Ｒ１上の絶縁膜ＩＦ２などにコンタクトホールＣ２を形成した後、窒化物半導体層（メサ型のゲート接合層）ＪＬ上に、ゲート電極ＧＥの構成材料（例えば、ＴｉＮ）を１００ｎｍ程度堆積し、パターニングする。この際、ゲートバス線ＧＢＬに接続される下部電極ＬＥ１を有するように、導電性膜をパターニングする（図２３参照）。
次いで、ゲート電極ＧＥ、ゲートバス線ＧＢＬおよび下部電極ＬＥ１および抵抗Ｒ１上に、絶縁膜ＩＦ３を形成する。次いで、抵抗Ｒ１上の絶縁膜ＩＦ２、ＩＦ３などにコンタクトホールＣ３を形成した後、その上に、導電性膜を形成し、パターニングすることにより上部電極ＵＥを形成する（図３２、図２４参照）。
次いで、実施の形態１の場合と同様にして、層間絶縁膜ＩＬ１、ソース線ＳＬおよびドレイン線ＤＬ等を形成する（図３３）。
（実施例４）
図３１〜図３３に示す半導体装置の耐圧は、例えば６００Ｖ程度である。また、図３１〜図３３に示す半導体装置において、図３１の上下に示す２つのトランジスタユニット（（図３１の上部櫛歯部または下部櫛歯部））のゲート幅の総延長は約２００ｍｍであり、ゲート幅は約１μｍである。このユニットに直列に接続したＭＩＭ部の容量は約２１０ｐＦである。トランジスタとＭＩＭ部の分圧比が、概ね２：１となる設計としている。
ＪＦＥＴ型のＦＥＴにおいては、図３３に示すように、ゲート絶縁膜を含まないため、ゲートに正バイアスを印加すると、若干のゲートリーク電流が流れる。図３４は、本実施の形態の半導体装置の構成を示す回路図である。図３４（Ａ）は、本実施の形態の半導体装置の構成を示す回路図であり、図３４（Ｂ）は、等価回路図である。
ＪＦＥＴ型のＦＥＴのゲートにＭＩＭ部を直列に接続してゲートオン状態を維持すると、ゲートリーク電流が流れて次第にＪＦＥＴのゲート電位が上昇し、十分長い時間が経過するとＪＦＥＴゲートへの印加電圧がゼロに近づくと考えられる。ゲート電位の安定性を確保するためには、ＭＩＭ部と並列に抵抗Ｒｅｘを接続し、ゲートリーク電流が流れてもＪＦＥＴゲートと抵抗Ｒｅｘの分圧比が、容量の分圧比（２：１）に等しくなるように設計することが望ましい。ここでは、ＪＦＥＴのオン電圧Ｖｏｎ＝４Ｖでのゲートリーク電流がトランジスタユニット毎に約１ｍＡであることから（Ｒｇｓ＝４ｋΩ）、抵抗の分圧比が２：１になるように、抵抗Ｒｅｘ＝２ｋΩに設定した。
トランジスタと同一チップ上にＭＩＭ部と抵抗を設けた上記半導体装置を用いてＩｄ−Ｖｇｓ特性、Ｃｇ−Ｖｇｓ特性を測定すると、いずれもＶｇｓ方向に約１．５倍に拡大された波形が得られ、設計した分圧比（２：１）が実現することが確認できた。
次に、上記半導体装置をパッケージに封入してバックコンバータ回路のハイサイド側に適用し、電源電圧４００Ｖ、ゲート外付け抵抗１０Ω、ゲート電圧６Ｖ（ＪＦＥＴのゲート電圧４Ｖに対応）、周波数１００ｋＨｚの条件で、連続スイッチング動作を行った。出力電圧が２００Ｖ、出力パワー１ｋＷの条件で効率（入力電力／出力電力）の時間変化を測定したところ、動作開始直後に効率が９５％から９４％に低下したものの、その後の効率は安定化し、上記半導体装置が長時間の連続動作に対しても安定に動作することを確認できた。
ＭＩＭ部に並列に抵抗Ｒ（Ｒｅｘ）が接続され、ＦＥＴのオン状態（ゲートリーク電流が流れている状態）でのＮＦＥＴのゲート抵抗（Ｒｇｓ）と抵抗（Ｒｅｘ）で分圧される電圧の比率が、ＦＥＴのゲート容量（Ｃｇｓ）とＭＩＭ部の容量（Ｃｅｘ）で分圧される電圧の比率にほぼ等しくなるように、抵抗（Ｒｅｘ）が調整されることが好ましい。
なお、本実施の形態においては、窒化物半導体層（メサ型のゲート接合層、例えば、ｐ型ＧａＮ）ＪＬを備えたＪＦＥＴを例に説明したが、ショットキゲートを備えたＭＥＳＦＥＴに適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態１〜３で例示したリセス型もしくはメサ型のＭＩＳＦＥＴに代えて、実施の形態４で説明したＪＦＥＴを適用してもよい。また、実施の形態４で説明したＪＦＥＴに代えて、実施の形態１〜３で例示したリセス型もしくはメサ型のＭＩＳＦＥＴを適用してもよい。
また、上記各実施の形態は、各実施例で挙げた数値に限定されるものではなく、これらの数値は、各実施の形態の要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
［付記１］
第１活性領域と、前記第１活性領域と隣接する第１領域とを有する基板の、前記第１活性領域に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
前記溝内に第１絶縁膜を介して形成された第１ゲート電極部と、
前記第１ゲート電極部の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
第２活性領域よりなる下層電極と、
前記下層電極上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された上層電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記１領域は、前記第２活性領域よりなる前記下層電極と、前記下層電極を囲む素子分離領域とを有し、
平面視において、前記上層電極と、下層電極とは重なる領域を有し、
前記下層電極は、前記第２絶縁膜を介して、前記上層電極と分離されている、半導体装置。
［付記２］
付記１記載の半導体装置において、
前記上層電極に駆動電圧が印加され、
前記下層電極は、フローティング状態である、半導体装置。
［付記３］
付記１記載の半導体装置において、
前記上層電極は、パッド電極と接続している、半導体装置。
［付記４］
付記１記載の半導体装置において、
前記第１ゲート電極部は、第１方向に延在する第１配線部と、前記第１配線部から前記第１方向と交差する第２方向に延在する第１ゲート部とを有し、
上層電極は、前記第１配線部と接続される、半導体装置。
［付記５］
第１活性領域と、前記第１活性領域と隣接する第１領域とを有する基板の、前記第１活性領域に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層よりなるメサ部と、
前記メサ部上に形成された第１ゲート電極部と、
前記第１ゲート電極部の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
第２活性領域よりなる下層電極と、
前記下層電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上層電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記メサ部は、前記第１電極と前記第２電極との間の第２窒化物半導体層上に形成され、前記第３窒化物半導体層は、ｐ型であり、
前記１領域は、前記第２活性領域よりなる前記下層電極と、前記下層電極を囲む素子分離領域とを有し、
平面視において、前記上層電極と、前記下層電極とは前記第１領域において重なる領域を有し、
前記下層電極は、前記容量絶縁膜を介して、前記上層電極と分離されている、半導体装置。
［付記６］
付記５記載の半導体装置において、
前記上層電極に駆動電圧が印加され、
前記下層電極は、フローティング状態である、半導体装置。
［付記７］
付記５記載の半導体装置において、
前記上層電極は、パッド電極と接続している、半導体装置。
［付記８］
付記５記載の半導体装置において、
前記第１ゲート電極部は、第１方向に延在する第１配線部と、前記第１配線部から前記第１方向と交差する第２方向に延在する第１ゲート部とを有し、
上層電極は、前記第１配線部と接続される、半導体装置。
［付記９］
活性領域と、前記活性領域と隣接する素子分離領域とを有する基板の、前記活性領域に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成されたｐ型の第３窒化物半導体層よりなる接合部と、
前記メサ部上に形成された第１ゲート電極部と、
前記第１ゲート電極部の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
前記素子分離領域に形成され、前記第１ゲート電極部と接続された下層電極と、
前記下層電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上層電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
平面視において、前記上層電極と、前記下層電極とは前記素子分離領域において重なる領域を有し、
前記下層電極は、前記容量絶縁膜を介して、前記上層電極と分離されている、半導体装置。
［付記１０］
付記９記載の半導体装置において、
前記上層電極と、前記下層電極の間に接続された抵抗を有する、半導体装置。
［付記１１］
（ａ）基板の上方に第１窒化物半導体層を形成する工程、
（ｂ）前記第１窒化物半導体層上に第２窒化物半導体層を形成する工程、
（ｃ）前記第１窒化物半導体層または前記第１窒化物半導体層上に第１絶縁膜を介して第１ゲート電極部を形成する工程、
（ｄ）前記第１ゲート電極部の両側の前記第２窒化物半導体層の上方に第１電極および第２電極を形成する工程、
（ｅ）前記第１ゲート電極部上に容量絶縁膜を形成する工程、
（ｆ）前記容量絶縁膜上に第２ゲート電極部を形成する工程、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第２ゲート電極部と、前記第１ゲート電極部とは平面視において重なる領域を有し、
前記第２ゲート電極部は、前記容量絶縁膜を介して、前記第１ゲート電極部と分離されている、半導体装置の製造方法。
２ＤＥＧ ２次元電子ガス
ＡＣ 活性領域
ＡＣＬ 活性領域
ＢＡ 障壁層
ＢＵ バッファ層
Ｃ１ コンタクトホール
ＣＨ チャネル層
ＤＢＬ ドレインバス線
ＤＬ ドレイン線
ＧＢＬ ゲートバス線
ＧＢＬ１ ゲートバス線
ＧＢＬ２ ゲートバス線
ＧＥ ゲート電極
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜（絶縁膜）
ＧＩ１ ゲート絶縁膜（絶縁膜）
ＧＩ２ ゲート絶縁膜（絶縁膜）
ＧＬ ゲート線
ＧＰ ゲートパッド
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＦ３ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＳＯ 素子分離領域
ＪＬ この窒化物半導体層（ゲート接合層）
ＬＥ 下部電極
ＬＥ１ 下部電極
ＬＥ２ 下部電極
Ｍ メサ部
ＮＵＣ 核生成層
Ｒ 抵抗
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｓ 基板
ＳＢＬ ソースバス線
ＳＬ ソース線
Ｔ 溝
ＵＣ チャネル下地層
ＵＥ 上部電極
ＵＥ１ 上部電極
Ｗ ワイヤ

Claims (18)

  1. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
    前記溝内に第１絶縁膜を介して形成された第１ゲート電極部と、
    前記第１ゲート電極部の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    前記第１ゲート電極部上に形成された第２絶縁膜と、
    第２絶縁膜上に形成された第２ゲート電極部と、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
    前記第２ゲート電極部と、前記第１ゲート電極部とは平面視において重なる領域を有し、
    前記第２ゲート電極部は、前記第２絶縁膜を介して、前記第１ゲート電極部と分離されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２ゲート電極部に駆動電圧が印加され、
    前記第１ゲート電極部は、フローティング状態である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１ゲート電極部および前記第２ゲート電極部は活性領域に形成され、
    前記第２ゲート電極部は、前記活性領域と隣接する素子分離領域に設けられたパッド電極と接続している、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１ゲート電極部は、第１方向に延在する第１配線部と、前記第１配線部から前記第１方向と交差する第２方向に延在する第１ゲート部とを有し、
    前記第２ゲート電極部は、前記第１方向に延在する第２配線部と、前記第２配線部から前記第２方向に延在する第２ゲート部とを有し、
    平面視において、前記第１配線部と、前記第２配線部とは重なる領域を有し、
    平面視において、前記第１ゲート部と、前記第２ゲート部とは重なる領域を有する、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２ゲート電極部は、第１方向に延在する第２配線部と、前記第２配線部から前記第１方向と交差する第２方向に延在する第２ゲート部とを有し、
    前記第１ゲート電極部は、前記第２配線部と重なる第１配線部を有さず、前記第２ゲート部と重なる第１ゲート部を有する、半導体装置。
  6. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層よりなるメサ部と、
    前記メサ部上に第１絶縁膜を介して形成された第１ゲート電極部と、
    前記第１ゲート電極部の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    前記第１ゲート電極部上に形成された容量絶縁膜と、
    前記容量絶縁膜上に形成された第２ゲート電極部と、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
    前記メサ部は、前記第１電極と前記第２電極との間の第２窒化物半導体層上に形成され、
    平面視において、前記第２ゲート電極部と、前記第１ゲート電極部とは重なる領域を有し、
    前記第２ゲート電極部は、前記容量絶縁膜を介して、前記第１ゲート電極部と分離されている、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第２ゲート電極部に駆動電圧が印加され、
    前記第１ゲート電極部は、フローティング状態である、半導体装置。
  8. 請求項６記載の半導体装置において、
    前記第１ゲート電極部および前記第２ゲート電極部は活性領域に形成され、
    前記第２ゲート電極部は、前記活性領域と隣接する素子分離領域に設けられたパッド電極と接続している、半導体装置。
  9. 請求項６記載の半導体装置において、
    前記第１ゲート電極部は、第１方向に延在する第１配線部と、前記第１配線部から前記第１方向と交差する第２方向に延在する第１ゲート部とを有し、
    前記第２ゲート電極部は、前記第１方向に延在する第２配線部と、前記第２配線部から前記第２方向に延在する第２ゲート部とを有し、
    平面視において、前記第１配線部と、前記第２配線部とは重なる領域を有し、
    平面視において、前記第１ゲート部と、前記第２ゲート部とは重なる領域を有する、半導体装置。
  10. 請求項６記載の半導体装置において、
    前記第２ゲート電極部は、第１方向に延在する第２配線部と、前記第２配線部から前記第１方向と交差する第２方向に延在する第２ゲート部とを有し、
    前記第１ゲート電極部は、前記第２配線部と重なる第１配線部を有さず、前記第２ゲート部と重なる第１ゲート部を有する、半導体装置。
  11. 活性領域と、前記活性領域と隣接する素子分離領域とを有する基板の、前記活性領域に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
    前記溝内に第１絶縁膜を介して形成された第１ゲート電極部と、
    前記第１ゲート電極部の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    前記素子分離領域に形成され、前記第１ゲート電極部と接続された下層電極と、
    前記下層電極上に形成された第２絶縁膜と、
    第２絶縁膜上に形成された上層電極と、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
    平面視において、前記上層電極と、前記下層電極とは前記素子分離領域において重なる領域を有し、
    前記下層電極は、前記第２絶縁膜を介して、前記上層電極と分離されている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記上層電極に駆動電圧が印加され、
    前記下層電極は、フローティング状態である、半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記上層電極は、パッド電極と接続している、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記第１ゲート電極部は、第１方向に延在する第１配線部と、前記第１配線部から前記第１方向と交差する第２方向に延在する第１ゲート部とを有し、
    前記下層電極は、前記第１配線部と接続される、半導体装置。
  15. 活性領域と、前記活性領域と隣接する素子分離領域とを有する基板の、前記活性領域に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層よりなるメサ部と、
    前記メサ部上に第１絶縁膜を介して形成された第１ゲート電極部と、
    前記第１ゲート電極部の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    前記素子分離領域に形成され、前記第１ゲート電極部と接続された下層電極と、
    前記下層電極上に形成された容量絶縁膜と、
    前記容量絶縁膜上に形成された上層電極と、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
    前記メサ部は、前記第１電極と前記第２電極との間の第２窒化物半導体層上に形成され、
    平面視において、前記上層電極と、前記下層電極とは前記素子分離領域において重なる領域を有し、
    前記下層電極は、前記容量絶縁膜を介して、前記上層電極と分離されている、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記上層電極に駆動電圧が印加され、
    前記下層電極は、フローティング状態である、半導体装置。
  17. 請求項１５記載の半導体装置において、
    前記上層電極は、パッド電極と接続している、半導体装置。
  18. 請求項１５記載の半導体装置において、
    前記第１ゲート電極部は、第１方向に延在する第１配線部と、前記第１配線部から前記第１方向と交差する第２方向に延在する第１ゲート部とを有し、
    前記下層電極は、前記第１配線部と接続される、半導体装置。
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