JP6738407B2 - 双方向スイッチ - Google Patents

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Description

本開示は、例えばマトリックスコンバータのメインスイッチや半導体リレーに用いられる双方向スイッチに関するものである。
双方向スイッチは、双方向に電流を通電し、正負両極性の電圧に対して耐圧を有するスイッチである。例えば、双方向スイッチは、高効率に電力変換が可能なマトリックスコンバータのメインスイッチ及び半導体リレーのメインスイッチ等として用いられている。
双方向スイッチのオン抵抗低減のためにＧａＮに代表される窒化物半導体等のワイドバンドギャップ半導体材料を用いることが期待されている。特に、ＡｌＧａＮとＧａＮとヘテロ接合を用いた電界効果トランジスタ（Heterojunction Field Effect Transistor、ＨＦＥＴ）をデュアルゲート構造とすることで双方向スイッチを形成することが可能となる（例えば、特許文献１を参照）。そのため、双方向スイッチの部品点数を削減できるとともに、双方向スイッチのオン損失を低減できる。
一方、デュアルゲートＨＦＥＴを用いた双方向スイッチにおいては、基板の電位を固定することが双方向スイッチを安定に動作するために必要となる。特許文献２及び特許文献３には、デュアルゲートＨＦＥＴの第１のオーミック電極の電位及び第２のオーミック電極の電位のうち低い方の電位に近い値の電位を基板に印加する基板電位安定化部を備えた構成が記載されている。基板電位安定化部として、具体的にはダイオード及び抵抗が記載されている。
国際公開番号ＷＯ２００８／０６２８００ 国際公開番号ＷＯ２０１１／０６４９５５ 特開２００９−２００１４９号公報
しかしながら、上記のデュアルゲートＨＦＥＴを用いた双方向スイッチは、基板電位の固定が十分でなく、スイッチ動作が不安定になる場合がある。
本開示は、はかかる課題に鑑みてなされたものであり、デュアルゲートＨＦＥＴを用いた場合においても基板の電位が安定して動作する双方向スイッチを提供することを主な目的とする。
本開示の一態様にかかる双方向スイッチは、スイッチをオンした状態において、基板の電位が第１のオーミック電極の電位及び第２のオーミック電極の電位よりも低い場合に、基板の電位を上昇させる基板電位安定化部を備えた構成とする。
本開示の一態様にかかる双方向スイッチは、半導体素子と、基板電位安定化部と、を備える。半導体素子は、基板と、基板の上に形成された半導体積層体と、を有する。そして、半導体積層体の上に間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に、第１のオーミック電極側から順に形成された第１のゲート電極及び第２のゲート電極と、基板の半導体積層体と反対側の面に形成された裏面電極と、を有する。そして、基板電位安定化部は、第１のオーミック電極と裏面電極とを接続する第１のスイッチ素子と、第２のオーミック電極と裏面電極とを接続する第２のスイッチ素子とを有しており、半導体素子がオンしている状態において第１のスイッチ素子及び第２のスイッチ素子の両方が導通状態になる。
この構成により、基板電位安定化部を備えているため、基板の電位が不安定となることがなく、安定して動作する双方向スイッチを実現できる。
本開示の一態様にかかる双方向スイッチは、さらに第１のスイッチ素子が第１のトランジスタで構成され、かつ第２のスイッチ素子が第２のトランジスタで構成される。第１のトランジスタは、第３のオーミック電極及び第４のオーミック電極と、第３のオーミック電極と第４のオーミック電極との間に形成された第３のゲート電極とを有する。第２のトランジスタは、第５のオーミック電極と第６のオーミック電極と、第５のオーミック電極と第６のオーミック電極との間に形成された第４のゲート電極とを有する。そして、第３のオーミック電極と第１のオーミック電極とが接続され、第４のオーミック電極と裏面電極とが接続され、第５のオーミック電極と第２のオーミック電極とが接続され、第６のオーミック電極と裏面電極とが接続されていてもよい。
この構成によれば、裏面電極の電位が第１のオーミック電極あるいは第２のオーミック電極より低い場合に、第１のトランジスタ及び第２のトランジスタをオンさせて基板電位を持ち上げることができる。
本開示の一態様にかかる双方向スイッチは、さらに第１のトランジスタにおいて、第３のオーミック電極は、ソース電極であり、第４のオーミック電極は、ドレイン電極であり、第２のトランジスタにおいて、第５のオーミック電極は、ソース電極であり、第６のオーミック電極は、ドレイン電極であってもよい。
この構成によれば、第１のトランジスタ及び第２のトランジスタにボディダイオードが形成されている場合、裏面電極がカソード側になるため、裏面電極の電位が第１のオーミック電極あるいは第２のオーミック電極より低い場合にダイオードがオン状態となり、基板電位をダイオードの順方向電圧の分だけ低い電位にまで持ち上げることができる。
本開示の一態様にかかる双方向スイッチは、さらに第１のトランジスタにおいて、第３のゲート電極は、第１のゲート電極と接続され、第２のトランジスタにおいて、第４のゲート電極は、第２のゲート電極と接続されていてもよい。
この構成によれば、半導体素子の２つのゲートがそれぞれオンしたときに第１のトランジスタと第２のトランジスタもそれぞれオンするため、裏面電極の電位が第１のオーミック電極あるいは第２のオーミック電極より低い場合に第１のトランジスタ及び第２のトランジスタを通じて基板電位を持ち上げることができる。
本開示の一態様にかかる双方向スイッチは、さらに第１のオーミック電極の電位より第２のオーミック電極の電位が高い場合において、第１のゲート電極よりも先に第３のゲート電極がオンし、第２のオーミック電極の電位より第１のオーミック電極の電位が高い場合において、第２のゲート電極よりも先に第４のゲート電極がオンしてもよい。
この構成によれば、半導体素子がオンする前に裏面電極と第１のオーミック電極及び第２のオーミック電極の電位の低い方とを導通させておくことができるため、基板の電位変動を正方向にも負方向にも抑制することができるため安定した動作をする双方向スイッチを実現することができる。
本開示の一態様にかかる双方向スイッチは、さらに半導体積層体、第１のスイッチ素子及び第２のスイッチ素子が窒化物半導体を含んでもよい。
この構成によれば、半導体素子と基板電位安定化部を同一基板上に形成可能となり、基板電位安定化部と裏面電極との間の配線インダクタンスを低減しやすくできる。これにより基板電位を高速に安定化することができる。
本開示の一態様にかかる双方向スイッチは、半導体素子と、基板電位安定化部と、を備える。半導体素子は、基板と、基板の上に形成された半導体積層体と、を備える。そして、半導体積層体の上に間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に第１のオーミック電極側から順に形成された第１のゲート電極及び第２のゲート電極と、基板の半導体積層体と反対側の面に形成された裏面電極と、を有する。そして、基板電位安定化部は、第１のオーミック電極と裏面電極とを接続する第１のダイオードと、第２のオーミック電極と裏面電極とを接続する第２のダイオードとを有する。第１のダイオードのカソードは、裏面電極と接続され、第１のダイオードのアノードは、第１のオーミック電極と接続されており、第２のダイオードのカソードは、裏面電極と接続され、第１のダイオードのアノードは、第２のオーミック電極と接続されている。
この構成により、裏面電極の電位が第１のオーミック電極あるいは第２のオーミック電極より低い場合にダイオードがオン状態となり、基板電位をダイオードの順方向電圧の分だけ低い電位まで持ち上げることができる。
本開示の一態様にかかる双方向スイッチは、半導体素子と、基板電位安定化部と、を備える。半導体素子は、基板と、基板の上に形成された半導体積層体と、を備える。そして半導体積層体の上に間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に第１のオーミック電極側から順に形成された第１のゲート電極及び第２のゲート電極と基板の半導体積層体と反対側の面に形成された裏面電極とを有する。基板電位安定化部は、第１のオーミック電極と裏面電極とを接続する第１のトランジスタと、第２のオーミック電極と裏面電極とを接続する第２のトランジスタとを有している。第１のトランジスタは、第１のソース電極及び第１のドレイン電極と、第１のソース電極と第１のドレイン電極との間に形成された第３のゲート電極とを有する。第２のトランジスタは、第２のソース電極と第２のドレイン電極と、第２のソース電極と第２のドレイン電極との間に形成された第４のゲート電極とを有する。そして、第１のソース電極が第１のオーミック電極と接続され、第１のドレイン電極が裏面電極と接続され、第２のドレイン電極が裏面電極と接続され、かつ第２のソース電極が第２のオーミック電極と接続される。基板電位安定化部は、半導体積層体と第３のゲート電極及び第４のゲート電極との間にそれぞれ形成されたｐ型半導体層を有し、第３のゲート電極は、第１のソース電極と接続され、第４のゲート電極は、第２のソース電極と接続されている。
この構成により、第１のトランジスタ及び第２のトランジスタをカソードが裏面電極と接続されたダイオードとみなすことができ、裏面電極の電位が第１のオーミック電極あるいは第２のオーミック電極より低い場合にダイオードがオン状態となり、基板電位をダイオードの順方向電圧の分だけ低い電位まで持ち上げることができる。
本開示の双方向スイッチによれば、デュアルゲートＨＦＥＴを基板の上に形成した場合においても安定して動作する双方向スイッチを実現できる。
第１の実施形態にかかる双方向スイッチを示す回路構成例、負荷及び電源を示す図である。 第１の実施形態にかかる双方向スイッチを構成する半導体素子の構成例を示す断面図である。 双方向スイッチのより具体的な回路例、負荷及び電源を示す図である。 第２の実施形態にかかる双方向スイッチの回路構成例、負荷及び電源を示す図である。 双方向スイッチの動作例おけるタイミングチャートを示す図である。 第３の実施形態にかかる双方向スイッチの回路構成例、負荷及び電源を示す図である。 第１のトランジスタの構成例を示す断面図である。 第２のトランジスタの構成例を示す断面図である。 第４の実施形態にかかる双方向スイッチの回路構成例、負荷及び電源を示す図である。 半導体素子及び基板電位安定化部の配線レイアウトを示す平面図である。 半導体素子及び基板電位安定化部の配線レイアウトを示す平面図である。 第５の実施形態にかかる双方向スイッチの回路構成例、負荷及び電源を示す図である。 双方向スイッチの動作例におけるタイミングチャートを示す図である。 双方向スイッチの動作例におけるタイミングチャートを示す図である。 双方向スイッチの配線レイアウトを示す平面図である。 双方向スイッチの配線レイアウトを示す平面図である。 比較技術にかかる、デュアルゲートトランジスタ及び基板安定化部を含む双方向スイッチの回路構成を示す図である。 デュアルゲートトランジスタの基板端子における電圧の様子を示す図である。 デュアルゲートトランジスタの、端子の電圧、第１のゲート端子の電圧、基板端子における電圧、及び負荷（コイル）を流れる電流の時間変化を測定した結果を示す図である。
以下、本開示にかかる発明の実施形態について、図面を参照しながら説明する。
なお、窒化物半導体の一般式はＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１）で表される。そのうち、ＡｌｚＧａ１−ｚＮ（０＜ｚ＜１、窒化アルミニウムガリウム）についてはＡｌＧａＮと標記する。
（比較技術の検討）
本開示にかかる双方向スイッチを説明する前に、比較技術について検討し、その課題について説明する。
比較技術にかかるデュアルゲートトランジスタ及び基板安定化部を含む双方向スイッチの回路構成を図１４に示す。
図１４に記載された回路構成において、デュアルゲートトランジスタは、端子Ｓ１、Ｓ２、端子Ｇ１、Ｇ２及び基板端子ＳＵＢとを有する。端子Ｓ１は、デュアルゲートトランジスタのソース端子及びドレイン端子の一方に該当する。端子Ｓ２は、デュアルゲートトランジスタのソース端子及びドレイン端子の他方に該当する。基板安定化部は、ダイオードＤ１、Ｄ２、抵抗Ｒ１、Ｒ２を有する。
図１５は、デュアルゲートトランジスタの基板端子ＳＵＢにおける電圧の様子を示す図である。すなわち、デュアルゲートトランジスタの端子Ｓ１の電圧を０Ｖとし、端子Ｓ２の電圧をＶｄｄ（正の値）から０Ｖと変化させたとき、基板が負に帯電し、基板端子ＳＵＢにおける電圧は、図１５に示すように負の値（−Ｖ）をとることがある。この場合、抵抗Ｒ１及び抵抗Ｒ２がないとダイオードＤ１、Ｄ２は動作せず、基板の電位が固定されないためスイッチ動作が不安定になるという問題が生じる。
また、基板端子ＳＵＢの電位を端子Ｓ１及び端子Ｓ２より低い電位である場合でも抵抗Ｒ１あるいは抵抗Ｒ２を通じて基板の電位を増加することができる。
しかし、抵抗Ｒ１あるいは抵抗Ｒ２の抵抗値が大きいと電位がすぐに増加できず安定するまでに時間がかかる。また、抵抗Ｒ１あるいは抵抗Ｒ２の抵抗値が小さいと、常に抵抗Ｒ１または抵抗Ｒ２に電流が流れるため電力損失が大きくなるという問題が生じる。
次に、このような問題に関する実験結果とその評価について説明する。
図１４に記載された回路構成において、デュアルゲートトランジスタについては、当該デュアルゲートトランジスタとコイルとを直列に接続した負荷スイッチング回路を構成して評価を行った。
図１６は、デュアルゲートトランジスタの、端子Ｓ２の電圧Ｖｄ、端子Ｇ１の電圧Ｖｇ基板端子ＳＵＢにおける電位Ｖｓｕｂ、及び負荷（コイル）を流れる電流ＩＬの時間変化を測定した結果を示す図である。具体的に、デュアルゲートトランジスタの２つのゲート端子のうち端子Ｇ１に電圧Ｖｇ（たとえば３Ｖ）を印加し、端子Ｇ２は端子Ｓ２と短絡してデュアルゲートトランジスタをオン（ＯＮ）にした状態と、端子Ｇ１にＶｇを印加しない０Ｖにしてデュアルゲートトランジスタをオフ（ＯＦＦ）にした状態とを交互に繰り返した。デュアルゲートトランジスタのオンとオフとは、ともに２μ秒間隔で繰り返された。コイルを流れる電流ＩＬはデュアルゲートトランジスタがオンの状態のときに増加し、オフの状態のときに減少する。端子Ｓ１を０Ｖとし、端子Ｓ２の電圧は、デュアルゲートトランジスタがオンのときに減少し、オフのときに増加する。このときの基板端子ＳＵＢの電位Ｖｓｕｂを評価した。なお、抵抗Ｒ１及び抵抗Ｒ２の値は、ともに１００ｋΩである。
図１６の点線で囲った部分Ａに示すように、Ｖｇが３ＶかつＶｄが０Ｖのとき、基板の電位Ｖｓｕｂは負の値をとることがわかった。つまり、点線で囲った部分Ａでは、基板から電荷の抜けが悪く、基板の電位Ｖｓｕｂが負電位のままになっている。
さらに、点線で囲った部分Ａ及びＢのように、基板の電位Ｖｓｕｂは各オン（ＯＮ）時において一定の値ではなく、さまざまな値をとることがわかった。すなわち、デュアルゲートトランジスタのオン時においてＶｓｕｂの値が不安定であることがわかった。このように基板の電位Ｖｓｕｂが固定されないためスイッチ動作が不安定になるという問題がある。
（第１の実施形態）
（双方向スイッチ１００の構成）
第１の実施形態にかかる双方向スイッチ１００について図面を参照して説明する。図１は本実施形態の双方向スイッチ１００の回路構成例、負荷１０５及び電源１０４を示す図である。図１に示すように本実施形態の双方向スイッチ１００は、半導体素子１０１と、半導体素子１０１の動作を制御する制御部１０２と、半導体素子１０１の基板電位を安定化する基板電位安定化部１０３とを備えている。
半導体素子１０１は、例えばデュアルゲートＨＦＥＴであって、端子Ｓ１、Ｓ２、端子Ｇ１、Ｇ２及び基板端子ＳＵＢとを有する。端子Ｓ１は、デュアルゲートトランジスタのソース端子及びドレイン端子の一方に該当する。端子Ｓ２は、デュアルゲートトランジスタのソース端子及びドレイン端子の他方に該当する。端子Ｇ１、Ｇ１は、２つのゲート端子に該当する。基板端子ＳＵＢは、半導体素子１０１が形成された基板（例えばＳｉ製の半導体基板）の裏面全体を覆う電極に電気的に接続された端子である。
制御部１０２は、第１のゲート制御回路１０６及び第２のゲート制御回路１０７を有する。第１のゲート制御回路１０６は、半導体素子１０１の端子Ｓ１と端子Ｇ１との間に印加するバイアス電圧を制御する。第２のゲート制御回路１０７は、半導体素子１０１の端子Ｓ２と端子Ｇ２との間に印加するバイアス電圧を制御する。これにより、半導体素子１０１の端子Ｓ１と端子Ｓ２との間にどちらの向きにも電流を通電したり、遮断したりすることが可能となる。このため、半導体素子１０１の端子Ｓ１と端子Ｓ２との間に接続された負荷１０５及び電源１０４を接続することにより、負荷１０５の動作を制御することが可能となる。第１のゲート制御回路１０６及び第２のゲート制御回路１０７の一例として、それぞれ第１の電源１２１及び第２の電源１２２が用いられる。なお、第１の電源１２１及び第２の電源１２２は、いずれも可変電源である。
基板電位安定化部１０３は、第１のスイッチ素子１３１と第２のスイッチ素子１３２とを有している。半導体素子１０１をオンしたとき、図１に示すように、第１のスイッチ素子１３１及び第２のスイッチ素子１３２の両方を短絡状態（オン状態）とする。このようにすれば、双方向スイッチ１００を安定に動作させることが可能となる。このことについては、以下に説明する。
（半導体素子１０１の構成）
以下に、本実施形態の双方向スイッチ１００についてさらに具体的に説明する。まず、半導体素子１０１の構成について説明する。図２は半導体素子１０１の構成例を示す断面図である。
図２に示すように、半導体素子１０１は、例えば、シリコン（Ｓｉ）よりなる基板１１１の上に形成された厚さが約１μｍのバッファ層１１２と、バッファ層１１２の上に形成された窒化物半導体層１１３とを有している。バッファ層１１２は、交互に積層された厚さが１０ｎｍの窒化アルミニウム（ＡｌＮ）と、厚さが１０ｎｍ程度の窒化ガリウム（ＧａＮ）とからなる。窒化物半導体層１１３は、基板側から順次積層された第１の半導体層１１４と第１の半導体層１１４と比べてバンドギャップの大きい第２の半導体層１１５とを有している。本実施形態においては、第１の半導体層１１４は、厚さが２μｍ程度のアンドープの窒化ガリウム（ＧａＮ）層であり、第２の半導体層１１５は、厚さが５０ｎｍ程度のアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）層である。以下では、バッファ層１１２、第１の半導体層１１４及び第２の半導体層１１５からなる積層体、または、第１の半導体層１１４及び第２の半導体層１１５からなる積層体を、半導体積層体と呼ぶ。言い換えれば、半導体積層体は、少なくとも窒化物半導体層１１３（つまり第１の半導体層１１４及び第２の半導体層１１５）を含む。
ＧａＮからなる第１の半導体層１１４とＡｌＧａＮからなる第２の半導体層１１５のヘテロ界面近傍には、自発分極及びピエゾ分極により電荷が生じる。これにより、２次元電子ガス（2-dimensional electron gas、２ＤＥＧ）層であるチャネル領域が形成されている。
窒化物半導体層１１３の上には、互いに間隔をおいて第１のオーミック電極１１６Ａと第２のオーミック電極１１６Ｂとが形成されている。第１のオーミック電極１１６Ａは、半導体素子１０１のソース端子及びドレイン端子の一方に対応する。第２のオーミック電極１１６Ｂは、半導体素子１０１のソース端子及びドレイン端子の他方に対応する。第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。
第１のオーミック電極１１６Ａの上にＡｕとＴｉからなるＳ１電極配線１５１Ａが形成されており、第１のオーミック電極１１６Ａと電気的に接続されている。第２のオーミック電極１１６Ｂの上にＡｕとＴｉからなるＳ２電極配線１５１Ｂが形成されており、第２のオーミック電極１１６Ｂと電気的に接続されている。
第２の半導体層１１５の上における第１のオーミック電極１１６Ａと第２のオーミック電極１１６Ｂとの間の領域には、第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂが互いに間隔をおいて形成されている。第１のｐ型半導体層１１９Ａの上には第１のゲート電極１１８Ａが形成され、第２のｐ型半導体層１１９Ｂの上には第２のゲート電極１１８Ｂが形成されている。第１のゲート電極１１８Ａ及び第２のゲート電極１１８Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）との積層体からなり、第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂとオーミック接触している。
基板１１１の裏面には、ニッケル（Ｎｉ）とクロム（Ｃｒ）と銀（Ａｇ）とが積層された厚さ４００ｎｍ程度の裏面電極１５３が形成されており、裏面電極１５３は基板１１１とオーミック接触している。
第１のオーミック電極１１６Ａと接続された端子、第１のゲート電極１１８Ａと接続された端子、第２のゲート電極１１８Ｂと接続された端子及び第２のオーミック電極１１６Ｂと接続された端子は、それぞれ図１の端子Ｓ１、端子Ｇ１、端子Ｇ２及び端子Ｓ２と対応する。また、裏面電極と接続された端子は、図１の基板端子ＳＵＢと対応する。
第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂは、それぞれ厚さが３０ｎｍ程度で、マグネシム（Ｍｇ）がドープされたｐ型のＡｌＧａＮからなる。第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂと、第２の半導体層１１５とによりｐｎ接合がそれぞれ形成される。これにより、第１のオーミック電極１１６Ａと第１のゲート電極１１８Ａ間との電圧が例えば０Ｖ以下の場合には、第１のｐ型半導体層１１９Ａからチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができる。同様に、第２のオーミック電極１１６Ｂと第２のゲート電極１１８Ｂ間との電圧が例えば０Ｖ以下の場合には、第２のｐ型半導体層１１９Ｂからチャネル領域中に空乏層が広がるため、チャネル領域に流れる電流を遮断することができる。従って、ノーマリオフ動作をする半導体素子１０１が実現できる。
（端子Ｓ１、Ｓ２を流れる電流について）
制御部１０２は、端子Ｓ１と端子Ｇ１との間に接続された第１の電源１２１と、端子Ｓ２と端子Ｇ２との間に接続された第２の電源１２２とを有している。本実施形態における第１の電源１２１及び第２の電源１２２は可変電源である。なお、第１の電源１２１及び第２の電源１２２は、可変電源に代えて電源が接続されたゲート回路等としてもよい。
第１の電源１２１の電圧を第１のゲート電極１１８Ａの閾値電圧より低くして、第１のゲート電極１１８Ａの下側に空乏層が広がるようにする。また、第２の電源１２２の電圧を第２のゲート電極１１８Ｂの閾値電圧より低くして、第２のゲート電極１１８Ｂの下側にある空乏層が広がるようにする。このようにすれば、第１のオーミック電極１１６Ａである端子Ｓ１と第２のオーミック電極１１６Ｂである端子Ｓ２との間にはどちらの方向にも電流が流れない。第１の電源１２１の電圧を第１のゲート電極１１８Ａの閾値電圧以上とし、第２の電源１２２の電圧を第２のゲート電極１１８Ｂの閾値電圧以上とすれば、端子Ｓ１と端子Ｓ２との間には双方向に電流を流すことができる。第１の電源１２１の電圧を第１のゲート電極１１８Ａの閾値電圧以上とし、第２の電源１２２の電圧を第２のゲート電極１１８Ｂの閾値電圧より低くすれば、端子Ｓ１から端子Ｓ２は電流が流れないが、端子Ｓ２から端子Ｓ１は電流が流れる。第１の電源１２１の電圧を第１のゲート電極１１８Ａの閾値電圧より低くし、第２の電源１２２の電圧を第２のゲート電極１１８Ｂの閾値電圧以上とすれば、端子Ｓ１から端子Ｓ２へは電流が流れるが、端子Ｓ２から端子Ｓ１へは電流が流れない。
ここで、半導体素子１０１の端子Ｓ２の電位が端子Ｓ１の電位よりも高い場合において、端子Ｇ１及び端子Ｇ２に電圧を印加して半導体素子１０１をオンしたときに基板端子ＳＵＢが端子Ｓ１よりも低い電位となることがある。
そこで、図１に示すように、第１のスイッチ素子１３１及び第２のスイッチ素子１３２の両方を短絡状態（オン状態）とすることで基板端子ＳＵＢの電位を増加することができる。このとき、半導体素子１０１も短絡状態となっているため、端子Ｓ２の電位は端子Ｓ１の電位とほぼ等しくなり、基板端子ＳＵＢの電位も端子Ｓ２及び端子Ｓ１とほぼ等しくなる。このように、基板端子ＳＵＢの電位が端子Ｓ１及びＳ２より低くなった場合においても基板１１１の電位を一定の電圧に定めることができるため双方向スイッチ１００を安定に動作させることが可能となる。
（基板電位安定化部１０３の具体的な回路構成例）
図３は、双方向スイッチ１００のより具体的な回路例、負荷及び電源を示す図である。同図は、図１と比べて、第１のスイッチ素子１３１の代わりに第１のダイオード１３５を備える点と、第２のスイッチ素子１３２の代わりに第２のダイオード１３６を備える点とが異なっている。以下異なる点を中心に説明する。図３に示すように基板電位安定化部１０３は、第１のスイッチ素子１３１を第１のダイオード１３５で構成し、第２のスイッチ素子１３２を第２のダイオード１３６で構成している。第１のダイオード１３５は基板端子ＳＵＢと端子Ｓ１との間に、端子Ｓ１から基板端子ＳＵＢに向けて順方向になるように接続されている。第２のダイオード１３６は基板端子ＳＵＢと端子Ｓ２との間に、端子Ｓ２から基板端子ＳＵＢに向けて順方向になるように接続されている。第１のダイオード１３５と第２のダイオード１３６は、半導体素子１０１に印加される電圧に対して十分に耐圧を有するものとする。
半導体素子１０１にコイルや抵抗を接続してスイッチする場合、図１５及び図１６を用いて前述した通り、半導体素子１０１をオンした時に基板１１１の電位は第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂより低い電位になる。図１４に示した比較技術では、ダイオードＤ１、Ｄ２のアノード側を基板端子ＳＵＢに接続した構成とすると、ダイオードＤ１、Ｄ２のアノードの電位がカソードの電位より低くなるため、ダイオードは導通（ＯＮ）せず基板電位が固定されない。これに対して、図３の基板電位安定化部１０３では、この問題を解決している。
以下に、図３に示す基板電位安定化部１０３の動作について説明する。端子Ｓ２の電位が端子Ｓ１より高い場合について説明する。
半導体素子１０１がオフした場合、端子Ｓ２の電位が大きくなるため、基板端子ＳＵＢからみた端子Ｓ２の電位は大きくなる。端子Ｓ２と基板端子ＳＵＢの電位差が第２のダイオード１３６の順方向立ち上がり電圧以上になると第２のダイオード１３６がオンして基板端子ＳＵＢの電位は端子Ｓ２より順方向立ち上がり電圧分だけ低い電圧に固定される。
一方、半導体素子１０１がオンした場合、端子Ｓ２の電位が端子Ｓ１の電位に近づいていくため、基板端子ＳＵＢからみた端子Ｓ２の電位は小さくなり、基板端子ＳＵＢと端子Ｓ２との間の寄生容量に放電電流が流れる。このとき基板端子ＳＵＢの電位は低下していき、基板端子ＳＵＢと端子Ｓ２との間の寄生容量と基板端子ＳＵＢと端子Ｓ１との間の寄生容量とで分圧される。基板端子ＳＵＢの電位が端子Ｓ１の電位より第１のダイオード１３５の順方向立ち上がり電圧の分低くなった場合は第１のダイオード１３５がオンして基板端子ＳＵＢの電位は端子Ｓ１と順方向立ち上がり電圧分だけ低い電圧に固定される。従来は基板端子ＳＵＢが端子Ｓ１より低い電圧になってしまうと電位を制御する経路がなかったが第１のダイオード１３５により基板電位を安定化することができる。
端子Ｓ１の電位が端子Ｓ２より高い場合については第１のダイオード１３５と第２のダイオード１３６の働きが逆になる。
半導体素子１０１がオフした場合、端子Ｓ１の電位が大きくなるため、基板端子ＳＵＢからみた端子Ｓ１の電位は大きくなる。端子Ｓ１と基板端子ＳＵＢの電位差が第１のダイオード１３５の順方向立ち上がり電圧以上になると第１のダイオード１３５がオンして基板端子ＳＵＢの電位は端子Ｓ１とほぼ等しくなる。
一方、半導体素子１０１がオンした場合、端子Ｓ１の電位が端子Ｓ２の電位に近づいていくため、基板端子ＳＵＢからみた端子Ｓ１の電位は小さくなり、基板端子ＳＵＢと端子Ｓ１との間の寄生容量に放電電流が流れる。このとき基板端子ＳＵＢの電位は低下していく。端子Ｓ２の電位より第２のダイオード１３６の順方向立ち上がり電圧の分低くなった場合は第２のダイオード１３６がオンして基板端子ＳＵＢの電位は端子Ｓ２とほぼ等しくなる。
このように、本実施形態における図３では第２のダイオード１３６により基板電位を安定化することができる。
以上説明してきたように第１の実施形態における双方向スイッチ１００は、半導体素子１０１と、基板電位安定化部１０３とを備える。半導体素子１０１は、基板１１１と、基板１１１の上に形成された半導体積層体と、半導体積層体の上に間隔をおいて形成された第１のオーミック電極１１６Ａ／Ｓ１及び第２のオーミック電極１１６Ｂと、第１のオーミック電極１１６Ａと第２のオーミック電極１１６Ｂとの間に、第１のオーミック電極側から順に形成された第１のゲート電極１１８Ａ及び第２のゲート電極１１８Ｂと、基板１１１の半導体積層体と反対側の面に形成された裏面電極１５３とを有する。基板電位安定化部１０３は、第１のオーミック電極１１６Ａと裏面電極１５３とを接続する第１のスイッチ素子１３１と、第２のオーミック電極１１６Ｂと裏面電極１５３とを接続する第２のスイッチ素子１３２とを有する。半導体素子１０１がオンしている状態において第１のスイッチ素子１３１及び第２のスイッチ素子１３２の両方が導通状態になる。
これによれば、基板電位安定化部１０３を備えているため、基板の電位が不安定となることがなく、安定して動作する双方向スイッチ１００を実現できる。例えば、コイル等を含む誘導性の負荷を接続した場合であっても、双方向スイッチ１００がオン状態であるとき基板電位が負電圧になることを抑制して、スイッチ動作を安定させることができる。また、半導体素子１０１がオンしている状態において第１のスイッチ素子１３１及び第２のスイッチ素子１３２の両方が導通状態になるので、電力損失を抑制することができる。
また、第１の実施形態における双方向スイッチ１００の他の形態において基板電位安定化部１０３は、第１のオーミック電極１１６Ａと裏面電極１５３とを接続する第１のダイオード１３５と、第２のオーミック電極１１６Ｂと裏面電極１５３とを接続する第２のダイオード１３６とを有する。第１のダイオード１３５のカソードは、裏面電極１５３と接続され、第１のダイオード１３５のアノードは、第１のオーミック電極１１６Ａと接続されており、第２のダイオード１３６のカソードは、裏面電極１５３と接続され、第２のダイオード１３６のアノードは、第２のオーミック電極１１６Ｂと接続されている。
これによれば、裏面電極１５３の電位が第１のオーミック電極１１６Ａあるいは第２のオーミック電極１１６Ｂより低い場合に第１のダイオード１３５及び第２のダイオード１３６の少なくとも一方がオン状態となり、基板電位を第１のダイオード１３５または第２のダイオード１３６の順方向電圧の分だけ低い電位まで持ち上げることができる。
ここで、半導体積層体、第１のスイッチ素子１３１及び第２のスイッチ素子１３２が窒化物半導体を含んでもよい。
これによれば、半導体素子１０１と基板電位安定化部１０３とを同一基板上に形成可能となり、基板電位安定化部１０３と裏面電極１５３との間の配線インダクタンスを低減しやすくできる。これにより基板電位を高速に安定化することができる。
（第２の実施形態）
次に、第２の実施形態にかかる双方向スイッチについて図面を参照して説明する。ただし、第２の実施形態及び後述する別の実施形態において図２及び図３と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
（双方向スイッチの回路構成例）
図４は本実施形態の双方向スイッチ１００の回路構成例、負荷１０５及び電源１０４を示ず図である。同図の双方向スイッチ１００は、図３と比べて、基板電位安定化部１０３の代わりに基板電位安定化部２０３を備える点が異なっている。以下異なる点を中心に説明する。
図４に示すように基板電位安定化部２０３は、第１のトランジスタ１３３と第２のトランジスタ１３４と第１のダイオード１３５と第２のダイオード１３６と第３のゲート制御回路１０８と第４のゲート制御回路１０９とで構成される。第１のトランジスタ１３３と第１のダイオード１３５は基板端子ＳＵＢと端子Ｓ１との間に接続されている。第２のトランジスタ１３４と第２のダイオード１３６は基板端子ＳＵＢと端子Ｓ２との間に接続されている。第１のトランジスタ１３３及び第２のトランジスタ１３４それぞれのドレイン端子Ｄ１１及びドレイン端子Ｄ１２は基板端子ＳＵＢに接続されている。また、第１のトランジスタ１３３のゲート端子Ｇ１１は第３のゲート制御回路１０８に接続されている。第２のトランジスタ１３４のゲート端子Ｇ１２は第４のゲート制御回路１０９に接続されている。また、第１のトランジスタ１３３のソース端子Ｓ１１は端子Ｓ１に接続されている。第２のトランジスタ１３４のソース端子Ｓ１２は端子Ｓ２に接続されている。第１のトランジスタ１３３のソース端子Ｓ１１と第１のダイオード１３５のアノードとが接続されている。第１のトランジスタ１３３のドレイン端子Ｄ１１と第１のダイオード１３５のカソードが接続されている。また、第２のトランジスタ１３４のソース端子Ｓ１２と第２のダイオード１３６のアノードが接続されている。第２のトランジスタ１３４のドレイン端子Ｄ１２と第２のダイオード１３６のカソードが接続されている。
なお、第１のトランジスタ１３３及び第２のトランジスタ１３４がそれぞれボディダイオードを内蔵している場合は第１のダイオード１３５及び第２のダイオード１３６を別途設ける必要はない。
以下に、図４中の基板電位安定化部２０３の動作について説明する。端子Ｓ２の電位が端子Ｓ１より高い場合について説明する。
半導体素子１０１がオフした場合、端子Ｓ２の電位が大きくなるため、基板端子ＳＵＢからみた端子Ｓ２の電位は大きくなる。端子Ｓ２と基板端子ＳＵＢの電位差が第２のダイオード１３６の順方向立ち上がり電圧以上になると第２のダイオード１３６がオンして基板端子ＳＵＢの電位は端子Ｓ２より順方向立ち上がり電圧分だけ低い電圧に固定される。さらに、第２のトランジスタ１３４がオンすることで基板端子ＳＵＢと端子Ｓ２を短絡することができるため、基板端子ＳＵＢと端子Ｓ２はほぼ等しい電圧に固定される。
一方、半導体素子１０１がオンした場合、端子Ｓ２の電位が端子Ｓ１の電位に近づいていくため、基板端子ＳＵＢからみた端子Ｓ２の電位は小さくなり、基板端子ＳＵＢと端子Ｓ２との間の寄生容量に放電電流が流れる。このとき基板端子ＳＵＢの電位は低下していき、端子Ｓ１の電位より第１のダイオード１３５の順方向立ち上がり電圧の分低くなった場合は第１のダイオード１３５がオンして基板端子ＳＵＢの電位は端子Ｓ１と順方向立ち上がり電圧分だけ低い電圧に固定される。さらに、第１のトランジスタ１３３はオンすることで基板端子ＳＵＢと端子Ｓ１を短絡することができるため、基板端子ＳＵＢと端子Ｓ１はほぼ等しい電圧に固定される。
（タイミングチャート）
図５は、双方向スイッチ１００の動作例におけるタイミングチャートを示す図である。
図５において、信号Ｖｓ２ｓ１は、端子Ｓ１に対する端子Ｓ２の電位を示す。つまり、端子Ｓ１から見た端子Ｓ２の電位をＶｓ２ｓ１と表記している。信号Ｖ１０６（Ｇ１）は、第１のゲート制御回路１０６から端子Ｇ１への信号である。信号Ｖ１０７（Ｇ２）は、第２のゲート制御回路１０７から端子Ｇ２への信号である。信号Ｖ１０８（Ｇ１１）は、第３のゲート制御回路１０８からゲート端子Ｇ１１及びへの信号である。信号Ｖ１０９（Ｇ１２）は、第４のゲート制御回路１０９からのゲート端子Ｇ１２への信号である。及びなお、図５におけるそれぞれのタイミングチャートについて、段差は所定の時刻における信号電圧の変化を表す。なお、時刻ｔ１、ｔ２、ｔ３、ｔ４は、例えば、時刻０（秒）からみてそれぞれ約２０μ秒、約３０μ秒、約７０μ秒、約８０μ秒である。図５において、破線は同時刻を表す。
図５では、始めの時刻ｔ２まで端子Ｓ２の電位は端子Ｓ１の電位より高い状態を示している。少なくとも第１のゲート制御回路１０６が端子Ｇ１をオンする時刻ｔ２より前に第３のゲート制御回路１０８及び第４のゲート制御回路１０９がそれぞれ第１のトランジスタ１３３及び第２のトランジスタ１３４をオンしており、高速に基板端子ＳＵＢの電位を安定化することができる。
具体的に、端子Ｓ２の電位が端子Ｓ１より高い場合について説明する。時刻ｔ１に第２のゲート制御回路１０７からゲートをオンする信号Ｖ１０７が出力される。時刻ｔ１から時刻ｔ２の間に、第３のゲート制御回路１０８及び第４のゲート制御回路１０９がそれぞれオンの信号Ｖ１０８、Ｖ１０９を出力する。時刻ｔ２で第１のゲート制御回路１０６からゲートをオンする信号Ｖ１０６が出力され、半導体素子１０１がオンすると、端子Ｓ２の電位は基板端子ＳＵＢの電位に近づいていく。このとき裏面電極１５３と第１のオーミック電極１１６Ａの間にある寄生容量が放電する。この電流は第１のトランジスタ１３３及び第２のトランジスタ１３４それぞれのドレイン端子からソース端子に流れて短絡状態となる。よって、端子Ｓ２と基板端子ＳＵＢの電位は端子Ｓ１の電位とほぼ等しくなり、基板端子ＳＵＢの電位を安定化させることができる。端子Ｓ１の電位が端子Ｓ２の電位より高い場合も同様に、基板端子ＳＵＢの電位は端子Ｓ１の電位に追従して端子Ｓ２の電位に等しくなる。
時刻ｔ３で第１のゲート制御回路１０６からオフの信号が出力され、時刻ｔ４で第２のゲート制御回路１０７からオフの信号が出力されると、半導体素子１０１がオフする。このとき、基板端子からみた端子Ｓ２の電位は大きくなり、第２のダイオード１３６に電流が流れる。図５では、半導体素子１０１がオフするときに第３のゲート制御回路１０８及び第４のゲート制御回路１０９がそれぞれオフの信号を出しているが、オンの信号を出していてもよい。その場合は、第２のダイオード１３６だけでなく第２のトランジスタ１３４のソース端子からドレイン端子に電流が流れる。この電流は、裏面電極１５３と第１のオーミック電極１１６Ａの間にある寄生容量を充電する。よって、基板端子ＳＵＢの電位は端子Ｓ２とほぼ同じ電位で推移する。
図５に示したように、半導体素子１０１がオンしている状態において第１のトランジスタ１３３及び第２のトランジスタ１３４の両方が導通状態になっている。
なお時刻ｔ１、ｔ２、ｔ３、ｔ４の値については一例であり、これらの値に限定されない。
以上説明してきたように第２の実施形態における双方向スイッチ１００は、第１のスイッチ素子１３１が第１のトランジスタ１３３で構成され、かつ第２のスイッチ素子１３２が第２のトランジスタ１３４で構成され、第１のトランジスタ１３３は、第３のオーミック電極１１６Ｃと、第４のオーミック電極１１６Ｄと、第３のオーミック電極１１６Ｃと第４のオーミック電極１１６Ｄとの間に形成された第３のゲート電極１１８Ｃとを有し、第２のトランジスタ１３４は、第５のオーミック電極１１６Ｅと、第６のオーミック電極１１６Ｆと、第５のオーミック電極１１６Ｅと第６のオーミック電極１１６Ｆとの間に形成された第４のゲート電極１１８Ｄとを有し、第３のオーミック電極１１６Ｃと第１のオーミック電極１１６Ａとが接続され、第４のオーミック電極１１６Ｄと裏面電極１５３とが接続され、第５のオーミック電極１１６Ｅと第２のオーミック電極１１６Ｂとが接続され、第６のオーミック電極１１６Ｆと裏面電極１５３とが接続されていてもよい。
これによれば、裏面電極１５３の電位が第１のオーミック電極１１６Ａあるいは第２のオーミック電極１１６Ｂより低い場合に、第１のトランジスタ１３３及び第２のトランジスタ１３４をオンさせて基板電位を持ち上げて安定化することができる。
ここで、第１のトランジスタ１３３において、第３のオーミック電極１１６Ｃは、ソース電極（ソース端子Ｓ１１相当）であり、第４のオーミック電極１１６Ｄは、ドレイン電極（ドレイン端子Ｄ１１相当）であり、第２のトランジスタ１３４において、第５のオーミック電極１１６Ｅは、ソース電極（ソース端子Ｓ１２相当）であり、第６のオーミック電極１１６Ｆは、ドレイン電極（ドレイン端子Ｄ１２相当）であってもよい。
これによれば、第１のトランジスタ１３３及び第２のトランジスタ１３４にボディダイオードが形成されている場合、裏面電極１５３がカソード側になるため、裏面電極１５３の電位が第１のオーミック電極１１６Ａあるいは第２のオーミック電極１１６Ｂより低い場合にダイオードが導通状態となり、基板電位をダイオードの順方向電圧の分だけ低い電位にまで持ち上げて安定化することができる。
ここで、第１のオーミック電極１１６Ａの電位より第２のオーミック電極１１６Ｂの電位が高い場合において、第１のゲート電極１１８Ａよりも先に第３のゲート電極１１８Ｃにオン電圧を印加し、第２のオーミック電極１１６Ｂの電位より第１のオーミック電極１１６Ａの電位が高い場合において、第２のゲート電極１１８Ｂよりも先に第４のゲート電極１１８Ｄにオン電圧を印加してもよい。言い換えれば、端子Ｓ１の電位より端子Ｓ２の電位が高い場合において、端子Ｇ１よりも先にゲート端子Ｇ１１にオン電圧を印加し、端子Ｓ２の電位より端子Ｓ１の電位が高い場合において、端子Ｇ２よりも先にゲート端子Ｇ１２にオン電圧を印加してもよい。
これによれば、半導体素子１０１がオンする前に裏面電極１５３が第１のオーミック電極１１６Ａと第２のオーミック電極１１６Ｂの電位の低い方と導通させておくことができるため、基板の電位変動を正方向にも負方向にも抑制することができるため安定した動作をする双方向スイッチ１００を実現することができる。
（第３の実施形態）
次に、第３の実施形態にかかる双方向スイッチについて図面を参照して説明する。
（双方向スイッチの回路構成例）
図６は本実施形態の双方向スイッチ１００の回路構成例、負荷１０５及び電源１０４を示す図である。同図の双方向スイッチ１００は、図３と比べて、基板電位安定化部１０３の代わりに基板電位安定化部３０３を備える点が異なっている。以下異なる点を中心に説明する。
図６中の基板電位安定化部３０３は、第１のトランジスタ１３３と第２のトランジスタ１３４と第１のダイオード１３５と第２のダイオード１３６とで構成されている。図６のように、第１のトランジスタ１３３のゲート端子Ｇ１１とソース端子Ｓ１１とは短絡されて端子Ｓ１と接続されている。第２のトランジスタ１３４のゲート端子Ｇ１２とソース端子Ｓ１２とは短絡されて端子Ｓ２と接続されている。また、第１のトランジスタ１３３のドレイン端子Ｄ１１と第２のトランジスタ１３４のドレイン端子Ｄ１２とは互いに接続され、かつ基板端子ＳＵＢに接続されている。また、第１のトランジスタ１３３のソース端子Ｓ１１は端子Ｓ１に接続されている。第２のトランジスタ１３４のソース端子Ｓ１２は端子Ｓ２に接続されている。第１のトランジスタ１３３のソース端子Ｓ１１と第１のダイオード１３５のアノードが接続され、第１のトランジスタ１３３のドレイン端子Ｄ１１と第１のダイオード１３５のカソードが接続されている。また、第２のトランジスタ１３４のソース端子Ｓ１２と第２のダイオード１３６のアノードが接続されている。第２のトランジスタ１３４のドレイン端子Ｄ１２と第２のダイオード１３６のカソードが接続されている。
（第１のトランジスタ１３３及び第２のトランジスタ１３４の断面構成）
図７及び図８はそれぞれ第１のトランジスタ１３３及び第２のトランジスタ１３４の構成例を示す断面図である。第１のトランジスタ１３３及び第２のトランジスタ１３４は図２に示した半導体素子１０１と同様、同一の基板１１１上に形成されている。図２と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図７では、窒化物半導体層１１３の上には、互いに間隔をおいて第３のオーミック電極１１６Ｃと第４のオーミック電極１１６Ｄとが形成されている。第３のオーミック電極１１６Ｃの上には電極配線１５１Ｃが形成されている。第３のオーミック電極１１６Ｃと第３のゲート電極１１８Ｃと端子Ｓ１とは電極配線１５１Ｃによって電気的に接続されている。第３のゲート電極１１８Ｃの下部には第３のｐ型半導体層１１９Ｃが形成されている。第３のｐ型半導体層１１９Ｃには第２の半導体層１１５の２ＤＥＧ層を空乏化する程度のＭｇがドープされている。第４のオーミック電極１１６Ｄの上には電極配線１５１Ｄが形成されており、第４のオーミック電極１１６Ｄと基板端子ＳＵＢは電気的に接続されている。
端子Ｓ１に基板端子ＳＵＢの電位よりも第３のゲート電極１１８Ｃの閾値電圧以上の電圧が印加されると、第３のｐ型半導体層１１９Ｃ下部に２ＤＥＧ層が発生し、第３のオーミック電極１１６Ｃから第４のオーミック電極１１６Ｄに電流が流れる。この電流の流れる向きは第１のダイオード１３５の順方向電流と同じ向きであり、第１のトランジスタ１３３はダイオードとして機能することができる。
図８に示す第２のトランジスタ１３４も、図７に示す第１のトランジスタ１３３とほぼ同じ構成である。図８の第２のトランジスタ１３４についても同様に、端子Ｓ２に基板端子ＳＵＢの電位よりも第４のゲート電極１１８Ｄの閾値電圧以上の電圧が印加されると、第４のｐ型半導体層１１９Ｄ下部に２ＤＥＧ層が発生し、第５のオーミック電極１１６Ｅから第６のオーミック電極１１６Ｆに電流が流れる。この電流の流れる向きは第２のダイオード１３６の順方向電流と同じ向きであり、第２のトランジスタ１３４はダイオードとして機能することができる。
以上説明してきたように第３の実施形態における双方向スイッチ１００は、半導体素子１０１と、基板電位安定化部３０３とを備える。
半導体素子１０１は、基板１１１と、基板１１１の上に形成された半導体積層体と、半導体積層体の上に間隔をおいて形成された第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂと、第１のオーミック電極１１６Ａと第２のオーミック電極１１６Ｂとの間に第１のオーミック電極１１６Ａ側から順に形成された第１のゲート電極１１８Ａ及び第２のゲート電極１１８Ｂと、基板１１１の半導体積層体と反対側の面に形成された裏面電極１５３とを有する。
基板電位安定化部３０３は、第１のオーミック電極１１６Ａと裏面電極１５３とを接続する第１のトランジスタ１３３と、第２のオーミック電極１１６Ｂと裏面電極１５３とを接続する第２のトランジスタ１３４とを有する。
第１のトランジスタ１３３は、第１のソース電極（ソース端子Ｓ１１相当）及び第１のドレイン電極（ドレイン端子Ｄ１１相当）と、第１のソース電極と第１のドレイン電極１との間に形成された第３のゲート電極１１８Ｃ（ゲート端子Ｇ１１相当）とを有する。
第２のトランジスタ１３４は、第２のソース電極（ソース端子Ｓ１２相当）及び第２のドレイン電極（ドレイン端子Ｄ１２相当）と、第２のソース電極と第２のドレイン電極との間に形成された第４のゲート電極１１８Ｄ（ゲート端子Ｇ１２相当）とを有する。
第１のソース電極（ソース端子Ｓ１１相当）が第１のオーミック電極１１６Ａと接続され、第１のドレイン電極（ドレイン端子Ｄ１１相当）が裏面電極１５３と接続され、第２のドレイン電極（ドレイン端子Ｄ１２相当）が裏面電極１５３と接続され、かつ第２のソース電極（ソース端子Ｓ１２相当）が第２のオーミック電極１１６Ｂと接続される。
基板電位安定化部３０３は、半導体積層体と第３のゲート電極１１８Ｃ及び第４のゲート電極１１８Ｄとの間にそれぞれ形成されたｐ型半導体層１１９Ｃ、１１９Ｄを有する。
第３のゲート電極１１８Ｃ（ゲート端子Ｇ１１相当）は、第１のソース電極（ソース端子Ｓ１１相当）と接続される。第４のゲート電極１１８Ｄ（ゲート端子Ｇ１２相当）は、第２のソース電極（ソース端子Ｓ１２相当）と接続される。
この構成によれば、第１のトランジスタ１３３及び第２のトランジスタ１３４を、カソードが裏面電極１５３と接続されたダイオードとみなすことができ、裏面電極１５３の電位が第１のオーミック電極１１６Ａあるいは第２のオーミック電極１１６Ｂより低い場合にダイオードが導通状態となり、基板電位をダイオードの順方向電圧の分だけ低い電位まで持ち上げて安定化することができる。
また、半導体素子１０１と同一の基板１１１上に第１のトランジスタ１３３及び第２のトランジスタ１３４をそれぞれダイオードとして形成できるため、半導体素子１０１と基板電位安定化部３０３との間のインダクタンスを低減することができ、基板電位安定化部３０３を高速動作することができる。また、上記のように第１のトランジスタ１３３及び第２のトランジスタ１３４をダイオードとして機能させると、同一の基板１１１上にニッケル（Ｎｉ）などを用いてショットキーダイオードを形成するよりも逆方向リーク電流が小さく、低損失にできる。
（第４の実施形態）
次に、第４の実施形態にかかる双方向スイッチについて、図面を参照して説明する。
（双方向スイッチの回路構成）
図９は本実施形態の双方向スイッチ１００の回路構成例、負荷１０５及び電源１０４を示す図である。同図の双方向スイッチ１００は、図６と比べて、基板電位安定化部３０３の代わりに基板電位安定化部４０３を備える点が異なっている。以下異なる点を中心に説明する。
図９に示すように基板電位安定化部４０３は、第１のトランジスタ１３３と第２のトランジスタ１３４と第１のダイオード１３５と第２のダイオード１３６とで構成されている。図９のように、第１のトランジスタ１３３のゲート端子Ｇ１１は端子Ｇ１と接続されている。第２のトランジスタ１３４のゲート端子Ｇ１２は端子Ｇ２と接続されている。また、第１のトランジスタ１３３のドレイン端子Ｄ１１と第２のドレイン端子Ｄ１２とは互いに接続され、かつ基板端子ＳＵＢに接続されている。第１のトランジスタ１３３のソース端子Ｓ１１と第１のダイオード１３５のアノードとが接続されている。第１のトランジスタ１３３のドレイン端子Ｄ１１と第１のダイオード１３５のカソードとが接続されている。また、第２のトランジスタ１３４のソース端子Ｓ１２と第２のダイオード１３６のアノードとが接続されている。第２のトランジスタ１３４のドレイン端子Ｄ１２と第２のダイオード１３６のカソードとが接続されている。
このような構成とすることで、半導体素子１０１の端子Ｇ１及び端子Ｇ２がオンするときに第１のトランジスタ１３３及び第２のトランジスタ１３４をオン状態にすることができるため、図４と比べて、第３のゲート制御回路１０８及び第４のゲート制御回路１０９を削減してコストを低減できる。
端子Ｓ２の電位が端子Ｓ１より高い場合、第２の実施形態と同様に半導体素子１０１のゲートがオンしたときに基板端子ＳＵＢの電位は端子Ｓ２の電位とほぼ等しくなる。端子Ｓ１の電位が端子Ｓ２より高い場合、半導体素子１０１のゲートがオンしたときに基板端子ＳＵＢの電位は端子Ｓ１の電位とほぼ等しくなる。よって、基板電位を安定化することができる。
（半導体素子１０１をマルチフィンガー型とした場合の平面構成）
半導体素子１０１は、電流容量を増大させるためにマルチフィンガー型とすることが一般的である。図１０Ａ及び図１０Ｂは、本実施形態の双方向スイッチ中の、マルチフィンガー型の半導体素子１０１及び基板電位安定化部４０３の配線レイアウトを示す平面図である。図１０Ａは、図１０Ｂに示すＳ１電極パッド１６１Ａ、Ｇ１電極パッド１６２Ａ、Ｓ２電極パッド１６１Ｂ、Ｇ２電極パッド１６２Ｂ及び基板電極パッド１６３を設ける前の平面図である。また、図１０Ｂは、Ｓ１電極パッド１６１Ａ、Ｇ１電極パッド１６２Ａ、Ｓ２電極パッド１６１Ｂ、Ｇ２電極パッド１６２Ｂ及び基板電極パッド１６３を設けた後の平面図である。
図１０Ａのデュアルゲートトランジスタ２０１は、半導体素子１０１に対応する。補助トランジスタユニット２０２は、基板電位安定化部４０３内の第１のトランジスタ１３３及び第２のトランジスタ１３４に対応する。補助ダイオードユニット２０４は、基板電位安定化部４０３内の第１のダイオード１３５及び第２のダイオード１３６に対応する。
図１０Ａ及び図１０Ｂに示すように窒化物半導体層１１３は、活性領域１７０と活性領域１７０を囲む不活性領域１７１とを有している。不活性領域１７１は、鉄（Ｆｅ）が拡散した領域であり、活性領域よりも高抵抗化された領域である。Ｆｅの拡散は、イオン注入などにより行えばよい。
活性領域１７０には、複数のフィンガーを有する第１のオーミック電極１１６Ａ及び第２のオーミック電極１１６Ｂが形成されている。第１のオーミック電極１１６Ａのフィンガーと第２のオーミック電極１１６Ｂのフィンガーとは、互いに平行に且つ交互に形成されている。第１のオーミック電極１１６Ａのフィンガーと第２のオーミック電極１１６Ｂのフィンガーとの間の領域には、第１のゲート電極１１８Ａのフィンガー及び第２のゲート電極１１８Ｂのフィンガーがそれぞれ形成されている。
これにより、それぞれが第１のオーミック電極１１６Ａのフィンガー、第１のゲート電極１１８Ａのフィンガー、第２のゲート電極１１８Ｂ及び第２のオーミック電極１１６Ｂを有する複数のデュアルゲートトランジスタ２０１が形成されている。
デュアルゲートトランジスタ２０１は交互に反転して配置されている。このため、隣接するデュアルゲートトランジスタ２０１は、第１のオーミック電極１１６Ａのフィンガー又は第２のオーミック電極１１６Ｂのフィンガーを共有している。図１０Ａ及び図１０Ｂにおいては図示を省略しているが、第１のゲート電極１１８Ａのフィンガー及び第２のゲート電極１１８Ｂのフィンガーは、それぞれ第１のｐ型半導体層１１９Ａ及び第２のｐ型半導体層１１９Ｂの上に形成されており、各々のデュアルゲートトランジスタ２０１の断面構成は図２と同じになる。
また、活性領域１７０には、第１のトランジスタ１３３の第３のオーミック電極１１６Ｃ及び第４のオーミック電極１１６Ｄと、第２のトランジスタ１３４の第５のオーミック電極１１６Ｅ及び第６のオーミック電極１１６Ｆとが形成されている。
第３のオーミック電極１１６Ｃのフィンガーと第４のオーミック電極１１６Ｄとは互いに平行に形成されている。第３のオーミック電極１１６Ｃのフィンガーと第４のオーミック電極１１６Ｄのフィンガーとの間の領域には、第３のゲート電極１１８Ｃのフィンガーが形成されている。
第５のオーミック電極１１６Ｅのフィンガーと第６のオーミック電極１１６Ｆとは互いに平行に形成されている。第５のオーミック電極１１６Ｅのフィンガーと第６のオーミック電極１１６Ｆのフィンガーとの間の領域には、第４のゲート電極１１８Ｄのフィンガーが形成されている。
第３のオーミック電極１１６Ｃは電極配線１５１Ｃを介してＳ１電極パッド１６１Ａと接続されている。第４のオーミック電極１１６Ｄ及び第６のオーミック電極１１６Ｆはそれぞれ電極配線１５１Ｄを介して基板電極パッド１６３に接続されている。第５のオーミック電極１１６Ｅは電極配線１５１Ｅを介してＳ２電極パッド１６１Ｂに接続されている。
第３のゲート電極１１８Ｃは第１のゲート電極１１８Ａと第１のゲート配線１８１を介して接続されている。また、第４のゲート電極１１８Ｄは第２のゲート電極１１８Ｂと第２のゲート配線１８２を介して接続されている。第１のゲート電極１１８Ａ、第２のゲート電極１１８Ｂ、第３のゲート電極１１８Ｃ、第４のゲート電極１１８Ｄは同一電極材料で接続されていてもよいし、メッキ配線などで接続されていてもよい。
これにより、第３のオーミック電極１１６Ｃ、第４のオーミック電極１１６Ｄ、第５のオーミック電極１１６Ｅ、第６のオーミック電極１１６Ｆ、第３のゲート電極１１８Ｃ、第４のゲート電極１１８Ｄを有する補助トランジスタユニット２０２が形成されている。
なお、補助トランジスタユニット２０２を構成する各トランジスタをマルチフィンガー型としてもよい。
なお、図１０Ａ及び図１０Ｂにおいては図示を省略しているが、第３のゲート電極１１８Ｃのフィンガー及び第４のゲート電極１１８Ｄのフィンガーは、それぞれ第３のｐ型半導体層１１９Ｃ及び第４のｐ型半導体層１１９Ｄの上に形成されている。
また、活性領域１７０には、第７のオーミック電極１１６Ｇ及び第８のオーミック電極１１６Ｈ、第５のゲート電極１１８Ｅ、第６のゲート電極１１８Ｆが形成されている。第５のゲート電極１１８Ｅは第７のオーミック電極１１６Ｇを囲むように形成されている。第５のゲート電極１１８Ｅは第７のオーミック電極１１６ＧとＳ１電極パッド１６１Ａそれぞれと電極配線１５１Ｅによって接続されている。
これにより、カソードを第４のオーミック電極１１６Ｄとする第１のダイオード１３５が形成されている。
第６のゲート電極１１８Ｆは第８のオーミック電極１１６Ｈを囲むように形成されている。第６のゲート電極１１８Ｆは第８のオーミック電極１１６ＨとＳ２電極パッド１６１Ｂとそれぞれ電極配線１５１Ｆによって接続されている。
これにより、カソードを第６のオーミック電極１１６Ｆとする第２のダイオード１３６が形成されている。
第１のダイオード１３５及び第２のダイオード１３６より補助ダイオードユニット２０４が形成されている。本実施例では補助トランジスタユニット３０２と補助ダイオードユニット２０４とで第４のオーミック電極１１６Ｄ及び第６のオーミック電極１１６Ｆを共用することにより省スペースを実現している。
以上説明してきたように第４の実施形態における双方向スイッチ１００は、第１のトランジスタ１３３において、第３のゲート電極１１８Ｃは、第１のゲート電極１１８Ａと接続され、第２のトランジスタ１３４において、第４のゲート電極１１８Ｄは、第２のゲート電極１１８Ｂと接続されてもよい。
これによれば、半導体素子１０１の第１のゲート電極１１８Ａにオン電圧が印加されているときに第１のトランジスタ１３３がオンになり、半導体素子１０１の第２のゲート電極１１８Ｂにオン電圧が印加されているときに第２のトランジスタ１３４がオンになる。これにより、裏面電極１５３の電位が第１のオーミック電極１１６Ａまたは第２のオーミック電極１１６Ｂより低い場合に第１のトランジスタまたは第２のトランジスタを通じて基板電位を持ち上げて安定化することができる。
なお、補助ダイオードユニット２０４を構成する各ダイオードをマルチフィンガー型としてもよい。
なお、図１０Ａ及び図１０Ｂにおいては図示を省略しているが、第５のゲート電極１１８Ｅのフィンガー及び第６のゲート電極１１８Ｆのフィンガーは、それぞれ第５のｐ型半導体層１１９Ｅ及び第４のｐ型半導体層１１９Ｆの上に形成されている。
また、基板電極パッド１６３はワイヤなどにより裏面電極１５３と電気的に接続されている。パッケージに収納する際は、裏面電極１５３と接続されたダイパッド上に、基板電極パッド１６３と接続されたワイヤを打つことで電気的に接続すればよい。
これにより、補助トランジスタユニット２０２及び補助ダイオードユニット２０４から構成される基板電位安定化部４０３が形成されている。
（第５の実施形態）
次に、第５の実施形態にかかる双方向スイッチについて図面を参照して説明する。ただし図３と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
（双方向スイッチの回路構成）
図１１は本実施形態の双方向スイッチ１００の回路構成例、負荷１０５及び電源１０４を示す図である。同図は図３と比べて基板電位安定化部１０３の代わりに基板電位安定化部５０３を備える点が異なっている。以下、異なる点を中心に説明する。
図１１に示すように基板電位安定化部５０３は、第１のトランジスタ１３３と第２のトランジスタ１３４と第１のダイオード１３５と第２のダイオード１３６と第３のゲート制御回路１０８と第４のゲート制御回路１０９とで構成されている。
第１のトランジスタ１３３と第１のダイオード１３５は基板端子ＳＵＢと端子Ｓ１との間に接続されている。第２のトランジスタと第２のダイオードは基板端子ＳＵＢと端子Ｓ２との間に接続されている。第１のトランジスタ１３３及び第２のトランジスタ１３４はそれぞれソース端子Ｓ１１、ソース端子Ｓ１２が基板端子ＳＵＢに接続されている。また、第１のトランジスタ１３３のソース端子Ｓ１１は端子Ｓ１に接続されている。第２のトランジスタ１３４のソース端子Ｓ１２は端子Ｓ２に接続されている。第１のトランジスタ１３３のソース端子Ｓ１１と第１のダイオード１３５のアノードとが接続されている。第１のトランジスタ１３３のドレイン端子Ｄ１１と第１のダイオード１３５のカソードとが接続されている。また、第２のトランジスタ１３４のソース端子Ｓ１２と第２のダイオード１３６のアノードとが接続されている。第２のトランジスタ１３４のドレイン端子Ｄ１２と第２のダイオード１３６のカソードとが接続されている。
なお、第１のトランジスタ１３３及び第２のトランジスタ１３４がそれぞれボディダイオードを内蔵している場合は第１のダイオード１３５及び第２のダイオード１３６を別途設けなくてもよい。
以下に、図１１に示す基板電位安定化部５０３の動作について説明する。端子Ｓ２の電位が端子Ｓ１より高い場合について説明する。各ゲートのタイミングチャートは実施例２のように、図５と同じであるものとする。具体的に、端子Ｓ２の電位が端子Ｓ１より高い場合について説明する。半導体素子１０１がオフした場合、基板端子ＳＵＢからみた端子Ｓ２の電位は大きくなる。裏面電極１５３と第２のオーミック電極１１６Ｂとの間の寄生容量に充電電流が流れ、また、第２のトランジスタ１３４はオンしているためドレイン端子からソース端子に電流が流れる。これら電流は、裏面電極１５３と第１のオーミック電極１１６Ａの間にある寄生容量を充電するが、ほとんどはオン状態の第１のトランジスタ１３３及び第１のダイオード１３５を流れるため、基板端子ＳＵＢの電位は端子Ｓ１とほぼ同じ電位となる。第１のトランジスタ１３３がオフした後も、第１のダイオード１３５があるため、基板端子ＳＵＢの電位は端子Ｓ１の電位より第１のダイオード１３５の順方向電圧分だけ高い電位で安定することができる。また、半導体素子１０１がオンした場合、端子Ｓ２の電位は基板端子ＳＵＢの電位に近づいていく。基板端子ＳＵＢの電位は、オン状態の第１のトランジスタ１３３及び第２のトランジスタ１３４によって端子Ｓ２と端子Ｓ１と短絡状態にあるため、基板端子ＳＵＢの電位は端子Ｓ１とほぼ同じ電位となり安定することができる。端子Ｓ１の電位が端子Ｓ２の電位より高い場合は、基板端子ＳＵＢの電位は端子Ｓ２の電位に追従する。
（タイミングチャート）
次に、基板電位安定化部５０３の動作について説明する。図１２Ａは、双方向スイッチ１００の動作例におけるタイミングチャートを示す図である。図１２Ａにおいて、信号Ｖｓ１ｓ２は、端子Ｓ２に対する端子Ｓ１の電位を示す。他の信号等は図５と同様である。
図１２Ａのように半導体素子１０１がオフの状態で端子Ｓ１の電位が端子Ｓ２より高い場合について説明する。なお、時刻ｔ１、ｔ２、ｔ３、ｔ４は、例えば、時刻０（秒）からみてそれぞれ約２０μ秒、約３０μ秒、約７０μ秒、約８０μ秒である。
時刻ｔ１において、第２のゲート制御回路１０７より先に第１のゲート制御回路１０６が半導体素子１０１のゲートをオンするための信号Ｖ１０６を出力する。このとき、端子Ｇ２はオフしているため半導体素子１０１はオフ状態である。また、時刻ｔ１において第４のゲート制御回路１０９が信号Ｖ１０９のオン電圧を印加する。基板端子ＳＵＢと端子Ｓ２とが第２のトランジスタ１３４を介して導通するため、基板端子ＳＵＢの電位は端子Ｓ２の電位とほぼ等しくなる。時刻ｔ２において、第２のゲート制御回路１０７からゲートをオンする信号Ｖ１０７を出力することで半導体素子１０１がターンオンする。基板端子ＳＵＢの電位は端子Ｓ２の電位とほぼ等しいままである。よって、基板電位が不安定にならないようにできる。
次に、時刻ｔ３において、第２のゲート制御回路１０７がオフにする信号Ｖ１０７を出力すると半導体素子１０１はターンオフする。第２のトランジスタ１３４が導通しているため基板端子ＳＵＢの電位は端子Ｓ２とほぼ等しい。時刻ｔ４において第１のゲート制御回路１０６及び第４のゲート制御回路１０９それぞれからオフにする信号Ｖ１０６及びＶ１０９を出力する。以上より、基板端子ＳＵＢの電位は安定化される。また、半導体素子１０１がターンオン及びターンオフするときに、基板端子ＳＵＢと端子Ｓ２は短絡状態にあるため、スイッチング速度を決める端子Ｇ１と端子Ｇ２との間の容量は、基板端子ＳＵＢが端子Ｓ２と短絡状態にない場合に比べて小さい。その結果、スイッチング損失を低減する効果を期待できる。
次に、図１２Ｂのように半導体素子１０１がオフの状態では端子Ｓ２の電位が端子Ｓ１より高い場合について説明する。図１２Ｂは、双方向スイッチ１００の動作例におけるタイミングチャートを示す図である。
時刻ｔ１において、第１のゲート制御回路１０６より先に第２のゲート制御回路１０７が信号Ｖ１０７のオン電圧を印加する。端子Ｇ１はオフしているため半導体素子１０１はオフ状態である。また、時刻ｔ１において、第３のゲート制御回路１０８が信号Ｖ１０８のオン電圧を印加する。これにより基板端子ＳＵＢと端子Ｓ１とが第１のトランジスタ１３３を介して導通するため、基板端子ＳＵＢの電位は端子Ｓ１とほぼ等しく安定する。時刻ｔ２において、第１のゲート制御回路１０６が信号Ｖ１０６をオン電圧にすることで半導体素子１０１がターンオンする。このとき基板端子ＳＵＢの電位は端子Ｓ１の電位とほぼ等しいままである。時刻ｔ３において、第１のゲート制御回路１０６が信号Ｖ１０６をオフ電圧にすると半導体素子１０１はターンオフする。このときも第１のトランジスタ１３３が導通しているため基板端子ＳＵＢの電位は端子Ｓ１とほぼ等しい。時刻ｔ４において、第２のゲート制御回路１０７と第３のゲート制御回路１０８とが信号Ｖ１０７及びＶ１０８をオフ電圧にする。これにより半導体素子１０１はターンオフする。
以上より、基板端子ＳＵＢの電位は安定化される。また、半導体素子１０１がターンオン及びターンオフするときに、基板端子ＳＵＢと端子Ｓ１は短絡状態にあるため、スイッチング速度を決める端子Ｇ１と端子Ｇ２との間の容量は、基板端子ＳＵＢが端子Ｓ１と短絡状態にない場合に比べて小さい。その結果、スイッチング損失を低減する効果を期待できる。
なお時刻ｔ１、ｔ２、ｔ３、ｔ４の値については一例であり、これらの値に限定されない。
（双方向スイッチの平面構成）
図１３Ａ及び図１３Ｂは、本実施形態の双方向スイッチ中の、半導体素子１０１及び基板電位安定化部５０３の配線レイアウトを示す平面図である。図１３Ａは、図１３Ｂに示すＳ１電極パッド１６１Ａ、Ｇ１電極パッド１６２Ａ、Ｓ２電極パッド１６１Ｂ、Ｇ２電極パッド１６２Ｂ及び基板電極パッド１６３を設ける前の平面図である。また、図１３Ｂは、Ｓ１電極パッド１６１Ａ、Ｇ１電極パッド１６２Ａ、Ｓ２電極パッド１６１Ｂ、Ｇ２電極パッド１６２Ｂ及び基板電極パッド１６３を設けた後の平面図である。
図１３Ａ及び図１３Ｂに示すように基板電位安定化部５０３は、図１０Ａ及び図１０Ｂと比べて、補助トランジスタユニット２０２及び補助ダイオードユニット２０４の代わりに、補助トランジスタユニット５０２及び補助ダイオードユニット５０４を備える点が異なっている。以下、異なる点を中心に説明する。補助トランジスタユニット５０２は、基板電位安定化部５０３内の第１のトランジスタ１３３及び第２のトランジスタ１３４に対応する。補助ダイオードユニット５０４は、基板電位安定化部５０３内の第１のダイオード１３５及び第２のダイオード１３６に対応する。
補助トランジスタユニット５０２は、第３のオーミック電極１１６Ｃ及び第４のオーミック電極１１６Ｄ及び第５のオーミック電極１１６Ｅ及び第６のオーミック電極１１６Ｆが形成されている。第３のオーミック電極１１６Ｃのフィンガーと第４のオーミック電極１１６Ｄとは互いに平行に形成されている。第３のオーミック電極１１６Ｃのフィンガーと第４のオーミック電極１１６Ｄのフィンガーとの間の領域には、第３のゲート電極１１８Ｃのフィンガーが形成されている。第５のオーミック電極１１６Ｅのフィンガーと第６のオーミック電極１１６Ｆとは互いに平行に形成されている。第５のオーミック電極１１６Ｅのフィンガーと第６のオーミック電極１１６Ｆのフィンガーとの間の領域には、第４のゲート電極１１８Ｄのフィンガーが形成されている。第３のオーミック電極１１６Ｃは電極配線１５１Ｃを介して基板電極パッド１６３と接続されている。第４のオーミック電極１１６Ｄは電極配線１５１Ｄを介してＳ１電極パッド１６１Ａに接続されている。第５のオーミック電極１１６Ｅは電極配線１５１Ｃを介して基板電極パッド１６３と接続されている。第３のゲート電極１１８ＣはＧ３電極パッド１６２Ｃと接続されている。Ｇ３電極パッド１６２Ｃは、図１１のゲート端子Ｇ１１に対応する。第４のゲート電極１１８ＤはＧ４電極パッド１６２Ｄと接続されている。Ｇ４電極パット１６２Ｄは、図１１のゲート端子Ｇ１２に対応する。
補助ダイオードユニット５０４は、第７のオーミック電極１１６Ｇ、第８のオーミック電極１１６Ｈ、第５のゲート電極１１８Ｅ及び第６のゲート電極１１８Ｆが形成されている。第５のゲート電極１１８Ｅは第７のオーミック電極１１６Ｇを囲むように形成されている。第５のゲート電極１１８Ｅは第７のオーミック電極１１６Ｇと電極配線１５１Ｅによって接続されている。これにより、カソードを第４のオーミック電極１１６Ｄとする第１のダイオード１３５が形成されている。第６のゲート電極１１８Ｆは第８のオーミック電極１１６Ｈを囲むように形成されている。第６のゲート電極１１８Ｆは第８のオーミック電極１１６Ｈと電極配線１５１Ｆによって接続されている。これにより、カソードを第６のオーミック電極１１６Ｆとする第２のダイオード１３６が形成されている。これより、補助トランジスタユニット５０２及び補助ダイオードユニット５０４を備える基板電位安定化部５０３が形成されている。
本実施形態においては、半導体素子１０１をゲート電極がｐ型半導体層の上に形成されたノーマリオフ型のデュアルゲートの半導体素子とした。しかし、ゲートリセスを形成したり、第２の半導体層の膜厚を薄くすることによりノーマリオフ特性を実現してもよい。
以上説明してきたように第５の実施形態における双方向スイッチ１００は、第１のトランジスタ１３３において、第３のオーミック電極１１６Ｃは、ドレイン電極（ドレイン端子Ｄ１１相当）であり、第４のオーミック電極１１６Ｄは、ソース電極（ソース端子Ｓ１１相当）であり、第２のトランジスタ１３４において、第５のオーミック電極１１６Ｅは、ドレイン電極（ドレイン端子Ｄ１２相当）であり、第６のオーミック電極１１６Ｆは、ソース電極（ソース端子Ｓ１２相当）である。
これによれば、裏面電極１５３を、第１のオーミック電極１１６Ａと第２のオーミック電極１１６Ｂの電位の低い方と導通させておくことができる、基板電位を安定化することができる。
本開示の双方向スイッチ１００は、ワイドバンドギャップ半導体を基板上に形成した場合においても安定に動作し、特に基板の上に形成された窒化物半導体からなる双方向スイッチ等として有用である。
本開示の双方向スイッチは、双方向スイッチの動作を安定にさせることができ、例えば、マトリックスコンバータのメインスイッチ及び半導体リレーのメインスイッチ等の動作の安定化につながり大変有用である。
１００ 双方向スイッチ
１０１ 半導体素子
１０２ 制御部
１０３、２０３、３０３、４０３、５０３ 基板電位安定化部
１０４ 電源
１０５ 負荷
１０６ 第１のゲート制御回路
１０７ 第２のゲート制御回路
１０８ 第３のゲート制御回路
１０９ 第４のゲート制御回路
１１１ 基板
１１２ バッファ層
１１３ 窒化物半導体層
１１４ 第１の半導体層
１１５ 第２の半導体層
１１６Ａ 第１のオーミック電極
１１６Ｂ 第２のオーミック電極
１１６Ｃ 第３のオーミック電極
１１６Ｄ 第４のオーミック電極
１１６Ｅ 第５のオーミック電極
１１６Ｆ 第６のオーミック電極
１１６Ｇ 第７のオーミック電極
１１６Ｈ 第８のオーミック電極
１１８Ａ 第１のゲート電極
１１８Ｂ 第２のゲート電極
１１８Ｃ 第３のゲート電極
１１８Ｄ 第４のゲート電極
１１８Ｅ 第５のゲート電極
１１８Ｆ 第６のゲート電極
１１９Ａ 第１のｐ型半導体層
１１９Ｂ 第２のｐ型半導体層
１２１ 第１の電源
１２２ 第２の電源
１３１ 第１のスイッチ素子
１３２ 第２のスイッチ素子
１３３ 第１のトランジスタ
１３４ 第２のトランジスタ
１３５ 第１のダイオード
１３６ 第２のダイオード
１５１Ａ Ｓ１電極配線
１５１Ｂ Ｓ２電極配線
１５１Ｃ、１５１Ｄ、１５１Ｅ、１５１Ｆ 電極配線
１５３ 裏面電極
１６１Ａ Ｓ１電極パッド
１６１Ｂ Ｓ２電極パッド
１６２Ａ Ｇ１電極パッド
１６２Ｂ Ｇ２電極パッド
１６２Ｃ Ｇ３電極パッド
１６２Ｄ Ｇ４電極パッド
１６３ 基板電極パッド
１７０ 活性領域
１７１ 不活性領域
１８１ 第１のゲート配線
１８２ 第２のゲート配線
２０１ デュアルゲートトランジスタ
２０２、３０２、５０２ 補助トランジスタユニット
２０４、５０４ 補助ダイオードユニット
Ｓ１、Ｓ２、Ｇ１、Ｇ２ 端子
ＳＵＢ 基板端子
Ｓ１１、Ｓ１２ ソース端子
Ｄ１１、Ｄ１２ ドレイン端子
Ｇ１１、Ｇ１２ ゲート端子
Ｄ１ 第１のダイオード
Ｄ２ 第２のダイオード
Ｖ１０６、Ｖ１０７、Ｖ１０８、Ｖ１０９ 信号

Claims (12)

  1. 半導体素子と、基板電位安定化部と、を備え、
    前記半導体素子は、
    基板と、
    前記基板の上に形成された半導体積層体と、
    前記半導体積層体の上に間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、
    前記第１のオーミック電極と前記第２のオーミック電極との間に、前記第１のオーミック電極側から順に形成された第１のゲート電極及び第２のゲート電極と、
    前記基板の前記半導体積層体と反対側の面に形成された裏面電極と、を有し、
    前記基板電位安定化部は、
    前記第１のオーミック電極と前記裏面電極とを接続する第１のスイッチ素子と、
    前記第２のオーミック電極と前記裏面電極とを接続する第２のスイッチ素子とを有しており、
    前記半導体素子がオンしている状態において前記第１のスイッチ素子及び前記第２のスイッチ素子の両方が導通状態になる、
    双方向スイッチ。
  2. 前記第１のスイッチ素子が第１のトランジスタで構成され、かつ前記第２のスイッチ素子が第２のトランジスタで構成され、
    前記第１のトランジスタは、第３のオーミック電極と、第４のオーミック電極と、前記第３のオーミック電極と前記第４のオーミック電極との間に形成された第３のゲート電極とを有し、
    前記第２のトランジスタは、第５のオーミック電極と、第６のオーミック電極と、前記第５のオーミック電極と前記第６のオーミック電極との間に形成された第４のゲート電極とを有し、
    前記第３のオーミック電極と前記第１のオーミック電極とが接続され、
    前記第４のオーミック電極と前記裏面電極とが接続され、
    前記第５のオーミック電極と前記第２のオーミック電極とが接続され、
    前記第６のオーミック電極と前記裏面電極とが接続されている、
    請求項１に記載の双方向スイッチ。
  3. 前記第１のトランジスタにおいて、前記第３のオーミック電極は、ソース電極であり、前記第４のオーミック電極は、ドレイン電極であり、
    前記第２のトランジスタにおいて、前記第５のオーミック電極は、ソース電極であり、前記第６のオーミック電極は、ドレイン電極である、
    請求項２に記載の双方向スイッチ。
  4. 前記第１のトランジスタにおいて、前記第３のゲート電極は、前記第１のゲート電極と接続され、
    前記第２のトランジスタにおいて、前記第４のゲート電極は、前記第２のゲート電極と接続されている、
    請求項３に記載の双方向スイッチ。
  5. 前記第１のトランジスタにおいて、前記第３のオーミック電極は、ドレイン電極であり、前記第４のオーミック電極は、ソース電極であり、
    前記第２のトランジスタにおいて、前記第５のオーミック電極は、ドレイン電極であり、前記第６のオーミック電極は、ソース電極である、
    請求項２に記載の双方向スイッチ。
  6. 前記第１のオーミック電極の電位より前記第２のオーミック電極の電位が高い場合において、前記第１のゲート電極よりも先に前記第３のゲート電極にオン電圧を印加し、
    前記第２のオーミック電極の電位より前記第１のオーミック電極の電位が高い場合において、前記第２のゲート電極よりも先に前記第４のゲート電極にオン電圧を印加する、
    請求項２、３または５に記載の双方向スイッチ。
  7. 前記半導体積層体、前記第１のスイッチ素子及び前記第２のスイッチ素子が窒化物半導体を含む、
    請求項１〜６のいずれか１項に記載の双方向スイッチ。
  8. 半導体素子と、基板電位安定化部と、を備え、
    前記半導体素子は、
    基板と、
    前記基板の上に形成された半導体積層体と、
    前記半導体積層体の上に間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、
    前記第１のオーミック電極と前記第２のオーミック電極との間に前記第１のオーミック電極側から順に形成された第１のゲート電極及び第２のゲート電極と、前記基板の前記半導体積層体と反対側の面に形成された裏面電極と、を有し、
    前記基板電位安定化部は、前記第１のオーミック電極と前記裏面電極とを接続する第１のダイオードと、前記第２のオーミック電極と前記裏面電極とを接続する第２のダイオードとを有し、
    前記第１のダイオードのカソードは、前記裏面電極と接続され、前記第１のダイオードのアノードは、前記第１のオーミック電極と接続されており、
    前記第２のダイオードのカソードは、前記裏面電極と接続され、前記第２のダイオードのアノードは、前記第２のオーミック電極と接続されている、
    双方向スイッチ。
  9. 前記半導体積層体、前記第１のダイオード及び前記第２のダイオードが窒化物半導体を含む、
    請求項８に記載の双方向スイッチ。
  10. 半導体素子と、基板電位安定化部と、を備え、
    前記半導体素子は、
    基板と、
    前記基板の上に形成された半導体積層体と、
    前記半導体積層体の上に間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、
    前記第１のオーミック電極と前記第２のオーミック電極との間に第１のオーミック電極側から順に形成された第１のゲート電極及び第２のゲート電極と、
    前記基板の前記半導体積層体と反対側の面に形成された裏面電極とを有し、
    前記基板電位安定化部は、前記第１のオーミック電極と前記裏面電極とを接続する第１のトランジスタと、前記第２のオーミック電極と前記裏面電極とを接続する第２のトランジスタとを有しており、
    前記第１のトランジスタは、第１のソース電極及び第１のドレイン電極と、前記第１のソース電極と前記第１のドレイン電極との間に形成された第３のゲート電極とを有し、
    前記第２のトランジスタは、第２のソース電極及び第２のドレイン電極と、前記第２のソース電極と前記第２のドレイン電極との間に形成された第４のゲート電極とを有し、
    前記第１のソース電極が前記第１のオーミック電極と接続され、前記第１のドレイン電極が前記裏面電極と接続され、前記第２のドレイン電極が前記裏面電極と接続され、かつ前記第２のソース電極が前記第２のオーミック電極と接続され、
    前記基板電位安定化部は、前記半導体積層体と前記第３のゲート電極及び前記第４のゲート電極との間にそれぞれ形成されたｐ型半導体層を有し、
    前記第３のゲート電極は、前記第１のソース電極と接続され、
    前記第４のゲート電極は、前記第２のソース電極と接続されている、
    双方向スイッチ。
  11. 前記第１のオーミック電極の電位より前記第２のオーミック電極の電位が高い場合において、前記第１のゲート電極よりも先に前記第３のゲート電極にオン電圧を印加し、
    前記第２のオーミック電極の電位より前記第１のオーミック電極の電位が高い場合において、前記第２のゲート電極よりも先に前記第４のゲート電極にオン電圧を印加する、
    請求項１０に記載の双方向スイッチ。
  12. 前記半導体積層体、前記第１のトランジスタ及び前記第２のトランジスタが窒化物半導体を含む、
    請求項１０又は１１に記載の双方向スイッチ。
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