JP7319614B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
例えば、トランジスタなどの半導体装置において、特性の向上が望まれる。
国際公開第２０１７／１５９５５９号
本発明の実施形態は、特性を向上できる半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、半導体部材、第１ゲート電極、第２ゲート電極、第１制御トランジスタ部、ゲート配線及び制御ゲート配線を含む。前記半導体部材は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む第２半導体層と、を含む。前記半導体部材は、第１領域、第２領域及び第１制御領域を含む。前記第１ゲート電極は、第１方向に沿って延びる。前記第１領域から前記第１ゲート電極の少なくとも一部への方向は、前記第１方向と交差する第２方向に沿う。前記第２ゲート電極は、前記第１方向に沿って延びる。前記第２領域から前記第２ゲート電極の少なくとも一部への方向は、前記第２方向に沿う。前記第１ゲート電極から前記第２ゲート電極への第３方向は、前記第１方向及び前記第２方向を含む平面と交差する。前記第１制御トランジスタ部は、第１制御ゲート電極及び第１制御ドレイン電極を含む。前記第１制御領域から前記第１制御ゲート電極への方向は前記第２方向に沿う。前記第１制御ドレイン電極は、前記第１ゲート電極及び前記第２ゲート電極と電気的に接続される。前記ゲート配線は、前記第１ゲート電極及び前記第２ゲート電極と電気的に接続される。前記制御ゲート配線は、前記第１制御ゲート電極と電気的に接続される。
図１は、第１実施形態に係る半導体装置を例示する回路図である。 図２は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図３は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体装置を例示するグラフ図である。 図５は、半導体装置を例示する模式的平面図である。 図６は、半導体装置の特性を例示するグラフ図である。 図７は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図８は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図９は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図１０は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図１１は、第２実施形態に係る半導体装置を例示する回路図である。 図１２は、第２実施形態に係る半導体装置の一部を例示する回路図である。 図１３は、第３実施形態に係る半導体装置を例示する回路図である。 図１４は、第４実施形態に係る半導体装置を例示する回路図である。 図１５は、第４実施形態に係る半導体装置の一部を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する回路図である。
図２は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図３は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図３には、図２のＡ１－Ａ２線断面、及び、図２のＡ３－Ａ４線断面の例が図示されている。図２においては、図を見やすくするために、絶縁部材などは省略されている。
図２及び図３に示すように、実施形態に係る半導体装置１１０は、半導体部材２５、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、第１制御トランジスタ部ＴＣ１、ゲート配線５１Ｌ、及び、制御ゲート配線４０Ｌを含む。
図３に示すように、半導体部材２５は、第１半導体層１０及び第２半導体層２０を含む。第１半導体層１０は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む。第１半導体層１０におけるＡｌの組成比は、例えば０．１以下である。第１半導体層１０は、例えば、ＧａＮを含む。
第２半導体層２０は、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む。第２半導体層２０におけるＡｌの組成比は、例えば、０．２以上０．５以下である。第２半導体層２０は、例えば、ＡｌＧａＮを含む。
図３に示すように、この例では、基体１０ｓが設けられる。基体１０ｓは、例えば、シリコン基板である。基体１０ｓと第１半導体層１０との間に、バッファ層１０Ｂが設けられても良い。例えば、基体１０ｓの上にバッファ層１０Ｂが設けられる。バッファ層１０Ｂの上に第１半導体層１０が設けられる。第１半導体層１０の上に第２半導体層２０が設けられる。
図２に示すように、例えば、半導体部材２５は、アクティブ領域ＲＡ及び周辺領域ＲＰを含む。周辺領域ＲＰは、アクティブ領域ＲＡの周りに設けられる。周辺領域ＲＰの電気抵抗は、アクティブ領域ＲＡにおける電気抵抗よりも高い。
図２に示すように、半導体部材２５は、第１領域Ｒ１、第２領域Ｒ２及び第１制御領域ＲＣ１を含む。第１領域Ｒ１、第２領域Ｒ２は、例えば、アクティブ領域ＲＡの一部である。第１制御領域ＲＣ１は、例えば、周辺領域ＲＰの中に設けられる。第１制御領域ＲＣ１は、第１制御トランジスタ部ＴＣ１が設けられる領域である。
アクティブ領域ＲＡ（第１領域Ｒ１及び第２領域Ｒ２など）と、第１制御領域ＲＣ１と、は、互いに分離されている。アクティブ領域ＲＡと、第１制御領域ＲＣ１と、の間に、周辺領域ＲＰの一部がある。例えば、半導体部材２５は、第１中間領域Ｒｉ１を含む。第１中間領域Ｒｉ１は、第１領域Ｒ１と第１制御領域ＲＣ１との間に設けられる。第１中間領域Ｒｉ１における電気抵抗は、第１領域Ｒ１における電気抵抗よりも高く、第１制御領域ＲＣ１における電気抵抗よりも高い。
第１ゲート電極３１Ｇの少なくとも一部、及び、第２ゲート電極３２Ｇの少なくとも一部は、アクティブ領域ＲＡに設けられる。
図２に示すように、第１ゲート電極３１Ｇは、第１方向Ｄ１に沿って延びる。
第１方向をＹ軸方向とする。Ｙ軸方向に対して垂直な１つの方向をＺ軸方向とする。Ｙ軸方向及びＺ軸方向に対して垂直な方向をＸ軸方向とする。
図２及び図３に示すように、第１領域Ｒ１から第１ゲート電極３１Ｇの少なくとも一部への方向は、第２方向Ｄ２に沿う。第２方向Ｄ２は、第１方向Ｄ１と交差する。第２方向Ｄ２は、例えば、Ｚ軸方向である。第２方向Ｄ２は、第１半導体層１０及び第２半導体層２０の積層方向に対応する。
図２に示すように、第２ゲート電極３２Ｇは、第１方向Ｄ１（Ｙ軸方向）に沿って延びる。第２領域Ｒ２から第２ゲート電極３２Ｇの少なくとも一部への方向は、第２方向（例えばＺ軸方向）に沿う。第１ゲート電極３１Ｇから第２ゲート電極３２Ｇへの第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２を含む平面（例えばＹ－Ｚ平面）と交差する。第３方向Ｄ３は、例えば、Ｘ軸方向である。
図２に示すように、この例では、半導体装置１１０は、第１ソース電極３１Ｓ、第２ソース電極３２Ｓ及び第１ドレイン電極３１Ｄを含む。第１ソース電極３１Ｓ、第２ソース電極３２Ｓ及び第１ドレイン電極３１Ｄは、第１方向Ｄ１に沿って延びる。第１ドレイン電極３１Ｄは、第３方向Ｄ３（Ｘ軸方向）において、第１ソース電極３１Ｓと第２ソース電極３２Ｓとの間にある。第１ゲート電極３１Ｇは、第３方向Ｄ３において第１ソース電極３１Ｓと第１ドレイン電極３１Ｄとの間にある。第２ゲート電極３２Ｇは、第３方向Ｄ３において第１ドレイン電極３１Ｄと第２ソース電極３２Ｓとの間にある。
第１ソース電極３１Ｓ、第１ゲート電極３１Ｇ及び第１ドレイン電極３１Ｄにより、第１トランジスタＴＲ１が形成される。第２ソース電極３２Ｓ、第２ゲート電極３２Ｇ及び第１ドレイン電極３１Ｄにより、第２トランジスタＴＲ２が形成される。第１ドレイン電極３１Ｄは、第１トランジスタＴＲ１及び第２トランジスタＴＲ２によりシェアされる。
図２に示すように、第３ゲート電極３３Ｇ及び第４ゲート電極３４Ｇ、第３ソース電極３３Ｓ、第４ソース電極３４Ｓ、第２ドレイン電極３２Ｄなどがさらに設けられても良い。図２に示すように、複数のゲート電極５１、複数のソース電極５２及び複数のドレイン電極５３が設けられる。第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、第３ゲート電極３３Ｇ及び第４ゲート電極３４Ｇは、複数のゲート電極５１の一部である。第１ソース電極３１Ｓ、第２ソース電極３２Ｓ、第３ソース電極３３Ｓ及び第４ソース電極３４Ｓは、複数のソース電極５２の一部である。第１ドレイン電極３１Ｄ及び第２ドレイン電極３２Ｄは、複数のドレイン電極５３の一部である。
第３ソース電極３３Ｓ、第３ゲート電極３３Ｇ及び第２ドレイン電極３２Ｄにより、第３トランジスタＴＲ３が形成される。第３ソース電極３３Ｓ、第４ゲート電極３４Ｇ及び第２ドレイン電極３２Ｄにより、第４トランジスタＴＲ４が形成される。第２ドレイン電極３２Ｄは、第３トランジスタＴＲ３及び第４トランジスタＴＲ４によりシェアされる。第３トランジスタＴＲ３及び第４トランジスタＴＲ４の例については、後述する。
図２及び図３に示すように、第１制御トランジスタ部ＴＣ１は、第１制御ゲート電極４１Ｇ及び第１制御ドレイン電極４１Ｄを含む。
例えば、図２に示すように、例えば、第１制御ゲート電極４１Ｇの第３方向Ｄ３（例えばＸ軸方向）における位置は、第１ゲート電極３１Ｇの第３方向Ｄ３における位置と、第２ゲート電極３２Ｇの第３方向Ｄ３における位置と、の間にある。
図３に示すように、第１制御領域ＲＣ１から第１制御ゲート電極４１Ｇへの方向は第２方向Ｄ２（例えば、Ｚ軸方向）に沿う。
図２に示すように、ゲート配線５１Ｌは、複数のゲート電極５１（例えば、第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇなど）と電気的に接続される。例えば、ゲート配線５１Ｌは、第３方向Ｄ３に沿って延びる。
図２に示すように、制御ゲート配線４０Ｌは、第１制御ゲート電極４１Ｇと電気的に接続される。例えば、制御ゲート配線４０Ｌは、第３方向Ｄ３に沿って延びる。
第１制御ドレイン電極４１Ｄは、第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇと電気的に接続される。例えば、第１制御ドレイン電極４１Ｄは、ゲート配線５１Ｌと連続する。これにより、第１制御ドレイン電極４１Ｄは、第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇと電気的に接続される。
第１制御トランジスタ部ＴＣ１は、第１制御ソース電極４１Ｓを含む。第１制御ソース電極４１Ｓは、第１ソース電極３１Ｓ及び第２ソース電極３２Ｓと電気的に接続される。この例では、第１制御ソース電極４１Ｓは、第３方向Ｄ３に延びる。第１制御ソース電極４１Ｓの１つの端部が、第１ソース電極３１Ｓと接続される。第１制御ソース電極４１Ｓの別の端部が、第２ソース電極３２Ｓと接続される。
図３に示すように、例えば、第１半導体層１０は、第１部分領域１０ａ、第２部分領域１０ｂ、第３部分領域１０ｃ、第４部分領域１０ｄ及び第５部分領域１０ｅを含む。第２部分領域１０ｂからソース電極５２（例えば第１ソース電極３１Ｓ）への方向は、第２方向Ｄ２（Ｚ軸方向）に沿う。第３部分領域１０ｃからドレイン電極５３（例えば第１ドレイン電極３１Ｄ）への方向は、第２方向Ｄ２に沿う。
第１部分領域１０ａは、第３方向Ｄ３（例えば、Ｘ軸方向）において、第２部分領域１０ｂと第３部分領域１０ｃとの間にある。第４部分領域１０ｄは、第３方向Ｄ３において、第２部分領域１０ｂと第１部分領域１０ａとの間にある。第５部分領域１０ｅは、第３方向Ｄ３において、第１部分領域１０ａと第３部分領域１０ｃとの間にある。
第２半導体層２０は、第１半導体部分２１及び第２半導体部分２２を含む。第４部分領域１０ｄから第１半導体部分２１への方向は、第２方向Ｄ２（Ｚ軸方向）に沿う。第５部分領域１０ｅから第２半導体部分２２への方向は、第２方向Ｄ２に沿う。
この例では、半導体装置１１０は、第１絶縁膜６１を含む。第１絶縁膜６１の第１絶縁部分６１ｐは、第２方向Ｄ２（Ｚ軸方向）において、第１部分領域１０ａとゲート電極５１（例えば第１ゲート電極３１Ｇ）との間にある。例えば、第１絶縁膜６１の少なくとも一部は、第１部分領域１０ａとゲート電極５１との間にある。第１絶縁膜６１は、ゲート絶縁膜として機能する。第１絶縁膜６１は、例えば、酸化シリコンを含む。
例えば、第１半導体層１０の、第２半導体層２０に近い部分にキャリア領域１０Ｅ（図３参照）が形成される。キャリア領域１０Ｅは、例えば、２次元電子ガスである。半導体装置１１０は、例えばＨＥＭＴ（High Electron Mobility Transistor）である。
この例では、第１絶縁部分６１ｐの少なくとも一部から第２半導体層２０への方向は、第２方向Ｄ２に対して垂直である。第１トランジスタＴＲ１は、例えば、ノーマリオフのトランジスタである。
図３に示すように、この例では、第１絶縁膜６１は、第２絶縁部分６１ｑを含む。第２絶縁部分６１ｑは、第２方向Ｄ２において、第１半導体層１０（第１制御領域ＲＣ１）と第１制御ゲート電極４１Ｇとの間にある。
この例では、第２絶縁部分６１ｑの少なくとも一部から第２半導体層２０への方向は、第２方向Ｄ２に対して垂直である。第１制御トランジスタ部ＴＣ１は、例えば、ノーマリオフのトランジスタである。
半導体装置１１０においては、第１ゲート電極３１Ｇを含む第１トランジスタＴＲ１、及び第２ゲート電極３２Ｇを含む第２トランジスタＴＲ２に、第１制御トランジスタ部ＴＣ１が設けられる。第１制御トランジスタ部ＴＣ１の第１制御ドレイン電極４１Ｄは、第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇと電気的に接続されている。第１制御トランジスタ部ＴＣ１の動作により、第１ゲート電極３１Ｇの電位、及び、第２ゲート電極３２Ｇの電位を、所望の状態で制御できる。
例えば、ゲート配線５１Ｌの抵抗などの影響により、第１ゲート電極３１Ｇの電位、及び、第２ゲート電極３２Ｇの電位の変化に遅れが生じる場合がある。これにより、「セルフターンオン」などの現象が生じる場合がある。これにより、損失が増える場合がある。
このような場合においても、第１制御トランジスタ部ＴＣ１が設けられることで、第１ゲート電極３１Ｇの電位、及び、第２ゲート電極３２Ｇの電位を、所望の状態で制御できる。実施形態によれば、例えば、損失を抑制できる。例えば、消費電力を低減できる。実施形態によれば、特性を向上できる半導体装置を提供できる。
図１及び図２に示すように、例えば、ゲート端子５１Ｔが設けられる。第１トランジスタＴＲ１の第１ゲート電極３１Ｇ、及び、第２トランジスタＴＲ２の第２ゲート電極３２Ｇは、ゲート配線５１Ｌにより、ゲート端子５１Ｔと電気的に接続されている。
例えば、第１ゲート電極３１Ｇは、ゲート配線５１Ｌを介して、ゲート端子５１Ｔと直接的に接続されている。例えば、第１ゲート電極３１Ｇ、ゲート配線５１Ｌ及びゲート端子５１Ｔを含む電流経路は、トランジスタを含まない。第２ゲート電極３２Ｇは、ゲート配線５１Ｌを介して、ゲート端子５１Ｔと直接的に接続されている。例えば、第２ゲート電極３２Ｇ、ゲート配線５１Ｌ及びゲート端子５１Ｔを含む電流経路は、トランジスタを含まない。
これらの電流経路にトランジスタなどの素子が設けられる場合、例えば、トランジスタ駆動用の電源ラインを用意しなければならず、半導体装置内の配線が複雑になる。これらの電流経路にトランジスタなどの素子が設けられる場合、例えば、トランジスタのオン抵抗でスイッチング速度を調整しなけらばならず、半導体装置外からの制御が難しくなるという問題が生じやすい。
実施形態においては、第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇが第１制御トランジスタ部ＴＣ１の第１制御ドレイン電極４１Ｄと接続される。第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇが第１制御トランジスタ部ＴＣ１により制御されることで、第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇが、ゲート配線５１Ｌを介することなく、ソース電極５２と同じ電位に制御される。これにより、少ない遅延でトランジスタのゲート電圧Ｖｇ（図１参照）が制御でき、セルフターンオンを抑制できる。
図１及び図２に示すように、例えば、ゲート配線５１Ｌは、ゲート抵抗５１Ｒを有する。第１トランジスタＴＲ１の距離が、ゲート端子５１Ｔから遠い場合、ゲート抵抗５１Ｒの影響が大きくなる。第１制御トランジスタ部ＴＣ１は、ゲート端子５１Ｔから遠いトランジスタのゲート電極と接続されることが好ましい。これにより、ゲート遅延の影響がより効果的に抑制できる。
図２に示すように、第１制御ゲート電極４１Ｇの第１方向Ｄ１（Ｙ軸方向）における位置は、ゲート配線５１Ｌの第１方向Ｄ１における位置と、第１ドレイン電極３１Ｄの第１方向Ｄ１における位置と、の間にある。例えば、第１制御ゲート電極４１Ｇは、複数のゲート電極５１の、ゲート配線５１Ｌ側の端部の近傍に設けられる。この位置は、複数のゲート電極５１へのゲート電圧Ｖｇの供給側の位置である。このような位置に第１制御ゲート電極４１Ｇが設けられることで、複数のゲート電極５１に基づくトランジスタにおいて、遅延のより少ない動作が得られる。
以下、ゲート配線５１Ｌの電圧、及び、制御ゲート配線４０Ｌの電圧の例について説明する。
図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体装置を例示するグラフ図である。
これらの図の横軸は、時間ｔｍである。図４（ａ）の縦軸は、ゲート配線５１Ｌのゲート電圧Ｖｇである。図４（ｂ）の縦軸は、制御ゲート配線４０Ｌの制御ゲート電圧Ｖｃである。
図４（ａ）に示すように、第１期間Ｔ１におけるゲート配線５１Ｌのゲート電圧Ｖｇは、第１電位Ｅ１である。第２期間Ｔ２におけるゲート電圧Ｖｇは、第２電位Ｅ２である。第２電位Ｅ２は、第１電位Ｅ１よりも高い。第２期間Ｔ２は、第１期間Ｔ１の後である。第１期間Ｔ１において、第１トランジスタＴＲ１などはオフ状態である。第２期間Ｔ２において、第１トランジスタＴＲ１などはオン状態である。
図４（ｂ）に示すように、第１期間Ｔ１における制御ゲート配線４０Ｌの制御ゲート電圧Ｖｃは、第３電位Ｅ３である。第２期間Ｔ２における制御ゲート電圧Ｖｃは、第４電位Ｅ４である。第４電位Ｅ４は、第３電位Ｅ３よりも低い。第１期間Ｔ１において、第１制御トランジスタ部ＴＣ１はオン状態である。第２期間Ｔ２において、第１制御トランジスタ部ＴＣ１はオフ状態である。
例えば、第１トランジスタＴＲ１がゲート端子５１Ｔから遠い場合、ゲート配線５１Ｌのゲート抵抗５１Ｒにより、第１トランジスタＴＲ１のオフに遅れが生じやすい。実施形態においては、第１トランジスタＴＲ１設けられる位置に第１制御トランジスタ部ＴＣ１が設けられるため、第１トランジスタＴＲ１のオフの遅れを抑制できる。
このように、例えば、制御ゲート電圧Ｖｃとして、ゲート電圧Ｖｇの極性反転信号が用いられても良い。
図１に示すように、制御ゲート配線４０Ｌに制御ゲート端子４０Ｔが設けられても良い。例えば、制御ゲート端子４０Ｔに、制御ゲート電圧Ｖｃが入力されても良い。制御ゲート電圧Ｖｃは、半導体装置１１０の外部で生成されても良い。または、後述するように、ゲート端子５１Ｔに入力されるゲート電圧Ｖｇから制御ゲート電圧Ｖｃが生成されても良い。このように、半導体装置１１０の内部で制御ゲート電圧Ｖｃが生成されても良い。
図３に示すように、導電部材５１Ｆ及び５２Ｆが設けられても良い。半導体部材２５と導電部材５２Ｆとの間にゲート電極５１が設けられる。ゲート電極５１と導電部材５２Ｆとの間に導電部材５１Ｆが設けられる。導電部材５１Ｆ及び５２Ｆは例えば、フィールドプレートとして機能する。電界集中が抑制され、例えば高い耐圧が得られる。
絶縁部材８０が設けられても良い。この例では、絶縁部材８０は、第１絶縁領域８１及び第２絶縁領域８２を含む。第１絶縁領域８１の少なくとも一部は、ゲート電極５１と導電部材５１Ｆとの間にある。第２絶縁領域８２の少なくとも一部は、導電部材５１Ｆと導電部材５２Ｆとの間にある。
図３に示すように、第２絶縁膜６２が設けられても良い。第２絶縁膜６２は、第１絶縁膜６１の一部と、第２半導体層２０との間にある。第２絶縁膜６２は、半導体部材２５の保護膜として機能する。第２絶縁膜６２は、例えば、窒化シリコンなどを含む。第１絶縁膜６１は、例えば、酸化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、または、窒化アルミニウムなどを含む。
図３に示すように、半導体部材２５に高抵抗領域Ｒｈ１が設けられても良い。高抵抗領域Ｒｈ１は、例えば、素子分離領域である。高抵抗領域Ｒｈ１の電気抵抗は、アクティブ領域（例えば、第１領域Ｒ１及び第２領域Ｒ２など）の電気抵抗よりも高い。高抵抗領域Ｒｈ１の一部が、周辺領域ＲＰに対応する。高抵抗領域Ｒｈ１の一部が、第１中間領域Ｒｉ１などに対応する。
図１及び図２に示すように、半導体装置１１０は、第３ゲート電極３３Ｇ、第４ゲート電極３４Ｇ及び第２制御トランジスタ部ＴＣ２を含んでも良い。第３ゲート電極３３Ｇ及び第４ゲート電極３４Ｇは、第１方向Ｄ１（Ｙ軸方向）に沿って延びる。
図２に示すように、第３方向Ｄ３（例えばＸ軸方向）において、第２ゲート電極３２Ｇは、第１ゲート電極３１Ｇと第４ゲート電極３４Ｇとの間にある。第３方向Ｄ３において、第３ゲート電極３３Ｇは、第２ゲート電極３２Ｇと第４ゲート電極３４Ｇとの間にある。
図２に示すように、半導体部材２５は、第３領域Ｒ３、第４領域Ｒ４及び第２制御領域ＲＣ２を含む。第３領域Ｒ３から第３ゲート電極３３Ｇの少なくとも一部への方向は、第２方向Ｄ２（例えば、Ｚ軸方向）に沿う。第４領域Ｒ４から第４ゲート電極３４Ｇの少なくとも一部への方向は、第２方向Ｄ２に沿う。
第２制御トランジスタ部ＴＣ２は、第２制御ゲート電極４２Ｇ及び第２制御ドレイン電極４２Ｄを含む。例えば、第２制御ゲート電極４２Ｇの第３方向Ｄ３（Ｘ軸方向）における位置は、第３ゲート電極３３Ｇの第３方向Ｄ３における位置と、第４ゲート電極３４Ｇの第３方向Ｄ３における位置と、の間にある。
第２制御領域ＲＣ２から第２制御ゲート電極４２Ｇへの方向は、第２方向Ｄ２（例えばＺ軸方向）に沿う。第２制御ドレイン電極４２Ｄは、第３ゲート電極３３Ｇ及び第４ゲート電極３４Ｇと電気的に接続される。例えば、図２に示すように、第２制御ドレイン電極４２Ｄは、ゲート配線５１Ｌと連続する。これにより、第２制御ドレイン電極４２Ｄは、第３ゲート電極３３Ｇ及び第４ゲート電極３４Ｇと電気的に接続される。第２制御領域ＲＣ２とアクティブ領域ＲＡとの間に、第２中間領域Ｒｉ２が設けられてもよい。第２中間領域Ｒｉ２における電気抵抗は、第３領域Ｒ３における電気抵抗よりも高く、第２制御領域ＲＣ２における電気抵抗よりも高い。
図１及び図２に示すように、第３ゲート電極３３Ｇ及び第４ゲート電極３４Ｇは、ゲート配線５１Ｌと電気的に接続される。第２制御ゲート電極４２Ｇは、制御ゲート配線４０Ｌと電気的に接続される。
図２に示すように、第３ソース電極３３Ｓ、第４ソース電極３４Ｓ及び第２ドレイン電極３２Ｄが設けられる。第３ソース電極３３Ｓ、第４ソース電極３４Ｓ及び第２ドレイン電極３２Ｄは、第１方向Ｄ１に沿って延びる。
第２ドレイン電極３２Ｄは、第３方向Ｄ３（Ｘ軸方向）において、第３ソース電極３３Ｓと第４ソース電極３４Ｓとの間にある。第３ゲート電極３３Ｇは、第３方向Ｄ３において、第３ソース電極３３Ｓと第２ドレイン電極３２Ｄとの間にある。第４ゲート電極３４Ｇは、第３方向Ｄ３において、第２ドレイン電極３２Ｄと第４ソース電極３４Ｓとの間にある。
図２に示すように、例えば、第２制御ゲート電極４２Ｇの第１方向Ｄ１（Ｙ軸方向）における位置は、ゲート配線５１Ｌの第１方向Ｄ１における位置と、第２ドレイン電極３２Ｄの第１方向Ｄ１における位置と、の間にある。
第２制御トランジスタ部ＴＣ２が設けられることで、第３ゲート電極３３Ｇの電位、及び、第４ゲート電極３４Ｇの電位を、所望の状態に制御できる。第３ゲート電極３３Ｇの電位、及び、第４ゲート電極３４Ｇの電位の遅れが抑制できる。例えば、損失を抑制できる。例えば、消費電力を低減できる。特性をより向上できる。
第２制御トランジスタ部ＴＣ２は、第２制御ソース電極４２Ｓを含む。第２制御ソース電極４２Ｓは、第３ソース電極３３Ｓ及び第４ソース電極３４Ｓと電気的に接続される。この例では、第２制御ソース電極４２Ｓは、第３方向Ｄ３に延びる。第２制御ソース電極４２Ｓの１つの端部が、第３ソース電極３３Ｓと接続される。第２制御ソース電極４２Ｓの別の端部が、第４ソース電極３４Ｓと接続される。
図２に示すように、ソース配線５２Ｌ及びソース端子５２Ｔが設けられても良い。ソース配線５２Ｌは、複数のソース電極５２（例えば、第１～第４ソース電極３１Ｓ～３４Ｓなど）と電気的に接続される。ソース端子５２Ｔは、ソース配線５２Ｌと電気的に接続される。例えば、ソース端子５２Ｔの電位は固定される。ソース端子５２Ｔは、例えば、グランド電位に設定される。
図２に示すように、ドレイン配線５３Ｌ及びドレイン端子５３Ｔが設けられても良い。ドレイン配線５３Ｌは、複数のドレイン電極５３（例えば、第１ドレイン電極３１Ｄ及び第２ドレイン電極３２Ｄなど）と電気的に接続される。ドレイン端子５３Ｔは、ドレイン配線５３Ｌと電気的に接続される。
図１に示すように、例えば、第１～第４トランジスタＴＲ１～ＴＲ４のドレイン電極（第１ドレイン電極３１Ｄ及び第２ドレイン電極３２Ｄ）には、ドレイン電圧Ｖｄが印加される。ドレイン電圧Ｖｄは、例えば、ドレイン端子５３Ｔから供給される。
図５は、半導体装置を例示する模式的平面図である。
図５においては、半導体装置１１０において、複数のゲート電極５１及びゲート配線５１Ｌを抜きだして模式的に示している。図５に示すように、半導体装置１１０において、複数のゲート電極５１が設けられる。複数のゲート電極５１の数は、例えば、５０以上である。数は、１００以上でも良い。複数のゲート電極５１は、ゲート配線５１Ｌと電気的に接続される。ゲート配線５１Ｌの端に、ゲート端子５１Ｔが設けられる。ゲート配線５１Ｌは、ゲート抵抗５１Ｒを有する。複数のゲート電極５１の１つは、ゲート端子５１Ｔから一番遠い。この位置において、ゲート抵抗５１Ｒの影響が大きい。この位置におけるゲート電圧Ｖｇの変化の例について説明する。
図６は、半導体装置の特性を例示するグラフ図である。
図６の横軸は、時間ｔｍである。図６の縦軸は、ゲート電圧Ｖｇである。図６には、半導体装置１１０の特性、及び、参考例の半導体装置１１９の特性が例示されている。半導体装置１１０においては、上記のように、第１制御トランジスタ部ＴＣ１が設けられる。半導体装置１１９においては、第１制御トランジスタ部ＴＣ１が設けられない。図６は、セルフターンオンが発生しゲート電圧Ｖｇが１Ｖ（ボルト）になった状態から、ゲート電圧Ｖｇが０Ｖのオフ状態に移行する時の、ゲート電圧Ｖｇの過渡現象を例示している。
図６に示すように、半導体装置１１９においては、ゲート電圧Ｖｇの低下が遅い。これは、ゲート抵抗５１Ｒの影響による。図６に示すように、半導体装置１１０において、半導体装置１１９に比べて短い時間で、ゲート電圧Ｖｇは低下する。半導体装置１１０においては、第１トランジスタＴＲ１及び第２トランジスタＴＲ２は短時間でオフ状態になる。例えば、消費電力が抑制できる。
第１制御トランジスタ部ＴＣ１は、ゲート端子５１Ｔから遠いゲート電極５１に設けられることが好ましい。これにより、ゲート抵抗５１Ｒの影響により遅延を、効果的に抑制できる。
図７は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図７は、図２の一部を拡大して例示している。
図７に示すように、第１制御ゲート電極４１Ｇとゲート配線５１Ｌとの間の第１方向Ｄ１に沿う距離を距離ｄ２とする。距離ｄ２は、第１制御トランジスタ部ＴＣ１におけるゲート－ドレイン間の距離に対応する。一方、第１ゲート電極３１Ｇと第１ドレイン電極３１Ｄとの間の第３方向Ｄ３に沿う距離を距離ｄ１とする。距離ｄ１は、第１トランジスタＴＲ１におけるゲート－ドレイン間の距離に対応する。実施形態において、距離ｄ２は、距離ｄ１よりも短いことが好ましい。これにより、例えば、第１制御トランジスタ部ＴＣ１において、高速のスイッチングが得られる。
このように、第１制御トランジスタ部ＴＣ１のゲート－ドレイン間の距離（距離ｄ２）は、距離ｄ１よりも短いことが好ましい。
図７に示すように、第１ゲート電極３１Ｇは、第１重畳領域ＯＬ１を含む。第１重畳領域ＯＬ１は、第２方向Ｄ２（Ｚ軸方向）において第１領域Ｒ１と重なる。既に説明したように、第１領域Ｒ１は、アクティブ領域ＲＡの一部である。
第１制御ゲート電極４１Ｇは、第２重畳領域ＯＬ２を含む。第２重畳領域ＯＬ２は、第２方向Ｄ２において第１制御領域ＲＣ１と重なる。既に説明したように、第１制御トランジスタ部ＴＣ１は、第１制御ソース電極４１Ｓを含む。第１制御ソース電極４１Ｓは、第１ソース電極３１Ｓ及び第２ソース電極３２Ｓと電気的に接続される。
第１重畳領域ＯＬ１の第１方向Ｄ１に沿う長さを幅ｗ１とする。第１ソース電極３１Ｓと第１ドレイン電極３１Ｄとの間の第３方向Ｄ３に沿う距離を距離Ｌ１とする。幅ｗ１の距離Ｌ１に対する比（ｗ１／Ｌ１）を第１比とする。第１比は、例えば、１０以上３００以下であることが好ましい。これにより、例えば、ゲートフィンガー方向のゲート電圧Ｖｇの遅延を少なくすることができる。
第２重畳領域ＯＬ２の第３方向Ｄ３に沿う長さを幅ｗ２とする。第１制御ソース電極４１Ｓと第１ゲート配線５１Ｌとの間の第１方向Ｄ１に沿う距離を距離Ｌ２とする。幅ｗ２の距離Ｌ２に対する比（ｗ２／Ｌ２）を第２比とする。第２比は、２以上であることが好ましい。これにより、第１制御トランジスタ部ＴＣ１におけるオン抵抗を、ゲート配線５１Ｌの抵抗よりも低くすることが容易になる。第２比は、１０以上であることがより好ましい。これにより、第１制御トランジスタ部ＴＣ１におけるオン抵抗を、ゲート配線５１Ｌの抵抗よりも低くすることがより容易になる。
図８は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図８に示す半導体装置１１１のように、例えば、４つのゲート電極５１の２つに、１つの第１制御トランジスタ部ＴＣ１が設けられてもよい。実施形態においては、複数のゲート電極５１（例えば、第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇ）に、１つの第１制御トランジスタ部ＴＣ１が設けられてもよい。複数のゲート電極５１に、１つの第１制御トランジスタ部ＴＣ１が設けられることで、例えば、複数のゲート電極５１により形成されるトランジスタの面積が拡大できる。例えば、低いオン抵抗が得られる。
図９は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図９は、図２の一部に対応する部分を拡大して例示している。図９に示すように、実施形態に係る半導体装置１１２においては、第１制御ゲート電極４１Ｇの第１方向Ｄ１（Ｙ軸方向）における位置は、ソース配線５２Ｌの第１方向Ｄ１における位置と、ゲート配線５１Ｌの第１方向Ｄ１における位置と、の間にある。制御ゲート配線４０Ｌの第１方向Ｄ１における位置は、ソース配線５２Ｌの第１方向Ｄ１における位置と、ゲート配線５１Ｌの第１方向Ｄ１における位置と、の間にある。
図１０は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図１０は、図２の一部に対応する部分を拡大して例示している。図１０に示すように、実施形態に係る半導体装置１１３においては、第１制御ゲート電極４１Ｇの第１方向Ｄ１（Ｙ軸方向）における位置は、ソース配線５２Ｌの第１方向Ｄ１における位置と、ゲート配線５１Ｌの第１方向Ｄ１における位置と、の間にある。ゲート配線５１Ｌの第１方向Ｄ１における位置は、ソース配線５２Ｌの第１方向Ｄ１における位置と、制御ゲート配線４０Ｌの第１方向Ｄ１における位置と、の間にある。
実施形態において、ゲート配線５１Ｌ、制御ゲート配線４０Ｌ、及び、第１制御ソース電極４１Ｓの順番は、種々の変更が可能である。第１制御トランジスタ部ＴＣ１において、第１制御ソース電極４１Ｓから第１制御ドレイン電極４１Ｄへの向きは、上記の例における向きに対して逆でも良い。
（第２実施形態）
図１１は、第２実施形態に係る半導体装置を例示する回路図である。
図１１に示すように、第２実施形態に係る半導体装置１２０は、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、第１制御トランジスタ部ＴＣ１、ゲート配線５１Ｌ及び制御ゲート配線４０Ｌに加えて、制御回路７０を含む。第１ゲート電極３１Ｇは、第１トランジスタＴＲ１に含まれる。第２ゲート電極３２Ｇは、第２トランジスタＴＲ２に含まれる。半導体装置１２０における、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、第１制御トランジスタ部ＴＣ１、ゲート配線５１Ｌ及び制御ゲート配線４０Ｌには、半導体装置１１０における、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、第１制御トランジスタ部ＴＣ１、ゲート配線５１Ｌ及び制御ゲート配線４０Ｌの構成が適用できる。以下、制御回路７０の例について説明する。
図１１に示すように、制御回路７０は、入力部７０ｉ及び出力部７０ｏを含む。入力部７０ｉは、ゲート配線５１Ｌと電気的に接続される。出力部７０ｏは、制御ゲート配線４０Ｌと電気的に接続される。
制御回路７０は、ゲート配線５１Ｌのゲート電圧Ｖｇに応じた制御ゲート電圧Ｖｃを制御ゲート配線４０Ｌに供給する。制御ゲート電圧Ｖｃは、例えば、図４（ａ）及び図４（ｂ）に関して説明した電圧である。
図４（ａ）に示すように、第１期間Ｔ１におけるゲート電圧Ｖｇは、第１電位Ｅ１である。第２期間Ｔ２におけるゲート電圧Ｖｇは、第２電位Ｅ２である。第２電位Ｅ２は、第１電位Ｅ１よりも高い。第１期間Ｔ１における制御ゲート電圧Ｖｃは、第３電位Ｅ３である。第２期間Ｔ２における制御ゲート電圧Ｖｃは、第４電位Ｅ４である。第４電位Ｅ４は第３電位Ｅ３よりも低い。
制御回路７０を設けることで、入力されたゲート電圧Ｖｇから、所望の制御ゲート電圧Ｖｃが得られる。
実施形態において、制御回路７０は、実施形態に係る半導体装置（例えば半導体装置１１０など）と別に設けられても良い。
図１２は、第２実施形態に係る半導体装置の一部を例示する回路図である。
図１２は、制御回路７０の例を示している。制御回路７０は、ノーマリオンのトランジスタ７１と、ノーマリオフのトランジスタ７２と、を含む。トランジスタ７１のドレインは、電源電圧ＶＤＤが印加される。トランジスタ７１のソースは、トランジスタ７１のゲート、及び、トランジスタ７２のドレインと電気的に接続される。トランジスタ７２のゲートに入力信号Ｖｉｎ（ゲート電圧Ｖｇ）が入力される。トランジスタ７２のソースが、グラウンド電位に設定される。トランジスタ７１のソース、トランジスタ７１のゲート、及び、トランジスタ７２のドレインの接続点から出力信号Ｖｏｕｔが出力される。出力信号Ｖｏｕｔは、制御ゲート電圧Ｖｃに対応する。
トランジスタ７１及びトランジスタ７２により、ＮＯＴゲート７０Ｇが形成される。このように、制御回路７０は、ＮＯＴゲート７０Ｇを含んでも良い。
（第３実施形態）
図１３は、第３実施形態に係る半導体装置を例示する回路図である。
図１３に示すように、第３実施形態に係る半導体装置１３０は、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、第１制御トランジスタ部ＴＣ１、ゲート配線５１Ｌ及び制御ゲート配線４０Ｌに加えて、制御回路７０及び第１制御回路トランジスタ７５を含む。半導体装置１３０における、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、第１制御トランジスタ部ＴＣ１、ゲート配線５１Ｌ及び制御ゲート配線４０Ｌには、半導体装置１１０における、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、第１制御トランジスタ部ＴＣ１、ゲート配線５１Ｌ及び制御ゲート配線４０Ｌの構成が適用できる。以下、半導体装置１３０における、制御回路７０及び第１制御回路トランジスタ７５の例について説明する。
第１制御回路トランジスタ７５は、ノーマリオンのトランジスタである。
制御回路７０は、入力部７０ｉ及び出力部７０ｏを含む。入力部７０ｉは、ゲート配線５１Ｌと電気的に接続される。出力部７０ｏは、制御ゲート配線４０Ｌと電気的に接続される。第１制御回路トランジスタ７５は、第１制御回路ゲート７５Ｇ及び第１制御回路ソース７５Ｓを含む。第１制御回路ゲート７５Ｇ及び第１制御回路ソース７５Ｓは、ゲート配線５１Ｌと電気的に接続される。第１制御回路トランジスタ７５の第１制御回路ドレイン７５Ｄは、電源電圧ＶＤＤが印加される。
制御回路７０は、例えば、図１２に例示した構成を有しても良い。
半導体装置１３０においては、外部に設けられた第１制御回路トランジスタ７５と、フィンガー部に設けられた第１制御トランジスタ部ＴＣ１と、により、バッファアンプが形成される。
（第４実施形態）
図１４は、第４実施形態に係る半導体装置を例示する回路図である。
図１４に示すように、第４実施形態に係る半導体装置１４０は、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、第１制御トランジスタ部ＴＣ１及びゲート配線５１Ｌを含む。半導体装置１４０における、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、ゲート配線５１Ｌ及び制御ゲート配線４０Ｌには、半導体装置１１０における、第１ゲート電極３１Ｇ、第２ゲート電極３２Ｇ、ゲート配線５１Ｌ及び制御ゲート配線４０Ｌの構成が適用できる。以下、半導体装置１４０における第１制御トランジスタ部ＴＣ１の例について説明する。
図１４に示すように、第１制御トランジスタ部ＴＣ１は、ノーマリオフトランジスタＴＦ１及びノーマリオントランジスタＴＯ１を含む。ノーマリオフトランジスタＴＦ１は、上記の第１制御ゲート電極４１Ｇと第１制御ドレイン電極４１Ｄを含む。既に説明したように、第１制御ゲート電極４１Ｇは、制御ゲート配線４０Ｌと電気的に接続される。第１制御ドレイン電極４１Ｄは、第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇと電気的に接続される。
ノーマリオフトランジスタＴＦ１のソースは、第１制御ソース電極４１Ｓに対応する。ノーマリオフトランジスタＴＦ１のソースは、ノーマリオントランジスタＴＯ１のドレイン４１ａＤと電気的に接続される。ノーマリオントランジスタＴＯ１のゲート４１ａＧは、ノーマリオントランジスタＴＯ１のソース４１ａＳと電気的に接続される。ソース４１ａＳは、例えば、第１ソース電極３１Ｓ及び第２ソース電極３２Ｓと電気的に接続される。
このように、第１制御トランジスタ部ＴＣ１は、ダブルゲート構造を有しても良い。これにより、例えば、高いオンオフ比が得られる。ダブルゲート構造により、例えば、第１ゲート電極３１Ｇ及び第２ゲート電極３２Ｇの電位を制御するために、これらのゲート電極からソース電極５２に第１制御トランジスタ部ＴＣ１を通過する電流を制御することができる。ダブルゲート構造により、例えば、スイッチングスピードを制御できる。ダブルゲート構造により、ノイズを減らすことができる。
図１５は、第４実施形態に係る半導体装置の一部を例示する模式的断面図である。
図１５は、半導体装置１４０における第１制御トランジスタ部ＴＣ１を例示している。図１５に示すように、第１制御ドレイン電極４１Ｄの少なくとも一部から第２半導体層２０への方向は、第２方向Ｄ２（Ｚ軸方向）に対して垂直である。第１制御ゲート電極４１Ｇにおいて、ノーマリオフの特性が得られる。
ゲート４１ａＧと第２半導体層２０との間に第２絶縁膜６２がある。ゲート４１ａＧにおいて、ノーマリオンの特性が得られる。
実施形態によれば、特性を向上できる半導体装置を提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体部材、半導体層、電極、導電部材、基体、端子、絶縁部材、絶縁膜、配線及び回路などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体層、 １０Ｂ…バッファ層、 １０Ｅ…キャリア領域、 １０ａ～１０ｅ…第１～第５部分領域、 １０ｓ…基体、 ２０…第２半導体層、 ２１、２２…第１、第２半導体部分、 ２５…半導体部材、 ３１Ｄ、３２Ｄ…第１、第２ドレイン電極、 ３１Ｇ～３４Ｇ…第１～第４ゲート電極、 ３１Ｓ～３４Ｓ…第１～第４ソース電極、 ４０Ｌ…制御ゲート配線、 ４１Ｄ、４２Ｄ…第１、第２制御ドレイン電極、 ４１Ｇ、４２Ｇ…第１、第２制御ゲート電極、 ４１Ｓ、４２Ｓ…第１、第２制御ソース電極、 ４１ａＤ…ドレイン、 ４１ａＧ…ゲート、 ４１ａＳ…ソース、 ５１…ゲート電極、 ５１Ｆ…導電部材、 ５１Ｌ…ゲート配線、 ５１Ｒ…ゲート抵抗、 ５１Ｔ…ゲート端子、 ５２…ソース電極、 ５２Ｆ…導電部材、 ５２Ｌ…ソース配線、 ５２Ｔ…ソース端子、 ５３…ドレイン電極、 ５３Ｌ…ドレイン配線、 ５３Ｔ…ドレイン端子、 ６１…第１絶縁膜、 ６１ｐ、６１ｑ…第１、第２絶縁部分、 ６２…第２絶縁膜、 ７０…制御回路、 ７０Ｇ…ＮＯＴゲート、 ７１、７２…トランジスタ、 ７５、７６…第１、第２ 制御回路トランジスタ、 ７５Ｄ、７６Ｄ…第１、第２制御回路ドレイン、 ７５Ｇ、７６Ｇ…第１、第２制御回路ゲート、 ７５Ｓ、７６Ｓ…第１、第２制御回路ソース、 ８０…絶縁部材、 ８１、８２…第１、第２絶縁領域、 １１０～１１３、１１９、１２０、１３０、１４０…半導体装置、 Ｄ１～Ｄ３…第１～第３方向、 Ｅ１～Ｅ４…第１～第４電位、 Ｌ１、Ｌ２…距離、 ＯＬ１、ＯＬ２…第１、第２重畳領域、 Ｒ１～Ｒ４…第１～第４領域、 ＲＡ…アクティブ領域、 ＲＣ１、ＲＣ２…第１、第２制御領域、 ＲＰ…周辺領域、 Ｒｈ１…高抵抗領域、 Ｒｉ１、Ｒｉ２…第１、第２中間領域、 ＴＣ１、ＴＣ２…第１、第２制御トランジスタ部、 Ｔ１、Ｔ２…第１、第２期間、 ＴＦ１…ノーマリオフトランジスタ、 ＴＯ１…ノーマリオントランジスタ、 ＴＲ１～ＴＲ４…第１～第４トランジスタ、 ＶＤＤ…電源電圧、 Ｖｃ…制御ゲート電圧、 Ｖｄ…ドレイン電圧、 Ｖｇ…ゲート電圧、 Ｖｉｎ…入力信号、 Ｖｏｕｔ…出力信号、 ｄ１、ｄ２…距離、 ｔｍ…時間、 ｗ１、ｗ２…幅

Claims (20)

  1. Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む第２半導体層と、を含み、第１領域、第２領域及び第１制御領域を含む、半導体部材と、
    第１方向に沿って延びる第１ゲート電極であって、前記第１領域から前記第１ゲート電極の少なくとも一部への方向は、前記第１方向と交差する第２方向に沿う、前記第１ゲート電極と、
    前記第１方向に沿って延びる第２ゲート電極であって、前記第２領域から前記第２ゲート電極の少なくとも一部への方向は、前記第２方向に沿い、前記第１ゲート電極から前記第２ゲート電極への第３方向は、前記第１方向及び前記第２方向を含む平面と交差した、前記第２ゲート電極と、
    第１制御ゲート電極及び第１制御ドレイン電極を含む第１制御トランジスタ部であって、前記第１制御領域から前記第１制御ゲート電極への方向は前記第２方向に沿い、前記第１制御ドレイン電極は、前記第１ゲート電極及び前記第２ゲート電極と電気的に接続された、前記第１制御トランジスタ部と、
    前記第１ゲート電極及び前記第２ゲート電極と電気的に接続されたゲート配線と、
    前記第１制御ゲート電極と電気的に接続された制御ゲート配線と、
    前記第１方向に沿って延びる第３ゲート電極と、
    前記第１方向に沿って延びる第４ゲート電極と、
    第２制御トランジスタ部と、
    前記第１方向に沿って延びる第３ソース電極と、
    前記第１方向に沿って延びる第４ソース電極と、
    前記第１方向に沿って延びる第２ドレイン電極と、
    を備え、
    前記第３方向において、前記第２ゲート電極は、前記第１ゲート電極と前記第４ゲート電極との間にあり、
    前記第３方向において、前記第３ゲート電極は、前記第２ゲート電極と前記第４ゲート電極との間にあり、
    前記半導体部材は、第３領域、第４領域及び第２制御領域を含み、
    前記第３領域から前記第３ゲート電極の少なくとも一部への方向は、前記第２方向に沿い、
    前記第４領域から前記第４ゲート電極の少なくとも一部への方向は、前記第２方向に沿い、
    前記第２制御トランジスタ部は、第２制御ゲート電極及び第２制御ドレイン電極を含み、前記第２制御ゲート電極の前記第３方向における位置は、前記第３ゲート電極の前記第３方向における位置と、前記第４ゲート電極の前記第３方向における位置と、の間にあり、前記第２制御領域から前記第２制御ゲート電極への方向は前記第２方向に沿い、前記第２制御ドレイン電極は、前記第３ゲート電極及び前記第４ゲート電極と電気的に接続され、
    前記第３ゲート電極及び前記第４ゲート電極は、前記ゲート配線と電気的に接続され、
    前記第２制御ゲート電極は、前記制御ゲート配線と電気的に接続され、
    前記第２ドレイン電極は、前記第３方向において前記第３ソース電極と前記第４ソース電極との間にあり、
    前記第３ゲート電極は、前記第３方向において前記第３ソース電極と前記第２ドレイン電極との間にあり、
    前記第４ゲート電極は、前記第３方向において前記第２ドレイン電極と前記第４ソース電極との間にある、半導体装置。
  2. 前記第１制御ゲート電極の前記第３方向における位置は、前記第１ゲート電極の前記第３方向における位置と、前記第２ゲート電極の前記第３方向における位置と、の間にある、請求項１記載の半導体装置。
  3. 前記第２制御ゲート電極の前記第１方向における位置は、前記ゲート配線の前記第１方向における位置と、前記第２ドレイン電極の前記第１方向における位置と、の間にある、請求項１または２に記載の半導体装置。
  4. 第１期間における前記ゲート配線のゲート電圧は、第１電位であり、
    第２期間における前記ゲート電圧は、第２電位であり、前記第２電位は前記第１電位よりも高く、
    前記第１期間における前記制御ゲート配線の制御ゲート電圧は、第３電位であり、
    前記第２期間における前記制御ゲート電圧は、第４電位であり、前記第４電位は前記第３電位よりも低い、請求項１～３のいずれか１つに記載の半導体装置。
  5. 入力部及び出力部を含む制御回路をさらに備え、
    前記入力部は、前記ゲート配線と電気的に接続され、
    前記出力部は、前記制御ゲート配線と電気的に接続され、
    前記制御回路は、前記ゲート配線のゲート電圧に応じた制御ゲート電圧を前記制御ゲート配線に供給し、
    第１期間における前記ゲート電圧は、第１電位であり、
    第２期間における前記ゲート電圧は、第２電位であり、前記第２電位は前記第１電位よりも高く、
    前記第１期間における前記制御ゲート電圧は、第３電位であり、
    前記第２期間における前記制御ゲート電圧は、第４電位であり、前記第４電位は前記第３電位よりも低い、請求項１～３のいずれか１つに記載の半導体装置。
  6. ノーマリオンの第１制御回路トランジスタと、
    入力部及び出力部を含む制御回路と、
    をさらに備え、
    前記入力部は、前記ゲート配線と電気的に接続され、
    前記出力部は、前記制御ゲート配線と電気的に接続され、
    前記第１制御回路トランジスタは、第１制御回路ゲート及び第１制御回路ソースを含み、
    前記第１制御回路ゲート及び前記第１制御回路ソースは、前記ゲート配線と電気的に接続された、請求項１または２に記載の半導体装置。
  7. 前記制御回路は、ノーマリオフの第２制御回路トランジスタを含み、
    前記第２制御回路トランジスタの第２制御回路ゲートは、前記ゲート配線と電気的に接続され、
    前記第２制御回路トランジスタの第２制御回路ドレインは、前記制御ゲート配線と電気的に接続された、請求項６記載の半導体装置。
  8. 前記第１方向に沿って延びる第１ソース電極と、
    前記第１方向に沿って延びる第２ソース電極と、
    前記第１方向に沿って延びる第１ドレイン電極と、
    をさらに備え、
    前記第１ドレイン電極は、前記第３方向において前記第１ソース電極と前記第２ソース電極との間にあり、
    前記第１ゲート電極は、前記第３方向において前記第１ソース電極と前記第１ドレイン電極との間にあり、
    前記第２ゲート電極は、前記第３方向において前記第１ドレイン電極と前記第２ソース電極との間にある、請求項１～３のいずれか１つに記載の半導体装置。
  9. Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む第２半導体層と、を含み、第１領域、第２領域及び第１制御領域を含む、半導体部材と、
    第１方向に沿って延びる第１ゲート電極であって、前記第１領域から前記第１ゲート電極の少なくとも一部への方向は、前記第１方向と交差する第２方向に沿う、前記第１ゲート電極と、
    前記第１方向に沿って延びる第２ゲート電極であって、前記第２領域から前記第２ゲート電極の少なくとも一部への方向は、前記第２方向に沿い、前記第１ゲート電極から前記第２ゲート電極への第３方向は、前記第１方向及び前記第２方向を含む平面と交差した、前記第２ゲート電極と、
    第１制御ゲート電極及び第１制御ドレイン電極を含む第１制御トランジスタ部であって、前記第１制御領域から前記第１制御ゲート電極への方向は前記第２方向に沿い、前記第１制御ドレイン電極は、前記第１ゲート電極及び前記第２ゲート電極と電気的に接続された、前記第１制御トランジスタ部と、
    前記第１ゲート電極及び前記第２ゲート電極と電気的に接続されたゲート配線と、
    前記第１制御ゲート電極と電気的に接続された制御ゲート配線と、
    前記第１方向に沿って延びる第１ソース電極と、
    前記第１方向に沿って延びる第２ソース電極と、
    前記第１方向に沿って延びる第１ドレイン電極と、
    を備え、
    前記第１ドレイン電極は、前記第３方向において前記第１ソース電極と前記第２ソース電極との間にあり、
    前記第１ゲート電極は、前記第３方向において前記第１ソース電極と前記第１ドレイン電極との間にあり、
    前記第２ゲート電極は、前記第３方向において前記第１ドレイン電極と前記第２ソース電極との間にある、半導体装置。
  10. 前記第１制御ゲート電極の前記第１方向における位置は、前記ゲート配線の前記第１方向における位置と、前記第１ドレイン電極の前記第１方向における位置と、の間にある、請求項８または９に記載の半導体装置。
  11. 前記第１制御トランジスタ部のゲート－ドレイン間の距離は、前記第１ゲート電極と前記第１ドレイン電極との間の前記第３方向に沿う距離よりも短い、請求項８～１０のいずれか１つに記載の半導体装置。
  12. 前記第１制御ゲート電極と前記ゲート配線との間の前記第１方向に沿う距離は、前記第１ゲート電極と前記第１ドレイン電極との間の前記第３方向に沿う距離よりも短い、請求項８～１０のいずれか１つに記載の半導体装置。
  13. 前記第１制御ゲート電極は、前記第２方向において前記第１制御領域と重なる第２重畳領域を含み、
    前記第１制御トランジスタ部は、前記第１ソース電極及び前記第２ソース電極と電気的に接続された第１制御ソース電極をさらに含み、
    前記第２重畳領域の前記第３方向に沿う長さの前記第１制御ソース電極と前記ゲート配線との間の前記第１方向に沿う距離に対する比は、２以上である、請求項８～１２のいずれか１つに記載の半導体装置。
  14. 前記比は１０以上である、請求項１３記載の半導体装置。
  15. 前記第１制御トランジスタ部は、
    ノーマリオフトランジスタと、
    ノーマリオントランジスタと、
    を含み、
    前記ノーマリオフトランジスタは、前記第１制御ゲート電極と前記第１制御ドレイン電極を含み、
    前記ノーマリオフトランジスタのソースは、前記ノーマリオントランジスタのドレインと電気的に接続され、
    前記ノーマリオントランジスタのゲートは、前記ノーマリオントランジスタのソースと電気的に接続された、請求項１～１４のいずれか１つに記載の半導体装置。
  16. 前記半導体部材は、前記第１領域と前記第１制御領域との間に設けられた第１中間領域を含み、
    前記第１中間領域における電気抵抗は、前記第１領域における電気抵抗よりも高く、前記第１制御領域における電気抵抗よりも高い、請求項１～１５のいずれか１つに記載の半導体装置。
  17. ゲート端子をさらに備え、
    前記第１ゲート電極及び前記第２ゲート電極は、前記ゲート配線により、前記ゲート端子と電気的に接続されている、請求項１～１６のいずれか１つに記載の半導体装置。
  18. 前記第１ゲート電極、前記ゲート配線及び前記ゲート端子を含む電流経路は、トランジスタを含まず、
    前記第２ゲート電極、前記ゲート配線及び前記ゲート端子を含む電流経路は、トランジスタを含まない、請求項１７記載の半導体装置。
  19. 第１絶縁部分及び第２絶縁部分を含む第１絶縁膜をさらに備え、
    前記第２方向において、前記第１絶縁部分は、前記第１半導体層と前記第１ゲート電極との間にあり、
    前記第１絶縁部分の少なくとも一部から前記第２半導体層への方向は、前記第２方向に対して垂直であり、
    前記第２方向において、前記第２絶縁部分は、前記第１半導体層と前記第１制御ゲート電極との間にあり、
    前記第２絶縁部分の少なくとも一部から前記第２半導体層への方向は、前記第２方向に対して垂直である、請求項１～１８のいずれか１つに記載の半導体装置。
  20. Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む第２半導体層と、を含む、半導体部材と、
    第１方向に沿って延びる複数のゲート電極であって、前記半導体部材から前記複数のゲート電極への第２方向は、前記第１方向と交差し、前記複数のゲート電極は、隣り合う第１ゲート電極及び第２ゲート電極を含む、前記複数のゲート電極と、
    前記第１ゲート電極及び前記第２ゲート電極について設けられた１つの第１制御トランジスタ部であって、前記第１制御トランジスタ部は、第１制御ゲート電極及び第１制御ドレイン電極を含み、前記半導体部材から前記第１制御ゲート電極への方向は前記第２方向に沿い、前記第１制御ドレイン電極は、前記第１ゲート電極及び前記第２ゲート電極と電気的に接続された、前記第１制御トランジスタ部と、
    前記第１ゲート電極及び前記第２ゲート電極と電気的に接続されたゲート配線と、
    前記第１制御ゲート電極と電気的に接続された制御ゲート配線と、
    を備えた、半導体装置。
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