JP4256328B2 - 電界効果トランジスタ、半導体装置及びフォトリレー - Google Patents
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Description
絶縁膜上に形成されたシリコン層と、
前記シリコン層に形成された第1導電型ベース層と、
前記第1導電型ベース層と隣接し、前記シリコン層に形成された第2導電型ソース層と、
前記シリコン層において、前記第1導電型ベース層を間に介在して、前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記シリコン層において、前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗のゲートドレイン間オフセット層と、
少なくとも前記第1導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極と、を有し、
前記シリコン層は、ストレインシリコン層であり、
前記ゲート電極は、前記第1導電型ベース層の表面上に位置する第1の部分と、前記第1導電型ゲートドレイン間オフセット層の表面上に位置する第2の部分とを有し、
前記第2の部分は、前記第1導電型ベース層と前記第1導電型ゲートドレイン間オフセット層との境界上から、前記第1導電型ゲートドレイン間オフセット層と前記第2導電型ドレイン層との境界上に向かうに従い前記ゲートドレイン間オフセット層との距離が増加するようにしてなることを特徴とする。
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第1の第1導電型ベース層と、
前記第1導電型ベース層と隣接し、前記シリコン層に形成された第1の第2導電型ソース層と、
前記シリコン層において、前記第1導電型ベース層を間に介在して、前記第1の第2導電型ソース層と離間して形成された第1の第2導電型ドレイン層と、
前記シリコン層において、前記第1の第1導電型ベース層と前記第1の第2導電型ドレイン層との間に形成され、前記第1の第1導電型ベース層より高抵抗の第1のゲートドレイン間オフセット層と、
少なくとも前記第1の第1導電型ベース層の表面上に位置するように、第1のゲート絶縁膜を介して形成された第1のゲート電極とを有する第1の電界効果トランジスタと、
前記第1の電界効果トランジスタと共有する前記第1の第2導電型ソース層と、
前記第1の第2導電型ソース層と隣接し、前記シリコン層に形成された第2の第1導電型ベース層と、
前記シリコン層において、前記第2の第1導電型ベース層を間に介在して、前記第1の第2導電型ソース層と離間して形成された第2の第2導電型ドレイン層と、
前記シリコン層において、前記第2の第1導電型ベース層と第2の第2導電型ドレイン層との間に形成され、前記第2の第1導電型ベース層より高抵抗の第2のゲートドレイン間オフセット層と、
少なくとも前記第2の第1導電型ベース層の表面上に位置するように、第2のゲート絶縁膜を介して形成された第2のゲート電極とを有する第2の電界効果トランジスタと、を有し、
前記シリコン層は、ストレインシリコン層であり、
前記第1のゲート電極は、前記第1の第1導電型ベース層の表面上に位置する第1の部分と、前記第1のゲートドレイン間オフセット層の表面上に位置する第2の部分とを有し、
前記第2の部分は、前記第1の第1導電型ベース層と前記第1のゲートドレイン間オフセット層との境界上から、前記第1のゲートドレイン間オフセット層と前記第1の第2導電型ドレイン層との境界上に向かうに従い前記第1のゲートドレイン間オフセット層との距離が増加するようにしてなり、
前記第2のゲート電極は、前記第2の第1導電型ベース層の表面上に位置する第3の部分と、前記第2のゲートドレイン間オフセット層の表面上に位置する第4の部分とを有し、
前記第4の部分は、前記第2の第1導電型ベース層と前記第2のゲートドレイン間オフセット層との境界上から、前記第2のゲートドレイン間オフセット層と前記第2の第2導電型ドレイン層との境界上に向かうに従い前記第2のゲートドレイン間オフセット層との距離が増加するようにしてなることを特徴とする。
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第1の第1導電型ベース層と、
前記第1導電型ベース層と隣接し、前記シリコン層に形成された、第1の第2導電型ソース層としての第1の第2導電型層と、
前記シリコン層において、前記第1導電型ベース層を間に介在して、前記第1の第2導電型層と離間して形成された第1の第2導電型ドレイン層と、
前記シリコン層において、前記第1の第1導電型ベース層と前記第1の第2導電型ドレイン層との間に形成され、前記第1の第1導電型ベース層より高抵抗の第1のゲートドレイン間オフセット層と、
少なくとも前記第1の第1導電型ベース層の表面上に位置するように、第1のゲート絶縁膜を介して形成された第1のゲート電極とを有する第1の電界効果トランジスタと、
前記第1の電界効果トランジスタと共有する、第2の第2導電型ドレイン層としての前記第1の第2導電型層と、
前記第1の第2導電型層と離間して、前記シリコン層に形成された第2の第1導電型ベース層と、
前記シリコン層において、前記第2の第1導電型ベース層と隣接し、かつ前記第2の第1導電型ベース層を間に介在して前記第1の第2導電型層と離間して形成された第2の第2導電型ソース層と、
前記シリコン層において、前記第2の第1導電型ベース層と第1の第2導電型層との間に形成され、前記第2の第1導電型ベース層より高抵抗の第2のゲートドレイン間オフセット層と、
少なくとも前記第2の第1導電型ベース層の表面上に位置するように、第2のゲート絶縁膜を介して形成された第2のゲート電極とを有する第2の電界効果トランジスタと、を有し、
前記シリコン層は、ストレインシリコン層であり、
前記第1のゲート電極は、前記第1の第1導電型ベース層の表面上に位置する第1の部分と、前記第1のゲートドレイン間オフセット層の表面上に位置する第2の部分とを有し、
前記第2の部分は、前記第1の第1導電型ベース層と前記第1のゲートドレイン間オフセット層との境界上から、前記第1のゲートドレイン間オフセット層と前記第1の第2導電型ドレイン層との境界上に向かうに従い前記第1のゲートドレイン間オフセット層との距離が増加するようにしてなり、
前記第2のゲート電極は、前記第2の第1導電型ベース層の表面上に位置する第3の部分と、前記第2のゲートドレイン間オフセット層の表面上に位置する第4の部分とを有し、
前記第4の部分は、前記第2の第1導電型ベース層と前記第2のゲートドレイン間オフセット層との境界上から、前記第2のゲートドレイン間オフセット層と前記第2の第2導電型ドレイン層としての前記第1の第2導電型層との境界上に向かうに従い前記第2のゲートドレイン間オフセット層との距離が増加するようにしてなることを特徴とする。
スイッチング制御信号が入力されて発光する発光素子と、
前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、
前記受光電圧に応じてオンまたはオフする、第1及び第2の電界効果トランジスタであって、
前記第1、第2の電界効果トランジスタは、それぞれ半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第1導電型ベース層と、
前記第1導電型ベース層と隣接し、前記シリコン層に形成された第2導電型ソース層と、
前記シリコン層において、前記第1導電型ベース層を間に介在して、前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記シリコン層において、前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗のゲートドレイン間オフセット層と、
少なくとも前記第1導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極とを有し、
前記シリコン層は、ストレインシリコン層であり、
前記ゲート電極は、前記第1導電型ベース層の表面上に位置する第1の部分と、前記ゲートドレイン間オフセット層の表面上に位置する第2の部分とを有し、
前記第2の部分は、前記第1導電型ベース層と前記ゲートドレイン間オフセット層との境界上から、前記ゲートドレイン間オフセット層と前記第2導電型ドレイン層との境界上に向かうに従い前記ゲートドレイン間オフセット層との距離が増加するようにしてなり
前記第1及び第2の電界効果トランジスタが有するそれぞれの前記第2導電型ソース層が共通に接続され、それぞれの前記ゲート電極が共通に接続されており、それぞれの前記第2導電型ソース層と前記ゲート電極との間に印加される前記受光電圧に応じて前記第1及び第2の電界効果トランジスタがオンまたはオフすることを特徴とする。
本発明の実施の形態1による電界効果トランジスタの構成を図1に示す。本実施の形態1は、SOI基板における半導体層としてストレインシリコン層を用いた点に特徴がある。
本発明の実施の形態2による電界効果トランジスタの構成を図4に示す。
本発明の実施の形態3によるフォトリレーについて、図6を用いて説明する。
本発明の実施の形態4による半導体装置に含まれる電界効果トランジスタの構造について、図7を用いて説明する。
Cout ≒ Cgd + Csd + Cds1 + C0
ここで、薄膜SOIを使用することでドレイン・ソース間容量(ジャンクション容量)(Csd)は充分小さくすることができる。また、パターン設計や、その他の手法を用いることにより、ドレイン・ソース間容量(ジャンクション容量以外の容量)(Cds1)とパッケージその他の容量(C0)は、小さくすることができる。しかし、容量の低減が困難であるのが、ゲート・ドレイン間容量(Cgd)である。
(a)ゲート絶縁膜を厚くする、
(b)ゲート電極とドレイン層の距離を長くとる、
というものである。
11、31 シリコン酸化膜
20、40 ストレインシリコン層
21、41 N+型ソース層
22、42、45 P型ベース層
23、43、46 P−型ゲートドレイン間オフセット層
24、44、47 N+型ドレイン層
25a、25b、51、52 ゲート電極
100 発光ダイオード
101 受光ダイオード
102 受光素子リレー
103 放電回路
104、105 MOSFET
106 出力端子
Claims (4)
- 絶縁膜上に形成されたシリコン層と、
前記シリコン層に形成された第1導電型ベース層と、
前記第1導電型ベース層と隣接し、前記シリコン層に形成された第2導電型ソース層と、
前記シリコン層において、前記第1導電型ベース層を間に介在して、前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記シリコン層において、前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗のゲートドレイン間オフセット層と、
少なくとも前記第1導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極と、を有し、
前記シリコン層は、ストレインシリコン層であり、
前記ゲート電極は、前記第1導電型ベース層の表面上に位置する第1の部分と、前記第1導電型ゲートドレイン間オフセット層の表面上に位置する第2の部分とを有し、
前記第2の部分は、前記第1導電型ベース層と前記第1導電型ゲートドレイン間オフセット層との境界上から、前記第1導電型ゲートドレイン間オフセット層と前記第2導電型ドレイン層との境界上に向かうに従い前記ゲートドレイン間オフセット層との距離が増加するようにしてなることを特徴とする電界効果トランジスタ。 - 半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第1の第1導電型ベース層と、
前記第1導電型ベース層と隣接し、前記シリコン層に形成された第1の第2導電型ソース層と、
前記シリコン層において、前記第1導電型ベース層を間に介在して、前記第1の第2導電型ソース層と離間して形成された第1の第2導電型ドレイン層と、
前記シリコン層において、前記第1の第1導電型ベース層と前記第1の第2導電型ドレイン層との間に形成され、前記第1の第1導電型ベース層より高抵抗の第1のゲートドレイン間オフセット層と、
少なくとも前記第1の第1導電型ベース層の表面上に位置するように、第1のゲート絶縁膜を介して形成された第1のゲート電極とを有する第1の電界効果トランジスタと、
前記第1の電界効果トランジスタと共有する前記第1の第2導電型ソース層と、
前記第1の第2導電型ソース層と隣接し、前記シリコン層に形成された第2の第1導電型ベース層と、
前記シリコン層において、前記第2の第1導電型ベース層を間に介在して、前記第1の第2導電型ソース層と離間して形成された第2の第2導電型ドレイン層と、
前記シリコン層において、前記第2の第1導電型ベース層と第2の第2導電型ドレイン層との間に形成され、前記第2の第1導電型ベース層より高抵抗の第2のゲートドレイン間オフセット層と、
少なくとも前記第2の第1導電型ベース層の表面上に位置するように、第2のゲート絶縁膜を介して形成された第2のゲート電極とを有する第2の電界効果トランジスタと、を有し、
前記シリコン層は、ストレインシリコン層であり、
前記第1のゲート電極は、前記第1の第1導電型ベース層の表面上に位置する第1の部分と、前記第1のゲートドレイン間オフセット層の表面上に位置する第2の部分とを有し、
前記第2の部分は、前記第1の第1導電型ベース層と前記第1のゲートドレイン間オフセット層との境界上から、前記第1のゲートドレイン間オフセット層と前記第1の第2導電型ドレイン層との境界上に向かうに従い前記第1のゲートドレイン間オフセット層との距離が増加するようにしてなり、
前記第2のゲート電極は、前記第2の第1導電型ベース層の表面上に位置する第3の部分と、前記第2のゲートドレイン間オフセット層の表面上に位置する第4の部分とを有し、
前記第4の部分は、前記第2の第1導電型ベース層と前記第2のゲートドレイン間オフセット層との境界上から、前記第2のゲートドレイン間オフセット層と前記第2の第2導電型ドレイン層との境界上に向かうに従い前記第2のゲートドレイン間オフセット層との距離が増加するようにしてなることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第1の第1導電型ベース層と、
前記第1導電型ベース層と隣接し、前記シリコン層に形成された、第1の第2導電型ソース層としての第1の第2導電型層と、
前記シリコン層において、前記第1の第1導電型ベース層を間に介在して、前記第1の第2導電型層と離間して形成された第1の第2導電型ドレイン層と、
前記シリコン層において、前記第1の第1導電型ベース層と前記第1の第2導電型ドレイン層との間に形成され、前記第1の第1導電型ベース層より高抵抗の第1のゲートドレイン間オフセット層と、
少なくとも前記第1の第1導電型ベース層の表面上に位置するように、第1のゲート絶縁膜を介して形成された第1のゲート電極とを有する第1の電界効果トランジスタと、
前記第1の電界効果トランジスタと共有する、第2の第2導電型ドレイン層としての前記第1の第2導電型層と、
前記第1の第2導電型層と離間して、前記シリコン層に形成された第2の第1導電型ベース層と、
前記シリコン層において、前記第2の第1導電型ベース層と隣接し、かつ前記第2の第1導電型ベース層を間に介在して前記第1の第2導電型層と離間して形成された第2の第2導電型ソース層と、
前記シリコン層において、前記第2の第1導電型ベース層と第1の第2導電型層との間に形成され、前記第2の第1導電型ベース層より高抵抗の第2のゲートドレイン間オフセット層と、
少なくとも前記第2の第1導電型ベース層の表面上に位置するように、第2のゲート絶縁膜を介して形成された第2のゲート電極とを有する第2の電界効果トランジスタと、を有し、
前記シリコン層は、ストレインシリコン層であり、
前記第1のゲート電極は、前記第1の第1導電型ベース層の表面上に位置する第1の部分と、前記第1のゲートドレイン間オフセット層の表面上に位置する第2の部分とを有し、
前記第2の部分は、前記第1の第1導電型ベース層と前記第1のゲートドレイン間オフセット層との境界上から、前記第1のゲートドレイン間オフセット層と前記第1の第2導電型ドレイン層との境界上に向かうに従い前記第1のゲートドレイン間オフセット層との距離が増加するようにしてなり、
前記第2のゲート電極は、前記第2の第1導電型ベース層の表面上に位置する第3の部分と、前記第2のゲートドレイン間オフセット層の表面上に位置する第4の部分とを有し、
前記第4の部分は、前記第2の第1導電型ベース層と前記第2のゲートドレイン間オフセット層との境界上から、前記第2のゲートドレイン間オフセット層と前記第2の第2導電型ドレイン層としての前記第1の第2導電型層との境界上に向かうに従い前記第2のゲートドレイン間オフセット層との距離が増加するようにしてなることを特徴とする半導体装置。 - スイッチング制御信号が入力されて発光する発光素子と、
前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、
前記受光電圧に応じてオンまたはオフする、第1及び第2の電界効果トランジスタであって、
前記第1、第2の電界効果トランジスタは、それぞれ半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第1導電型ベース層と、
前記第1導電型ベース層と隣接し、前記シリコン層に形成された第2導電型ソース層と、
前記シリコン層において、前記第1導電型ベース層を間に介在して、前記第2導電型ソース層と離間して形成された第2導電型ドレイン層と、
前記シリコン層において、前記第1導電型ベース層と第2導電型ドレイン層との間に形成され、前記第1導電型ベース層より高抵抗のゲートドレイン間オフセット層と、
少なくとも前記第1導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極とを有し、
前記シリコン層は、ストレインシリコン層であり、
前記ゲート電極は、前記第1導電型ベース層の表面上に位置する第1の部分と、前記ゲートドレイン間オフセット層の表面上に位置する第2の部分とを有し、
前記第2の部分は、前記第1導電型ベース層と前記ゲートドレイン間オフセット層との境界上から、前記ゲートドレイン間オフセット層と前記第2導電型ドレイン層との境界上に向かうに従い前記ゲートドレイン間オフセット層との距離が増加するようにしてなり
前記第1及び第2の電界効果トランジスタが有するそれぞれの前記第2導電型ソース層が共通に接続され、それぞれの前記ゲート電極が共通に接続されており、それぞれの前記第2導電型ソース層と前記ゲート電極との間に印加される前記受光電圧に応じて前記第1及び第2の電界効果トランジスタがオンまたはオフすることを特徴とするフォトリレー。
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