JPH11186562A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11186562A JPH11186562A JP36512497A JP36512497A JPH11186562A JP H11186562 A JPH11186562 A JP H11186562A JP 36512497 A JP36512497 A JP 36512497A JP 36512497 A JP36512497 A JP 36512497A JP H11186562 A JPH11186562 A JP H11186562A
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Abstract
(57)【要約】
【課題】トランジスタを高耐圧化および低オン抵抗化す
ること。 【解決手段】第１伝導形のシリコン基板１上に絶縁酸化
膜２をはさんで、横型ＭＯＳトランジスタを作成する。
その横型ＭＯＳトランジスタのゲ−ト電極６と第１伝導
形のシリコン基板１とを同電位とする。ゲ−ト電極６に
電圧を印加すると、横型ＭＯＳトランジスタのソ−ス領
域３、チャネル領域４、ドレイン領域５には上下両方か
ら電界がかけられ、電界効果により電流経路の抵抗値が
減少する。従って、従来のように素子内部にゲ−ト電極
を作成するという複雑な工程をとる事もなく、オン抵抗
を低減させることができる。また、本発明の構成による
と、ｎ- の空乏層をすなわちソ−ス／ドレイン間距離を
従来より長くとることができるので、高耐圧化も可能と
なる。
ること。 【解決手段】第１伝導形のシリコン基板１上に絶縁酸化
膜２をはさんで、横型ＭＯＳトランジスタを作成する。
その横型ＭＯＳトランジスタのゲ−ト電極６と第１伝導
形のシリコン基板１とを同電位とする。ゲ−ト電極６に
電圧を印加すると、横型ＭＯＳトランジスタのソ−ス領
域３、チャネル領域４、ドレイン領域５には上下両方か
ら電界がかけられ、電界効果により電流経路の抵抗値が
減少する。従って、従来のように素子内部にゲ−ト電極
を作成するという複雑な工程をとる事もなく、オン抵抗
を低減させることができる。また、本発明の構成による
と、ｎ- の空乏層をすなわちソ−ス／ドレイン間距離を
従来より長くとることができるので、高耐圧化も可能と
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、主にＳＯＩ（Sili
con On Insulator）構造を有する絶縁ゲート形電界効果
トランジスタ（以下、ＭＯＳトランジスタという）に関
するものであり、特に高耐圧化および低オン抵抗化を目
的とした半導体装置に関する。
con On Insulator）構造を有する絶縁ゲート形電界効果
トランジスタ（以下、ＭＯＳトランジスタという）に関
するものであり、特に高耐圧化および低オン抵抗化を目
的とした半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタは、ゲ−ト電極によ
る電界効果によって、半導体界面の電気伝導率を変化さ
せ、ゲ−ト領域の両端に設けたソース領域とドレイン領
域を流れる電流を制御するものであり、特に電力用トラ
ンジスタとして使用される場合は、高耐圧と低オン抵抗
が要求されている。従来、高耐圧化および低オン抵抗化
を考慮した半導体としては、図１２（ａ）に示すダブル
ゲ−トを用いたＳＯＩ形のパワ−ＭＯＳ、あるいは、図
１２（ｂ）に示す特開平８−１６７７２０号公報に開示
の半導体装置が知られている。
る電界効果によって、半導体界面の電気伝導率を変化さ
せ、ゲ−ト領域の両端に設けたソース領域とドレイン領
域を流れる電流を制御するものであり、特に電力用トラ
ンジスタとして使用される場合は、高耐圧と低オン抵抗
が要求されている。従来、高耐圧化および低オン抵抗化
を考慮した半導体としては、図１２（ａ）に示すダブル
ゲ−トを用いたＳＯＩ形のパワ−ＭＯＳ、あるいは、図
１２（ｂ）に示す特開平８−１６７７２０号公報に開示
の半導体装置が知られている。
【０００３】図１２（ａ）に示すＳＯＩ形パワ−ＬＤＭ
ＯＳトランジスタは、シリコン基板を酸化させることに
よってできる酸化膜（ＳｉＯ2 ）を絶縁体とし、その上
にプレ−ナ−技術によって横型パワ−ＭＯＳトランジス
タを作製したものであり、その内部には、表面のゲ−ト
電極５６に対向するように第２の電極５７が埋設されて
いる。また、チャネル領域５０、ドレイン領域５５間の
電界強度を緩和するため、ドレイン領域５５の隣には、
ｎ- 低不純物濃度領域５４（空乏層領域）が設けられて
いる。ゲ−トに正電圧が印加されれると、ｐ- チャネル
領域５０の両電極５６、５７の近傍には、合計２つの反
転層５１、５２ができ、同一のゲート電圧に対して通常
の２倍の電流が流れるので、オン抵抗の半減を可能とし
ている。また、ｎ- 低不純物濃度層５４を設けることに
より、チャネル領域５０とドレイン領域５５間の電位障
壁による電界強度が緩和され、高耐圧化も可能としてい
る。
ＯＳトランジスタは、シリコン基板を酸化させることに
よってできる酸化膜（ＳｉＯ2 ）を絶縁体とし、その上
にプレ−ナ−技術によって横型パワ−ＭＯＳトランジス
タを作製したものであり、その内部には、表面のゲ−ト
電極５６に対向するように第２の電極５７が埋設されて
いる。また、チャネル領域５０、ドレイン領域５５間の
電界強度を緩和するため、ドレイン領域５５の隣には、
ｎ- 低不純物濃度領域５４（空乏層領域）が設けられて
いる。ゲ−トに正電圧が印加されれると、ｐ- チャネル
領域５０の両電極５６、５７の近傍には、合計２つの反
転層５１、５２ができ、同一のゲート電圧に対して通常
の２倍の電流が流れるので、オン抵抗の半減を可能とし
ている。また、ｎ- 低不純物濃度層５４を設けることに
より、チャネル領域５０とドレイン領域５５間の電位障
壁による電界強度が緩和され、高耐圧化も可能としてい
る。
【０００４】また、図１２（ｂ）に示す特開平８−１６
７７２０に開示のＳＯＩ形パワ−ＭＯＳトランジスタ
は、ドレイン領域６０を深さ方向に掘り下げるトレンチ
構造とし、同じく電界強度を弱め、かつオン電流の通過
経路である活性シリコン層６１の断面積を増加させるこ
とにより、オン抵抗を低減させるとともに、高耐圧化を
実現しようとするものである。
７７２０に開示のＳＯＩ形パワ−ＭＯＳトランジスタ
は、ドレイン領域６０を深さ方向に掘り下げるトレンチ
構造とし、同じく電界強度を弱め、かつオン電流の通過
経路である活性シリコン層６１の断面積を増加させるこ
とにより、オン抵抗を低減させるとともに、高耐圧化を
実現しようとするものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ダブルゲ−トを採用したＳＯＩ形ＭＯＳトランジスタで
は、オン抵抗は低減されるものの、耐圧に関しては以前
と同様であり、高耐圧化をするためには、低不純物層で
あるｎ- 層を広げ、ソ−ス／ドレイン間の距離を拡大せ
ねばならず、拡大すると再びオン抵抗が増加するという
問題がある。さらに、第２のゲ−トを埋設するには、複
雑な工程を要し、コストアップにつながるという問題も
ある。また、上述のトレンチ構造を有するＳＯＩ形ＭＯ
Ｓトランジスタにおいても、基本的には、耐圧に関する
リサーフ条件（活性シリコン層厚み×ドリフト領域の不
純物濃度＝一定）があり、耐圧を上げるため活性シリコ
ン層の厚みを増すと、電流経路の断面積は増えるもの
の、不純物濃度すなわちキャリア濃度が下がるため、著
しいオン抵抗値の低減には至らなかった。また、ソ−ス
領域６２と異なる構造を持ったドレイン領域６０を作製
するためには、複雑な工程が入り、同じく製造費用の増
加につながるという問題がある。
ダブルゲ−トを採用したＳＯＩ形ＭＯＳトランジスタで
は、オン抵抗は低減されるものの、耐圧に関しては以前
と同様であり、高耐圧化をするためには、低不純物層で
あるｎ- 層を広げ、ソ−ス／ドレイン間の距離を拡大せ
ねばならず、拡大すると再びオン抵抗が増加するという
問題がある。さらに、第２のゲ−トを埋設するには、複
雑な工程を要し、コストアップにつながるという問題も
ある。また、上述のトレンチ構造を有するＳＯＩ形ＭＯ
Ｓトランジスタにおいても、基本的には、耐圧に関する
リサーフ条件（活性シリコン層厚み×ドリフト領域の不
純物濃度＝一定）があり、耐圧を上げるため活性シリコ
ン層の厚みを増すと、電流経路の断面積は増えるもの
の、不純物濃度すなわちキャリア濃度が下がるため、著
しいオン抵抗値の低減には至らなかった。また、ソ−ス
領域６２と異なる構造を持ったドレイン領域６０を作製
するためには、複雑な工程が入り、同じく製造費用の増
加につながるという問題がある。
【０００６】本発明は、上記の課題を解決するためにな
されたものであり、ＭＯＳトランジスタのオン抵抗低減
化に対して、チャネル領域のみならずそれ以外の領域に
も着目し、複雑な製造プロセスを経ることなく、オン抵
抗の小さいＭＯＳ形半導体装置を提供することにある。
されたものであり、ＭＯＳトランジスタのオン抵抗低減
化に対して、チャネル領域のみならずそれ以外の領域に
も着目し、複雑な製造プロセスを経ることなく、オン抵
抗の小さいＭＯＳ形半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、請求項１に記載の半導体装置は、ソ−ス領域、チャ
ネル領域、ドレイン領域を有し、ゲ−ト端子に入力され
た電圧によって、チャネル領域内を流れる電流を制御す
る絶縁ゲート形半導体装置において、半導体基板と、半
導体基板上に形成された第１の絶縁膜と、第１の絶縁膜
上に形成された第１伝導形のチャネル領域とチャネル領
域の両端に設けられ、第２伝導形のソ−ス領域およびド
レイン領域と、ソース領域、チャネル領域、およびドレ
イン領域の全域の上部に形成された第２の絶縁膜と、そ
の第２の絶縁膜上に形成されたゲート電極とを備え、ゲ
ート電極と半導体基板とに同一電位を印加したことを特
徴とする。
に、請求項１に記載の半導体装置は、ソ−ス領域、チャ
ネル領域、ドレイン領域を有し、ゲ−ト端子に入力され
た電圧によって、チャネル領域内を流れる電流を制御す
る絶縁ゲート形半導体装置において、半導体基板と、半
導体基板上に形成された第１の絶縁膜と、第１の絶縁膜
上に形成された第１伝導形のチャネル領域とチャネル領
域の両端に設けられ、第２伝導形のソ−ス領域およびド
レイン領域と、ソース領域、チャネル領域、およびドレ
イン領域の全域の上部に形成された第２の絶縁膜と、そ
の第２の絶縁膜上に形成されたゲート電極とを備え、ゲ
ート電極と半導体基板とに同一電位を印加したことを特
徴とする。
【０００８】また、請求項２の発明は、ソ−ス領域、チ
ャネル領域、ドレイン領域を有し、ゲ−ト端子に入力さ
れた電圧によって、チャネル領域内を流れる電流を制御
する絶縁ゲート形半導体装置において、チャネル領域を
第１伝導形として、チャネル領域に接合する第２伝導形
領域と、この第２伝導形領域にのみ接合する第１伝導形
領域とから成るトランジスタを形成し、第２伝導形領域
にゲート端子と同極性電位を印加したことを特徴とす
る。このトランジスタとしては、バイポーラトランジス
タ、ＭＯＳトランジスタ、いずれも使用できる。また、
このトランジスタは絶縁体上に形成したＳＯＩ構造で
も、チャネル領域に２重拡散により形成しても良い。さ
らに、本体の絶縁ゲート形トランジスタは、横形、縦
形、いずれでも良い。要は、本体の絶縁ゲート形トラン
ジスタがオンした状態の時に、そのトランジスタもオン
して、そのチャネル領域にゲートと同一極性の電位がか
かるか、チャネル領域の多数キャリアが増加するように
なれば良い。この構造を実現する１例として、同様な絶
縁ゲート形半導体装置において、第１伝導形の半導体基
板と、半導体基板上に形成され、チャネル領域の一部に
開口部を有した第１の絶縁膜と、第１の絶縁膜上に形成
された第１伝導形のチャネル領域とチャネル領域の両端
に設けられ、第２伝導形のソ−ス領域およびドレイン領
域と、開口部を領域内として、チャネル領域と半導体基
板とを分離するように半導体基板の面に形成された第２
伝導形の拡散領域と、ソース領域、チャネル領域、およ
びドレイン領域の全域の上部に形成された第２の絶縁膜
と、その第２の絶縁膜上に形成されたゲート電極とを備
え、ゲート電極と半導体基板とに同一極性電位を印加す
ることが考えられる。
ャネル領域、ドレイン領域を有し、ゲ−ト端子に入力さ
れた電圧によって、チャネル領域内を流れる電流を制御
する絶縁ゲート形半導体装置において、チャネル領域を
第１伝導形として、チャネル領域に接合する第２伝導形
領域と、この第２伝導形領域にのみ接合する第１伝導形
領域とから成るトランジスタを形成し、第２伝導形領域
にゲート端子と同極性電位を印加したことを特徴とす
る。このトランジスタとしては、バイポーラトランジス
タ、ＭＯＳトランジスタ、いずれも使用できる。また、
このトランジスタは絶縁体上に形成したＳＯＩ構造で
も、チャネル領域に２重拡散により形成しても良い。さ
らに、本体の絶縁ゲート形トランジスタは、横形、縦
形、いずれでも良い。要は、本体の絶縁ゲート形トラン
ジスタがオンした状態の時に、そのトランジスタもオン
して、そのチャネル領域にゲートと同一極性の電位がか
かるか、チャネル領域の多数キャリアが増加するように
なれば良い。この構造を実現する１例として、同様な絶
縁ゲート形半導体装置において、第１伝導形の半導体基
板と、半導体基板上に形成され、チャネル領域の一部に
開口部を有した第１の絶縁膜と、第１の絶縁膜上に形成
された第１伝導形のチャネル領域とチャネル領域の両端
に設けられ、第２伝導形のソ−ス領域およびドレイン領
域と、開口部を領域内として、チャネル領域と半導体基
板とを分離するように半導体基板の面に形成された第２
伝導形の拡散領域と、ソース領域、チャネル領域、およ
びドレイン領域の全域の上部に形成された第２の絶縁膜
と、その第２の絶縁膜上に形成されたゲート電極とを備
え、ゲート電極と半導体基板とに同一極性電位を印加す
ることが考えられる。
【０００９】
【発明の作用及び効果】請求項１の発明では、基板とゲ
−ト電極に同一電圧を印加すると、チャネル領域には上
下両方から電界が印加されることになり、その上下両界
面には、電流経路となる反転層が２層形成される。ま
た、ソ−ス領域、ドレイン領域にも同様に電界がかけら
れるため、その領域の上下両界面には電流密度に寄与す
るキャリアが集められ、反転層に隣接して新たにアキュ
ムレ−ション領域が形成される。ソ−ス／ドレイン間に
電圧が掛けられると、そのアキュムレ−ション領域に蓄
積されたキャリアは半導体の構成原子との衝突等が比較
的少なくスムーズにチャネル領域の両反転層を介して流
れる。従って、従来例のように、素子内部にゲ−ト電極
を作製するという複雑な工程をとる事もなく、大幅にオ
ン抵抗を低減させることができる。
−ト電極に同一電圧を印加すると、チャネル領域には上
下両方から電界が印加されることになり、その上下両界
面には、電流経路となる反転層が２層形成される。ま
た、ソ−ス領域、ドレイン領域にも同様に電界がかけら
れるため、その領域の上下両界面には電流密度に寄与す
るキャリアが集められ、反転層に隣接して新たにアキュ
ムレ−ション領域が形成される。ソ−ス／ドレイン間に
電圧が掛けられると、そのアキュムレ−ション領域に蓄
積されたキャリアは半導体の構成原子との衝突等が比較
的少なくスムーズにチャネル領域の両反転層を介して流
れる。従って、従来例のように、素子内部にゲ−ト電極
を作製するという複雑な工程をとる事もなく、大幅にオ
ン抵抗を低減させることができる。
【００１０】また、請求項第２項に記載の半導体装置で
は、チャネル領域の少数キャリアによる伝導領域でない
部分、即ち、多数キャリアが存在する部分（母体）に接
続してトランジスタが形成されている。本体の絶縁ゲー
ト形トランジスタがオンと同時にそのトランジスタがオ
ンする構造になっている。よって、チャネル領域には、
本体の絶縁ゲートトランジスタのゲート電位と同一極性
の電位が係るか、そのチャネル領域の多数キャリアと同
種のキャリアがそのトランジスタから注入される。その
結果、本体トランジスタのチャネル領域とソース領域と
の間の電位差が大きくなり、ソース領域からチャネル領
域へキャリアが多く注入される。この注入されたキャリ
アがドレイン領域に印加された電圧により加速される。
この結果、本体の絶縁ゲート形トランジスタと並列に、
そのソース領域、チャネル領域、ドレイン領域とから、
バイポーラトランジスタが形成され、そのトランジスタ
がオンする。したがって、ＭＯＳトランジスタ動作に加
え、バイポ−ラトランジスタ動作も加わるので、同じ印
可電圧に対しても大電流をとることができ、大幅な低オ
ン抵抗化を実現することができる。
は、チャネル領域の少数キャリアによる伝導領域でない
部分、即ち、多数キャリアが存在する部分（母体）に接
続してトランジスタが形成されている。本体の絶縁ゲー
ト形トランジスタがオンと同時にそのトランジスタがオ
ンする構造になっている。よって、チャネル領域には、
本体の絶縁ゲートトランジスタのゲート電位と同一極性
の電位が係るか、そのチャネル領域の多数キャリアと同
種のキャリアがそのトランジスタから注入される。その
結果、本体トランジスタのチャネル領域とソース領域と
の間の電位差が大きくなり、ソース領域からチャネル領
域へキャリアが多く注入される。この注入されたキャリ
アがドレイン領域に印加された電圧により加速される。
この結果、本体の絶縁ゲート形トランジスタと並列に、
そのソース領域、チャネル領域、ドレイン領域とから、
バイポーラトランジスタが形成され、そのトランジスタ
がオンする。したがって、ＭＯＳトランジスタ動作に加
え、バイポ−ラトランジスタ動作も加わるので、同じ印
可電圧に対しても大電流をとることができ、大幅な低オ
ン抵抗化を実現することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本実施形態の１例を
示す構成図であり、本発明による半導体装置は、半導体
基板としての第１伝導形のシリコン基板１、その上に形
成された第１の絶縁膜としての絶縁酸化膜２、その絶縁
酸化膜２上に形成されたＭＯＳトランジスタを構成する
ソース領域３、チャネル領域４、ドレイン領域５、およ
び上記３領域を覆う第２の絶縁膜としての絶縁膜７、更
にその絶縁膜７全体（ソース電極、ドレイン電極形成部
を除く）を覆うゲ−ト電極６およびソース領域に接続さ
れたソース電極１０、ドレイン領域に接続されたドレイ
ン電極９から構成される。
て図面を参照して説明する。図１は本実施形態の１例を
示す構成図であり、本発明による半導体装置は、半導体
基板としての第１伝導形のシリコン基板１、その上に形
成された第１の絶縁膜としての絶縁酸化膜２、その絶縁
酸化膜２上に形成されたＭＯＳトランジスタを構成する
ソース領域３、チャネル領域４、ドレイン領域５、およ
び上記３領域を覆う第２の絶縁膜としての絶縁膜７、更
にその絶縁膜７全体（ソース電極、ドレイン電極形成部
を除く）を覆うゲ−ト電極６およびソース領域に接続さ
れたソース電極１０、ドレイン領域に接続されたドレイ
ン電極９から構成される。
【００１２】上記絶縁酸化膜２は、例えばシリコン基板
１を酸素雰囲気中で約１０００℃で熱処理することで得
られ、ＭＯＳトランジスタを構成するソース領域３、チ
ャネル領域４、ドレイン領域５は、例えばエピタキシャ
ル成長技術、リソグラフィ技術、イオン注入技術等の所
謂プレ−ナ−技術によって作製される。また、上記３領
域を覆う絶縁膜７は、例えばリソグラフィおよびＣＶＤ
（Chemical Vapor Deposition ）によって形成され、選
択的にチャネル領域４の上部の厚みが薄くなるように作
製されている。また、更にその絶縁膜７全体を覆うゲ−
ト電極６としては、例えばスパッタリング処理等により
アルミニュウムなどが電極として付着される。尚、図中
ｎ- 、ｎ，ｎ+ はシリコン単結晶中に含まれる不純物濃
度（キャリヤ濃度）の程度を表し、おおよそ、１×１０
14／ｃｍ3 ，１×１０16／ｃｍ3 ，５× １０19／ｃｍ
3 である。ｐ- 、ｐ，ｐ+ についても同様である。
１を酸素雰囲気中で約１０００℃で熱処理することで得
られ、ＭＯＳトランジスタを構成するソース領域３、チ
ャネル領域４、ドレイン領域５は、例えばエピタキシャ
ル成長技術、リソグラフィ技術、イオン注入技術等の所
謂プレ−ナ−技術によって作製される。また、上記３領
域を覆う絶縁膜７は、例えばリソグラフィおよびＣＶＤ
（Chemical Vapor Deposition ）によって形成され、選
択的にチャネル領域４の上部の厚みが薄くなるように作
製されている。また、更にその絶縁膜７全体を覆うゲ−
ト電極６としては、例えばスパッタリング処理等により
アルミニュウムなどが電極として付着される。尚、図中
ｎ- 、ｎ，ｎ+ はシリコン単結晶中に含まれる不純物濃
度（キャリヤ濃度）の程度を表し、おおよそ、１×１０
14／ｃｍ3 ，１×１０16／ｃｍ3 ，５× １０19／ｃｍ
3 である。ｐ- 、ｐ，ｐ+ についても同様である。
【００１３】次に、上記構成の素子の動作について述べ
る。説明を簡単にするため、第１伝導形をｐ形（キャリ
ヤが正孔）、第２伝導形をｎ形（キャリアが電子）とす
る。従って、説明に使用する図１のＭＯＳトランジスタ
は、ソ−ス領域３がｎ+ （高キャリア濃度）、チャネル
領域４がｐ- （低キャリア濃度）、ドレイン領域５が、
ｎ- （低キャリア濃度）、およびｎ+ （高キャリア濃
度）から形成されるｎチャネルエンハンスメント形ＭＯ
Ｓトランジスタとなる。通常、ＭＯＳトランジスタは、
ゲ−ト電極による電界効果によって、半導体界面の電気
伝導率を変化させ、ゲ−ト電極の両端に設けたソース領
域とドレイン領域を流れる電流を制御するものであり、
一般的にドレイン電流は、チャネル領域の界面に電界に
よって発生せられた反転層（チャネル）を流れることが
知られている。また、ドレイン電流ＩD は、ＩD ＝Ｑμ
ＥＷｄで表されることも知られてい る。ここで、Ｑは
キャリア密度、μはキャリア移動度、Ｅはソース・ドレ
イン方向の電界強度、Ｗはチャネルの幅、ｄはチャネル
の深さである。
る。説明を簡単にするため、第１伝導形をｐ形（キャリ
ヤが正孔）、第２伝導形をｎ形（キャリアが電子）とす
る。従って、説明に使用する図１のＭＯＳトランジスタ
は、ソ−ス領域３がｎ+ （高キャリア濃度）、チャネル
領域４がｐ- （低キャリア濃度）、ドレイン領域５が、
ｎ- （低キャリア濃度）、およびｎ+ （高キャリア濃
度）から形成されるｎチャネルエンハンスメント形ＭＯ
Ｓトランジスタとなる。通常、ＭＯＳトランジスタは、
ゲ−ト電極による電界効果によって、半導体界面の電気
伝導率を変化させ、ゲ−ト電極の両端に設けたソース領
域とドレイン領域を流れる電流を制御するものであり、
一般的にドレイン電流は、チャネル領域の界面に電界に
よって発生せられた反転層（チャネル）を流れることが
知られている。また、ドレイン電流ＩD は、ＩD ＝Ｑμ
ＥＷｄで表されることも知られてい る。ここで、Ｑは
キャリア密度、μはキャリア移動度、Ｅはソース・ドレ
イン方向の電界強度、Ｗはチャネルの幅、ｄはチャネル
の深さである。
【００１４】そこで、本発明では、反転層の形成方法
と、キャリア移動度およびキャリア密度の増加方法に着
目し、図１に示す構成とした。すなわち、従来例のよう
に８層にも及ぶ複雑な工程を経てチャネル領域を上方お
よび下方から絶縁層を伴った電極で挟み込むダブルゲ−
ト方式をとるのではない。一方の電極として、高濃度の
正孔を有するｐ+ 形シリコン基板１を採用し、この基板
１とゲ−ト電極６を同電位とし、絶縁酸化膜２および絶
縁膜７を伴って上述のチャネル領域４を上方および下方
より挟み込む５層構造として、両方より正電界をあたえ
る。すなわち、工程数の少ない簡単な構造でチャネル領
域４の上界面と下界面に電流経路である反転層８（ｎ
形）を合計２層発生させ、同様にオン抵抗を低減するも
のである。
と、キャリア移動度およびキャリア密度の増加方法に着
目し、図１に示す構成とした。すなわち、従来例のよう
に８層にも及ぶ複雑な工程を経てチャネル領域を上方お
よび下方から絶縁層を伴った電極で挟み込むダブルゲ−
ト方式をとるのではない。一方の電極として、高濃度の
正孔を有するｐ+ 形シリコン基板１を採用し、この基板
１とゲ−ト電極６を同電位とし、絶縁酸化膜２および絶
縁膜７を伴って上述のチャネル領域４を上方および下方
より挟み込む５層構造として、両方より正電界をあたえ
る。すなわち、工程数の少ない簡単な構造でチャネル領
域４の上界面と下界面に電流経路である反転層８（ｎ
形）を合計２層発生させ、同様にオン抵抗を低減するも
のである。
【００１５】さらに、本発明の半導体装置は、チャンネ
ル領域４のみならずその隣接したソ−ス領域３、ドレイ
ン領域５も絶縁膜７および絶縁酸化膜２を介して、ゲ−
ト電極で挟み込まれた５層構造となっている。この状態
でゲート電極６に電圧が印可されると、チャネル領域４
の上下界面のみならずソース領域３、及びドレイン領域
５の上下界面にも多数キャリヤ（電子）が集められる。
すなわちソ−ス領域３およびドレイン領域５の上下両界
面には、チャネル領域４に形成された反転層８に隣接し
て、多数キャリアが集つまるアキュムレ−ション領域が
形成される。
ル領域４のみならずその隣接したソ−ス領域３、ドレイ
ン領域５も絶縁膜７および絶縁酸化膜２を介して、ゲ−
ト電極で挟み込まれた５層構造となっている。この状態
でゲート電極６に電圧が印可されると、チャネル領域４
の上下界面のみならずソース領域３、及びドレイン領域
５の上下界面にも多数キャリヤ（電子）が集められる。
すなわちソ−ス領域３およびドレイン領域５の上下両界
面には、チャネル領域４に形成された反転層８に隣接し
て、多数キャリアが集つまるアキュムレ−ション領域が
形成される。
【００１６】この状態で、ソース／ドレイン間に電圧が
印加されると、そのアキュムレ−ション領域に蓄積され
た多数キャリアは、シリコン原子等の熱振動に比較的妨
害されることなく、スム−ズにチャネル領域４の上下に
形成された両反転層８を流れ、ドレイン領域５を経由
し、ドレイン電極９へと流れ込む。すなわちアキュムレ
−ション領域に蓄積された多数キャリアは、結果的にキ
ャリア移動度μとキャリア密度Ｑを増大させることにな
り、上式により大電流化、すなわち低オン抵抗化が可能
となる。
印加されると、そのアキュムレ−ション領域に蓄積され
た多数キャリアは、シリコン原子等の熱振動に比較的妨
害されることなく、スム−ズにチャネル領域４の上下に
形成された両反転層８を流れ、ドレイン領域５を経由
し、ドレイン電極９へと流れ込む。すなわちアキュムレ
−ション領域に蓄積された多数キャリアは、結果的にキ
ャリア移動度μとキャリア密度Ｑを増大させることにな
り、上式により大電流化、すなわち低オン抵抗化が可能
となる。
【００１７】また、本構成にするとドレイン領域５のｎ
- 低不純物濃度領域の長さを大きくとることができるの
で、高耐圧化が可能である。つまり、ｎ- 低不純物濃度
領域の長さを大きく作製しても、ゲートがオンの時は、
その上下界面では、多数キャリアが集められ高濃度状態
（ほぼｎ+ ）状態になるとともにキャリア移動度も増大
するため、低オン抵抗が保持される。また、オフ時には
低濃度状態（ｎ- ）となるため、ソ−ス／ドレイン間の
電界が大幅に緩和され、高耐圧化が可能となる。すなわ
ち、本発明の構成をとることにより、高耐圧化と低オン
抵抗化が同時に実現される。
- 低不純物濃度領域の長さを大きくとることができるの
で、高耐圧化が可能である。つまり、ｎ- 低不純物濃度
領域の長さを大きく作製しても、ゲートがオンの時は、
その上下界面では、多数キャリアが集められ高濃度状態
（ほぼｎ+ ）状態になるとともにキャリア移動度も増大
するため、低オン抵抗が保持される。また、オフ時には
低濃度状態（ｎ- ）となるため、ソ−ス／ドレイン間の
電界が大幅に緩和され、高耐圧化が可能となる。すなわ
ち、本発明の構成をとることにより、高耐圧化と低オン
抵抗化が同時に実現される。
【００１８】また、上述の半導体装置をさらに低オン抵
抗化するために第２の実施例として、図２に示す構造を
とることもできる。これらも上記同様、エピタキシャル
成長技術、リソグラフィ技術、エッチング技術およびイ
オン注入技術等の所謂プレ−ナ−技術によって作製され
る。図２に示す半導体装置は、上述のチャネル領域４の
下部の第１の絶縁膜としての絶縁酸化膜２の一部を取り
除き、ｐ+ 形シリコン基板１内にｎ形拡散領域１１を設
けたものである。すなわち、チャネル領域４の縦方向を
ＰＮＰバイポ−ラトランジスタ構造（Ｔｒ１）としたも
のである。その等価回路全体を図５に示す。
抗化するために第２の実施例として、図２に示す構造を
とることもできる。これらも上記同様、エピタキシャル
成長技術、リソグラフィ技術、エッチング技術およびイ
オン注入技術等の所謂プレ−ナ−技術によって作製され
る。図２に示す半導体装置は、上述のチャネル領域４の
下部の第１の絶縁膜としての絶縁酸化膜２の一部を取り
除き、ｐ+ 形シリコン基板１内にｎ形拡散領域１１を設
けたものである。すなわち、チャネル領域４の縦方向を
ＰＮＰバイポ−ラトランジスタ構造（Ｔｒ１）としたも
のである。その等価回路全体を図５に示す。
【００１９】上記同様、このｐ+ 形シリコン基板１とゲ
−ト電極６に同一電圧ＶG1を印加するとともに、ｎ形拡
散領域１１に接続された図示しないベ−ス電極にも電圧
ＶG2（ＶG1＞ＶG2）を印可すると、ｐｎｐ形バイポ−ラ
トランジスタＴｒ１がＯＮとなり、ベース電流ｉ0 のｈ
FE1 （Ｔｒ１の電流増幅率）倍の正孔（ホ−ル）がエミ
ッタの役目をするｐ+ 形シリコン基板１からベースの役
目をするｎ形拡散領域１１を通過して、コレクタの役目
をするチャネル領域４に例えば数１０ｍＡ程度の電流ｉ
1 が流れ込む（図５）。
−ト電極６に同一電圧ＶG1を印加するとともに、ｎ形拡
散領域１１に接続された図示しないベ−ス電極にも電圧
ＶG2（ＶG1＞ＶG2）を印可すると、ｐｎｐ形バイポ−ラ
トランジスタＴｒ１がＯＮとなり、ベース電流ｉ0 のｈ
FE1 （Ｔｒ１の電流増幅率）倍の正孔（ホ−ル）がエミ
ッタの役目をするｐ+ 形シリコン基板１からベースの役
目をするｎ形拡散領域１１を通過して、コレクタの役目
をするチャネル領域４に例えば数１０ｍＡ程度の電流ｉ
1 が流れ込む（図５）。
【００２０】一方、直接、ｐ- 形領域（チャネル領域
４）にホ−ルが流れ込んだ場合、チャネル領域４の電位
が上昇し、横方向に形成されたソース領域３（ｎ
+ 形）、チャネル領域４（ｐ- 形）、ドレイン領域５
（ｎ+ 形）はｎｐｎ形バイポ−ラトランジスタ（Ｔｒ
２）の動作をすることになる。すなわち、ホ−ルがチャ
ネル領域４へ流れ込むと、エミッタの役割をするソース
領域３から、チャネル領域４へ流れ込んだ電流ｉ1 のｈ
FE2 （Ｔｒ２の電流増幅率）倍された電子がベ−スの役
割をするチャネル領域４を通過し、コレクタの役割をす
るドレイン領域５に流れ込む。すなわち、数Ａから十数
Ａ程度の電流ｉ2 がドレイン領域５からソース領域３に
流れ込むことになる。
４）にホ−ルが流れ込んだ場合、チャネル領域４の電位
が上昇し、横方向に形成されたソース領域３（ｎ
+ 形）、チャネル領域４（ｐ- 形）、ドレイン領域５
（ｎ+ 形）はｎｐｎ形バイポ−ラトランジスタ（Ｔｒ
２）の動作をすることになる。すなわち、ホ−ルがチャ
ネル領域４へ流れ込むと、エミッタの役割をするソース
領域３から、チャネル領域４へ流れ込んだ電流ｉ1 のｈ
FE2 （Ｔｒ２の電流増幅率）倍された電子がベ−スの役
割をするチャネル領域４を通過し、コレクタの役割をす
るドレイン領域５に流れ込む。すなわち、数Ａから十数
Ａ程度の電流ｉ2 がドレイン領域５からソース領域３に
流れ込むことになる。
【００２１】一方、図１の実施例１で説明したように、
上述のＳＯＩ技術によって横方向に形成されたソース領
域３、チャネル領域４、ドレイン領域５の上界面におい
ては、電界効果によりＭＯＳトランジスタ（Ｔｒ３）の
動作をしており、やはり数Ａ程度の電流ｉ3 がその上部
界面を流れている。すなわち、図２に示す構造の半導体
装置は、ＭＯＳ動作に加え、バイポ−ラトランジスタの
動作も加わっているので、図５に示すように大電流（ｉ
2 ＋ｉ2 ）を取り出すことができ、高耐圧化を実現する
とともに大幅にオン抵抗を低減させることができる。
上述のＳＯＩ技術によって横方向に形成されたソース領
域３、チャネル領域４、ドレイン領域５の上界面におい
ては、電界効果によりＭＯＳトランジスタ（Ｔｒ３）の
動作をしており、やはり数Ａ程度の電流ｉ3 がその上部
界面を流れている。すなわち、図２に示す構造の半導体
装置は、ＭＯＳ動作に加え、バイポ−ラトランジスタの
動作も加わっているので、図５に示すように大電流（ｉ
2 ＋ｉ2 ）を取り出すことができ、高耐圧化を実現する
とともに大幅にオン抵抗を低減させることができる。
【００２２】以上は、本発明の基本的構造を示したが、
その他様々な変形例が考えられる。例えば、図３に示す
半導体装置は、図１に示した半導体装置のｐ+ 形シリコ
ン基板１の代わりに、不純物が注入されていない真性シ
リコン基板あるいはサファイア等他の基板１２を用い、
その上に電界を上下両方向から与えるため、絶縁膜を伴
った埋め込みゲート１３を作製したものである。このよ
うな構造にしても、第１実施例と同じ動作が得られ、低
オン抵抗が保持される。
その他様々な変形例が考えられる。例えば、図３に示す
半導体装置は、図１に示した半導体装置のｐ+ 形シリコ
ン基板１の代わりに、不純物が注入されていない真性シ
リコン基板あるいはサファイア等他の基板１２を用い、
その上に電界を上下両方向から与えるため、絶縁膜を伴
った埋め込みゲート１３を作製したものである。このよ
うな構造にしても、第１実施例と同じ動作が得られ、低
オン抵抗が保持される。
【００２３】また、図４に示す半導体装置は、図２に示
した半導体装置のｎ形拡散領域１１を高不純物濃度のｎ
+ 形拡散領域１５に置き換え、かつｐ+ 形シリコン基板
１の代わりにｐ形基板１６に置き換えたものである。ｐ
+ 形シリコン基板１の代わりにｐ形基板１６に置き換え
た場合、ＭＯＳを構成する３領域に与える電界が弱くな
るので、同等の電界を与えるため更に埋め込み絶縁膜を
伴ったゲ−ト１３が作製されている。この様な構造にし
ても、基本的な動作および性能は変わることはなく、低
オン抵抗が保持される。
した半導体装置のｎ形拡散領域１１を高不純物濃度のｎ
+ 形拡散領域１５に置き換え、かつｐ+ 形シリコン基板
１の代わりにｐ形基板１６に置き換えたものである。ｐ
+ 形シリコン基板１の代わりにｐ形基板１６に置き換え
た場合、ＭＯＳを構成する３領域に与える電界が弱くな
るので、同等の電界を与えるため更に埋め込み絶縁膜を
伴ったゲ−ト１３が作製されている。この様な構造にし
ても、基本的な動作および性能は変わることはなく、低
オン抵抗が保持される。
【００２４】また、本発明の第２の実施例では、ｎ形拡
散領域１１に電極（図示はしない）を設け電圧ＶG2を印
加したが、高精度な制御を必要としない場合は、このｎ
形拡散領域１１に電圧を印加することなく浮遊ゲ−トと
してもよい。さらに、図１〜図４における半導体装置に
おいて、基板１、１２、１６とゲ−ト電極６は外部に別
々の端子を取り出しても、内部で導体で接続してゲート
電極６だけの端子を取り出すようにしても良い。これら
のトランジスタは、同時にＯＮ／ＯＦＦ制御しても、別
々に駆動することによってさらに細かい制御をしてもよ
い。
散領域１１に電極（図示はしない）を設け電圧ＶG2を印
加したが、高精度な制御を必要としない場合は、このｎ
形拡散領域１１に電圧を印加することなく浮遊ゲ−トと
してもよい。さらに、図１〜図４における半導体装置に
おいて、基板１、１２、１６とゲ−ト電極６は外部に別
々の端子を取り出しても、内部で導体で接続してゲート
電極６だけの端子を取り出すようにしても良い。これら
のトランジスタは、同時にＯＮ／ＯＦＦ制御しても、別
々に駆動することによってさらに細かい制御をしてもよ
い。
【００２５】また、本発明はＭＯＳ形のトランジスタと
して、ＳＯＩ構造を有する横形のＭＯＳトランジスタを
例にとって説明したが、縦形のＭＯＳトランジスタ、バ
イポーラ−とＭＯＳの複合機能デバイスである横型、縦
型ＩＧＢＴ（Insulated GateBipolar Transistor ）に
おいても同様の効果を上げることができる。例えば、図
６、図７に示すように、縦形ＭＯＳトランジスタおい
て、図５のトランジスタＴｒ１を形成することもでき
る。以下にその構造を説明する。
して、ＳＯＩ構造を有する横形のＭＯＳトランジスタを
例にとって説明したが、縦形のＭＯＳトランジスタ、バ
イポーラ−とＭＯＳの複合機能デバイスである横型、縦
型ＩＧＢＴ（Insulated GateBipolar Transistor ）に
おいても同様の効果を上げることができる。例えば、図
６、図７に示すように、縦形ＭＯＳトランジスタおい
て、図５のトランジスタＴｒ１を形成することもでき
る。以下にその構造を説明する。
【００２６】図６、図７において、図２に示されている
各構成要素と機能が類似する要素は、同一の番号を付し
ている。図６において、ドレイン領域５はｎ+ 形ドレイ
ン領域と低濃度ｎ- 形ドレイン領域とで構成されてお
り、ｎ- 形ドレイン領域上にｐ- 形チャネル領域４が形
成されている。そして、そのｐ- 形チャネル領域４から
ｎ- 形ドレイン領域５の一部に至るまでトレンチ溝が形
成され、その側壁に第２の絶縁膜としての絶縁膜７が形
成され、その中にゲート電極６が埋設されている。ま
た、ソース領域３が絶縁膜７に接し、ｎ- 形ドレイン領
域５と対向する位置に形成されている。そして、ゲート
電極６にソース領域３よりも高い電圧が印加されること
で、絶縁膜７に近接したｐ- 形チャネル領域４に反転層
８が形成される。この構成が従来の縦形のＵＭＯＳＦＥ
Ｔである。この構成に加えて、ｐ- 形チャネル領域４の
表面上の一部であるＳＯＩ領域に第１の絶縁膜としての
絶縁酸化膜２が形成されており、その上に動作上は図２
のｐ+ 形シリコン基板１に対応しトランジスタＴｒ１の
エミッタとして機能するｐ形領域１００が形成されてい
る。そして、上記のＳＯＩ領域において、ｐ形領域１０
０とｐ- 形チャネル領域４に接合するように、図２のｎ
形拡散領域１１に対応し、トランジスタＴｒ１のベース
に対応するｎ形領域１１が形成されている。この構造に
より、ｐ形領域１００をエミッタ、ｎ形領域１１をベー
ス、ｐ- 形チャネル領域４をコレクタとするｐｎｐパイ
ポーラトランジスタＴｒ１が形成される。そして、図２
に示した実施例と同様に、ｐ形領域１００にゲート電極
６と同一極性の電圧、望ましくは、同一電圧を印加し、
ｎ形領域１１にｐ形領域１００よりも低い電圧を印加す
ることで、このｐｎｐトランジスタＴｒ１をオンさせ、
ｐ- 形チャネル領域４にホールを流入させ、その電位を
上昇させることで、ソース領域３、ｐ- 形チャネル領域
４、ｎ- 形ドレイン領域５とからなるｎｐｎバイポーラ
トランジスタＴｒ２がオンし、大電流を流すことがで
き、高耐圧化及び低オン抵抗を実現することができる。
各構成要素と機能が類似する要素は、同一の番号を付し
ている。図６において、ドレイン領域５はｎ+ 形ドレイ
ン領域と低濃度ｎ- 形ドレイン領域とで構成されてお
り、ｎ- 形ドレイン領域上にｐ- 形チャネル領域４が形
成されている。そして、そのｐ- 形チャネル領域４から
ｎ- 形ドレイン領域５の一部に至るまでトレンチ溝が形
成され、その側壁に第２の絶縁膜としての絶縁膜７が形
成され、その中にゲート電極６が埋設されている。ま
た、ソース領域３が絶縁膜７に接し、ｎ- 形ドレイン領
域５と対向する位置に形成されている。そして、ゲート
電極６にソース領域３よりも高い電圧が印加されること
で、絶縁膜７に近接したｐ- 形チャネル領域４に反転層
８が形成される。この構成が従来の縦形のＵＭＯＳＦＥ
Ｔである。この構成に加えて、ｐ- 形チャネル領域４の
表面上の一部であるＳＯＩ領域に第１の絶縁膜としての
絶縁酸化膜２が形成されており、その上に動作上は図２
のｐ+ 形シリコン基板１に対応しトランジスタＴｒ１の
エミッタとして機能するｐ形領域１００が形成されてい
る。そして、上記のＳＯＩ領域において、ｐ形領域１０
０とｐ- 形チャネル領域４に接合するように、図２のｎ
形拡散領域１１に対応し、トランジスタＴｒ１のベース
に対応するｎ形領域１１が形成されている。この構造に
より、ｐ形領域１００をエミッタ、ｎ形領域１１をベー
ス、ｐ- 形チャネル領域４をコレクタとするｐｎｐパイ
ポーラトランジスタＴｒ１が形成される。そして、図２
に示した実施例と同様に、ｐ形領域１００にゲート電極
６と同一極性の電圧、望ましくは、同一電圧を印加し、
ｎ形領域１１にｐ形領域１００よりも低い電圧を印加す
ることで、このｐｎｐトランジスタＴｒ１をオンさせ、
ｐ- 形チャネル領域４にホールを流入させ、その電位を
上昇させることで、ソース領域３、ｐ- 形チャネル領域
４、ｎ- 形ドレイン領域５とからなるｎｐｎバイポーラ
トランジスタＴｒ２がオンし、大電流を流すことがで
き、高耐圧化及び低オン抵抗を実現することができる。
【００２７】図７は、図６に示すＳＯＩ領域をトレンチ
溝で構成したものである。ｐ- 形チャネル領域４の表面
にトレンチ溝を形成して、その溝の表面にｐ- 形チャネ
ル領域４と一部連絡する部分を除いて、第１の絶縁膜と
しての絶縁酸化膜２が形成されている。その内部にシリ
コンを埋め込んで、部分的なＳＯＩ領域がトレンチ溝内
部に形成される。このトレンチ溝の内部に、ｐ- 形チャ
ネル領域４に接合するｎ形領域１１、ｎ形領域１１に接
合するｐ形領域１００が形成されている。これらの構造
により図６と同様にｐｎｐバイポーラトランジスタＴｒ
１が形成される。このトランジスタＴｒ１がオンするこ
とで、図５のトランジスタＴｒ２がオンすることは、上
記と同一である。
溝で構成したものである。ｐ- 形チャネル領域４の表面
にトレンチ溝を形成して、その溝の表面にｐ- 形チャネ
ル領域４と一部連絡する部分を除いて、第１の絶縁膜と
しての絶縁酸化膜２が形成されている。その内部にシリ
コンを埋め込んで、部分的なＳＯＩ領域がトレンチ溝内
部に形成される。このトレンチ溝の内部に、ｐ- 形チャ
ネル領域４に接合するｎ形領域１１、ｎ形領域１１に接
合するｐ形領域１００が形成されている。これらの構造
により図６と同様にｐｎｐバイポーラトランジスタＴｒ
１が形成される。このトランジスタＴｒ１がオンするこ
とで、図５のトランジスタＴｒ２がオンすることは、上
記と同一である。
【００２８】図６、図７の構造において、ＳＯＩ領域中
のシリコン結晶は、多結晶シリコンでも良く、アモルフ
ァスシリコン、単結晶シリコンでも良い。図６、７では
トレンチゲートを用いたＵＭＯＳＦＥＴについて説明し
たが、その他、ゲート構造はプレーナ構造であっても良
い。
のシリコン結晶は、多結晶シリコンでも良く、アモルフ
ァスシリコン、単結晶シリコンでも良い。図６、７では
トレンチゲートを用いたＵＭＯＳＦＥＴについて説明し
たが、その他、ゲート構造はプレーナ構造であっても良
い。
【００２９】本発明を縦型ＩＧＢＴに応用した例を図
８、９に示す。図８、９は、それぞれ、図６、７に示す
縦型ＭＯＳＦＥＴに、さらに、ｐ+ 型コレクタ層７０を
設け、層５にホールを注入して伝導度変調を起こさせる
ものである。この型のトランジスタにおいても、同様な
効果が得られる。
８、９に示す。図８、９は、それぞれ、図６、７に示す
縦型ＭＯＳＦＥＴに、さらに、ｐ+ 型コレクタ層７０を
設け、層５にホールを注入して伝導度変調を起こさせる
ものである。この型のトランジスタにおいても、同様な
効果が得られる。
【００３０】上記の図６、７、８、９において、上記の
トランジスタＴｒ１はＳＯＩ型で構成したが、図１０に
示すように、ｐ- 形チャネル領域４の表面からｎ形不純
物を拡散してｎ形領域１１を形成し、そのｎ形領域１１
の中にさらにｐ形不純物を拡散して、ｐ形領域１００を
形成することで、接合形バイポーラトランジスタで構成
しても良い。さらに、このトランジスタＴｒ１を、図１
１に示すように、ｎ形領域１１をチャネル領域とし、ｎ
形領域１１の表面に絶縁膜１０１を形成して、その絶縁
膜１０１の上のゲート電極１０２を形成することで、Ｍ
ＯＳ形トランジスタで構成することも可能である。
トランジスタＴｒ１はＳＯＩ型で構成したが、図１０に
示すように、ｐ- 形チャネル領域４の表面からｎ形不純
物を拡散してｎ形領域１１を形成し、そのｎ形領域１１
の中にさらにｐ形不純物を拡散して、ｐ形領域１００を
形成することで、接合形バイポーラトランジスタで構成
しても良い。さらに、このトランジスタＴｒ１を、図１
１に示すように、ｎ形領域１１をチャネル領域とし、ｎ
形領域１１の表面に絶縁膜１０１を形成して、その絶縁
膜１０１の上のゲート電極１０２を形成することで、Ｍ
ＯＳ形トランジスタで構成することも可能である。
【００３１】また、本発明に使用されたはＳＯＩ構造
は、様々な方法で作られてもよい。例えばシリコン基板
に深く酸素イオンを打ち込み、その基板を熱処理する事
によって、内部にＳi Ｏ2 を形成し、表面を薄いシリコ
ン単結晶とするＳＩＭＯＸ技術、あるいは、サファイア
単結晶の上にシリコン単結晶を成長させるＳＯＳ（Sili
con Ｏn Ｓapphire ）技術あるいは固層成長技術、貼り
合わせ技術等を用いてもよい。
は、様々な方法で作られてもよい。例えばシリコン基板
に深く酸素イオンを打ち込み、その基板を熱処理する事
によって、内部にＳi Ｏ2 を形成し、表面を薄いシリコ
ン単結晶とするＳＩＭＯＸ技術、あるいは、サファイア
単結晶の上にシリコン単結晶を成長させるＳＯＳ（Sili
con Ｏn Ｓapphire ）技術あるいは固層成長技術、貼り
合わせ技術等を用いてもよい。
【００３２】また、本実施例では、説明を簡単にするた
め第１伝導形をｐ形、第２伝導形をｎ形にしてｎＭＯＳ
トランジスタとして説明したが、相互に入れ換えてｐＭ
ＯＳトランジスタとしても、その性能は変わるものでは
なく、高耐圧および低オン抵抗は保持される。さらに、
本発明の第２の実施例では、横型ＭＯＳにバイポ−ラト
ランジスタ機能を付加したものであるが、基本的な動作
原理が同じであれば、横型に限定するものではなく、縦
型の半導体素子でもよい。
め第１伝導形をｐ形、第２伝導形をｎ形にしてｎＭＯＳ
トランジスタとして説明したが、相互に入れ換えてｐＭ
ＯＳトランジスタとしても、その性能は変わるものでは
なく、高耐圧および低オン抵抗は保持される。さらに、
本発明の第２の実施例では、横型ＭＯＳにバイポ−ラト
ランジスタ機能を付加したものであるが、基本的な動作
原理が同じであれば、横型に限定するものではなく、縦
型の半導体素子でもよい。
【図１】本発明の第１実施例を示す半導体装置の断面図
である。
である。
【図２】本発明の第２実施例を示す半導体装置の断面図
である。
である。
【図３】本発明の第１実施例の変形例を示す半導体装置
の断面図である。
の断面図である。
【図４】本発明の第２実施例の変形例を示す半導体装置
の断面図である
の断面図である
【図５】本発明の第２実施例の半導体装置の等価回路図
である。
である。
【図６】本発明の第２実施例の他の変形例に係る縦型Ｍ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図７】本発明の第２実施例の他の変形例に係る縦型Ｍ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図８】本発明の第２実施例の他の変形例に係る縦型Ｉ
ＧＢＴの断面図である。
ＧＢＴの断面図である。
【図９】本発明の第２実施例の他の変形例に係る縦型Ｉ
ＧＢＴの断面図である。
ＧＢＴの断面図である。
【図１０】本発明の第２実施例の他の変形例に係る縦型
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１１】本発明の第２実施例の他の変形例に係る縦型
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１２】従来の高耐圧、低オン抵抗を示す半導体装置
の断面図である。
の断面図である。
１ 第１伝導形のシリコン基板 ２ 絶縁酸化膜 ３ ソース領域 ４ チャネル領域 ５ ドレイン領域 ６ ゲート電極 ７ 絶縁膜 ８ 反転層 ９ ドレイン電極 １０ ソ−ス電極 １１ ｎ形拡散領域、ｎ形領域 １００ ｐ形領域 １０１ 絶縁膜 １０２ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 樹神 雅人 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 上杉 勉 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内
Claims (2)
- 【請求項１】ソ−ス領域、チャネル領域、ドレイン領域
を有し、ゲ−ト端子に入力された電圧によって、チャネ
ル領域内を流れる電流を制御する絶縁ゲート形半導体装
置において、 半導体基板と、 該半導体基板上に形成された第１の絶縁膜と、 該第１の絶縁膜上に形成された第１伝導形のチャネル領
域と該チャネル領域の両端に設けられ、第２伝導形のソ
−ス領域およびドレイン領域と、 該ソース領域、チャネル領域、およびドレイン領域の全
域の上部に形成された第２の絶縁膜と、その第２の絶縁
膜上に形成されたゲート電極とを備え、 前記ゲート電極と前記半導体基板とに同一電位を印加し
たことを特徴とする半導体装置。 - 【請求項２】ソ−ス領域、チャネル領域、ドレイン領域
を有し、ゲ−ト端子に入力された電圧によって、チャネ
ル領域内を流れる電流を制御する絶縁ゲート形半導体装
置において、 前記チャネル領域を第１伝導形として、前記チャネル領
域に接合する第２伝導形領域と、この第２伝導形領域に
のみ接合する第１伝導形領域とから成るトランジスタを
形成し、前記第２伝導形領域に前記ゲート端子と同極性
電位を印加したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36512497A JPH11186562A (ja) | 1997-12-18 | 1997-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36512497A JPH11186562A (ja) | 1997-12-18 | 1997-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186562A true JPH11186562A (ja) | 1999-07-09 |
Family
ID=18483490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36512497A Pending JPH11186562A (ja) | 1997-12-18 | 1997-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145169B2 (en) | 2003-12-05 | 2006-12-05 | Kabushiki Kaisha Toshiba | Field-effect transistor, semiconductor device, and photo relay |
| JP2008263219A (ja) * | 2008-06-16 | 2008-10-30 | Seiko Instruments Inc | 半導体集積回路および電子機器 |
-
1997
- 1997-12-18 JP JP36512497A patent/JPH11186562A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145169B2 (en) | 2003-12-05 | 2006-12-05 | Kabushiki Kaisha Toshiba | Field-effect transistor, semiconductor device, and photo relay |
| JP2008263219A (ja) * | 2008-06-16 | 2008-10-30 | Seiko Instruments Inc | 半導体集積回路および電子機器 |
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