KR19990006170A - 수평 바이폴라형 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 SOI 기판 상에 형성된 수평 바이폴라형 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 본 발명에 따른 수평 SOI BMFET은 반도체 기판 위의 매몰 산화막 상에 에피텍셜 성장 방법에 의해 형성된 저농도 제1형 드리프트 영역; 상기 저농도 제1형 드리프트 영역에 트렌치를 형성한 후 열적 확산 공정에 의하여 형성된 고농도 제1형 소오스 접합; 상기 매몰 산화막으로부터 채널 깊이만큼 떨어진 상부의 상기 저농도 제1형 드리프트 영역에 상기 고농도 제1형 소오스 접합과 인접한 고농도 제2형 게이트 접합을 형성하되, 상기 고농도 제1형 소오스 접합과 나란하게 인접하면서 일정 간격 분리된 다수의 셀 접합으로 이뤄진 상기 고농도 제2형 게이트 접합; 상기 고농도 제2형 게이트 접합과 소정 간격 떨어진 상기 제1형 드리프트 영역에 형성된 고농도 제1형 드레인 접합; 상기 트렌치 영역에 형성된 상기 고농도 제1형 소오스 접합의 소오스 전극; 상기 고농도 제1형 드레인 접합 상에 형성된 드레인 전극; 및 일정 간격 분리된 다수의 셀 접합으로 형성된 상기 고농도 제2형 게이트 접합 상에 게이트 전극을 형성하되, 상기 다수의 셀 형태의 개개의 접합 상에 각각의 전극이 형성되고 각 전극 사이에는 절연막이 형성되어, 상기 절연막 상부에서는 하나의 배선으로 연결된 형태의 상기 게이트 전극을 구비하는 것을 특징으로 한다.
Description
본 발명은 바이폴라형 전계 효과 트랜지스터 및 제조 방법에 관한 것으로, 특히 에스 ·오·아이 기판 상에 형성된 수평 바이폴라형 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
바이폴라형 전계 효과 트랜지스터(Bipolar Mode Field Effect Transistor, 이하 BMFET)는 숏 채널-접합 전계 효과 트랜지스터(JFET)의 일종으로, 게이트의 접합에 순방향 전압을 인가하여 드리프트 영역의 전도도 변조(conductivity modulation)에 의해 전류 구동력을 향상시키며, 낮은 순방향 전압 강하 및 빠른 스위칭 속도 등으로 인해 다른 바이폴라 파워 소자에 비해 고주파, 고전압용 스위칭 소자로 유망하다.
그러나, 반도체 기판 상에 형성된 종래의 BMFET의 수직 p/n 접합으로 인한 기생 캐패시턴스로 인해 파워 IC 소자에 적합한 수평형 구조로 구현하기 어려운 문제점이 있다.
도 1은 종래의 수직 BMFET을 나타내는 단면도로, 드레인 영역인 고농도 n형 기판(10) 상에 저농도 n형 에피텍셜층인 드리프트(Drift) 영역(11)이 형성되고, 이 드리프트 영역(11)에 형성된 고농도 p형 게이트 접합(12)에 의해 둘러싸인 고농도 n형 소오스 접합(13)으로 구성된다.
그리고, 각 접합 상에 금속 배선이 형성된다. 여기서, 고농도 n형 소오스 접합(13) 아래의 고농도 p형 게이트 접합(12) 간의 거리인 채널 폭(c)이 수직 BMFET의 동작에 중요한 역할을 하는데, 정상-오프 동작은 게이트-소오스가 0V 하에서 게이트 접합과 채널 접합의 내부 전압(Built-in voltage)에 의해 채널 폭이 c인 채널 영역을 완전히 결핍시켜 전위 장벽(Potential barrier)을 형성함으로써 소오스/드레인 간에 전류를 흐르지 않게 하여 오프 동작을 실현한다.
도 1에서 도면 부호 14는 절연막이고, 도면 부호 15, 16 및 17은 각 접합의 게이트 전극, 소오스 전극 및 드레인 전극을 나타낸다.
최근 파워 IC 소자에 많이 사용되고 있는, 에스 ·오·아이(Silicon-On-Insulator, 이하 SOI)는 절연 영역에 의해 소자를 고집적화할 수 있고, 기생 캐퍼시턴스가 작아 소자의 고속 동작이 가능하며, 누설 전류가 낮아서 고온에서도 사용할 수 있는 장점이 있다.
따라서, 근래 파워 IC용 소자를 제조하기 위하여 SOI 기판을 이용한 많은 수의 수평 파워 소자가 개발되고 잇으며 , 일례로 LIGBT(Lateral Insulated Gate Bipolar Transistor), LMCT(Lateral MOS- Controlled Thyristor) 및 LDMOS(Lateral DMOS)와 같은 모스 게이트 수평 전력 소자가 있다.
그러나, LIGBT나 LMCT가 높은 전류 구동력과 낮은 온-저항을 갖지만 소수 캐리어의 재결합으로 인해 LDMOS에 비해 스위칭 속도가 다소 긴 문제점이 있고, LDMOS는 온-저항이 매우 높아 전력 손실이 큰 문제가 있다.
상기에서 설명한 바와 같이, 종래의 수직 BMFET의 전기적 특성이 우수하다고 하지만 기생적인 캐퍼시턴스로 인해 파워 IC 소자에 적합한 수평형 구조로 구현하기 어려운 문제점이 있고, 상기와 같은 모스 게이트 수평 전력 소자는 온-저항이 높거나 스위칭 속도가 느린 문제가 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 SOI 기판을 이용한 새로운 구조의 수평 BMFET을 제조하여 기생 캐퍼시턴스를 줄이면서, 오프-상태에서는 유니폴라 FET로 작동하고 온-상태에서는 바이폴라로 작동하여, LDMOS에 비해 빠른 스위칭 속도를 갖고 LIGBT보다 낮은 포화 전압을 갖는 수평 SOI BMFET를 제공하는데 그 목적이 있다.
도 1은 종래의 수직 BMFET을 나타내는 단면도.
도 2는 본 발명의 일실시예에 따른 수평 SOI BMFET을 나타내는 입체도.
도 3은 본 발명의 일실시예에 따른 수평 SOI BMFET의 I-V 특성 그래프.
도 4는 본 발명의 일실시예에 따른 수평 SOI BMFET과 종래의 수평 전력 소자들의 턴-오프 특성을 비교한 그래프.
도 5A 내지 도 5C는 본 발명의 일실시예에 따른 수평 SOI BMFET의 제조 공정을 나타내는 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
10, 20, 50: 반도체 기판11, 22, 52: 드리프트 영역
12, 24, 54: 게이트 접합13, 25, 55: 소오스 접합
14, 27, 57: 절연막15, 30, 60: 게이트 전극
16, 28, 58: 소오스 전극17, 29, 59: 드레인 전극
21, 51: 매몰 산화막26, 56: 드레인 접합
53: 산화막T: 트렌치
d: 채널 깊이c, w: 채널 폭
상기 목적을 달성하기 위하여, 본 발명에 따른 수평 SOI BMFET은 반도체 기판 위의 매몰 산화막 상에 에피텍셜 성장 방법에 의해 형성된 저농도 제1형 드리프트 영역; 상기 저농도 제1형 드리프트 영역에 트렌치를 형성한 후 열적 확산 공정에 의하여 형성된 고농도 제1형 소오스 접합; 상기 매몰 산화막으로부터 채널 깊이만큼 떨어진 상부의 상기 저농도 제1형 드리프트 영역에 상기 고농도 제1형 소오스 접합과 인접한 고농도 제2형 게이트 접합을 형성하되, 상기 고농도 제1형 소오스 접합과 나란하게 인접하면서 일정 간격 분리된 다수의 셀 접합으로 이뤄진 상기 고농도 제2형 게이트 접합; 상기 고농도 제2형 게이트 접합과 소정 간격 떨어진 상기 제1형 드리프트 영역에 형성된 고농도 제1형 드레인 접합; 상기 트렌치 영역에 형성된 상기 고농도 제1형 소오스 접합의 소오스 전극; 상기 고농도 제1형 드레인 접합 상에 형성된 드레인 전극; 및 일정 간격 분리된 다수의 셀 접합으로 형성된 상기 고농도 제2형 게이트 접합 상에 게이트 전극을 형성하되, 상기 다수의 셀 형태의 개개의 접합 상에 각각의 전극이 형성되고 각 전극 사이에는 절연막이 형성되어, 상기 절연막 상부에서는 하나의 배선으로 연결된 형태의 상기 게이트 전극을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 수평 SOI BMFET의 제조 방법은 반도체 기판 위의 매몰 산화막 상에 에피텍셜 성장 방법에 의해 저농도 제1형 드리프트 영역을 형성하는 단계; 상기 저농도 제1형 드리프트 영역 상에 산화막을 형성하는 단계; 사진 식각 공정에 의해 상기 저농도 제1형 드리프트 영역에 트렌치를 형성하는 단계; 사진 공정 및 이온 주입 공정에 의하여 상기 저농도 제1형 드리프트 영역에 상기 트렌치와 소정 간격 떨어져 고농도 제2형 게이트 접합을 형성하되, 하부의 상기 매몰 산화막과 채널 깊이만큼 떨어져서 상기 트렌치와 나란한 방향으로 서로 일정 간격 분리된 다수의 셀 접합으로 이뤄진 상기 고농도 제2형 게이트 접합을 형성하는 단계; 사진 공정 및 이온 주입 공정에 의하여 상기 트렌치와 상기 고농도 제2형 게이트 접합 사이에 인접한 상기 저농도 제1형 드리프트 영역에는 고농도 제1형 소오스 접합을, 상기 고농도 제2형 게이트 접합과 소정 간격 떨어진 상기 저농도 제1형 드리프트 영역에는 고농도 제1형 드레인 접합을 형성하여 어닐링하는 단계; 전체 구조 상에 절연막을 형성하는 단계; 및 사진 식각 공정을 통하여 상기 절연막과 상기 산화막을 식각하여 상기 제1형 드레인 접합, 상기 제1형 소오스 접합 및 상기 제2형 게이트 접합에 각각의 전극을 형성하되, 다수의 셀 접합으로 이뤄진 상기 제2형 게이트 접합의 개개의 셀 접합 상에 셀 전극을 형성하여 상기 셀 전극이 상기 절연막 상부에서 하나의 배선으로 연결된 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하, 첨부된 도면을 참조로 하여 본 발명의 일실시예를 설명한다.
도 2는 본 발명에 따른 n-채널 수평 SOI BMFET의 단면도로써, 기본적으로 수평 JFET 구조와 유사하다.
도 2의 수평 SOI BMFET을 간략하게 설명하면, 반도체 기판(20)의 매몰 산화막(21) 상에 에피텍셜 성장 방법에 의해 형성된 저농도 n형 드리프트 영역(22)과 하부의 매몰 산화막(21)으로부터 채널 깊이(d)만큼 떨어져 서로 일정 간격의 채널 폭(w)으로 분리된 다수의 셀 접합으로 이뤄진 고농도 p형 게이트 접합(24)과 이 게이트 접합으로부터 소정 간격 떨어진 고농도 n형 소오스 접합(26) 및 상기 고농도 p형 게이트 접합(24)과 인접한 드레인 접합(25)으로 구성된다.
그리고, 각 접합에 대해 금속 배선이 형성되어 있으며 이에 대해서는 아래의 제조 공정에서 설명하기로 한다.
이와 같이 구성된 수평 SOI BMFET은 상기의 채널 깊이(d)와 채널 폭(w)에 따라 정상-오프 특성이나 순방향 전류 특성 등 스위칭 특성에 많은 영향을 받는다. 수평 SOI BMFET 정상-오프 동작은 0V가 인가된 게이트의 고농도 p형 게이트 접합과 소자의 채널인 하부의 저농도 n형 드리프트 영역 간의 내부 전압(Built-in voltage)으로 인해 d의 깊이를 갖는 채널 또는 드리프트 영역이 완전히 공핍화되어 전위 장벽을 형성함으로써, 드레인에 고전압을 인가하여도 소오스와 드레인 간에 전류가 거의 흐르지 않게 됨으로써 실현된다.
그리고, 온 동작은 셀 접합으로 이뤄진 게이트 전극에 인가되는 순방향 전압에 의해 채널과 저농도 n형 드리프트 영역에서 전도도 변조(Conductivity modulation)가 발생하여, 매우 낮은 포화 전압으로도 많은 양의 고전류를 얻으므로써 달성할 수 있다.
또한, 게이트를 셀 형태로 확산시킴으로써 종래보다 유효 채널 영역이 넓어져 전류이득(Current gain)이 크게 향상된다. 그리고, 수평 SOI BMFET의 정상-오프 특성은 소오스 전극과 게이트 전극을 접지시키고 드레인 전극에 고전압을 인가하여도 매우 적은 누설 전류를 가지므로, 전력 IC 회로를 단순화시킬 수 있다.
도 3은 본 발명에 따라 1㎛의 채널 깊이(d)를 갖는 수평 SOI BMFET의 순방향 전류 특성을 2차원 시뮬레이션 한 드레인 전류 밀도[A/㎠]- 드레인 전압[V] 특성으로, 수평 SOI BMFET이 약 0.1V 정도의 매우 낮은 포화 전압을 갖는 것을 볼 수 있다.
3차원 시뮬레이션이 불가능하여 게이트가 셀 형태로 구성된 것에 대한 효과는 제시하기 어렵지만, 채널 깊이(d)와 함께 채널폭(w)을 적절히 조절하여 줌으로써 보다 향상된 특성을 기대할 수 있다.
도 4는 SOI 기판을 이용한 종래의 모스 게이트 수평 전력 소자들과 본 발명에 따른 수평 SOI BMFET의 초기 전류 밀도가 20 A/㎠에서의 턴-오프(Turn-off) 시간을 비교한 것으로, 시뮬레이션 결과를 보면 수평 SOI BMFET는 SOI LDMOS에 비해 점차적으로 완만하게 낮아지는 전류 꼬리(tail current) 없이 0.2 μsec의 턴-오프 시간을 갖는 것을 알 수 있다.
따라서, 본 발명의 수평 SOI BMFET이 순방향 전압 강하 및 스위칭 속도면에서 기존의 수평형 소자보다 우수함을 알 수 있다. 또한, 상기의 결과는 2차원 시뮬레이션 결과로, 셀 형태의 게이트 효과는 고려하지 못했지만, 채널폭(w)의 조절로 보다 향상된 정상-오프 특성과 순방향 전류 특성을 기대할 수 있다.
도 5A 내지 도 5C는 본 발명에 따라 수평 SOI BMFET의 제조 공정을 도시한 단면도로, 그 제조 방법을 간략하게 설명하기로 한다.
도 5A에 도시된 바와 같이 반도체 기판(50) 위에 매몰 산화막(51) 상에 에피텍셜 성장 방법에 의해 저농도 n형 드리프트 영역(52)과 산화막(53)을 형성한 후, 사진 식각 공정에 의해 드리프트 영역 내에 트렌치(T)를 형성한다. 그리고, 트렌치(T)로부터 소정 간격 떨어진 드리프트 영역(52)에 사진 공정 및 이온 주입 공정에 의하여 고농도 p형 게이트 접합(54)을 형성하되, 반도체 기판과 수직한 방향으로는 하부의 매몰 산화막(51)과 채널 깊이(d)만큼 떨어지고 반도체 기판과 평행하면서 상기 트렌치와 나란하게 서로 일정 간격의 채널폭(w)으로 분리된 다수의 셀 접합으로 게이트 접합(54)을 형성한다.
그 다음, 도 5B에서와 같이 사진 공정 및 이온 주입 공정에 의하여 상기 트렌치(T)와 게이트 접합(54) 사이에 인접하여 고농도 n형 소오스 접합(55)을, 그리고 게이트 접합(54)과 소정 간격 떨어진 드리프트 영역(52)에는 고농도 n형 드레인 접합(56)을 형성한 후 어닐링을 하여 확산시킨다.
계속해서, 도 5C에 도시된 바와 같이, 전체 구조 상에 절연막(27)을 형성한 후 사진 식각 공정을 통하여 트렌치 내부와 드레인 및 게이트 접합 상의 절연막(57)과 산화막(53)을 제거한다.
그런 다음 금속 배선 공정에 의하여, 트랜치 내부를 금속으로 채워 소오스 전극(58)을 형성하고 드레인 전극(59)은 종래와 같이 드레인 접합 상에 형성하되, 게이트 접합은 다수의 셀 접합으로 구성되어 있으므로 각 셀 접합에 각각의 셀 전극을 형성하여 절연막 상에서 서로 연결하여 하나의 전극으로 만듬으로써 게이트 전극(60)을 형성한다.
따라서, 본 발명에 따른 수평 SOI BMFET은 고전압, 고주파 영역에 유용한 파워 IC용 소자로, 종래의 모스 게이트 수평 전력 소자에 비해 매우 낮은 순방향 전압 강하 특성과 빠른 스위칭 특성을 갖는다.
또한, 다수의 셀 접합으로 구성된 셀형 게이트에 의해 높은 전류 이득과 전류 용량을 얻을 수 있을 뿐만 아니라, 게이트 접합 하부의 채널 깊이와 셀 접합간의 채널 폭을 조절함으로써 소자의 온, 오프 특성을 조절할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (8)
- 반도체 기판 위의 매몰 산화막 상에 에피텍셜 성장 방법에 의해 형성된 저농도 제1불순물의 드리프트 영역;상기 드리프트 영역에 트렌치를 형성한 후 열적 확산 공정에 의하여 형성된 고농도 제1불순물의 소오스 접합;상기 매몰 산화막으로부터 채널 깊이만큼 떨어진 상부의 상기 드리프트 영역에 상기 소오스 접합과 인접한 고농도 제2불순물의 게이트 접합을 형성하되, 상기 소오스 접합과 나란하게 인접하면서 일정 간격 분리된 다수의 셀 접합으로 이뤄진 상기 고농도 제2불순물의 게이트 접합;상기 게이트 접합과 소정 간격 떨어진 상기 드리프트 영역에 형성된 고농도 제1불순물의 드레인 접합;상기 트렌치 내에 형성된 상기 소오스 접합의 소오스 전극;상기 드레인 접합 상에 형성된 드레인 전극; 및일정 간격 분리된 다수의 셀 접합으로 형성된 상기 게이트 접합 상에 게이트 전극을 형성하되, 상기 다수의 셀 형태의 개개의 접합 상에 각각의 전극이 형성되고 각 전극 사이에는 절연막이 형성되어, 상기 절연막 상부에서는 하나의 배선으로 연결된 형태의 상기 게이트 전극을 구비하는 수평 바이폴라형 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 제1불순물은 n형 불순물이고, 상기 제2불순물은 p형 불순물인 것을 특징으로 하는 수평 바이폴라형 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 제1불순물은 p형 불순물이고, 상기 제2불순물은 n형 불순물인 것을 특징으로 하는 수평 바이폴라형 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 게이트 전극, 소오스 전극 및 드레인 전극은 알루미늄인 것을 특징으로 하는 수평 바이폴라형 전계 효과 트랜지스터.
- 반도체 기판 위의 매몰 산화막 상에 에피텍셜 성장 방법에 의해 저농도 제1불순물 드리프트 영역을 형성하는 단계;상기 드리프트 영역 상에 산화막을 형성하는 단계;사진 식각 공정에 의해 상기 드리프트 영역에 트렌치를 형성하는 단계;사진 공정 및 이온 주입 공정에 의하여 상기 드리프트 영역에 상기 트렌치와 소정 간격 떨어져 고농도 제2불순물의 게이트 접합을 형성하되, 하부의 상기 매몰 산화막과 채널 깊이만큼 떨어져서 상기 트렌치와 나란한 방향으로 서로 일정 간격 분리된 다수의 셀 접합으로 이뤄진 상기 고농도 제2불순물의 게이트 접합을 형성하는 단계;사진 공정 및 이온 주입 공정에 의하여 상기 트렌치와 상기 게이트 접합 사이에 인접한 상기 드리프트 영역에는 고농도 제1불순물의 소오스 접합을, 상기 게이트 접합과 소정 간격 떨어진 상기 드리프트 영역에는 고농도 제1불순물 드레인 접합을 형성하여 어닐링하는 단계;전체 구조 상에 절연막을 형성하는 단계; 및사진 식각 공정을 통하여 트렌치 내부와 게이트 및 드레인 접합 상의 상기 절연막과 상기 산화막을 식각하는 단계;금속 배선 공정에 의하여 트렌치를 금속으로 채워 상기 소오스 접합을 형성하고, 상기 드레인 접합과 게이트 접합 상에 각각의 전극을 형성하되, 다수의 셀 접합으로 이뤄진 상기 게이트 접합의 게이트 전극은 개개의 셀 접합 상에 각 셀 전극을 형성하여 상기 각 셀 전극이 상기 절연막 상부에서 하나의 배선으로 연결되는, 상기 게이트 전극을 형성하는 단계를 포함하는 수평 바이폴라형 전계 효과 트랜지스터 제조 방법.
- 제5항에 있어서, 상기 제1불순물은 n형 불순물이고, 상기 제2불순물은 p형 불순물인 것을 특징으로 하는 수평 바이폴라형 전계 효과 트랜지스터 제조 방법.
- 제5항에 있어서, 상기 제1불순물은 p형 불순물이고, 상기 제2불순물은 n형 불순물인 것을 특징으로 하는 수평 바이폴라형 전계 효과 트랜지스터 제조 방법.
- 제5항에 있어서, 상기 게이트 전극, 소오스 전극 및 드레인 전극은 알루미늄인 것을 특징으로 하는 수평 바이폴라형 전계 효과 트랜지스터 제조 방법.
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