JP2000243756A - 水平バイポーラ型電界効果トランジスタ及びその製造方法 - Google Patents

水平バイポーラ型電界効果トランジスタ及びその製造方法

Info

Publication number
JP2000243756A
JP2000243756A JP10183894A JP18389498A JP2000243756A JP 2000243756 A JP2000243756 A JP 2000243756A JP 10183894 A JP10183894 A JP 10183894A JP 18389498 A JP18389498 A JP 18389498A JP 2000243756 A JP2000243756 A JP 2000243756A
Authority
JP
Japan
Prior art keywords
region
type
gate
distance
gate region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10183894A
Other languages
English (en)
Other versions
JP3840505B2 (ja
Inventor
Seong-Dong Kim
成東 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JP2000243756A publication Critical patent/JP2000243756A/ja
Application granted granted Critical
Publication of JP3840505B2 publication Critical patent/JP3840505B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【課題】本発明は、ＩＣに適合した水平ＳＯＩＢＭＦＥ
Ｔを具現することを目的とする。 【解決手段】埋没絶縁膜を持ったＳＯＩ基板上に形成さ
れた第１導電型のドリフト領域、前記ドリフト領域に形
成され、埋没絶縁膜の上面でチャンネル深さだけ離隔さ
れた上部に形成された第２導電型のゲート領域、前記埋
没絶縁膜の上面に形成され前記ゲート領域に隣接する第
１導電型のソース領域、及び埋没絶縁膜の上面に形成さ
れ前記ゲート領域から所定距離をおいて隔離され前記ソ
ース領域と対向する第１導電型のドレイン領域を具備す
る水平バイポーラ電界効果トランジスタが開始される。
ゲート領域は、前記ソース領域の伸張方向と平行に配列
される多数のセルで構成され、多数のセルの各々はチャ
ンネル幅だけ離隔されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はバイポーラ型電界効
果トランジスタ技術に関し、特にＳＯＩ(Silicon−On−
Insulation)基板上に形成された水平バイポーラ型電界
効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】バイポーラ型電界効果トランジスタ(Bip
olar Mode Field Effect Transistor：ＢＭＦＥＴ)は、
短チャンネル接合電界効果トランジスタの一種として、
ゲート接合に順方向電圧を印加しドリフト領域の伝導度
を変調させることにより、電流駆動力を向上させる。Ｂ
ＭＦＥＴは低い順方向電圧降下及び速いスイッチング速
度等により他のバイポーラパワー素子に比べて高周波か
つ高電圧用スイッチング素子として有望である。
【０００３】図１は個別素子の垂直ＢＭＦＥＴを示す断
面図である。ドレイン領域の高濃度のｎ型基板１０上に
低濃度のｎ型エピタキシャル層のドリフト領域１１が形
成されている。ドリフト領域１１の上部の一部には高濃
度のＰ型ゲート領域１２が形成され、ドリフト領域１１
の上部の他部分は高濃度のｎ型ソース領域１３がゲート
領域１２により囲まれている。ドレイン領域１０、ゲー
ト領域１２及びソース領域１３の各々にドレイン電極１
７、ゲート電極１５及びソース電極１６が配置される。
ゲート電極１５とソース電極１６との間には絶縁膜１４
が配置される。
【０００４】高濃度のｎ型ソース接合１３の下部の高濃
度のｐ型ゲート接合１５間の距離であるチャンネル幅ｃ
が垂直ＢＭＦＥＴの動作に重要な役割をする。定常オフ
ＢＭＦＥＴにおいて、ゲート−ソースが０Ｖ以下で、Ｐ
＋型ゲート領域１５とＮ−型ドリフト領域１２との接合
の内部電圧(Built−in−Voltage)によりチャンネル幅
「ｃ」を持つチャンネル領域を空乏させ、チャンネルに
電位障壁を形成させる。従って、チャンネルを通過する
電子の流れが抑制されソース／ドレイン間の電流の流れ
が発生しない。
【０００５】定常オンＢＭＦＥＴでは、ゲート−ソース
が正の電圧ならば、ホール注入により高い比抵抗を持つ
ドリフト領域１１を伝導度変調させ、非常に低いオン抵
抗と高い電流利得を得ることができる。
【０００６】こうした電気的特性を有する垂直ＢＭＦＥ
ＴをＩＣ素子として構成するため、一般のエピタキシャ
ル基板に形成すれば、垂直ｐ／ｎ接合により寄生ＢＪＴ
電流が生じ消費電力が増加するという問題がある。従っ
て、従来の垂直ＢＭＦＥＴの電気的特性を維持しながら
パワーＩＣ素子に適合した水平型ＢＭＦＥＴを具現する
技術が要求された。
【０００７】最近パワーＩＣ素子によく使われているＳ
ＯＩディバイスは、基板上に形成された絶縁領域により
基板とソース／ドレイン領域との接合キャパシタンスが
ほぼ発生しなくて高速動作が可能で、基板へ流れる漏洩
電流が抑制され高温でも使用できるという長所がある。
従って、パワーＩＣ用素子を製造するためにＳＯＩ基板
を利用する技術が発展されており、このような素子中の
一例として、ＬＩＧＢＴ(Laternal Insulated Gate Bip
olar Transistor)、ＬＭＣＴ(Lateral MOS−Controlled
Thyristor)及びＬＤＭＯＳ(Lateral DMOS)等のような
ＭＯＳゲート水平電力素子がある。しかし、ＬＤＭＯＳ
りは多数キャリヤの電子によって、バイポーラ素子より
オン−抵抗が高く電力損失が大きいという問題がある。
一方、ＬＤＭＯＳはスイッチング速度が速い。ＬＩＧＢ
ＴやＬＭＣＴはＬＤＭＯＳよりは高い電流駆動力と低い
オン抵抗を持つが、少数キャリアのホールの再結合によ
りスイッチング速度は比較的遅い。
【０００８】
【発明が解決しようとする課題】即ち、垂直ＢＭＦＥＴ
は電気的特性が優れるが、ＩＣ用として製造されると、
Ｐ／Ｎ接合による寄生ＢＪＴの電流経路が生じ、従来の
ＳＯＩ基板を利用するＭＯＳゲート水平電力素子はオン
抵抗が高い、またはスイッチング速度が遅いという問題
がある。
【０００９】従って、本発明は、ＩＣに適合した水平Ｓ
ＯＩＢＭＦＥＴを具備することを目的とする。
【００１０】
【課題を解決するための手段】本発明の一つの見地によ
れば、水平ＳＯＩＢＭＦＥＴは、Ｎ型またはＰ型のいず
れか一つの導電性を持つ半導体基板、前記半導体基板上
に形成された埋没絶縁膜、及び前記埋没絶縁膜の上面に
形成された第１導電型のドリフト領域を具備する。前記
ドリフト領域には前記埋没絶縁膜の上面から第１距離だ
け離隔された上部に形成された第２伝導型のゲート領域
が配置される。また、前記埋没絶縁膜の上面には前記ゲ
ート領域に隣接する第１導電型のソース領域が配置さ
れ、前記ゲート領域から所定距離を置いて離隔され前記
ソース領域と対向する第１導電型のドレイン領域が配置
される。ソース領域の側面にソース電極、前記ゲート領
域の上面にゲート電極、前記ドレイン領域の上面にドレ
イン電極が配置される。
【００１１】ここで、ゲート領域は、ソース領域の伸張
方向と平行に配列される多数のセルで構成され、多数の
セルの各々は第２距離だけ離隔される。ここで、第１距
離はチャンネル深さで、前記第２距離はチャンネル幅で
ある。また、第１導電型はＮ型で、第２導電型はＰ型で
ある。
【００１２】本発明の他の見地によれば、Ｎ型またはＰ
型の半導体基板上に埋没酸化膜を形成する。埋没酸化膜
の上面に第１導電型のドリフト領域を形成し、ドリフト
領域の所定部分にトレンチを形成し前記埋没酸化膜の上
面を露出させる。次に、ドリフト領域中、前記トレンチ
から所定距離を置いて離隔された部分に、前記埋没酸化
膜の上面から第１距離を置いて離隔された第２導電型の
ゲート領域を形成する。その後、ゲート領域と前記トレ
ンチ間に第１導電型のソース領域を形成すると同時に、
前記ソース領域に対向して前記ゲート領域から所定距離
を置いて離隔された部分に第１導電型のドレイン領域を
形成する。
【００１３】前記ゲート領域は、前記ソース領域の伸張
方向と平行に配列される多数のセルで構成される。多数
のセルの各々は第２距離だけ離隔される。一方、第１距
離はチャンネル深さ、前記第２距離はチャンネル幅、第
１伝導型はＮ型、第２伝導型はＰ型である。
【００１４】又、前記ドレイン領域の形成段階後、前記
ソース領域及びドレイン領域が形成された結果物の全面
に絶縁膜を形成し、トレンチ内部、前記ゲート領域及び
前記ドレイン領域の上部の前記絶縁膜を除去する。前記
トレンチ内部に金属物質を満たしてソース電極を形成
し、前記ゲート領域の上部及び前記ドレイン領域の上部
にそれぞれゲート電極及びドレイン電極を形成する。
【００１５】
【発明の実施の形態】図２は本発明による水平ＳＯＩＢ
ＭＦＥＴの斜視図である。Ｐ型またはＮ型の半導体基板
２０の上部に埋没酸化膜２１が配置される。埋没酸化膜
２１の上部にはエピタキシャル成長方法により形成され
た低濃度のｎ型ドリフト領域２２が配置される。ドリフ
ト領域２２中、前記埋没酸化膜２１の上面からチャンネ
ル深さの「ｄ」だけ離隔された部分に高濃度のＰ型ゲー
ト領域２４が配置される。ゲート領域２４は多数のセル
で構成される。各セルはチャンネル幅「Ｗ」により離隔
されている。高濃度のＰ型ゲート領域２４に隣接して高
濃度のＮ型ソース領域２５が配置され、高濃度のＰ型ゲ
ート領域２４と離隔されソース領域２５に対向して高濃
度のＮ型ドレイン領域２６が配置される。ゲート領域は
２４、ソース領域２５及びドレイン領域２６の各々にゲ
ート電極３０、ソース電極２８及びドレイン電極２９が
配置される。
【００１６】水平ＳＯＩＢＭＦＥＴの定常オフ動作を調
べてみると、ゲート−ソース電圧が０Ｖである時、高濃
度のＰ型ゲート領域２４とゲート領域の下部の低濃度の
Ｎ型ドリフト領域間の接合の内部電圧により「ｄ」の深
さを持つチャンネルまたはドリフト領域２２が空乏され
チャンネルに電位障壁が形成される。従って、ドレイン
電極に高電圧を加えてもソース領域２５とドレイン領域
２６間には電流がほぼ流れない。即ち、電流経路に接合
のない一般的なＪＦＥＴのようなターン−オフ速度の速
いユニポーラＦＥＴ動作を行う。
【００１７】定常オン動作を調べてみると、ゲート−ソ
ースに印加された電圧が正であれば、高濃度のｎ型ソー
ス領域２５と高濃度のＰ型ゲート領域２４間のＰ／Ｎ接
合に順方向電圧が印加される。従って、Ｐ型ゲート領域
からホールのエピタキシャル層であるドリフト領域及び
チャンネル領域へ注入され、ドリフト領域及びチャンネ
ル領域で伝導度変調が生ずることにより、低い飽和電圧
で高電流が獲得される。すなわち、水平ＳＯＩＢＭＦＥ
ＴはバイポーラＦＥＴと同様な動作を行い電流駆動力を
高めることができる。
【００１８】また、ゲート領域は図２に示したように、
多数のセルが拡散された構造であるので、水平ＳＯＩＢ
ＭＦＥＴの有効チャンネル領域が増加する。有効チャン
ネル領域が広くなるとドレイン電流経路が多くなり電流
レベルも高まるので、電流利得も増加する。
【００１９】一方、定常オン特性の素子の場合におい
て、従来のＳＯＩＢＭＦＥＴ素子の各々をブロッキング
するにはＳＯＩＢＭＦＥＴ以外に別の付加回路が要求さ
れる。しかし、本発明のＳＯＩＢＭＦＥＴはゲート電極
３０に０Ｖを印加し、チャンネル幅「Ｗ」を調節してチ
ャンネル深さ「ｄ」の電位障壁により大きい電位障壁を
形成することにより、素子各々をブロッキングできるの
で、電力ＩＣ素子の高集積化を達成できる。
【００２０】図３は順方向電流特性を２次元シミュレー
ションしたもので、チャンネル深さｄが１μmのＳＯＩ
ＢＭＦＥＴのターン−オン特性を示すグラフである。横
軸はドレイン電圧、縦軸はドレイン電流密度を示す。ゲ
ート−ソース電圧が０．６Ｖ乃至０．８５Ｖで約０．１
Ｖ程度の低い飽和電圧を持つことが分かる。
【００２１】チャンネル深さ「ｄ」が小さい程またはチ
ャンネル幅「Ｗ」が大きい程飽和電圧は小さくなるの
で、図２に示したように、ゲート領域が多数のセルが拡
散された３次元構造を持った水平ＳＯＩＢＭＦＥＴは、
チャンネル深さ「ｄ」とチャンネル幅「Ｗ」とを調節す
ることにより、電流駆動力を向上させることができる。
【００２２】図４は、初期電流密度２０A／cm２で発明
のＳＯＩＢＭＦＥＴとＭＯＳゲート電力素子らのターン
−オフ時間をシミュレーションしたグラフである。水平
ＳＯＩＢＭＦＥＴは約０．２μｓのターン−オフ時間を
有し、ＳＯＩＬＤＭＯＳは０．１μｓ、ＳＯＩＬＩＧＢ
Ｔは２．５μｓの時間を有する。ところが、ＳＯＩＬＤ
ＭＯＳのターン−オフ時間がＳＯＩＢＭＦＥＴより速い
が、ＳＯＩＬＤＭＯＳはターン−オフ以後にも電流漏洩
がずっと発生する反面、水平ＳＯＩＢＭＦＥＴはターン
−オフ以後に電流の尾がほぼ現れない。
【００２３】従って、本発明のＳＯＩＢＭＦＥＴは他の
パワーＩＣ素子に比しターン−オフ時低い飽和電圧を持
つのでオン抵抗が低いし、併せてターンオフ時順方向電
圧降下による電流密度の増加が緩慢なので、電圧遮断能
力が向上されスイッチング速度が向上されることが分か
る。また、エピタキシャル基板を使用してＢＭＦＥＴを
形成する場合に発生しているＢＪＴ寄生電流経路はＳＯ
Ｉの埋没絶縁膜により遮断されるので、漏洩電流は発生
しない。
【００２４】図４のグラフは２次元ゲート領域を持った
ＳＯＩＢＭＦＥＴをシミュレーションした結果であっ
て、図２に示したようにチャンネル幅Ｗだけ離隔された
多数のセルで構成された３次元ゲート接合を持ったＳＯ
ＩＢＭＦＥＴは、チャンネル幅を調整して２次元ゲート
接合を持ったＳＯＩＢＭＦＥＴより向上された定常オフ
特性と順方向電流特性とを得ることができる。
【００２５】図５Ａ乃至図５Ｃは本発明による水平ＳＯ
ＩＢＭＦＥＴの製造工程段階を示す。図５Ａに示したよ
うに、Ｐ型またはＮ型の半導体基板５０上の埋没酸化膜
５１の上面にエピタキシャル成長された低濃度のｎ型ド
リフト領域５２と酸化膜５３を順次的に形成する。以
後、写真食刻工程によりドリフト領域５２内にトレンチ
Ｔを形成する。トレンチＴから所定間隔をおいて離れた
部分に高濃度のＰ型ゲート領域５４を形成する。ゲート
領域５４は埋没酸化膜５１の上面からチャンネル深さに
該当する「ｄ」だけ離隔された位置に形成され、チャン
ネル幅「Ｗ」により離隔された多数のセルで構成され
る。多数のセルらはトレンチＴと平行に配列される。
【００２６】次に、図５Ｂに示したように、トレンチＴ
とゲート領域５４間に高濃度のＮ型ソース領域５５を形
成する。ソース領域５５はゲート領域５４と接触する。
一方、ソース領域５５の形成と同時に、ソース領域５５
に対向してゲート領域５４から所定距離をおいて離隔さ
れた高濃度のＮ型ドレイン領域５６を形成する。以後、
アニーリングを行ってドリフト領域、ゲート領域、ソー
ス領域及びドレイン領域の不純物を拡散させる。
【００２７】続いて、図５Ｃに示したように、結果物の
全面に絶縁膜５７を形成して写真食刻工程を行って、ト
レンチＴ内部とドレイン領域及びゲート領域の上部の絶
縁膜５７と酸化膜５３除去する。次に、金属物質でトレ
ンチ内部を満たしてソース電極５８を形成し、ゲート領
域５４及びドレイン領域５６にゲート電流６０及びドレ
イン電極５９を形成する。ゲート電極はＷで離隔された
セル電極で構成される。
【００２８】
【発明の効果】本発明による水平ＳＯＩＢＭＦＥＴは高
電圧、高周波領域に有用なパワーＩＣ用素子として、従
来のＭＯＳゲート水平電力素子に比べて非常に低い順方
向電圧降下特性と速いスイッチング特性を有する。多数
のセルで構成されたゲート領域により一層高い電流利得
と電流容量を得ることができる。また、ゲート領域の下
部のチャンネル長さとチャンネル幅を調節することによ
り素子のオン／オフ特性を調節できる。
【００２９】以上で本発明を特定の実施例に限って説明
したが、本発明は、これに限らず、本発明の思想から逸
脱しない範囲内で多様に変形できることは当業者に明ら
かである。
【図面の簡単な説明】
【図１】 垂直ＢＭＦＥＴを示す断面図である。
【図２】 本発明による水平ＳＯＩＢＭＦＥＴの斜視図
である。
【図３】 本発明による水平ＳＯＩＢＭＦＥＴのＩ−Ｖ
特性を示すグラフである。
【図４】 本発明による水平ＳＯＩＢＭＦＥＴと従来の
水平電力素子のターン−オフ特性を比較するグラフであ
る。
【図５】 Ａ乃至Ｃは、本発明の水平ＳＯＩＢＭＦＥＴ
の製造工程を示す工程断面図である。
【符号の説明】
２０、５０…基板 ２１、５１…埋没酸化膜 ２２、５２…ドリフト領域 ２４、５４…ゲート領域 ｄ…チャンネル深さ Ｗ…チャンネル幅 ２５、５５…ソース領域 ２６、５６…ドレイン領域 Ｔ…トレンチ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】半導体基板、前記半導体基板上に形成され
    た埋没絶縁膜、前記埋没絶縁膜の上面に形成された第１
    導電型のドリフト領域、前記ドリフト領域に形成され、
    前記埋没絶縁膜の上面で第１距離だけ離隔された上部に
    形成された第２導電型のゲート領域、前記埋没絶縁膜の
    上面に形成され、前記ゲート領域に隣接する第１導電型
    のソース領域、及び前記埋没絶縁膜の上面に形成され、
    前記ゲート領域から所定距離を置いて離隔され前記ソー
    ス領域と対向する第１導電型のドレイン領域を具備する
    水平バイポーラ電界効果トランジスタ。
  2. 【請求項２】前記ソース領域の側面に形成されたソース
    電極、前記ゲート領域の上面に形成されたゲート電極、
    及び前記ドレイン領域の上面に形成されたドレイン電極
    を更に具備する請求項１記載の水平バイポーラ電界効果
    トランジスタ。
  3. 【請求項３】前記ゲート領域は、前記ソース領域の伸張
    方向と平行に配列される多数のセルで構成され、多数の
    セルの各々は第２距離だけ離隔された請求項１記載の水
    平バイポーラ電界効果トランジスタ。
  4. 【請求項４】前記第１距離はチャンネル深さで、前記第
    ２距離はチャンネル幅である請求項３記載の水平バイポ
    ーラ電界効果トランジスタ。
  5. 【請求項５】前記半導体基板はＮ型またはＰ型である請
    求項１記載の水平バイポーラ電界効果トランジスタ。
  6. 【請求項６】前記第１導電型はＮ型で、第２導電型はＰ
    型である請求項１記載の水平バイポーラ電界効果トラン
    ジスタ。
  7. 【請求項７】半導体基板上に埋没酸化膜を形成する段
    階、前記埋没酸化膜の上面に第１導電型のドリフト領域
    を形成する段階、前記ドリフト領域の所定部分にトレン
    チを形成して前記埋没酸化膜の上面を露出させる段階、
    前記ドリフト領域中、前記トレンチから所定距離を置い
    て離隔された部分に、前記埋没酸化膜の上面から第１距
    離を置いて離隔された第２導電型のゲート領域を形成す
    る段階、及び、前記ゲート領域と前記トレンチ間に第１
    導電型のソース領域を形成すると同時に、前記ソース領
    域に対向して前記ゲート領域から所定距離を置いて隔離
    された部分に第１導電型のドレイン領域を形成する段階
    を具備する水平バイポーラ電界効果トランジスタの製造
    方法。
  8. 【請求項８】前記ゲート領域は、前記ソース領域の伸張
    方向と平行に配列される多数のセルで構成され、多数の
    セルの各々は第２距離だけ離隔された請求項７記載の水
    平バイポーラ電界効果トランジスタの製造方法。
  9. 【請求項９】前記第１距離はチャンネル深さで、前記第
    ２距離はチャンネル幅である請求項８記載の水平バイポ
    ーラ電界効果トランジスタの製造方法。
  10. 【請求項１０】前記半導体基板はＮ型またはＰ型である
    請求項７記載の水平バイポーラ電界効果トランジスタの
    製造方法。
  11. 【請求項１１】前記第１導電型はＮ型で、第２導電型は
    Ｐ型である請求項７記載の水平バイポーラ電界効果トラ
    ンジスタの製造方法。
  12. 【請求項１２】前記ドレイン領域の形成段階後、前記ソ
    ース領域及びドレイン領域が形成された結果物の全面に
    絶縁膜を形成する段階、前記トレンチ内部、前記ゲート
    領域及び前記ドレイン領域の上部の前記絶縁膜を除去す
    る段階、前記トレンチ内部に金属物質を満たしてソース
    電極を形成する段階、及び、前記ゲート領域の上部及び
    前記ドレイン領域の上部にそれぞれゲート電極及びドレ
    イン電極を形成する段階を更に具備する請求項７記載の
    水平バイポーラ電界効果トランジスタの製造方法。
JP18389498A 1997-06-30 1998-06-30 水平バイポーラ型電界効果トランジスタ及びその製造方法 Expired - Lifetime JP3840505B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1997-30392 1997-06-30
KR1019970030392A KR19990006170A (ko) 1997-06-30 1997-06-30 수평 바이폴라형 전계 효과 트랜지스터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
JP2000243756A true JP2000243756A (ja) 2000-09-08
JP3840505B2 JP3840505B2 (ja) 2006-11-01

Family

ID=19513079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18389498A Expired - Lifetime JP3840505B2 (ja) 1997-06-30 1998-06-30 水平バイポーラ型電界効果トランジスタ及びその製造方法

Country Status (3)

Country Link
US (2) US6084254A (ja)
JP (1) JP3840505B2 (ja)
KR (1) KR19990006170A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791683B1 (ko) 2006-12-05 2008-01-03 동부일렉트로닉스 주식회사 수평형 모스 트랜지스터 및 그 제조 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999048210A1 (fr) * 1998-03-16 1999-09-23 Hitachi, Ltd. Circuit convertisseur n/a
US6346451B1 (en) * 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US6861678B2 (en) * 2003-07-18 2005-03-01 Texas Instruments Incorporated Double diffused vertical JFET
US7977714B2 (en) * 2007-10-19 2011-07-12 International Business Machines Corporation Wrapped gate junction field effect transistor
US7960222B1 (en) * 2007-11-21 2011-06-14 National Semiconductor Corporation System and method for manufacturing double EPI N-type lateral diffusion metal oxide semiconductor transistors
US20100117153A1 (en) * 2008-11-07 2010-05-13 Honeywell International Inc. High voltage soi cmos device and method of manufacture
EP2876686B1 (en) * 2013-11-22 2019-03-20 ams AG High-voltage semiconductor device and method of producing the same
GB2622086A (en) * 2022-09-02 2024-03-06 Search For The Next Ltd A novel transistor device
CN116053302B (zh) * 2023-03-07 2023-07-04 南京邮电大学 基于双soi结构的背栅辅助resurf系统及双soi结构的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3938241A (en) * 1972-10-24 1976-02-17 Motorola, Inc. Vertical channel junction field-effect transistors and method of manufacture
US3855608A (en) * 1972-10-24 1974-12-17 Motorola Inc Vertical channel junction field-effect transistors and method of manufacture
US4314267A (en) * 1978-06-13 1982-02-02 Ibm Corporation Dense high performance JFET compatible with NPN transistor formation and merged BIFET
US5241211A (en) * 1989-12-20 1993-08-31 Nec Corporation Semiconductor device
US5378642A (en) * 1993-04-19 1995-01-03 General Electric Company Method of making a silicon carbide junction field effect transistor device for high temperature applications
EP0632491A3 (de) * 1993-07-02 1996-09-11 Siemens Ag Herstellungsverfahren für lateralen Bipolartransistor.
FR2708144A1 (fr) * 1993-07-22 1995-01-27 Philips Composants Dispositif intégré associant un transistor bipolaire à un transistor à effet de champ.
US5494837A (en) * 1994-09-27 1996-02-27 Purdue Research Foundation Method of forming semiconductor-on-insulator electronic devices by growing monocrystalline semiconducting regions from trench sidewalls
KR0178315B1 (ko) * 1995-10-20 1999-03-20 한민구 수평형 바이폴라 모드 전계 효과 트랜지스터

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791683B1 (ko) 2006-12-05 2008-01-03 동부일렉트로닉스 주식회사 수평형 모스 트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
US6358786B1 (en) 2002-03-19
KR19990006170A (ko) 1999-01-25
JP3840505B2 (ja) 2006-11-01
US6084254A (en) 2000-07-04

Similar Documents

Publication Publication Date Title
US7968940B2 (en) Insulated gate bipolar transistor device comprising a depletion-mode MOSFET
EP0633611B1 (en) Semiconductor device comprising an insulated-gate bipolar field-effect device
EP2497116B1 (en) Power semiconductor devices having selectively doped jfet regions and related methods of forming such devices
KR100869324B1 (ko) 베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐영역을 구비한 전력 반도체 소자 및 그 제조방법
JP2504862B2 (ja) 半導体装置及びその製造方法
JP2005510059A (ja) 電界効果トランジスタ半導体デバイス
KR20100064263A (ko) 반도체 소자 및 이의 제조 방법
TWI685899B (zh) 金屬氧化物半導體閘極式裝置之單元佈線及製造技術之強化
KR20000029577A (ko) 선형전류-전압특성을가지는반도체부품
US8067797B2 (en) Variable threshold trench IGBT with offset emitter contacts
KR100194668B1 (ko) 전력용 절연 게이트 바이폴라 트랜지스터
JP3840505B2 (ja) 水平バイポーラ型電界効果トランジスタ及びその製造方法
JPH08213617A (ja) 半導体装置およびその駆動方法
US5912497A (en) Semiconductor switching devices having buried gate electrodes and methods of forming same
JPH01253278A (ja) 半導体装置
JP3409244B2 (ja) 半導体装置
US5723349A (en) Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure
JPH07101737B2 (ja) 半導体装置の製造方法
JP2000311998A (ja) 絶縁ゲートターンオフサイリスタ
JPH06112494A (ja) 絶縁ゲート型バイポーラトランジスタ
KR20070084612A (ko) 전계 효과 트랜지스터 및 그 제조 방법
JPH0888357A (ja) 横型ｉｇｂｔ
JPH0992826A (ja) 半導体素子及びそのシミュレーション方法
US11114553B2 (en) Lateral insulated gate turn-off device with induced emitter
JPH0878670A (ja) 電荷注入形絶縁ゲート半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051220

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060201

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060614

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090818

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100818

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100818

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120818

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130818

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term