JPH0992826A - 半導体素子及びそのシミュレーション方法 - Google Patents
半導体素子及びそのシミュレーション方法Info
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- JPH0992826A JPH0992826A JP7247889A JP24788995A JPH0992826A JP H0992826 A JPH0992826 A JP H0992826A JP 7247889 A JP7247889 A JP 7247889A JP 24788995 A JP24788995 A JP 24788995A JP H0992826 A JPH0992826 A JP H0992826A
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Abstract
(57)【要約】
【課題】 本発明は、素子設計の最適化により、オン電
圧の低下を図る。 【解決手段】 ゲート電極（１８）からドレイン電極
（１４）に向かう方向のゲート電極の中心線上における
第１導電型ベース層（１１）のキャリア分布が、第２導
電型ベース層（１５）よりもドレイン電極側で極小値を
もつことにより、キャリアが蓄積されてオン電圧を低下
できる半導体素子及びそのシミュレーション方法。
圧の低下を図る。 【解決手段】 ゲート電極（１８）からドレイン電極
（１４）に向かう方向のゲート電極の中心線上における
第１導電型ベース層（１１）のキャリア分布が、第２導
電型ベース層（１５）よりもドレイン電極側で極小値を
もつことにより、キャリアが蓄積されてオン電圧を低下
できる半導体素子及びそのシミュレーション方法。
Description
【０００１】
【発明の属する技術分野】本発明は、大電力の制御に用
いられる自己消弧型の半導体素子に係わり、特に、オン
電圧を低下し得る半導体素子及びそのシミュレーション
方法に関する。
いられる自己消弧型の半導体素子に係わり、特に、オン
電圧を低下し得る半導体素子及びそのシミュレーション
方法に関する。
【０００２】
【従来の技術】最近、電力制御用の素子としてＩＧＢＴ
（Insulated Gate Bipolar Transistor ）が注目されて
いる。このＩＧＢＴは、ＭＯＳ構造をもったバイポーラ
素子であり、パワーＭＯＳＦＥＴの高速スイッチング特
性とバイポーラトランジスタの高耐圧・高導通特性とを
有している。
（Insulated Gate Bipolar Transistor ）が注目されて
いる。このＩＧＢＴは、ＭＯＳ構造をもったバイポーラ
素子であり、パワーＭＯＳＦＥＴの高速スイッチング特
性とバイポーラトランジスタの高耐圧・高導通特性とを
有している。
【０００３】図５４はこの種のＩＧＢＴの構成を模式的
に示す断面図である。このＩＧＢＴは、基板をｎ型ベー
ス層１とし、ｎ型ベース層１の一方の表面には拡散によ
りｎ型バッファ層２及びｐ型エミッタ層３が順次形成さ
れ、ｐ型エミッタ層３の表面上にはドレイン電極４が形
成されている。
に示す断面図である。このＩＧＢＴは、基板をｎ型ベー
ス層１とし、ｎ型ベース層１の一方の表面には拡散によ
りｎ型バッファ層２及びｐ型エミッタ層３が順次形成さ
れ、ｐ型エミッタ層３の表面上にはドレイン電極４が形
成されている。
【０００４】また、ｎ型ベース層１の他方の表面には複
数のｐ型ベース層５が選択的に拡散形成されており、各
ｐ型ベース層５の表面にはｎ型ソース層６が選択的に形
成されている。
数のｐ型ベース層５が選択的に拡散形成されており、各
ｐ型ベース層５の表面にはｎ型ソース層６が選択的に形
成されている。
【０００５】一方のｐ型ベース層５及びｎ型ソース層６
からｎ型ベース層１を介して他方のｐ型ベース層５及び
ｎ型ソース層６に至る領域上には、Ｓｉ絶縁膜７を介し
て、長さＬｇのゲート電極８が設けられている。また、
ゲート電極８を挟むように、一方のｐ型ベース層５上及
びｎ型ソース層６上と、他方のｐ型ベース層５上及びｎ
型ソース層６上とには各々ソース電極９が形成されてい
る。
からｎ型ベース層１を介して他方のｐ型ベース層５及び
ｎ型ソース層６に至る領域上には、Ｓｉ絶縁膜７を介し
て、長さＬｇのゲート電極８が設けられている。また、
ゲート電極８を挟むように、一方のｐ型ベース層５上及
びｎ型ソース層６上と、他方のｐ型ベース層５上及びｎ
型ソース層６上とには各々ソース電極９が形成されてい
る。
【０００６】ここで、素子面積に対するＭＯＳゲート部
分の面積は、最大でも８６％未満に設計されている。逆
に、ＭＯＳゲート以外の面積、すなわちｐ型ベース層５
の拡散窓の面積は、素子面積に対して１４％以上に設計
されている。
分の面積は、最大でも８６％未満に設計されている。逆
に、ＭＯＳゲート以外の面積、すなわちｐ型ベース層５
の拡散窓の面積は、素子面積に対して１４％以上に設計
されている。
【０００７】このような設計は、ＭＯＳ構造を有するＭ
ＯＳＦＥＴと同様に、３つの抵抗のモデルを用いてなさ
れている。
ＯＳＦＥＴと同様に、３つの抵抗のモデルを用いてなさ
れている。
【０００８】すなわち、ＩＧＢＴのオン抵抗は、図５５
に示すように、Ｒch、Ｒjfet、Ｒbip の３つの抵抗にて
構成される。ＲchはＭＯＳＦＥＴ部分の反転層にて電圧
降下を生じさせる抵抗分であり、Ｒjfetは隣り合うｐ型
ベース層により挟まれた領域の抵抗分である。Ｒbip は
ｐ型ベース層の深さよりも深い部分のｎ型ベース層にて
電圧降下を生じさせる抵抗分である。
に示すように、Ｒch、Ｒjfet、Ｒbip の３つの抵抗にて
構成される。ＲchはＭＯＳＦＥＴ部分の反転層にて電圧
降下を生じさせる抵抗分であり、Ｒjfetは隣り合うｐ型
ベース層により挟まれた領域の抵抗分である。Ｒbip は
ｐ型ベース層の深さよりも深い部分のｎ型ベース層にて
電圧降下を生じさせる抵抗分である。
【０００９】これらＲch、Ｒjfet、Ｒbip は、図５５に
示すように、互いに独立してゲート電極８の長さＬｇに
依存した値をとると考えられる。Ｒchは、図５５（ａ）
に示すように、ゲート長Ｌｇが増加すると、単位面積当
たりのチャネル幅（チャネル密度）が減少することか
ら、ゲート長Ｌｇに比例して上昇する。Ｒjfetは、図５
５（ｂ）に示すように、ゲート長Ｌｇが増加すると、隣
り合うｐ型ベース層５相互間の距離が広がり、両ｐ型ベ
ース層５からの空乏層の広がりに対して空乏化しない部
分の幅が確保されるようになるため、ゲート長Ｌｇに比
例して減少する。なお、Ｒch及びＲjfetは互いにトレー
ドオフの関係にある。Ｒbip は、図５５（ｃ）に示すよ
うに、ゲート長Ｌｇ及びそれに伴う諸効果とは関係なく
一定値をとる。
示すように、互いに独立してゲート電極８の長さＬｇに
依存した値をとると考えられる。Ｒchは、図５５（ａ）
に示すように、ゲート長Ｌｇが増加すると、単位面積当
たりのチャネル幅（チャネル密度）が減少することか
ら、ゲート長Ｌｇに比例して上昇する。Ｒjfetは、図５
５（ｂ）に示すように、ゲート長Ｌｇが増加すると、隣
り合うｐ型ベース層５相互間の距離が広がり、両ｐ型ベ
ース層５からの空乏層の広がりに対して空乏化しない部
分の幅が確保されるようになるため、ゲート長Ｌｇに比
例して減少する。なお、Ｒch及びＲjfetは互いにトレー
ドオフの関係にある。Ｒbip は、図５５（ｃ）に示すよ
うに、ゲート長Ｌｇ及びそれに伴う諸効果とは関係なく
一定値をとる。
【００１０】前述した通り、ＲchとＲjfetとがトレード
オフの関係にあるため、ゲート長Ｌｇは、Ｒch及びＲjf
etの両方を過大にしないように、前述したゲート部分の
面積割合に対応する範囲が最適値とされている。
オフの関係にあるため、ゲート長Ｌｇは、Ｒch及びＲjf
etの両方を過大にしないように、前述したゲート部分の
面積割合に対応する範囲が最適値とされている。
【００１１】しかしながら、このように設計されたＩＧ
ＢＴでは、構造上、オン電圧の低下が不可であることが
分かっている。実際にも、ＩＧＢＴは２０００Ｖを越え
るような高耐圧化を行なうと、ＧＴＯ等と比較してオン
電圧が急激に高くなり、利用不可となる問題がある。
ＢＴでは、構造上、オン電圧の低下が不可であることが
分かっている。実際にも、ＩＧＢＴは２０００Ｖを越え
るような高耐圧化を行なうと、ＧＴＯ等と比較してオン
電圧が急激に高くなり、利用不可となる問題がある。
【００１２】また一方、個々のＩＧＢＴを微細化して集
積化することにより、ｎ型ベース層１に注入される電子
を単位面積当たりで増加させ、オン電圧の低下を図る方
式が考えられている。しかしながらこの方式では、なぜ
かオン電圧を上昇させる問題がある。
積化することにより、ｎ型ベース層１に注入される電子
を単位面積当たりで増加させ、オン電圧の低下を図る方
式が考えられている。しかしながらこの方式では、なぜ
かオン電圧を上昇させる問題がある。
【００１３】
【発明が解決しようとする課題】以上述べたようにＩＧ
ＢＴでは、オン電圧の低下が不可となっている問題があ
る。
ＢＴでは、オン電圧の低下が不可となっている問題があ
る。
【００１４】本発明は上記実情を考慮してなされたもの
で、素子設計の最適化により、オン電圧を低下し得る半
導体素子及びそのシミュレーション方法を提供すること
を目的とする。
で、素子設計の最適化により、オン電圧を低下し得る半
導体素子及びそのシミュレーション方法を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】請求項１に対応する発明
は、第１導電型ベース層と、この第１導電型ベース層の
表面に形成された第２導電型エミッタ層と、この第２導
電型エミッタ層の表面上に形成されたドレイン電極と、
前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に選択的に形成された第２導電型
ベース層と、この第２導電型ベース層の表面に選択的に
形成された第１導電型ソース層と、この第１導電型ソー
ス層と前記第２導電型ベース層とに接して形成されたソ
ース電極と、前記第１導電型ソース層と前記第２導電型
ベース層と前記第１導電型ベース層との表面上にゲート
絶縁膜を介して形成されたゲート電極とを備えた半導体
素子において、前記ゲート電極から前記ドレイン電極に
向かう方向の前記ゲート電極の中心線上における前記第
１導電型ベース層のキャリア分布が、前記第２導電型ベ
ース層よりも前記ドレイン電極側で極小値をもつ半導体
素子である。
は、第１導電型ベース層と、この第１導電型ベース層の
表面に形成された第２導電型エミッタ層と、この第２導
電型エミッタ層の表面上に形成されたドレイン電極と、
前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に選択的に形成された第２導電型
ベース層と、この第２導電型ベース層の表面に選択的に
形成された第１導電型ソース層と、この第１導電型ソー
ス層と前記第２導電型ベース層とに接して形成されたソ
ース電極と、前記第１導電型ソース層と前記第２導電型
ベース層と前記第１導電型ベース層との表面上にゲート
絶縁膜を介して形成されたゲート電極とを備えた半導体
素子において、前記ゲート電極から前記ドレイン電極に
向かう方向の前記ゲート電極の中心線上における前記第
１導電型ベース層のキャリア分布が、前記第２導電型ベ
ース層よりも前記ドレイン電極側で極小値をもつ半導体
素子である。
【００１６】また、請求項２に対応する発明は、請求項
１に対応するキャリア分布としては、前記第１導電型ベ
ース層内で前記ゲート絶縁膜近傍に極大値をもつ半導体
素子である。
１に対応するキャリア分布としては、前記第１導電型ベ
ース層内で前記ゲート絶縁膜近傍に極大値をもつ半導体
素子である。
【００１７】さらに、請求項３に対応する発明は、第１
導電型ベース層と、この第１導電型ベース層の表面に形
成された第２導電型エミッタ層と、この第２導電型エミ
ッタ層の表面上に形成されたドレイン電極と、前記第１
導電型ベース層における前記第２導電型エミッタ層とは
反対側の表面に選択的に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に選択的に形成され
た第１導電型ソース層と、この第１導電型ソース層と前
記第２導電型ベース層とに接して形成されたソース電極
と、前記第１導電型ソース層と前記第２導電型ベース層
と前記第１導電型ベース層との表面上にゲート絶縁膜を
介して形成されたゲート電極とを備えた半導体素子にお
いて、オン状態のとき、前記第２導電型ベース層から注
入される第１導電型キャリアにより流れる電流Ｉchと、
前記ドレイン電極から流入される全電流Ｉと、前記第１
導電型ベース層における第１導電型キャリアの移動度μ
1及び第２導電型キャリアの移動度μ2 とが下記式の関
係にある半導体素子である。
導電型ベース層と、この第１導電型ベース層の表面に形
成された第２導電型エミッタ層と、この第２導電型エミ
ッタ層の表面上に形成されたドレイン電極と、前記第１
導電型ベース層における前記第２導電型エミッタ層とは
反対側の表面に選択的に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に選択的に形成され
た第１導電型ソース層と、この第１導電型ソース層と前
記第２導電型ベース層とに接して形成されたソース電極
と、前記第１導電型ソース層と前記第２導電型ベース層
と前記第１導電型ベース層との表面上にゲート絶縁膜を
介して形成されたゲート電極とを備えた半導体素子にお
いて、オン状態のとき、前記第２導電型ベース層から注
入される第１導電型キャリアにより流れる電流Ｉchと、
前記ドレイン電極から流入される全電流Ｉと、前記第１
導電型ベース層における第１導電型キャリアの移動度μ
1及び第２導電型キャリアの移動度μ2 とが下記式の関
係にある半導体素子である。
【００１８】Ｉch／Ｉ＞μ1 ／（μ1 ＋μ2 ） また、請求項４に対応する発明は、請求項３に対応する
μ1 ／（μ1 ＋μ2 ）が０．７４５である半導体素子で
ある。
μ1 ／（μ1 ＋μ2 ）が０．７４５である半導体素子で
ある。
【００１９】さらに、請求項５に対応する発明は、第１
導電型ベース層と、この第１導電型ベース層の表面に形
成された第２導電型エミッタ層と、この第２導電型エミ
ッタ層の表面上に形成されたドレイン電極と、前記第１
導電型ベース層における前記第２導電型エミッタ層とは
反対側の表面に選択的に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に選択的に形成され
た第１導電型ソース層と、この第１導電型ソース層と前
記第２導電型ベース層とに接して形成されたソース電極
と、前記第１導電型ソース層と前記第２導電型ベース層
と前記第１導電型ベース層との表面上にゲート絶縁膜を
介して形成されたゲート電極とを備えた半導体素子にお
いて、前記ゲート電極の面積は、素子の有効面積の８６
％以上である半導体素子である。
導電型ベース層と、この第１導電型ベース層の表面に形
成された第２導電型エミッタ層と、この第２導電型エミ
ッタ層の表面上に形成されたドレイン電極と、前記第１
導電型ベース層における前記第２導電型エミッタ層とは
反対側の表面に選択的に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に選択的に形成され
た第１導電型ソース層と、この第１導電型ソース層と前
記第２導電型ベース層とに接して形成されたソース電極
と、前記第１導電型ソース層と前記第２導電型ベース層
と前記第１導電型ベース層との表面上にゲート絶縁膜を
介して形成されたゲート電極とを備えた半導体素子にお
いて、前記ゲート電極の面積は、素子の有効面積の８６
％以上である半導体素子である。
【００２０】また、請求項６に対応する発明は、第１導
電型ベース層と、この第１導電型ベース層の表面に形成
された第２導電型エミッタ層と、この第２導電型エミッ
タ層の表面上に形成されたドレイン電極と、前記第１導
電型ベース層における前記第２導電型エミッタ層とは反
対側の表面に選択的に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に選択的に形成され
た第１導電型ソース層と、この第１導電型ソース層と前
記第２導電型ベース層とに接して形成されたソース電極
と、前記第１導電型ソース層と前記第２導電型ベース層
と前記第１導電型ベース層との表面上にゲート絶縁膜を
介して形成されたゲート電極とを備えた半導体素子にお
いて、前記ゲート電極からみた容量成分は、３×１０-8
［Ｆ／ｃｍ2 ］以上である半導体素子である。
電型ベース層と、この第１導電型ベース層の表面に形成
された第２導電型エミッタ層と、この第２導電型エミッ
タ層の表面上に形成されたドレイン電極と、前記第１導
電型ベース層における前記第２導電型エミッタ層とは反
対側の表面に選択的に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に選択的に形成され
た第１導電型ソース層と、この第１導電型ソース層と前
記第２導電型ベース層とに接して形成されたソース電極
と、前記第１導電型ソース層と前記第２導電型ベース層
と前記第１導電型ベース層との表面上にゲート絶縁膜を
介して形成されたゲート電極とを備えた半導体素子にお
いて、前記ゲート電極からみた容量成分は、３×１０-8
［Ｆ／ｃｍ2 ］以上である半導体素子である。
【００２１】さらに、請求項７に対応する発明は、絶縁
性基板と、この絶縁性基板の表面上に形成された第１導
電型ベース層と、この第１導電型ベース層の表面に選択
的に形成された第１導電型バッファ層と、この第１導電
型バッファ層の表面に選択的に形成された第２導電型エ
ミッタ層と、この第２導電型エミッタ層の表面上に形成
されたドレイン電極と、前記第１導電型ベース層の表面
に選択的に形成された第２導電型ベース層と、この第２
導電型ベース層の表面に選択的に形成された第１導電型
ソース層と、この第１導電型ソース層と前記第２導電型
ベース層とに接して形成されたソース電極と、前記第１
導電型ソース層と前記第２導電型ベース層と前記第１導
電型ベース層との表面上にゲート絶縁膜を介して形成さ
れたゲート電極とを備えた半導体素子において、前記ゲ
ート電極と前記第１導電型ベース層との対向する部分の
長さが前記第１導電型ベース層の厚さよりも長く、前記
第１導電型ベース層の表面のキャリア分布の極小値が、
前記ゲート電極よりも前記第１導電型バッファ層側にあ
る半導体素子である。
性基板と、この絶縁性基板の表面上に形成された第１導
電型ベース層と、この第１導電型ベース層の表面に選択
的に形成された第１導電型バッファ層と、この第１導電
型バッファ層の表面に選択的に形成された第２導電型エ
ミッタ層と、この第２導電型エミッタ層の表面上に形成
されたドレイン電極と、前記第１導電型ベース層の表面
に選択的に形成された第２導電型ベース層と、この第２
導電型ベース層の表面に選択的に形成された第１導電型
ソース層と、この第１導電型ソース層と前記第２導電型
ベース層とに接して形成されたソース電極と、前記第１
導電型ソース層と前記第２導電型ベース層と前記第１導
電型ベース層との表面上にゲート絶縁膜を介して形成さ
れたゲート電極とを備えた半導体素子において、前記ゲ
ート電極と前記第１導電型ベース層との対向する部分の
長さが前記第１導電型ベース層の厚さよりも長く、前記
第１導電型ベース層の表面のキャリア分布の極小値が、
前記ゲート電極よりも前記第１導電型バッファ層側にあ
る半導体素子である。
【００２２】また、請求項８に対応する発明は、第１導
電型ベース層と、この第１導電型ベース層の表面に形成
された第２導電型エミッタ層と、この第２導電型エミッ
タ層の表面上に形成されたドレイン電極と、前記第１導
電型ベース層における前記第２導電型エミッタ層とは反
対側の表面に形成された第２導電型ベース層と、この第
２導電型ベース層内に前記第１導電型ベース層に達する
深さに形成された溝にゲート絶縁膜を介して埋込み形成
されたゲート電極と、前記ゲート絶縁膜に接するように
前記第２導電型ベース層の表面に選択的に形成さされた
第１導電型ソース層と、この第１導電型ソース層と前記
第２導電型ベース層とに接して形成されたソース電極と
を備えた半導体素子において、オン状態のとき、前記第
２導電型ベース層から注入される第１導電型キャリアに
より流れる電流Ｉchと、前記ドレイン電極から流入され
る全電流Ｉと、前記第１導電型ベース層における第１導
電型キャリアの移動度μ1 及び第２導電型キャリアの移
動度μ2 とが下記式の関係にある半導体素子である。
電型ベース層と、この第１導電型ベース層の表面に形成
された第２導電型エミッタ層と、この第２導電型エミッ
タ層の表面上に形成されたドレイン電極と、前記第１導
電型ベース層における前記第２導電型エミッタ層とは反
対側の表面に形成された第２導電型ベース層と、この第
２導電型ベース層内に前記第１導電型ベース層に達する
深さに形成された溝にゲート絶縁膜を介して埋込み形成
されたゲート電極と、前記ゲート絶縁膜に接するように
前記第２導電型ベース層の表面に選択的に形成さされた
第１導電型ソース層と、この第１導電型ソース層と前記
第２導電型ベース層とに接して形成されたソース電極と
を備えた半導体素子において、オン状態のとき、前記第
２導電型ベース層から注入される第１導電型キャリアに
より流れる電流Ｉchと、前記ドレイン電極から流入され
る全電流Ｉと、前記第１導電型ベース層における第１導
電型キャリアの移動度μ1 及び第２導電型キャリアの移
動度μ2 とが下記式の関係にある半導体素子である。
【００２３】Ｉch／Ｉ＞μ1 ／（μ1 ＋μ2 ） さらに、請求項９に対応する発明は、請求項８に対応す
る第２導電型ベース層としては、前記ゲート絶縁膜近傍
における不純物濃度の最高値が５×１０16ｃｍ-3以上で
あり、且つ前記ゲート絶縁膜に沿った長さが１．３μｍ
以下である半導体素子である。
る第２導電型ベース層としては、前記ゲート絶縁膜近傍
における不純物濃度の最高値が５×１０16ｃｍ-3以上で
あり、且つ前記ゲート絶縁膜に沿った長さが１．３μｍ
以下である半導体素子である。
【００２４】また、請求項１０に対応する発明は、第１
導電型ベース層と、この第１導電型ベース層の表面に形
成された第２導電型エミッタ層と、この第２導電型エミ
ッタ層の表面上に形成されたドレイン電極と、前記第１
導電型ベース層における前記第２導電型エミッタ層とは
反対側の表面に選択的に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に選択的に形成され
た第１導電型ソース層と、この第１導電型ソース層と前
記第２導電型ベース層とに接して形成されたソース電極
と、前記第１導電型ソース層と前記第２導電型ベース層
と前記第１導電型ベース層との表面上にゲート絶縁膜を
介して形成されたゲート電極とを備えた半導体素子のシ
ミュレーション方法において、前記ドレイン電極から流
入される全電流Ｉと前記第１導電型ベース層における第
１導電型キャリアの移動度μ1 及び第２導電型キャリア
の移動度μ2 とを設定する設定工程と、前記設定工程に
より設定される全電流Ｉに基づいて、前記第２導電型ベ
ース層から注入される第１導電型キャリアにより流れる
電流Ｉchと前記全電流Ｉとの電流比Ｉch／Ｉを求めると
共に、前記電流比Ｉch／Ｉ、前記移動度μ1 及び前記移
動度μ2 に基づいて、前記第１導電型ベース層のキャリ
ア密度分布を算出する第１の算出工程と、前記第１の算
出工程とは独立して与えられる前記第１導電型ベース層
のキャリア密度分布及び前記半導体素子の表面構造に基
づいて、電流比Ｉch／Ｉを算出する第２の算出工程と、
前記第１及び第２の算出工程による各々の算出結果を互
いに無矛盾に整合させることにより、前記第１導電型ベ
ース層のキャリア密度分布を算出するキャリア分布算出
工程と、前記キャリア分布算出工程により算出されるキ
ャリア密度分布に基づいて、前記第２導電型ベース層か
ら前記第２導電型エミッタ層に至る間の前記第１導電型
ベース層の抵抗Ｒbip を算出するオン抵抗算出工程とを
含んでいる半導体素子のシミュレーション方法である。
導電型ベース層と、この第１導電型ベース層の表面に形
成された第２導電型エミッタ層と、この第２導電型エミ
ッタ層の表面上に形成されたドレイン電極と、前記第１
導電型ベース層における前記第２導電型エミッタ層とは
反対側の表面に選択的に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に選択的に形成され
た第１導電型ソース層と、この第１導電型ソース層と前
記第２導電型ベース層とに接して形成されたソース電極
と、前記第１導電型ソース層と前記第２導電型ベース層
と前記第１導電型ベース層との表面上にゲート絶縁膜を
介して形成されたゲート電極とを備えた半導体素子のシ
ミュレーション方法において、前記ドレイン電極から流
入される全電流Ｉと前記第１導電型ベース層における第
１導電型キャリアの移動度μ1 及び第２導電型キャリア
の移動度μ2 とを設定する設定工程と、前記設定工程に
より設定される全電流Ｉに基づいて、前記第２導電型ベ
ース層から注入される第１導電型キャリアにより流れる
電流Ｉchと前記全電流Ｉとの電流比Ｉch／Ｉを求めると
共に、前記電流比Ｉch／Ｉ、前記移動度μ1 及び前記移
動度μ2 に基づいて、前記第１導電型ベース層のキャリ
ア密度分布を算出する第１の算出工程と、前記第１の算
出工程とは独立して与えられる前記第１導電型ベース層
のキャリア密度分布及び前記半導体素子の表面構造に基
づいて、電流比Ｉch／Ｉを算出する第２の算出工程と、
前記第１及び第２の算出工程による各々の算出結果を互
いに無矛盾に整合させることにより、前記第１導電型ベ
ース層のキャリア密度分布を算出するキャリア分布算出
工程と、前記キャリア分布算出工程により算出されるキ
ャリア密度分布に基づいて、前記第２導電型ベース層か
ら前記第２導電型エミッタ層に至る間の前記第１導電型
ベース層の抵抗Ｒbip を算出するオン抵抗算出工程とを
含んでいる半導体素子のシミュレーション方法である。
【００２５】従って、請求項１に対応する発明は以上の
ような手段を講じたことにより、ゲート電極からドレイ
ン電極に向かう方向のゲート電極の中心線上における第
１導電型ベース層のキャリア分布が、第２導電型ベース
層よりもドレイン電極側で極小値をもつので、キャリア
が蓄積されてオン電圧を低下させることができる。
ような手段を講じたことにより、ゲート電極からドレイ
ン電極に向かう方向のゲート電極の中心線上における第
１導電型ベース層のキャリア分布が、第２導電型ベース
層よりもドレイン電極側で極小値をもつので、キャリア
が蓄積されてオン電圧を低下させることができる。
【００２６】また、請求項２に対応する発明は、キャリ
ア分布が第１導電型ベース層内でゲート絶縁膜近傍に極
大値をもつので、請求項１と同様の作用を奏することが
できる。
ア分布が第１導電型ベース層内でゲート絶縁膜近傍に極
大値をもつので、請求項１と同様の作用を奏することが
できる。
【００２７】さらに、請求項３に対応する発明は、オン
状態のとき、第２導電型ベース層から注入される第１導
電型キャリアにより流れる電流Ｉchと、ドレイン電極か
ら流入される全電流Ｉと、第１導電型ベース層における
第１導電型キャリアの移動度μ1 及び第２導電型キャリ
アの移動度μ2 とがＩch／Ｉ＞μ1 ／（μ1 ＋μ2 ）の
関係にあるので、素子設計の最適化により、オン電圧を
低下させることができる。
状態のとき、第２導電型ベース層から注入される第１導
電型キャリアにより流れる電流Ｉchと、ドレイン電極か
ら流入される全電流Ｉと、第１導電型ベース層における
第１導電型キャリアの移動度μ1 及び第２導電型キャリ
アの移動度μ2 とがＩch／Ｉ＞μ1 ／（μ1 ＋μ2 ）の
関係にあるので、素子設計の最適化により、オン電圧を
低下させることができる。
【００２８】また、請求項４に対応する発明は、μ1 ／
（μ1 ＋μ2 ）を０．７４５としたので、請求項３と同
様の作用に加え、シリコンの場合の素子設計を最適化す
ることができる。
（μ1 ＋μ2 ）を０．７４５としたので、請求項３と同
様の作用に加え、シリコンの場合の素子設計を最適化す
ることができる。
【００２９】さらに、請求項５に対応する発明は、ゲー
ト電極の面積を素子の有効面積の８６％以上としたの
で、簡易且つ確実に素子設計を最適化し、オン電圧を低
下させることができる。
ト電極の面積を素子の有効面積の８６％以上としたの
で、簡易且つ確実に素子設計を最適化し、オン電圧を低
下させることができる。
【００３０】また、請求項６に対応する発明は、ゲート
電極からみた容量成分を３×１０-8［Ｆ／ｃｍ2 ］以上
としたので、簡易且つ確実に素子設計を最適化し、オン
電圧を低下させることができる。
電極からみた容量成分を３×１０-8［Ｆ／ｃｍ2 ］以上
としたので、簡易且つ確実に素子設計を最適化し、オン
電圧を低下させることができる。
【００３１】さらに、請求項７に対応する発明は、ゲー
ト電極と第１導電型ベース層との対向する部分の長さが
第１導電型ベース層の厚さよりも長く、第１導電型ベー
ス層の表面のキャリア分布の極小値が、ゲート電極より
も第１導電型バッファ層側にあるので、キャリアが蓄積
されてオン電圧を低下させることができる。
ト電極と第１導電型ベース層との対向する部分の長さが
第１導電型ベース層の厚さよりも長く、第１導電型ベー
ス層の表面のキャリア分布の極小値が、ゲート電極より
も第１導電型バッファ層側にあるので、キャリアが蓄積
されてオン電圧を低下させることができる。
【００３２】また、請求項８に対応する発明は、オン状
態のとき、第２導電型ベース層から注入される第１導電
型キャリアにより流れる電流Ｉchと、ドレイン電極から
流入される全電流Ｉと、第１導電型ベース層における第
１導電型キャリアの移動度μ1 及び第２導電型キャリア
の移動度μ2 とがＩch／Ｉ＞μ1 ／（μ1 ＋μ2 ）の関
係にあるので、素子設計の最適化により、オン電圧を低
下させることができる。
態のとき、第２導電型ベース層から注入される第１導電
型キャリアにより流れる電流Ｉchと、ドレイン電極から
流入される全電流Ｉと、第１導電型ベース層における第
１導電型キャリアの移動度μ1 及び第２導電型キャリア
の移動度μ2 とがＩch／Ｉ＞μ1 ／（μ1 ＋μ2 ）の関
係にあるので、素子設計の最適化により、オン電圧を低
下させることができる。
【００３３】さらに、請求項９に対応する発明は、第２
導電型ベース層としては、ゲート絶縁膜近傍における不
純物濃度の最高値が５×１０16ｃｍ-3以上であり、且つ
ゲート絶縁膜に沿った長さが１．３μｍ以下であるの
で、第２導電型ベース層の抵抗が効かず、電流Ｉchの低
下を阻止してＩch／Ｉ＞０．７４５の関係を確保するこ
とができる。
導電型ベース層としては、ゲート絶縁膜近傍における不
純物濃度の最高値が５×１０16ｃｍ-3以上であり、且つ
ゲート絶縁膜に沿った長さが１．３μｍ以下であるの
で、第２導電型ベース層の抵抗が効かず、電流Ｉchの低
下を阻止してＩch／Ｉ＞０．７４５の関係を確保するこ
とができる。
【００３４】また、請求項１０に対応する発明は、ドレ
イン電極から流入される全電流Ｉと第１導電型ベース層
における第１導電型キャリアの移動度μ1 及び第２導電
型キャリアの移動度μ2 とを設定し、この設定した全電
流Ｉに基づいて、第２導電型ベース層から注入される第
１導電型キャリアにより流れる電流Ｉchと全電流Ｉとの
電流比Ｉch／Ｉを求めると共に、電流比Ｉch／Ｉ、移動
度μ1 及び移動度μ2に基づいて、第１導電型ベース層
のキャリア密度分布を第１の算出結果として算出し、こ
の第１の算出結果とは独立して与えられる第１導電型ベ
ース層のキャリア密度分布及び半導体素子の表面構造に
基づいて、電流比Ｉch／Ｉを第２の算出結果として算出
し、第１及び第２の算出結果を互いに無矛盾に整合させ
ることにより、第１導電型ベース層のキャリア密度分布
を第３の算出結果として算出し、第３の算出結果のキャ
リア密度分布に基づいて、第２導電型ベース層から第２
導電型エミッタ層に至る間の第１導電型ベース層の抵抗
Ｒbip を算出するので、素子内の物理を正しく反映した
物理モデルを用いて素子設計を最適化することにより、
オン電圧を低下させることができる。
イン電極から流入される全電流Ｉと第１導電型ベース層
における第１導電型キャリアの移動度μ1 及び第２導電
型キャリアの移動度μ2 とを設定し、この設定した全電
流Ｉに基づいて、第２導電型ベース層から注入される第
１導電型キャリアにより流れる電流Ｉchと全電流Ｉとの
電流比Ｉch／Ｉを求めると共に、電流比Ｉch／Ｉ、移動
度μ1 及び移動度μ2に基づいて、第１導電型ベース層
のキャリア密度分布を第１の算出結果として算出し、こ
の第１の算出結果とは独立して与えられる第１導電型ベ
ース層のキャリア密度分布及び半導体素子の表面構造に
基づいて、電流比Ｉch／Ｉを第２の算出結果として算出
し、第１及び第２の算出結果を互いに無矛盾に整合させ
ることにより、第１導電型ベース層のキャリア密度分布
を第３の算出結果として算出し、第３の算出結果のキャ
リア密度分布に基づいて、第２導電型ベース層から第２
導電型エミッタ層に至る間の第１導電型ベース層の抵抗
Ｒbip を算出するので、素子内の物理を正しく反映した
物理モデルを用いて素子設計を最適化することにより、
オン電圧を低下させることができる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００３６】図１は本発明の第１の実施の形態に係るＩ
ＧＢＴの構成を模式的に示す断面図である。このＩＧＢ
Ｔは、前述同様に、基板をｎ型ベース層１１とし、ｎ型
ベース層１１の一方の表面には拡散によりｎ型バッファ
層１２及びｐ型エミッタ層１３が順次形成され、ｐ型エ
ミッタ層１３の表面上にはドレイン電極１４が形成され
ている。
ＧＢＴの構成を模式的に示す断面図である。このＩＧＢ
Ｔは、前述同様に、基板をｎ型ベース層１１とし、ｎ型
ベース層１１の一方の表面には拡散によりｎ型バッファ
層１２及びｐ型エミッタ層１３が順次形成され、ｐ型エ
ミッタ層１３の表面上にはドレイン電極１４が形成され
ている。
【００３７】また、ｎ型ベース層１１の他方の表面には
複数のｐ型ベース層１５が選択的に拡散形成されてお
り、各ｐ型ベース層１５の表面にはｎ型ソース層１６が
選択的に形成されている。
複数のｐ型ベース層１５が選択的に拡散形成されてお
り、各ｐ型ベース層１５の表面にはｎ型ソース層１６が
選択的に形成されている。
【００３８】一方のｐ型ベース層１５及びｎ型ソース層
１６からｎ型ベース層１１を介して他方のｐ型ベース層
１５及びｎ型ソース層１６に至る領域上には、Ｓｉ酸化
膜による絶縁膜１７を介して、長さＬｇのゲート電極１
８が設けられている。また、ゲート電極１８を挟むよう
に、一方のｐ型ベース層１５上及びｎ型ソース層１６上
と、他方のｐ型ベース層１５上及びｎ型ソース層１６上
とには各々ソース電極１９が形成されている。
１６からｎ型ベース層１１を介して他方のｐ型ベース層
１５及びｎ型ソース層１６に至る領域上には、Ｓｉ酸化
膜による絶縁膜１７を介して、長さＬｇのゲート電極１
８が設けられている。また、ゲート電極１８を挟むよう
に、一方のｐ型ベース層１５上及びｎ型ソース層１６上
と、他方のｐ型ベース層１５上及びｎ型ソース層１６上
とには各々ソース電極１９が形成されている。
【００３９】ここで、本実施の形態に係るＩＧＢＴは、
次の（１）式に示すように、ドレイン電流Ｉに占めるチ
ャネルを流れる電子電流Ｉchの割合Ｉch／Ｉが、バルク
（ｎ型ベース層１１）中の全電流に占めるドリフトによ
る電子電流の割合μn ／（μn ＋μp ）よりも高くなる
ように構成されている。
次の（１）式に示すように、ドレイン電流Ｉに占めるチ
ャネルを流れる電子電流Ｉchの割合Ｉch／Ｉが、バルク
（ｎ型ベース層１１）中の全電流に占めるドリフトによ
る電子電流の割合μn ／（μn ＋μp ）よりも高くなる
ように構成されている。
【００４０】 Ｉch／Ｉ＞μn ／（μn ＋μp ） …（１） 但し、Ｉchは、Ｒchを流れる電子電流であり、ｎ型ベー
ス層１１に注入される電子に対応する。ドレイン電流Ｉ
は、ドレイン電極１４からｎ型ベース層１１を介してｐ
型ベース層１５に流れる全電流（＝電子電流＋正孔電
流）に対応する。
ス層１１に注入される電子に対応する。ドレイン電流Ｉ
は、ドレイン電極１４からｎ型ベース層１１を介してｐ
型ベース層１５に流れる全電流（＝電子電流＋正孔電
流）に対応する。
【００４１】μn は、Ｓｉのバルク（ｎ型ベース層１
１）中の電子移動度であり、電子電流密度（ｑｐμ
n Ｅ）に対応する。μp は、Ｓｉのバルク中の正孔移動
度であり、正孔電流密度（ｑｐμp Ｅ）に対応する。ｑ
は素電荷、ｐ及びｎはキャリア密度、Ｅは電界である。
μn ／（μn ＋μp ）の値は、ＩＧＢＴ用のｎ型Ｓｉ基
板の場合、約０．７４５である。
１）中の電子移動度であり、電子電流密度（ｑｐμ
n Ｅ）に対応する。μp は、Ｓｉのバルク中の正孔移動
度であり、正孔電流密度（ｑｐμp Ｅ）に対応する。ｑ
は素電荷、ｐ及びｎはキャリア密度、Ｅは電界である。
μn ／（μn ＋μp ）の値は、ＩＧＢＴ用のｎ型Ｓｉ基
板の場合、約０．７４５である。
【００４２】なお、（１）式の条件を満たす構成として
は、具体的には後述するが、例えば、素子の有効面積に
対するゲート電極面積の比率が適切に選択され、また
は、ｐ型ベース層の深さ及びキャリア密度が適切に選択
され、あるいは、ゲート容量が適切に選択されることに
より実現可能である。
は、具体的には後述するが、例えば、素子の有効面積に
対するゲート電極面積の比率が適切に選択され、また
は、ｐ型ベース層の深さ及びキャリア密度が適切に選択
され、あるいは、ゲート容量が適切に選択されることに
より実現可能である。
【００４３】次に、以上のように構成されたＩＧＢＴの
作用を説明する。
作用を説明する。
【００４４】いま、ゲート電極１８に正電圧が印加され
ると、この正電圧に比例してゲート直下のｐ型ベース層
１５表面に電子が現れ、ｐ型ベース層１５表面が電子の
層に反転する。この反転層がチャネルとなり、ｎ型ソー
ス層１６とｎ型ベース層１１とを短絡する。
ると、この正電圧に比例してゲート直下のｐ型ベース層
１５表面に電子が現れ、ｐ型ベース層１５表面が電子の
層に反転する。この反転層がチャネルとなり、ｎ型ソー
ス層１６とｎ型ベース層１１とを短絡する。
【００４５】ここで、ドレイン電極１４に正電圧が印加
され、ソース電極１６に負電圧が引加されると、電子が
ソース電極１９から供給されてｎ型ソース層１６からチ
ャネルを通ってｎ型ベース層１１に注入される。これに
より、ｐ型エミッタ層１３からはｎ型ベース層１１に正
孔が注入される。この正孔の注入によりｎ型ベース層１
１では、電子と正孔が高密度で、且つ互いの電荷を打消
すようにほぼ同一密度で共存する導電変調が起こりオン
抵抗が低下して導通状態となる。よって、ｎ型ベース層
１１の電子はｐ型エミッタ層１３を介してドレイン電極
１４に流れ、ｎ型ベース層１１の正孔はｐ型ベース層１
５を介してソース電極１９に流れる。
され、ソース電極１６に負電圧が引加されると、電子が
ソース電極１９から供給されてｎ型ソース層１６からチ
ャネルを通ってｎ型ベース層１１に注入される。これに
より、ｐ型エミッタ層１３からはｎ型ベース層１１に正
孔が注入される。この正孔の注入によりｎ型ベース層１
１では、電子と正孔が高密度で、且つ互いの電荷を打消
すようにほぼ同一密度で共存する導電変調が起こりオン
抵抗が低下して導通状態となる。よって、ｎ型ベース層
１１の電子はｐ型エミッタ層１３を介してドレイン電極
１４に流れ、ｎ型ベース層１１の正孔はｐ型ベース層１
５を介してソース電極１９に流れる。
【００４６】このような導通状態において、ＩＧＢＴは
（１）式の条件を満たしている。この（１）式は次の
（２）式に変形可能である。
（１）式の条件を満たしている。この（１）式は次の
（２）式に変形可能である。
【００４７】 Ｉch＞Ｉ・μn ／（μn ＋μp ） …（２） この（２）式は、チャネルからｎ型ベース層１１に注入
される電子（による電子電流Ｉch）の方が、注入後にｎ
型ベース層１１からドリフトされてドレイン電極１４方
向に流れる電子（による電子電流）よりも多いことを示
している。
される電子（による電子電流Ｉch）の方が、注入後にｎ
型ベース層１１からドリフトされてドレイン電極１４方
向に流れる電子（による電子電流）よりも多いことを示
している。
【００４８】すなわち、電子の注入される量の方がドリ
フトされる量よりも多いので、チャネル近傍のｎ型ベー
ス層１１には電子が蓄積される。
フトされる量よりも多いので、チャネル近傍のｎ型ベー
ス層１１には電子が蓄積される。
【００４９】詳述すると、電子の注入される量が、電子
が電界でドリフトされる量よりも多い。そのため、電子
はドリフトだけではなく、拡散により移動する。拡散に
よる移動は、チャネル近傍のｎ型ベース層１１での蓄積
による分布の傾斜（チャネルからドレイン方向に下がる
傾斜）により引き起こされるため、電子が強制的にチャ
ネル近傍のｎ型ベース層１１に多く蓄積される。ｎ型ベ
ース層１１内では導電変調を起こしており、同時に正孔
も同様にチャネル近傍のｎ型ベース層１１に多く蓄積さ
れる。
が電界でドリフトされる量よりも多い。そのため、電子
はドリフトだけではなく、拡散により移動する。拡散に
よる移動は、チャネル近傍のｎ型ベース層１１での蓄積
による分布の傾斜（チャネルからドレイン方向に下がる
傾斜）により引き起こされるため、電子が強制的にチャ
ネル近傍のｎ型ベース層１１に多く蓄積される。ｎ型ベ
ース層１１内では導電変調を起こしており、同時に正孔
も同様にチャネル近傍のｎ型ベース層１１に多く蓄積さ
れる。
【００５０】この結果、ＩＧＢＴの中心線上に沿った正
孔分布は、図２（ａ），図３（ａ）に示すように、ゲー
ト絶縁膜近傍で極大値をもつと共に、ｐ型ベース層１５
よりもドレイン電極１４側で極小値をもつ。なお、図３
中の矢印方向に従ってキャリア密度が高くなる。従来の
ＩＧＢＴは、図２（ｂ），図３（ｂ）に示すように、キ
ャリアの最小部分がゲート絶縁膜近傍にあり、この最小
部分の電圧降下によりオン抵抗が大きな値となってい
る。さらに、この最小部分の電圧降下はキャリアの蓄積
量に反比例するため、従来のＩＧＢＴはキャリアの蓄積
量が少ないことにより、図２（ｂ）に示すように、オン
電圧を上昇させてしまう。
孔分布は、図２（ａ），図３（ａ）に示すように、ゲー
ト絶縁膜近傍で極大値をもつと共に、ｐ型ベース層１５
よりもドレイン電極１４側で極小値をもつ。なお、図３
中の矢印方向に従ってキャリア密度が高くなる。従来の
ＩＧＢＴは、図２（ｂ），図３（ｂ）に示すように、キ
ャリアの最小部分がゲート絶縁膜近傍にあり、この最小
部分の電圧降下によりオン抵抗が大きな値となってい
る。さらに、この最小部分の電圧降下はキャリアの蓄積
量に反比例するため、従来のＩＧＢＴはキャリアの蓄積
量が少ないことにより、図２（ｂ）に示すように、オン
電圧を上昇させてしまう。
【００５１】一方、本実施の形態に係るＩＧＢＴは、チ
ャネルを流れる電子電流が（１）式を満足しているた
め、チャネル及びゲート絶縁膜近傍のｎ型ベース層１１
中の電子の蓄積量が増え、オン抵抗及びオン電圧を著し
く低下させることができる。
ャネルを流れる電子電流が（１）式を満足しているた
め、チャネル及びゲート絶縁膜近傍のｎ型ベース層１１
中の電子の蓄積量が増え、オン抵抗及びオン電圧を著し
く低下させることができる。
【００５２】次に、以上のようなＩＧＢＴの作用に関連
して抵抗Ｒbip について述べる。
して抵抗Ｒbip について述べる。
【００５３】Ｒbip は、ＩＧＢＴの中心線上に沿ってゲ
ート直下からドレイン電極１４に至る間の抵抗であっ
て、オン抵抗の主要部分であり、高耐圧素子の場合及び
微細化によりチャネル抵抗Ｒchを低下させると、素子の
オン電圧を示す指標となる。従来は、Ｒch以外の抵抗成
分はＲjfet＋Ｒbip であり、Ｒbip はｐ型ベース層１５
などの構造によらず一定であると考えられていた。しか
しながら、本発明者の２次元理論計算による解析の結
果、Ｒch以外の抵抗成分は全てＲbip であり、Ｒjfetは
存在しないことが分かった。そのため、Ｒjfetを有する
ＭＯＳＦＥＴの理論に基づいた従来の設計法では、最適
な素子設計ができないことになる。
ート直下からドレイン電極１４に至る間の抵抗であっ
て、オン抵抗の主要部分であり、高耐圧素子の場合及び
微細化によりチャネル抵抗Ｒchを低下させると、素子の
オン電圧を示す指標となる。従来は、Ｒch以外の抵抗成
分はＲjfet＋Ｒbip であり、Ｒbip はｐ型ベース層１５
などの構造によらず一定であると考えられていた。しか
しながら、本発明者の２次元理論計算による解析の結
果、Ｒch以外の抵抗成分は全てＲbip であり、Ｒjfetは
存在しないことが分かった。そのため、Ｒjfetを有する
ＭＯＳＦＥＴの理論に基づいた従来の設計法では、最適
な素子設計ができないことになる。
【００５４】図４は本発明者が計算したＲbip をＩch／
Ｉの関数として示す図である。Ｒbip はＩによって変化
するが、素子を動作させるとき常用する電流Ｉを与え
る。さらにシリコンの物性定数としてはｎ型ベース層中
の電子の移動度μn 、正孔の移動度μp を与える。
Ｉの関数として示す図である。Ｒbip はＩによって変化
するが、素子を動作させるとき常用する電流Ｉを与え
る。さらにシリコンの物性定数としてはｎ型ベース層中
の電子の移動度μn 、正孔の移動度μp を与える。
【００５５】まず、第１のモデルとして、ｎ型ベース層
中のキャリア密度分布をＩch／Ｉから求めるモデルを準
備する。具体的には、Ｉch／Ｉと、μn ／（μn ＋
μp ）との差より、ｎ型ベース層のチャネル側での拡散
電流を計算する。拡散電流は前述したようにキャリア分
布のチャネル側からドレイン側に下がる傾斜に比例して
流れる。つまり、Ｉch／Ｉと、μn ／（μn ＋μp ）と
の差より、チャネルからドレイン方向へのキャリア分布
の傾斜が求まる。この傾斜をもとにｎ型ベース層のキャ
リア分布を算出する。この第１のモデルは、Ｉch／Ｉが
大きいとチャネル側でキャリア密度が高くなる性質をも
つ。
中のキャリア密度分布をＩch／Ｉから求めるモデルを準
備する。具体的には、Ｉch／Ｉと、μn ／（μn ＋
μp ）との差より、ｎ型ベース層のチャネル側での拡散
電流を計算する。拡散電流は前述したようにキャリア分
布のチャネル側からドレイン側に下がる傾斜に比例して
流れる。つまり、Ｉch／Ｉと、μn ／（μn ＋μp ）と
の差より、チャネルからドレイン方向へのキャリア分布
の傾斜が求まる。この傾斜をもとにｎ型ベース層のキャ
リア分布を算出する。この第１のモデルは、Ｉch／Ｉが
大きいとチャネル側でキャリア密度が高くなる性質をも
つ。
【００５６】次に、第２のモデルとして、素子の表面構
造とｎ型ベース層中のキャリア密度分布からＩch／Ｉを
求めるモデルを準備する。具体的には、チャネル側でキ
ャリア密度から、ｐ型ベース層に流入する正孔電流を算
出し、全電流Ｉから正孔電流を引くことにより、Ｉchを
求める。その結果、Ｉch／Ｉが算出される。この第２の
モデルは、チャネル側でキャリア密度が高いと、ｐ型ベ
ース層に流入する正孔電流が増え、Ｉch／Ｉが減少する
性質をもつ。
造とｎ型ベース層中のキャリア密度分布からＩch／Ｉを
求めるモデルを準備する。具体的には、チャネル側でキ
ャリア密度から、ｐ型ベース層に流入する正孔電流を算
出し、全電流Ｉから正孔電流を引くことにより、Ｉchを
求める。その結果、Ｉch／Ｉが算出される。この第２の
モデルは、チャネル側でキャリア密度が高いと、ｐ型ベ
ース層に流入する正孔電流が増え、Ｉch／Ｉが減少する
性質をもつ。
【００５７】以上２つのモデルは、ｎ型ベース層中のキ
ャリア密度とＩch／Ｉの関係が逆転している。つまり、
２つのモデルを同一グラフ上に書くと、２つのモデルに
対応する曲線が交わる。そのため、互いに無矛盾になる
Ｉch／Ｉとキャリア分布の組合せが１つ存在する。その
点をニュートン法などを用いて計算することにより、目
的のキャリア分布を得る。
ャリア密度とＩch／Ｉの関係が逆転している。つまり、
２つのモデルを同一グラフ上に書くと、２つのモデルに
対応する曲線が交わる。そのため、互いに無矛盾になる
Ｉch／Ｉとキャリア分布の組合せが１つ存在する。その
点をニュートン法などを用いて計算することにより、目
的のキャリア分布を得る。
【００５８】ｎ型ベース層中の電位傾斜はキャリア密度
の逆数に比例するので、この関係を用いてｎ型ベース層
中の電圧降下を計算し、それを電流値Ｉで割ることによ
り、Ｒbip を得る。
の逆数に比例するので、この関係を用いてｎ型ベース層
中の電圧降下を計算し、それを電流値Ｉで割ることによ
り、Ｒbip を得る。
【００５９】このようにＲbip をＩch／Ｉの関数として
示したのは本発明者だけである。従来は微細化によるＲ
chの削減とそれに伴なうＲjfetの増加の競合関係として
素子が設計及びシミュレーションされ、Ｉch／Ｉには無
頓着であった。そのため、Ｉch／Ｉは低い値でほぼ固定
されており、Ｒbip は、図中網掛で示すように、低い値
でわずかに変化するだけであった。この変化が見掛上Ｊ
ＦＥＴの効果（Ｒjfet）と混同され、素子が設計及びシ
ミュレーションされていた。すなわち、従来はＲbip が
ゲート長Ｌｇ等によらず一定であり、わずかな変化がＪ
ＦＥＴ効果（Ｒjfet）であると考えられていた。しか
し、本発明者の解析によると、Ｉch／Ｉの値を大きくす
ることにより、より大幅に素子の抵抗を低減できること
が分かった。つまり、従来ＪＦＥＴ効果（Ｒjfet）とし
てｐ型ベース層１５近傍での電圧降下の改善が課題とな
っていたが、本発明のように、Ｉch／Ｉの値を大きくす
ることにより、図２（ｂ）の網掛けに示すように、ｎ型
ベース層１１の広い範囲で電圧降下（電位の傾斜）が減
小される。このため、従来不可能とされた大幅なオン電
圧の低下が実現できるようになった。特に高耐圧、例え
ば、２０００Ｖ以上の素子では、長いｎ型ベース層１１
をもつため、大幅にオン電圧を低下させることができ
る。
示したのは本発明者だけである。従来は微細化によるＲ
chの削減とそれに伴なうＲjfetの増加の競合関係として
素子が設計及びシミュレーションされ、Ｉch／Ｉには無
頓着であった。そのため、Ｉch／Ｉは低い値でほぼ固定
されており、Ｒbip は、図中網掛で示すように、低い値
でわずかに変化するだけであった。この変化が見掛上Ｊ
ＦＥＴの効果（Ｒjfet）と混同され、素子が設計及びシ
ミュレーションされていた。すなわち、従来はＲbip が
ゲート長Ｌｇ等によらず一定であり、わずかな変化がＪ
ＦＥＴ効果（Ｒjfet）であると考えられていた。しか
し、本発明者の解析によると、Ｉch／Ｉの値を大きくす
ることにより、より大幅に素子の抵抗を低減できること
が分かった。つまり、従来ＪＦＥＴ効果（Ｒjfet）とし
てｐ型ベース層１５近傍での電圧降下の改善が課題とな
っていたが、本発明のように、Ｉch／Ｉの値を大きくす
ることにより、図２（ｂ）の網掛けに示すように、ｎ型
ベース層１１の広い範囲で電圧降下（電位の傾斜）が減
小される。このため、従来不可能とされた大幅なオン電
圧の低下が実現できるようになった。特に高耐圧、例え
ば、２０００Ｖ以上の素子では、長いｎ型ベース層１１
をもつため、大幅にオン電圧を低下させることができ
る。
【００６０】上述したように第１の実施の形態によれ
ば、（１）式の関係を満たすように素子設計を最適化し
たので、オン電圧を低下させることができる。
ば、（１）式の関係を満たすように素子設計を最適化し
たので、オン電圧を低下させることができる。
【００６１】さらに詳述すると、本発明では、ＭＯＳＦ
ＥＴモデルをＩＧＢＴに転用した従来のモデルとは異な
り、ＩＧＢＴ固有のモデルとしてｎ型ベース層１１への
電子の注入と、ｐ型ベース層１５による正孔の排出との
競合過程を考慮している。
ＥＴモデルをＩＧＢＴに転用した従来のモデルとは異な
り、ＩＧＢＴ固有のモデルとしてｎ型ベース層１１への
電子の注入と、ｐ型ベース層１５による正孔の排出との
競合過程を考慮している。
【００６２】すなわち、本発明では、ＩＧＢＴのｎ型ベ
ース層１１内にて電子と正孔がほぼ同一密度で、且つ高
密度で存在する状態にあるため、ｐ型ベース層１５によ
り正孔が排出されると、電子と正孔の双方の密度が低下
し、また、電子の注入（Ｉch）を増加させると、電子と
正孔の双方の密度が上昇する。ここで、電子の注入割合
を増加させると、従来理論によるｐ型ベース層１５付近
の電圧降下（Ｒjfet）の改善ではなく、ｎ型ベース層１
１全域にわたる電圧降下（電位の傾斜）の圧縮が可能と
なる。逆に、ｐ型ベース層１５による正孔の排出の割合
が高いと、ｎ型ベース層１１全体の電圧降下が大きくな
る。
ース層１１内にて電子と正孔がほぼ同一密度で、且つ高
密度で存在する状態にあるため、ｐ型ベース層１５によ
り正孔が排出されると、電子と正孔の双方の密度が低下
し、また、電子の注入（Ｉch）を増加させると、電子と
正孔の双方の密度が上昇する。ここで、電子の注入割合
を増加させると、従来理論によるｐ型ベース層１５付近
の電圧降下（Ｒjfet）の改善ではなく、ｎ型ベース層１
１全域にわたる電圧降下（電位の傾斜）の圧縮が可能と
なる。逆に、ｐ型ベース層１５による正孔の排出の割合
が高いと、ｎ型ベース層１１全体の電圧降下が大きくな
る。
【００６３】なお、このような競合過程を考慮したモデ
ルによると、従来では原因不明であった微細化によるオ
ン電圧の増加が説明可能である。すなわち、微細化によ
るオン電圧の増加は、微細化により単位面積当たりでｐ
型ベース層１５が増えてしまうと共に、このｐ型ベース
層１５による正孔の排出効果が前述した電子の注入効果
を上回るためと説明される。
ルによると、従来では原因不明であった微細化によるオ
ン電圧の増加が説明可能である。すなわち、微細化によ
るオン電圧の増加は、微細化により単位面積当たりでｐ
型ベース層１５が増えてしまうと共に、このｐ型ベース
層１５による正孔の排出効果が前述した電子の注入効果
を上回るためと説明される。
【００６４】次に、本発明の第２の実施の形態に係るＩ
ＧＢＴについて図１を用いて説明する。本実施の形態に
係るＩＧＢＴは、第１の実施形態の構成を限定したもの
であり、具体的には素子有効面積に占めるゲート電極１
８の面積の割合を８６％以上としたものである。
ＧＢＴについて図１を用いて説明する。本実施の形態に
係るＩＧＢＴは、第１の実施形態の構成を限定したもの
であり、具体的には素子有効面積に占めるゲート電極１
８の面積の割合を８６％以上としたものである。
【００６５】例えば、ＩＧＢＴは、前述同様に導通状態
にあるとする。
にあるとする。
【００６６】このとき、Ｉch／Ｉは、本発明者の２次元
理論計算によると、図５に示すように、素子の有効面積
に占めるゲート面積１８の割合に比例して増加する。
理論計算によると、図５に示すように、素子の有効面積
に占めるゲート面積１８の割合に比例して増加する。
【００６７】ここで、（１）式の右辺のμn ／（μn ＋
μp ）の値は、前述した通り、ＩＧＢＴ用のｎ型Ｓｉ基
板の場合、約０．７４５である。
μp ）の値は、前述した通り、ＩＧＢＴ用のｎ型Ｓｉ基
板の場合、約０．７４５である。
【００６８】よって、Ｉch／Ｉ＞０．７４５を満たすに
は、図５に示すように、素子の有効面積に占めるゲート
電極１８の面積の割合が８６％以上であればよい。
は、図５に示すように、素子の有効面積に占めるゲート
電極１８の面積の割合が８６％以上であればよい。
【００６９】すなわち、素子の有効面積に占めるゲート
電極１８の面積の割合が８６％以上のＩＧＢＴは、確実
にＩch／Ｉ＞０．７４５を満たしてオン電圧を低下させ
ることができる。
電極１８の面積の割合が８６％以上のＩＧＢＴは、確実
にＩch／Ｉ＞０．７４５を満たしてオン電圧を低下させ
ることができる。
【００７０】上述したように第２の実施の形態によれ
ば、第１の実施の形態の効果に加え、ゲート面積１８の
比率を８６％以上に限定する構成なので、簡易且つ確実
に実施することができる。
ば、第１の実施の形態の効果に加え、ゲート面積１８の
比率を８６％以上に限定する構成なので、簡易且つ確実
に実施することができる。
【００７１】次に、本発明の第３の実施の形態に係るＩ
ＧＢＴについて図１を用いて説明する。本実施の形態に
係るＩＧＢＴは、第１の実施形態の構成を限定したもの
であり、具体的にはゲートの入力容量Ｃｇを素子領域１
ｃｍ2 当たり３×１０-8［Ｆ］以上としたものである。
ＧＢＴについて図１を用いて説明する。本実施の形態に
係るＩＧＢＴは、第１の実施形態の構成を限定したもの
であり、具体的にはゲートの入力容量Ｃｇを素子領域１
ｃｍ2 当たり３×１０-8［Ｆ］以上としたものである。
【００７２】いま、ＩＧＢＴは、前述同様に導通状態に
あるとする。
あるとする。
【００７３】このとき、Ｉch／Ｉは、本発明者の解析に
よると、ゲート電極１８の電圧にてＭＯＳ界面に誘起さ
れる電荷の量に比例して増加する。この誘起される電荷
の量は、ゲートの入力容量Ｃｇがある値以上であれば、
ゲートの入力容量Ｃｇに比例して増加する。従って、ゲ
ートの入力容量Ｃｇの増加に比例し、ＭＯＳ界面に蓄積
される電荷（電子）が増加してｎ型ベース層１１への電
子の供給が増えるため、結果的にチャネルを流れる電子
（による電子電流Ｉch）を増加させることができる。
よると、ゲート電極１８の電圧にてＭＯＳ界面に誘起さ
れる電荷の量に比例して増加する。この誘起される電荷
の量は、ゲートの入力容量Ｃｇがある値以上であれば、
ゲートの入力容量Ｃｇに比例して増加する。従って、ゲ
ートの入力容量Ｃｇの増加に比例し、ＭＯＳ界面に蓄積
される電荷（電子）が増加してｎ型ベース層１１への電
子の供給が増えるため、結果的にチャネルを流れる電子
（による電子電流Ｉch）を増加させることができる。
【００７４】例えば、図６は本発明者の２次元理論計算
によるＩch／Ｉとゲートの入力容量との関係を示す図で
あり、ゲートの入力容量に比例してＩch／Ｉが増加する
ことを示している。図６において、ゲートの入力容量Ｃ
ｇ≧３×１０-8［Ｆ／ｃｍ2］とすると、Ｉch／Ｉ＞
０．７４５の関係を確保することができる。
によるＩch／Ｉとゲートの入力容量との関係を示す図で
あり、ゲートの入力容量に比例してＩch／Ｉが増加する
ことを示している。図６において、ゲートの入力容量Ｃ
ｇ≧３×１０-8［Ｆ／ｃｍ2］とすると、Ｉch／Ｉ＞
０．７４５の関係を確保することができる。
【００７５】すなわち、本実施の形態に係るＩＧＢＴ
は、３×１０-8［Ｆ／ｃｍ2 ］以上のゲート入力容量を
もつことにより、確実にＩch／Ｉ＞０．７４５を満たし
てオン電圧を低下させることができる。なお、通常動作
状態では１ｃｍ2 当たり１６０Ａ程度を最大値として流
すので、ゲート容量は動作時の導通電流１Ａに対し、
１．８７×１０-10 ［Ｆ］以上であることが望ましい。
は、３×１０-8［Ｆ／ｃｍ2 ］以上のゲート入力容量を
もつことにより、確実にＩch／Ｉ＞０．７４５を満たし
てオン電圧を低下させることができる。なお、通常動作
状態では１ｃｍ2 当たり１６０Ａ程度を最大値として流
すので、ゲート容量は動作時の導通電流１Ａに対し、
１．８７×１０-10 ［Ｆ］以上であることが望ましい。
【００７６】上述したように第３の実施の形態によれ
ば、第１の実施の形態の効果に加え、ゲートの入力容量
を３×１０-8［Ｆ／ｃｍ2 ］以上に限定する構成なの
で、簡易且つ確実に実施することができる。
ば、第１の実施の形態の効果に加え、ゲートの入力容量
を３×１０-8［Ｆ／ｃｍ2 ］以上に限定する構成なの
で、簡易且つ確実に実施することができる。
【００７７】次に、本発明の第４の実施の形態に係るＩ
ＥＧＴについて図７を用いて説明するが、その前に一般
的なＩＥＧＴについて述べる。
ＥＧＴについて図７を用いて説明するが、その前に一般
的なＩＥＧＴについて述べる。
【００７８】ＩＥＧＴ（Ingection-Enhanced Gate Bipo
lor Transistor）は、ＩＧＢＴを改良した半導体素子で
あり、概略的には、ｐ型ベース層よりもドレイン側に突
出させたゲートを有し且つこのゲートによりｎ型ベース
層中の正孔電流を抑制して正孔の排出を低減可能なよう
に正孔電流路の幅及びゲートの突出長等が適切に設計さ
れたＩＧＢＴであって、正孔電流の抑制によりｎ型ベー
ス層にて正孔を蓄積させて正孔と電子の双方の密度を増
加させ、オン抵抗とオン電圧を低下させる効果を有す
る。
lor Transistor）は、ＩＧＢＴを改良した半導体素子で
あり、概略的には、ｐ型ベース層よりもドレイン側に突
出させたゲートを有し且つこのゲートによりｎ型ベース
層中の正孔電流を抑制して正孔の排出を低減可能なよう
に正孔電流路の幅及びゲートの突出長等が適切に設計さ
れたＩＧＢＴであって、正孔電流の抑制によりｎ型ベー
ス層にて正孔を蓄積させて正孔と電子の双方の密度を増
加させ、オン抵抗とオン電圧を低下させる効果を有す
る。
【００７９】このＩＥＧＴは、縦型及び横型のいずれも
作成可能であり、例えば、トレンチ構造で縦型及び横型
のものが特願平４−２３１５１３号公報に開示されてい
る。本実施の形態に係るＩＥＧＴは縦型トレンチ構造の
ものである。
作成可能であり、例えば、トレンチ構造で縦型及び横型
のものが特願平４−２３１５１３号公報に開示されてい
る。本実施の形態に係るＩＥＧＴは縦型トレンチ構造の
ものである。
【００８０】図７は本実施の形態に係るＩＥＧＴの構成
を模式的に示す断面図である。このＩＥＧＴは、前述同
様に、Ｓｉ基板をｎ型ベース層２１とし、ｎ型ベース層
２１の一方の表面には拡散によりｎ型バッファ層２２及
びｐ型エミッタ層２３が順次形成され、ｐ型エミッタ層
２３の表面上にはドレイン電極２４が形成されている。
を模式的に示す断面図である。このＩＥＧＴは、前述同
様に、Ｓｉ基板をｎ型ベース層２１とし、ｎ型ベース層
２１の一方の表面には拡散によりｎ型バッファ層２２及
びｐ型エミッタ層２３が順次形成され、ｐ型エミッタ層
２３の表面上にはドレイン電極２４が形成されている。
【００８１】また、ｎ型ベース層２１の他方の表面には
ｐ型ベース層２５が拡散形成され、ｐ型ベース層２５に
は、ｎ型ベース層１１に突出する深さの複数のトレンチ
溝が設けられている。各トレンチ溝には、Ｓｉ酸化膜か
らなるゲート絶縁膜２６を介してゲート電極２７が埋込
み形成されている。
ｐ型ベース層２５が拡散形成され、ｐ型ベース層２５に
は、ｎ型ベース層１１に突出する深さの複数のトレンチ
溝が設けられている。各トレンチ溝には、Ｓｉ酸化膜か
らなるゲート絶縁膜２６を介してゲート電極２７が埋込
み形成されている。
【００８２】ｐ型ベース層表面２５にはゲート絶縁膜２
６に接する複数のｎ型ソース層２８が選択的に形成され
ている。各ｎ型ソース層２８上及びｐ型ベース層２５上
には、共通のソース電極２９が形成されている。
６に接する複数のｎ型ソース層２８が選択的に形成され
ている。各ｎ型ソース層２８上及びｐ型ベース層２５上
には、共通のソース電極２９が形成されている。
【００８３】ここで、本実施の形態に係るＩＥＧＴは、
Ｉch／Ｉ＞０．７４５の条件を満たすようにｐ型ベース
層２５の条件が限定されている。
Ｉch／Ｉ＞０．７４５の条件を満たすようにｐ型ベース
層２５の条件が限定されている。
【００８４】具体的には、ｐ型ベース層２５は、ゲート
絶縁膜２６に沿ったチャネル形成部分における不純物濃
度の最高値が５×１０16ｃｍ-3以上であり、チャネル形
成部分の長さが１．３μｍ以下に形成されている。
絶縁膜２６に沿ったチャネル形成部分における不純物濃
度の最高値が５×１０16ｃｍ-3以上であり、チャネル形
成部分の長さが１．３μｍ以下に形成されている。
【００８５】すなわち、チャネルにおけるキャリア密度
の最高値を５×１０16ｃｍ-3とすることにより、ＭＯＳ
ＦＥＴ部分のしきい値電圧の低下を阻止して誤動作を防
止している。
の最高値を５×１０16ｃｍ-3とすることにより、ＭＯＳ
ＦＥＴ部分のしきい値電圧の低下を阻止して誤動作を防
止している。
【００８６】また、上記キャリア密度をもつチャネルの
長さを１．３μｍ以下とすることにより、チャネルの抵
抗によるＩchの低下を阻止してＩch／Ｉ＞０．７４５の
条件を確保することができる。
長さを１．３μｍ以下とすることにより、チャネルの抵
抗によるＩchの低下を阻止してＩch／Ｉ＞０．７４５の
条件を確保することができる。
【００８７】上述したように第４の実施の形態によれ
ば、縦型トレンチ構造のＩＥＧＴにてｐ型ベース層２５
の条件を限定することにより、簡易且つ確実に、第１の
実施の形態と同様の効果を得ることができる。
ば、縦型トレンチ構造のＩＥＧＴにてｐ型ベース層２５
の条件を限定することにより、簡易且つ確実に、第１の
実施の形態と同様の効果を得ることができる。
【００８８】次に、本発明の第５の実施の形態に係るＩ
ＧＢＴについて図８を用いて説明する。図８はこのＩＧ
ＢＴの構成を模式的に示す断面図である。このＩＧＢＴ
は、ＳＯＩ（Silicon-On-Insulator）基板を用いたもの
であり、絶縁性基板３１上に埋込み酸化膜３２及びＳｉ
のｎ型ベース層３３が順次形成されている。
ＧＢＴについて図８を用いて説明する。図８はこのＩＧ
ＢＴの構成を模式的に示す断面図である。このＩＧＢＴ
は、ＳＯＩ（Silicon-On-Insulator）基板を用いたもの
であり、絶縁性基板３１上に埋込み酸化膜３２及びＳｉ
のｎ型ベース層３３が順次形成されている。
【００８９】ｎ型ベース層３３では、その表面にｎ型バ
ッファ層３４が選択的に形成され、ｎ型バッファ層３４
表面にはｐ型エミッタ層３５が選択的に形成されてい
る。ｐ型エミッタ層３５上にはドレイン電極３６が形成
されている。
ッファ層３４が選択的に形成され、ｎ型バッファ層３４
表面にはｐ型エミッタ層３５が選択的に形成されてい
る。ｐ型エミッタ層３５上にはドレイン電極３６が形成
されている。
【００９０】また、ｎ型ベース層３３では、その表面か
ら埋込み酸化膜３２に達するｐ型ベース層３７が選択的
に形成され、ｐ型ベース層３７表面にはｎ型ソース層３
８が選択的に形成されている。ｐ型ベース層３７上及び
ｎ型ソース層３８上には、共通のソース電極３９が選択
的に形成されている。
ら埋込み酸化膜３２に達するｐ型ベース層３７が選択的
に形成され、ｐ型ベース層３７表面にはｎ型ソース層３
８が選択的に形成されている。ｐ型ベース層３７上及び
ｎ型ソース層３８上には、共通のソース電極３９が選択
的に形成されている。
【００９１】ｎ型ソース層３８、ｐ型ベース層３７、ｎ
型ベース層３３のｐ型ベース層３７側一部上にはゲート
絶縁膜４０が形成されている。ここでゲート絶縁膜４０
は、図示された絶縁膜の薄い部分のみである。ゲート電
極４１がゲート絶縁膜４０上に形成され、ゲート端での
電界集中を防ぐため、フィールドプレート構造になって
いる。なお、ゲート電極４１から庇状に突出している部
分はゲートとしては機能しない。ここでは、フィールド
プレート部分は、素子動作上、ゲート電極とは考えな
い。
型ベース層３３のｐ型ベース層３７側一部上にはゲート
絶縁膜４０が形成されている。ここでゲート絶縁膜４０
は、図示された絶縁膜の薄い部分のみである。ゲート電
極４１がゲート絶縁膜４０上に形成され、ゲート端での
電界集中を防ぐため、フィールドプレート構造になって
いる。なお、ゲート電極４１から庇状に突出している部
分はゲートとしては機能しない。ここでは、フィールド
プレート部分は、素子動作上、ゲート電極とは考えな
い。
【００９２】ゲート電極４１は、ゲート絶縁膜４０を介
してｎ型ベース層３３と対向する部分の長さがｎ型ベー
ス層３３の厚さよりも長くなるように形成されている。
してｎ型ベース層３３と対向する部分の長さがｎ型ベー
ス層３３の厚さよりも長くなるように形成されている。
【００９３】このような横型プレーナ構造のＩＧＢＴ
は、ｎ型ベース層３３上に、シリコン層厚よりも長くゲ
ート電極４１を有することにより、縦型ＩＧＢＴの場合
と同様、ゲート占有面積がｎ型ベース層３３と接してい
るｐ型ベース層３７部分の面積よりも大きくなるため、
Ｉch／Ｉの値が大きくなる。とくに、ｎ型ベース層３３
の裏面に埋込み酸化膜３２があるため、正孔電流が規制
されＩch／Ｉを大きくする効果が縦型プレーナ構造に比
べて大きくなる。そのため、（１）式の条件を確保する
ことができる。
は、ｎ型ベース層３３上に、シリコン層厚よりも長くゲ
ート電極４１を有することにより、縦型ＩＧＢＴの場合
と同様、ゲート占有面積がｎ型ベース層３３と接してい
るｐ型ベース層３７部分の面積よりも大きくなるため、
Ｉch／Ｉの値が大きくなる。とくに、ｎ型ベース層３３
の裏面に埋込み酸化膜３２があるため、正孔電流が規制
されＩch／Ｉを大きくする効果が縦型プレーナ構造に比
べて大きくなる。そのため、（１）式の条件を確保する
ことができる。
【００９４】なお、この横型プレーナ構造のＩＧＢＴは
前述した縦型ＩＧＢＴとではｎ型ベース層中のキャリア
分布がほぼ同様であり、ゲート電極に対向するｎ型ベー
ス層３３で極大値をもち、ゲート端（フィールドプレー
ト部分を除く）よりもドレイン側のｎ型ベース層３３中
で極小値をもつ（図８上部の上の曲線）。これは、従来
例のキャリア分布（図８上部の下の曲線）より、ソース
側でキャリア蓄積が増えているからであり、第１の実施
の形態と同様の効果を得ることができる。
前述した縦型ＩＧＢＴとではｎ型ベース層中のキャリア
分布がほぼ同様であり、ゲート電極に対向するｎ型ベー
ス層３３で極大値をもち、ゲート端（フィールドプレー
ト部分を除く）よりもドレイン側のｎ型ベース層３３中
で極小値をもつ（図８上部の上の曲線）。これは、従来
例のキャリア分布（図８上部の下の曲線）より、ソース
側でキャリア蓄積が増えているからであり、第１の実施
の形態と同様の効果を得ることができる。
【００９５】次に、本発明の第６の実施の形態に係るＩ
ＥＧＴについて図８及び図６を用いて説明する。すなわ
ち、本実施の形態に係るＩＥＧＴは、第５の実施形態の
構成を限定したものであり、具体的にはゲートの入力容
量Ｃｇを単位素子当たり３×１０-8［Ｆ］以上としたも
のである。
ＥＧＴについて図８及び図６を用いて説明する。すなわ
ち、本実施の形態に係るＩＥＧＴは、第５の実施形態の
構成を限定したものであり、具体的にはゲートの入力容
量Ｃｇを単位素子当たり３×１０-8［Ｆ］以上としたも
のである。
【００９６】従って、前述した図６の関係と同様に、３
×１０-8［Ｆ］以上のゲート入力容量にてＩchを増加さ
せ、もって、確実にＩch／Ｉ＞０．７４５を満たしてオ
ン電圧を低下させることができる。
×１０-8［Ｆ］以上のゲート入力容量にてＩchを増加さ
せ、もって、確実にＩch／Ｉ＞０．７４５を満たしてオ
ン電圧を低下させることができる。
【００９７】上述したように第６の実施の形態によれ
ば、第５の実施の形態の効果に加え、ゲートの入力容量
を単位素子当たり３×１０-8［Ｆ］以上に限定する構成
なので、簡易且つ確実に実施することができる。
ば、第５の実施の形態の効果に加え、ゲートの入力容量
を単位素子当たり３×１０-8［Ｆ］以上に限定する構成
なので、簡易且つ確実に実施することができる。
【００９８】次に、本発明の第７の実施の形態に係るＩ
ＥＧＴについて図９を用いて説明する。図９はこのＩＥ
ＧＴの構成を模式的に示す断面図であり、図７と同一部
分には同一符号を付してその詳しい説明は省略し、ここ
では異なる部分に付いてのみ述べる。
ＥＧＴについて図９を用いて説明する。図９はこのＩＥ
ＧＴの構成を模式的に示す断面図であり、図７と同一部
分には同一符号を付してその詳しい説明は省略し、ここ
では異なる部分に付いてのみ述べる。
【００９９】すなわち、本実施の形態に係るＩＥＧＴ
は、第４の実施形態のトレンチ構造に代えて、ＬＯＣＯ
Ｓ（L0Cal Oxidation of Silicon）を用いてゲートを形
成したものである。
は、第４の実施形態のトレンチ構造に代えて、ＬＯＣＯ
Ｓ（L0Cal Oxidation of Silicon）を用いてゲートを形
成したものである。
【０１００】また、これに伴ない、ゲート上及びｎ型エ
ミッタ層２８上には絶縁膜５１が選択的に形成され、且
つ絶縁膜５１上、ｎ型エミッタ層２８上及びｐ型ベース
層２５上には共通のソース電極５２が形成されている。
ミッタ層２８上には絶縁膜５１が選択的に形成され、且
つ絶縁膜５１上、ｎ型エミッタ層２８上及びｐ型ベース
層２５上には共通のソース電極５２が形成されている。
【０１０１】ｐ型ベース層２５は、前述した通り、チャ
ネル形成部分におけるキャリア密度の最高値が５×１０
16ｃｍ-3以上であり、チャネル形成部分の長さが１．３
μｍ以下に形成されている。
ネル形成部分におけるキャリア密度の最高値が５×１０
16ｃｍ-3以上であり、チャネル形成部分の長さが１．３
μｍ以下に形成されている。
【０１０２】ゲート電極２７にはポリＳｉが使用され
る。また、ゲート電極２７と各半導体層との間の入力容
量Ｃｇは、３×１０-8［Ｆ］以上とすることが好まし
い。
る。また、ゲート電極２７と各半導体層との間の入力容
量Ｃｇは、３×１０-8［Ｆ］以上とすることが好まし
い。
【０１０３】次に、このようなＩＥＧＴの製造方法につ
いて図１０乃至図１２を用いて説明する。
いて図１０乃至図１２を用いて説明する。
【０１０４】図１０（ａ）に示すように、Ｓｉ基板をｎ
型ベース層２１とし、ｎ型ベース層２１の一方の表面に
は拡散によりｐ型エミッタ層２３が形成される。また、
ｎ型ベース層２１の他方の表面には酸化膜５３及び窒化
膜５４が順次形成される。その後、図１０（ｂ）に示す
ように、部分的に窒化膜５４が除去されて酸化膜５３が
露出される。
型ベース層２１とし、ｎ型ベース層２１の一方の表面に
は拡散によりｐ型エミッタ層２３が形成される。また、
ｎ型ベース層２１の他方の表面には酸化膜５３及び窒化
膜５４が順次形成される。その後、図１０（ｂ）に示す
ように、部分的に窒化膜５４が除去されて酸化膜５３が
露出される。
【０１０５】ここで、表面が酸化されると、図１０
（ｃ）に示すように、窒化膜５４のない部分のみがいわ
ゆるＬＯＣＯＳ酸化５５される。また、図１０（ｄ）に
示すように、酸化膜５３が除去されてｎ型ベース層２１
が露出される。
（ｃ）に示すように、窒化膜５４のない部分のみがいわ
ゆるＬＯＣＯＳ酸化５５される。また、図１０（ｄ）に
示すように、酸化膜５３が除去されてｎ型ベース層２１
が露出される。
【０１０６】次に、図１１（ｅ）に示すように、ｎ型ベ
ース層２１上にゲート酸化膜２６が形成され、ゲート電
極２７となるポリＳｉ２７ａが堆積され、図１１（ｆ）
に示すように、公知のエッチバック法等により、ｎ型ベ
ース層２１を部分的に露出させるように表面が平坦化さ
れる。
ース層２１上にゲート酸化膜２６が形成され、ゲート電
極２７となるポリＳｉ２７ａが堆積され、図１１（ｆ）
に示すように、公知のエッチバック法等により、ｎ型ベ
ース層２１を部分的に露出させるように表面が平坦化さ
れる。
【０１０７】露出されたｎ型ベース層２１では、図１１
（ｇ）に示すように、表面にｐ型ベース層２５が形成さ
れ、ｐ型ベース層２５表面にはゲート酸化膜２７に接す
るｎ型エミッタ層２８が選択的に形成される。
（ｇ）に示すように、表面にｐ型ベース層２５が形成さ
れ、ｐ型ベース層２５表面にはゲート酸化膜２７に接す
るｎ型エミッタ層２８が選択的に形成される。
【０１０８】しかる後、図１１（ｈ）に示すように、Ｃ
ＶＤ等により、全面（ポリＳｉ２７ａ、ゲート酸化膜２
６、ｎ型エミッタ層２８及びｐ型ベース層２５）上に絶
縁膜５１が堆積され、ゲート電極２７が埋込み形成され
る。
ＶＤ等により、全面（ポリＳｉ２７ａ、ゲート酸化膜２
６、ｎ型エミッタ層２８及びｐ型ベース層２５）上に絶
縁膜５１が堆積され、ゲート電極２７が埋込み形成され
る。
【０１０９】絶縁膜５１には、図１２（ｉ）に示すよう
に、ＰＥＰ（Photo-Etching Process ）により、ｎ型エ
ミッタ層２８及びｐ型ベース層２５に達するコンタクト
ホールが形成され、さらに、絶縁膜５１上にはコンタク
トホールを介してｎ型エミッタ層２８及びｐ型ベース層
２５に接続されるソース電極５２が形成される。また、
他方の表面のｐ型エミッタ層２３上にはドレイン電極２
４が形成される。
に、ＰＥＰ（Photo-Etching Process ）により、ｎ型エ
ミッタ層２８及びｐ型ベース層２５に達するコンタクト
ホールが形成され、さらに、絶縁膜５１上にはコンタク
トホールを介してｎ型エミッタ層２８及びｐ型ベース層
２５に接続されるソース電極５２が形成される。また、
他方の表面のｐ型エミッタ層２３上にはドレイン電極２
４が形成される。
【０１１０】上述したように第７の実施の形態によれ
ば、素子のゲート領域が部分酸化法により選択的に形成
されることにより、複雑なトレンチプロセスを用いるこ
となく、簡易なプレーナプロセス技術によりゲート電極
２７をＳｉ中に埋込むことができ、容易にｐ型ベース層
２５部分を小さくする一方、ゲート長を長くすることが
でき、ｎ型ベース層２１のソース側でのキャリア蓄積を
増加させることができる。これにより、チャネルを介し
てｎ型エミッタ層２８からチャネルを介して電子の注入
が促進され、オン電圧を低下させることができる。
ば、素子のゲート領域が部分酸化法により選択的に形成
されることにより、複雑なトレンチプロセスを用いるこ
となく、簡易なプレーナプロセス技術によりゲート電極
２７をＳｉ中に埋込むことができ、容易にｐ型ベース層
２５部分を小さくする一方、ゲート長を長くすることが
でき、ｎ型ベース層２１のソース側でのキャリア蓄積を
増加させることができる。これにより、チャネルを介し
てｎ型エミッタ層２８からチャネルを介して電子の注入
が促進され、オン電圧を低下させることができる。
【０１１１】また、ゲート電極２７を通常のプレーナ構
造の素子よりも厚くできるので、ゲート抵抗を低減させ
ることができる。
造の素子よりも厚くできるので、ゲート抵抗を低減させ
ることができる。
【０１１２】さらに、ゲート電極２７を埋込むことによ
り、ウェハー表面からの汚染を防止でき、また、素子を
上下から圧接して電極を取り出す場合に、ゲートに加わ
る圧力を低減させることができる。
り、ウェハー表面からの汚染を防止でき、また、素子を
上下から圧接して電極を取り出す場合に、ゲートに加わ
る圧力を低減させることができる。
【０１１３】次に、本発明の第８の実施の形態に係るＩ
ＥＧＴについて図１３を用いて説明する。図１３はこの
ＩＥＧＴの構成を模式的に示す断面図であり、図９と同
一部分には同一符号を付してその詳しい説明は省略し、
ここでは異なる部分に付いてのみ述べる。
ＥＧＴについて図１３を用いて説明する。図１３はこの
ＩＥＧＴの構成を模式的に示す断面図であり、図９と同
一部分には同一符号を付してその詳しい説明は省略し、
ここでは異なる部分に付いてのみ述べる。
【０１１４】すなわち、本実施の形態に係るＩＥＧＴ
は、第７の実施の形態の変形構成であり、具体的にはＬ
ＯＣＯＳに代えて、エピタキシャル成長を用いてｎ型ベ
ース層２１の表面を選択的に凸型に成長させることによ
り、ｐ型ベース層２５及びｎ型エミッタ層２８の領域が
形成されたものである。
は、第７の実施の形態の変形構成であり、具体的にはＬ
ＯＣＯＳに代えて、エピタキシャル成長を用いてｎ型ベ
ース層２１の表面を選択的に凸型に成長させることによ
り、ｐ型ベース層２５及びｎ型エミッタ層２８の領域が
形成されたものである。
【０１１５】次に、このようなＩＥＧＴの製造方法につ
いて図１４を用いて説明する。
いて図１４を用いて説明する。
【０１１６】図１４（ａ）に示すように、Ｓｉ基板をｎ
型ベース層２１とし、ｎ型ベース層２１の一方の表面に
は拡散によりｐ型エミッタ層２３が形成される。また、
ｎ型ベース層２１の他方の表面には酸化膜５３が形成さ
れる。その後、図１４（ｂ）に示すように、部分的に酸
化膜５３が除去されてＳｉのｎ型ベース層２１が露出さ
れる。
型ベース層２１とし、ｎ型ベース層２１の一方の表面に
は拡散によりｐ型エミッタ層２３が形成される。また、
ｎ型ベース層２１の他方の表面には酸化膜５３が形成さ
れる。その後、図１４（ｂ）に示すように、部分的に酸
化膜５３が除去されてＳｉのｎ型ベース層２１が露出さ
れる。
【０１１７】ここで、酸化膜５３のないｎ型ベース層２
１表面にＳｉ５６をエピタキシャル成長させると、図１
４（ｃ）に示すように、酸化膜５３のない部分のｎ型ベ
ース層２１が上に突出するように選択成長される。ここ
で、図１４（ｄ）に示すように、酸化膜５３が除去され
て選択的に凸型部を有するｎ型ベース層２１が露出され
る。
１表面にＳｉ５６をエピタキシャル成長させると、図１
４（ｃ）に示すように、酸化膜５３のない部分のｎ型ベ
ース層２１が上に突出するように選択成長される。ここ
で、図１４（ｄ）に示すように、酸化膜５３が除去され
て選択的に凸型部を有するｎ型ベース層２１が露出され
る。
【０１１８】以下、前述した図１１及び図１２に示す工
程によりＩＥＧＴが作成される。
程によりＩＥＧＴが作成される。
【０１１９】上述したように第８の実施の形態によれ
ば、第７の実施の形態と同様の効果をもつＩＥＧＴをＬ
ＯＣＯＳに代えてエピタキシャル成長を用いて作成する
ことができる。
ば、第７の実施の形態と同様の効果をもつＩＥＧＴをＬ
ＯＣＯＳに代えてエピタキシャル成長を用いて作成する
ことができる。
【０１２０】次に、本発明の第９の実施の形態に係るＩ
ＥＧＴについて図１５を用いて説明する。図１５はこの
ＩＥＧＴの構成を模式的に示す横断面図であり、図９及
び図１３と同一部分には同一符号を付してその詳しい説
明は省略し、ここでは異なる部分に付いてのみ述べる。
ＥＧＴについて図１５を用いて説明する。図１５はこの
ＩＥＧＴの構成を模式的に示す横断面図であり、図９及
び図１３と同一部分には同一符号を付してその詳しい説
明は省略し、ここでは異なる部分に付いてのみ述べる。
【０１２１】すなわち、本実施の形態に係るＩＥＧＴ
は、第７又は第８の実施形態の構成を限定したものであ
り、具体的には図１５に示すように、ｐ型ベース層２５
の表面にｎ型エミッタ層２８が同心円状に配置された構
造となっている。図１５ではｐ型ベース層２５とソース
電極との接続は、簡単のため省略しているが、ｎ型エミ
ッタ層２８をリング状に形成し、リングの内側にｐ型ベ
ース層２５の表面が現れるようにし、そこでソース電極
と接続するのが良い。
は、第７又は第８の実施形態の構成を限定したものであ
り、具体的には図１５に示すように、ｐ型ベース層２５
の表面にｎ型エミッタ層２８が同心円状に配置された構
造となっている。図１５ではｐ型ベース層２５とソース
電極との接続は、簡単のため省略しているが、ｎ型エミ
ッタ層２８をリング状に形成し、リングの内側にｐ型ベ
ース層２５の表面が現れるようにし、そこでソース電極
と接続するのが良い。
【０１２２】このような構造とすれば、より一層蓄積さ
れるキャリアの量を多くでき、オン電圧を低下させるこ
とができる。
れるキャリアの量を多くでき、オン電圧を低下させるこ
とができる。
【０１２３】上述したように第９の実施の形態によれ
ば、第７又は第８の実施形態の効果に加え、より一層、
オン電圧を低下させることができる。
ば、第７又は第８の実施形態の効果に加え、より一層、
オン電圧を低下させることができる。
【０１２４】次に、本発明の第１０の実施の形態に係る
ＩＥＧＴについて図１６を用いて説明する。図１６はこ
のＩＥＧＴの構成を模式的に示す横断面図である。この
ＩＥＧＴは、第９の実施形態とは異なり、ｐ型ベース層
２５の表面にｎ型エミッタ層２８が選択的に形成され、
ｐ型ベース層２５の表面とｎ型エミッタ層２８の表面と
がゲート幅方向に交互に現れるよう配置された構造とな
っている。この場合、電子を注入するチャネルはｎ型ソ
ース層の下部に形成される。
ＩＥＧＴについて図１６を用いて説明する。図１６はこ
のＩＥＧＴの構成を模式的に示す横断面図である。この
ＩＥＧＴは、第９の実施形態とは異なり、ｐ型ベース層
２５の表面にｎ型エミッタ層２８が選択的に形成され、
ｐ型ベース層２５の表面とｎ型エミッタ層２８の表面と
がゲート幅方向に交互に現れるよう配置された構造とな
っている。この場合、電子を注入するチャネルはｎ型ソ
ース層の下部に形成される。
【０１２５】このような構造としても、第７又は第８の
実施の形態と同様の効果を得ることができる上、ｐ型ベ
ース層２５と電極の接続が良好になるため、製造上の歩
留まりの向上と、電流遮断能力の向上が期待できる。
実施の形態と同様の効果を得ることができる上、ｐ型ベ
ース層２５と電極の接続が良好になるため、製造上の歩
留まりの向上と、電流遮断能力の向上が期待できる。
【０１２６】次に、本発明の第１１の実施の形態に係る
ＩＧＢＴについて説明する。図１７はこのＩＧＢＴの構
成を模式的に示す断面図である。このＩＧＢＴは、基板
をｐ型ベース層６１とし、ｐ型ベース層６１の一方の表
面には拡散によりｎ型エミッタ層６２が順次形成され、
ｐ型エミッタ層６２の表面上にはドレイン電極６３が形
成されている。
ＩＧＢＴについて説明する。図１７はこのＩＧＢＴの構
成を模式的に示す断面図である。このＩＧＢＴは、基板
をｐ型ベース層６１とし、ｐ型ベース層６１の一方の表
面には拡散によりｎ型エミッタ層６２が順次形成され、
ｐ型エミッタ層６２の表面上にはドレイン電極６３が形
成されている。
【０１２７】また、ｐ型ベース層６１の他方の表面には
複数のｎ型ベース層６４が選択的に拡散形成されてお
り、各ｎ型ベース層６４の表面にはｐ型ソース層６５が
選択的に形成されている。
複数のｎ型ベース層６４が選択的に拡散形成されてお
り、各ｎ型ベース層６４の表面にはｐ型ソース層６５が
選択的に形成されている。
【０１２８】一方のｎ型ベース層６４からｐ型ベース層
６１を介して他方のｎ型ベース層６４に至る領域上に
は、高移動度層６６が形成されている。また、ｐ型エミ
ッタ層６５から高移動度層６６を介して他方のｐ型エミ
ッタ層６５に至る領域上には、ゲート絶縁膜６７を介し
てゲート電極６８が形成されている。ゲート電極６８を
挟むように、一方のｎ型ベース層６４上及びｐ型ソース
層６５上と、他方のｎ型ベース層６４上及びｐ型ソース
層６５上とには各々ソース電極６９が形成されている。
６１を介して他方のｎ型ベース層６４に至る領域上に
は、高移動度層６６が形成されている。また、ｐ型エミ
ッタ層６５から高移動度層６６を介して他方のｐ型エミ
ッタ層６５に至る領域上には、ゲート絶縁膜６７を介し
てゲート電極６８が形成されている。ゲート電極６８を
挟むように、一方のｎ型ベース層６４上及びｐ型ソース
層６５上と、他方のｎ型ベース層６４上及びｐ型ソース
層６５上とには各々ソース電極６９が形成されている。
【０１２９】ここで、高移動度層６６は、チャネル抵抗
Ｒchの低減によりＩch／Ｉを増加させるものであり、例
えばＳｉ／ＳｉＧｅのＨＨＭＴ（High-Hole-Mobility-T
ransistor ）構造が適用可能であって、特に限定されな
いが、ここでは図１８乃至図２１のいずれかに示す構造
が使用されている。そのほか表面にガリウムひ素（Ｇａ
Ａｓ）の薄膜をゲート下を含むシリコン表面に形成し
て、ｎ型ベース層をもつ構造に適用することもできる。
Ｒchの低減によりＩch／Ｉを増加させるものであり、例
えばＳｉ／ＳｉＧｅのＨＨＭＴ（High-Hole-Mobility-T
ransistor ）構造が適用可能であって、特に限定されな
いが、ここでは図１８乃至図２１のいずれかに示す構造
が使用されている。そのほか表面にガリウムひ素（Ｇａ
Ａｓ）の薄膜をゲート下を含むシリコン表面に形成し
て、ｎ型ベース層をもつ構造に適用することもできる。
【０１３０】図１８に示す高移動度層６６は、ｐ型ベー
ス層６１又はｎ型ベース層６４に対応するＳｉ層６１４
と、ゲート絶縁膜６７との間にＳｉＧｅ層６６ａが形成
されている。この高移動度層６６では、Ｓｉ層６１４に
対して負電圧がゲート電極６８に印加されると、ＳｉＧ
ｅ層６６ａとゲート絶縁膜６７との界面にチャネルが形
成される。このチャネル中の正孔の移動度は、Ｓｉ−Ｓ
ｉＯ2 界面に形成されるチャネル中の正孔の移動度の
１．５倍である。
ス層６１又はｎ型ベース層６４に対応するＳｉ層６１４
と、ゲート絶縁膜６７との間にＳｉＧｅ層６６ａが形成
されている。この高移動度層６６では、Ｓｉ層６１４に
対して負電圧がゲート電極６８に印加されると、ＳｉＧ
ｅ層６６ａとゲート絶縁膜６７との界面にチャネルが形
成される。このチャネル中の正孔の移動度は、Ｓｉ−Ｓ
ｉＯ2 界面に形成されるチャネル中の正孔の移動度の
１．５倍である。
【０１３１】図１９に示す高移動度層６６は、Ｓｉ層６
１４からゲート絶縁膜６７までの間に、ＳｉＧｅ層６６
ａ、Ｓｉ層６６ｂが順次形成されている。この高移動度
層６６では、Ｓｉ層６１４に対して負電圧がゲート電極
６８に印加されると、ＳｉＧｅ層６６ａとＳｉ層６６ｂ
とのヘテロ界面にチャネルが形成される。このチャネル
中の正孔の移動度は、Ｓｉ−ＳｉＯ2 界面に形成される
チャネル中の正孔の移動度の１．８倍である。
１４からゲート絶縁膜６７までの間に、ＳｉＧｅ層６６
ａ、Ｓｉ層６６ｂが順次形成されている。この高移動度
層６６では、Ｓｉ層６１４に対して負電圧がゲート電極
６８に印加されると、ＳｉＧｅ層６６ａとＳｉ層６６ｂ
とのヘテロ界面にチャネルが形成される。このチャネル
中の正孔の移動度は、Ｓｉ−ＳｉＯ2 界面に形成される
チャネル中の正孔の移動度の１．８倍である。
【０１３２】図２０に示す高移動度層６６は、Ｓｉ層６
１４からゲート絶縁膜６７までの間に、ｐ型Ｓｉ層６６
ｃ、ＳｉＧｅ層６６ａが順次形成されている。なお、ｐ
型Ｓｉ層６６ｃは全体あるいは一部がｐ型にドープされ
ている。この高移動度層６６では、ゲート電極６８に電
圧が印加されないとき、ｐ型Ｓｉ層６６ｃとＳｉＧｅ層
６６ａとのヘテロ界面にチャネルが形成される。このチ
ャネル中の正孔の移動度は、Ｓｉ−ＳｉＯ2 界面に形成
されるチャネル中の正孔の移動度の２倍である。Ｓｉ層
６１４に対して正電圧がゲート電極６８に印加される
と、チャネルが消失される。
１４からゲート絶縁膜６７までの間に、ｐ型Ｓｉ層６６
ｃ、ＳｉＧｅ層６６ａが順次形成されている。なお、ｐ
型Ｓｉ層６６ｃは全体あるいは一部がｐ型にドープされ
ている。この高移動度層６６では、ゲート電極６８に電
圧が印加されないとき、ｐ型Ｓｉ層６６ｃとＳｉＧｅ層
６６ａとのヘテロ界面にチャネルが形成される。このチ
ャネル中の正孔の移動度は、Ｓｉ−ＳｉＯ2 界面に形成
されるチャネル中の正孔の移動度の２倍である。Ｓｉ層
６１４に対して正電圧がゲート電極６８に印加される
と、チャネルが消失される。
【０１３３】図２１に示す高移動度層６６は、Ｓｉ層６
１４からゲート絶縁膜６７までの間に、ＳｉＧｅ層６６
ａ、ｐ型Ｓｉ層６６ｃが順次形成されている。この高移
動度層６６では、ゲート電極６８に電圧が印加されない
とき、ＳｉＧｅ層６６ａとｐ型Ｓｉ層６６ｃとのヘテロ
界面にチャネルが形成される。このチャネル中の正孔の
移動度は、Ｓｉ−ＳｉＯ2 界面に形成されるチャネル中
の正孔の移動度の２倍である。Ｓｉ層に対して正電圧が
ゲート電極に印加されると、チャネルが消失される。
１４からゲート絶縁膜６７までの間に、ＳｉＧｅ層６６
ａ、ｐ型Ｓｉ層６６ｃが順次形成されている。この高移
動度層６６では、ゲート電極６８に電圧が印加されない
とき、ＳｉＧｅ層６６ａとｐ型Ｓｉ層６６ｃとのヘテロ
界面にチャネルが形成される。このチャネル中の正孔の
移動度は、Ｓｉ−ＳｉＯ2 界面に形成されるチャネル中
の正孔の移動度の２倍である。Ｓｉ層に対して正電圧が
ゲート電極に印加されると、チャネルが消失される。
【０１３４】なお、高移動度層６６は、チャネル抵抗を
低減可能であれば前述した構成に限定されず、例えばｐ
型ベース層６１表面、あるいはｐ型ベース層６１表面と
ｎ型ベース層６４表面とにｐ型不純物をドープすること
によっても形成可能である。
低減可能であれば前述した構成に限定されず、例えばｐ
型ベース層６１表面、あるいはｐ型ベース層６１表面と
ｎ型ベース層６４表面とにｐ型不純物をドープすること
によっても形成可能である。
【０１３５】次に、このようなＩＧＢＴの作用を説明す
る。
る。
【０１３６】ＩＧＢＴを導通状態にするように、前述し
た通り、Ｓｉ層６１４に対して負電圧又は零電圧がゲー
ト電極６８に印加され、高移動度層６６中にチャネルが
形成される。チャネルの形成によりｐ型エミッタ層６５
とｐ型ベース層６１とが短絡される。
た通り、Ｓｉ層６１４に対して負電圧又は零電圧がゲー
ト電極６８に印加され、高移動度層６６中にチャネルが
形成される。チャネルの形成によりｐ型エミッタ層６５
とｐ型ベース層６１とが短絡される。
【０１３７】ここで、ドレイン電極６３に負電圧が印加
され、ソース電極６９に正電圧が引加されると、正孔が
ソース電極６９から供給されてｐ型ソース層６５からチ
ャネルを通ってｐ型ベース層６１に注入される。また、
この正孔電流に応じた量の電子がｎ型エミッタ層６２か
らｐ型ベース層６１に注入される。この電子の注入によ
りｐ型ベース層６１では、電子と正孔が高密度で、且つ
互いの電荷を打消すようにほぼ同一密度で共存する導電
変調が起こりオン抵抗が低下して、低い通電損失で導通
状態となる。よって、ｐ型ベース層６１の正孔はｎ型エ
ミッタ層６２を介してドレイン電極６３に流れ、ｐ型ベ
ース層６１の電子はｎ型ベース層６４を介してソース電
極６９に流れる。
され、ソース電極６９に正電圧が引加されると、正孔が
ソース電極６９から供給されてｐ型ソース層６５からチ
ャネルを通ってｐ型ベース層６１に注入される。また、
この正孔電流に応じた量の電子がｎ型エミッタ層６２か
らｐ型ベース層６１に注入される。この電子の注入によ
りｐ型ベース層６１では、電子と正孔が高密度で、且つ
互いの電荷を打消すようにほぼ同一密度で共存する導電
変調が起こりオン抵抗が低下して、低い通電損失で導通
状態となる。よって、ｐ型ベース層６１の正孔はｎ型エ
ミッタ層６２を介してドレイン電極６３に流れ、ｐ型ベ
ース層６１の電子はｎ型ベース層６４を介してソース電
極６９に流れる。
【０１３８】次に、このＩＧＢＴの高移動度層６６の移
動度とｐ型ベース層６１の通電損失との関係を図２１を
用いて説明する。図２１はこのＩＧＢＴで４５００Ｖの
順阻止耐量をもつものについて、各チャネル中の正孔の
移動度に対して、最適設計を行なった場合の通電損失を
示す図である。横軸は任意スケールであり、基準値とし
てＳｉ−ＳｉＯ2 界面に形成されるチャネル中の正孔の
移動度を１としている。本発明者の２次元理論計算によ
れば、チャネル中の正孔の移動度が基準値の２倍になっ
た場合でも、チャネル部分の電圧降下は約０．１Ｖしか
低減されないが、ＩＧＢＴ全体の通電損失は１Ｖ以上低
減する。これは高移動度層６６を設けることにより、高
抵抗のｐ型ベース層６１の抵抗が著しく低下したことに
よる。このようにＩＧＢＴ全体の通電損失に対してチャ
ネル部分の通電損失の寄与は小さいので、高移動度層６
６はゲート絶縁膜６７下で且つｎ型ベース層６４に挟ま
れた領域だけに形成しても同様の効果が得られる。
動度とｐ型ベース層６１の通電損失との関係を図２１を
用いて説明する。図２１はこのＩＧＢＴで４５００Ｖの
順阻止耐量をもつものについて、各チャネル中の正孔の
移動度に対して、最適設計を行なった場合の通電損失を
示す図である。横軸は任意スケールであり、基準値とし
てＳｉ−ＳｉＯ2 界面に形成されるチャネル中の正孔の
移動度を１としている。本発明者の２次元理論計算によ
れば、チャネル中の正孔の移動度が基準値の２倍になっ
た場合でも、チャネル部分の電圧降下は約０．１Ｖしか
低減されないが、ＩＧＢＴ全体の通電損失は１Ｖ以上低
減する。これは高移動度層６６を設けることにより、高
抵抗のｐ型ベース層６１の抵抗が著しく低下したことに
よる。このようにＩＧＢＴ全体の通電損失に対してチャ
ネル部分の通電損失の寄与は小さいので、高移動度層６
６はゲート絶縁膜６７下で且つｎ型ベース層６４に挟ま
れた領域だけに形成しても同様の効果が得られる。
【０１３９】上述したように第１１の実施の形態によれ
ば、高移動度層６６によりチャネル抵抗を低減させたの
で、正孔の注入を促進でき、もって、通電損失を著しく
低減させることができる。
ば、高移動度層６６によりチャネル抵抗を低減させたの
で、正孔の注入を促進でき、もって、通電損失を著しく
低減させることができる。
【０１４０】次に、本発明の第１２の実施の形態に係る
ＩＧＢＴについて説明する。図２３はこのＩＧＢＴの構
成を模式的に示す断面図であり、図１７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＧＢＴについて説明する。図２３はこのＩＧＢＴの構
成を模式的に示す断面図であり、図１７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０１４１】すなわち、本実施の形態に係るＩＧＢＴ
は、第１１の実施の形態の変形構成であり、ｐ型ベース
層６１表面にゲート絶縁膜６６に接して正孔のｐ型ベー
ス層６１中への注入を補助するためのｐ型ドレイン層７
１が選択的に形成されている。なお、ｐ型ドレイン層７
１は阻止状態では空乏化する濃度に制御されている。
は、第１１の実施の形態の変形構成であり、ｐ型ベース
層６１表面にゲート絶縁膜６６に接して正孔のｐ型ベー
ス層６１中への注入を補助するためのｐ型ドレイン層７
１が選択的に形成されている。なお、ｐ型ドレイン層７
１は阻止状態では空乏化する濃度に制御されている。
【０１４２】このような構成としても、第１１の実施の
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【０１４３】次に、本発明の第１３の実施の形態に係る
ＩＧＢＴについて説明する。図２４はこのＩＧＢＴの構
成を模式的に示す断面図であり、図１７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＧＢＴについて説明する。図２４はこのＩＧＢＴの構
成を模式的に示す断面図であり、図１７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０１４４】すなわち、本実施の形態に係るＩＧＢＴ
は、第１１の実施の形態の変形構成であり、具体的に
は、ｐ型ベース層６１とドレイン電極６３とを部分的に
接続する高濃度のｐ型エミッタショート層７２が形成さ
れている。
は、第１１の実施の形態の変形構成であり、具体的に
は、ｐ型ベース層６１とドレイン電極６３とを部分的に
接続する高濃度のｐ型エミッタショート層７２が形成さ
れている。
【０１４５】これにより、ｐ型ベース層６１中のドレイ
ン側の電子がｐ型エミッタショート層７２を介してドレ
イン電極６３に排出されるため、ｐ型ベース層６１中の
ドレイン側のキャリアの蓄積量を低減させ、ターンオフ
時間を短縮することができる。
ン側の電子がｐ型エミッタショート層７２を介してドレ
イン電極６３に排出されるため、ｐ型ベース層６１中の
ドレイン側のキャリアの蓄積量を低減させ、ターンオフ
時間を短縮することができる。
【０１４６】上述したように第１３の実施の形態によれ
ば、第１１の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
ば、第１１の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
【０１４７】なお、図２４の構成に加え、さらに図２５
に示すように、ｐ型エミッタショート層７２をｎ型エミ
ッタ層６２とｐ型ベース層６１との間に介在させるよう
に形成してもよい。これにより、ｐ型エミッタショート
層７２中での電子・正孔の対消滅により、ｐ型ベース層
６１中のドレイン側のキャリアの蓄積量を一層低減させ
ることができる。
に示すように、ｐ型エミッタショート層７２をｎ型エミ
ッタ層６２とｐ型ベース層６１との間に介在させるよう
に形成してもよい。これにより、ｐ型エミッタショート
層７２中での電子・正孔の対消滅により、ｐ型ベース層
６１中のドレイン側のキャリアの蓄積量を一層低減させ
ることができる。
【０１４８】次に、本発明の第１４の実施の形態に係る
ＩＧＢＴについて説明する。図２６はこのＩＧＢＴの構
成を模式的に示す断面図であり、図１７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＧＢＴについて説明する。図２６はこのＩＧＢＴの構
成を模式的に示す断面図であり、図１７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０１４９】すなわち、本実施の形態に係るＩＧＢＴ
は、第１１の実施の形態の変形構成であり、具体的に
は、ｐ型ベース層６１中のドレイン側に低キャリアライ
フタイム層７３が形成されている。なお、低キャリアラ
イフタイム層７３は、例えばドレイン側からプロトンＨ
+ が照射されて形成される。
は、第１１の実施の形態の変形構成であり、具体的に
は、ｐ型ベース層６１中のドレイン側に低キャリアライ
フタイム層７３が形成されている。なお、低キャリアラ
イフタイム層７３は、例えばドレイン側からプロトンＨ
+ が照射されて形成される。
【０１５０】ここで、低キャリアライフタイム層７３に
より、ｐ型ベース層６１中のドレイン側のキャリアの蓄
積量が低減され、ターンオフ時間が短縮される。
より、ｐ型ベース層６１中のドレイン側のキャリアの蓄
積量が低減され、ターンオフ時間が短縮される。
【０１５１】上述したように第１４の実施の形態によれ
ば、第１１の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
ば、第１１の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
【０１５２】次に、本発明の第１５の実施の形態に係る
ＩＥＧＴについて説明する。図２７はこのＩＥＧＴの構
成を模式的に示す断面図である。このＩＥＧＴは、Ｓｉ
基板をｐ型ベース層８１とし、ｐ型ベース層８１の一方
の表面には拡散によりｎ型エミッタ層８２が順次形成さ
れ、ｎ型エミッタ層８２の表面上にはドレイン電極８３
が形成されている。
ＩＥＧＴについて説明する。図２７はこのＩＥＧＴの構
成を模式的に示す断面図である。このＩＥＧＴは、Ｓｉ
基板をｐ型ベース層８１とし、ｐ型ベース層８１の一方
の表面には拡散によりｎ型エミッタ層８２が順次形成さ
れ、ｎ型エミッタ層８２の表面上にはドレイン電極８３
が形成されている。
【０１５３】また、ｐ型ベース層８１の他方の表面には
ｎ型ベース層８４が拡散形成され、ｎ型ベース層８４に
は、ｐ型ベース層８１に突出する深さの複数のトレンチ
溝が設けられている。各トレンチ溝内には高移動度層８
５が形成され、高移動度層８５上にゲート絶縁膜８６を
介してゲート電極８７が埋込み形成されている。高移動
度層８５は、前述同様に、図１８乃至図２１のいずれか
の構成が使用されている。
ｎ型ベース層８４が拡散形成され、ｎ型ベース層８４に
は、ｐ型ベース層８１に突出する深さの複数のトレンチ
溝が設けられている。各トレンチ溝内には高移動度層８
５が形成され、高移動度層８５上にゲート絶縁膜８６を
介してゲート電極８７が埋込み形成されている。高移動
度層８５は、前述同様に、図１８乃至図２１のいずれか
の構成が使用されている。
【０１５４】ｎ型ベース層８４表面には高移動度層８５
に接する複数のｐ型ソース層８８が選択的に形成されて
いる。各ｐ型ソース層８８上及びｎ型ベース層８４上に
は共通のソース電極８９が形成され、このソース電極８
９はゲート電極８７から絶縁されている。
に接する複数のｐ型ソース層８８が選択的に形成されて
いる。各ｐ型ソース層８８上及びｎ型ベース層８４上に
は共通のソース電極８９が形成され、このソース電極８
９はゲート電極８７から絶縁されている。
【０１５５】ここで、このＩＥＧＴは、第１１の実施形
態に係るＩＧＢＴと同様に動作するが、ｎ型ベース層８
４からｐ型ベース層８１に突き出たトレンチ溝の長さＴ
に対応して単位セルの幅Ｗの最適値が異なるため、最適
設計を行なった場合の通電損失が異なってくる。
態に係るＩＧＢＴと同様に動作するが、ｎ型ベース層８
４からｐ型ベース層８１に突き出たトレンチ溝の長さＴ
に対応して単位セルの幅Ｗの最適値が異なるため、最適
設計を行なった場合の通電損失が異なってくる。
【０１５６】図２８はこのＩＥＧＴで４５００Ｖの順阻
止耐量をもつものについて、各チャネル中の正孔の移動
度に対して、Ｔ＝２μｍ、４μｍ、６μｍの場合の最適
設計を行なった場合の通電損失を示す図である。第１１
の実施形態と同様に、高移動度層８５によりチャネル抵
抗を低減させたので、正孔の注入を促進でき、もって、
通電損失を著しく低減させることができる。また、トレ
ンチ溝の長さＴに比例して通電損失を低減させることが
できる。
止耐量をもつものについて、各チャネル中の正孔の移動
度に対して、Ｔ＝２μｍ、４μｍ、６μｍの場合の最適
設計を行なった場合の通電損失を示す図である。第１１
の実施形態と同様に、高移動度層８５によりチャネル抵
抗を低減させたので、正孔の注入を促進でき、もって、
通電損失を著しく低減させることができる。また、トレ
ンチ溝の長さＴに比例して通電損失を低減させることが
できる。
【０１５７】上述したように第１５の実施の形態によれ
ば、第１１の実施形態の効果に加え、トレンチ溝の長さ
Ｔに比例して通電損失を低減させることができる。
ば、第１１の実施形態の効果に加え、トレンチ溝の長さ
Ｔに比例して通電損失を低減させることができる。
【０１５８】次に、本発明の第１６の実施の形態に係る
ＩＥＧＴについて説明する。図２９はこのＩＥＧＴの構
成を模式的に示す断面図であり、図２７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＥＧＴについて説明する。図２９はこのＩＥＧＴの構
成を模式的に示す断面図であり、図２７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０１５９】すなわち、本実施の形態に係るＩＥＧＴ
は、第１５の実施の形態の変形構成であり、具体的に
は、ｐ型ベース層８１とドレイン電極８３とを部分的に
接続する高濃度のｐ型エミッタショート層９１が形成さ
れている。
は、第１５の実施の形態の変形構成であり、具体的に
は、ｐ型ベース層８１とドレイン電極８３とを部分的に
接続する高濃度のｐ型エミッタショート層９１が形成さ
れている。
【０１６０】これにより、ｐ型ベース層８１中のドレイ
ン側の電子がｐ型エミッタショート層９１を介してドレ
イン電極８３に排出されるため、ｐ型ベース層８１中の
ドレイン側のキャリアの蓄積量を低減させ、ターンオフ
時間を短縮することができる。
ン側の電子がｐ型エミッタショート層９１を介してドレ
イン電極８３に排出されるため、ｐ型ベース層８１中の
ドレイン側のキャリアの蓄積量を低減させ、ターンオフ
時間を短縮することができる。
【０１６１】上述したように第１６の実施の形態によれ
ば、第１５の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
ば、第１５の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
【０１６２】なお、図２９の構成に加え、さらに図３０
に示すように、ｐ型エミッタショート層９１をｎ型エミ
ッタ層８２とｐ型ベース層８１との間に介在させるよう
に形成してもよい。これにより、ｐ型エミッタショート
層９１中での電子・正孔の対消滅により、ｐ型ベース層
８１中のドレイン側のキャリアの蓄積量を一層低減させ
ることができる。
に示すように、ｐ型エミッタショート層９１をｎ型エミ
ッタ層８２とｐ型ベース層８１との間に介在させるよう
に形成してもよい。これにより、ｐ型エミッタショート
層９１中での電子・正孔の対消滅により、ｐ型ベース層
８１中のドレイン側のキャリアの蓄積量を一層低減させ
ることができる。
【０１６３】次に、本発明の第１７の実施の形態に係る
ＩＥＧＴについて説明する。図３１はこのＩＥＧＴの構
成を模式的に示す断面図であり、図２７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＥＧＴについて説明する。図３１はこのＩＥＧＴの構
成を模式的に示す断面図であり、図２７と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０１６４】すなわち、本実施の形態に係るＩＥＧＴ
は、第１５の実施の形態の変形構成であり、具体的に
は、ｐ型ベース層８１中のドレイン側に低キャリアライ
フタイム層９２が形成されている。なお、低キャリアラ
イフタイム層９２は、例えばドレイン側からプロトンＨ
+ が照射されて形成される。
は、第１５の実施の形態の変形構成であり、具体的に
は、ｐ型ベース層８１中のドレイン側に低キャリアライ
フタイム層９２が形成されている。なお、低キャリアラ
イフタイム層９２は、例えばドレイン側からプロトンＨ
+ が照射されて形成される。
【０１６５】ここで、低キャリアライフタイム層９２に
より、ｐ型ベース層８１中のドレイン側のキャリアの蓄
積量が低減され、ターンオフ時間が短縮される。
より、ｐ型ベース層８１中のドレイン側のキャリアの蓄
積量が低減され、ターンオフ時間が短縮される。
【０１６６】上述したように第１７の実施の形態によれ
ば、第１５の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
ば、第１５の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
【０１６７】次に、本発明の第１８の実施の形態に係る
ＩＧＢＴについて説明する。図３２はこのＩＧＢＴの構
成を模式的に示す断面図である。このＩＥＧＴは、基板
をｎ型ベース層１０１とし、ｎ型ベース層１０１の一方
の表面には拡散によりｐ型エミッタ層１０２が順次形成
され、ｐ型エミッタ層１０２の表面上にはドレイン電極
１０３が形成されている。
ＩＧＢＴについて説明する。図３２はこのＩＧＢＴの構
成を模式的に示す断面図である。このＩＥＧＴは、基板
をｎ型ベース層１０１とし、ｎ型ベース層１０１の一方
の表面には拡散によりｐ型エミッタ層１０２が順次形成
され、ｐ型エミッタ層１０２の表面上にはドレイン電極
１０３が形成されている。
【０１６８】また、ｎ型ベース層１０１の他方の表面に
は複数のｐ型ベース層１０４が選択的に拡散形成されて
おり、各ｐ型ベース層１０４の表面にはｎ型ソース層１
０５が選択的に形成されている。
は複数のｐ型ベース層１０４が選択的に拡散形成されて
おり、各ｐ型ベース層１０４の表面にはｎ型ソース層１
０５が選択的に形成されている。
【０１６９】一方のｐ型ベース層１０４からｎ型ベース
層１０１を介して他方のｐ型ベース層１０４に至る領域
上には、高移動度層１０６が形成されている。また、ｎ
型エミッタ層１０５から高移動度層１０６を介して他方
のｎ型エミッタ層１０５に至る領域上には、ゲート絶縁
膜１０７を介してゲート電極１０８が形成されている。
ゲート電極１０８を挟むように、一方のｐ型ベース層１
０４上及びｎ型ソース層１０５上と、他方のｐ型ベース
層１０４上及びｎ型ソース層１０５上とには各々ソース
電極１０９が形成されている。
層１０１を介して他方のｐ型ベース層１０４に至る領域
上には、高移動度層１０６が形成されている。また、ｎ
型エミッタ層１０５から高移動度層１０６を介して他方
のｎ型エミッタ層１０５に至る領域上には、ゲート絶縁
膜１０７を介してゲート電極１０８が形成されている。
ゲート電極１０８を挟むように、一方のｐ型ベース層１
０４上及びｎ型ソース層１０５上と、他方のｐ型ベース
層１０４上及びｎ型ソース層１０５上とには各々ソース
電極１０９が形成されている。
【０１７０】ここで、高移動度層１０６は、前述同様
に、チャネル抵抗Ｒchの低減によりＩch／Ｉを増加させ
るものであり、例えば、図３３乃至図３６のいずれかに
示す構造が使用されている。
に、チャネル抵抗Ｒchの低減によりＩch／Ｉを増加させ
るものであり、例えば、図３３乃至図３６のいずれかに
示す構造が使用されている。
【０１７１】図３３に示す高移動度層１０６は、ｎ型ベ
ース層１０１又はｐ型ベース層１０４に対応するＳｉ層
１０１４からゲート絶縁膜１０７までの間にＳｉＧｅ層
１０６ａ、Ｓｉ層１０６ｂが順次形成されている。この
高移動度層１０６では、Ｓｉ層１０１４に対して正電圧
がゲート電極１０８に印加されると、Ｓｉ層１０６ｂと
ゲート絶縁膜１０７との界面にチャネルが形成される。
このチャネル中の電子の移動度は、Ｓｉ−ＳｉＯ2 界面
に形成されるチャネル中の電子の移動度の２倍である。
ース層１０１又はｐ型ベース層１０４に対応するＳｉ層
１０１４からゲート絶縁膜１０７までの間にＳｉＧｅ層
１０６ａ、Ｓｉ層１０６ｂが順次形成されている。この
高移動度層１０６では、Ｓｉ層１０１４に対して正電圧
がゲート電極１０８に印加されると、Ｓｉ層１０６ｂと
ゲート絶縁膜１０７との界面にチャネルが形成される。
このチャネル中の電子の移動度は、Ｓｉ−ＳｉＯ2 界面
に形成されるチャネル中の電子の移動度の２倍である。
【０１７２】図３４に示す高移動度層１０６は、Ｓｉ層
１０１４からゲート絶縁膜１０７までの間に、ＳｉＧｅ
層１０６ａ、Ｓｉ層１０６ｂ、ＳｉＧｅ層１０６ａが順
次形成されている。この高移動度層１０６では、Ｓｉ層
１０１４に対して正電圧がゲート電極１０８に印加され
ると、ＳｉＧｅ層１０６ａとＳｉ層１０６ｂとのヘテロ
界面にチャネルが形成される。このチャネル中の電子の
移動度は、Ｓｉ−ＳｉＯ2 界面に形成されるチャネル中
の電子の移動度の２．５倍である。
１０１４からゲート絶縁膜１０７までの間に、ＳｉＧｅ
層１０６ａ、Ｓｉ層１０６ｂ、ＳｉＧｅ層１０６ａが順
次形成されている。この高移動度層１０６では、Ｓｉ層
１０１４に対して正電圧がゲート電極１０８に印加され
ると、ＳｉＧｅ層１０６ａとＳｉ層１０６ｂとのヘテロ
界面にチャネルが形成される。このチャネル中の電子の
移動度は、Ｓｉ−ＳｉＯ2 界面に形成されるチャネル中
の電子の移動度の２．５倍である。
【０１７３】図３５に示す高移動度層１０６は、Ｓｉ層
１０１４からゲート絶縁膜層１０７までの間に、ｎ型Ｓ
ｉＧｅ層１０６ｃ、Ｓｉ層１０６ｂが順次形成されてい
る。なお、ｎ型ＳｉＧｅ層１０６ｃは全体あるいは一部
がｎ型にドープされていても良い。この高移動度層１０
６では、ゲート電極１０７に電圧が印加されないとき、
ｎ型ＳｉＧｅ層１０６ｃとＳｉ層１０６ｂとのヘテロ界
面にチャネルが形成される。このチャネル中の電子の移
動度は、Ｓｉ−ＳｉＯ2 界面に形成されるチャネル中の
電子の移動度の３倍である。Ｓｉ層１０１４に対して負
電圧がゲート電極１０７に印加されると、チャネル中の
電子が排出されてチャネルが消失される。
１０１４からゲート絶縁膜層１０７までの間に、ｎ型Ｓ
ｉＧｅ層１０６ｃ、Ｓｉ層１０６ｂが順次形成されてい
る。なお、ｎ型ＳｉＧｅ層１０６ｃは全体あるいは一部
がｎ型にドープされていても良い。この高移動度層１０
６では、ゲート電極１０７に電圧が印加されないとき、
ｎ型ＳｉＧｅ層１０６ｃとＳｉ層１０６ｂとのヘテロ界
面にチャネルが形成される。このチャネル中の電子の移
動度は、Ｓｉ−ＳｉＯ2 界面に形成されるチャネル中の
電子の移動度の３倍である。Ｓｉ層１０１４に対して負
電圧がゲート電極１０７に印加されると、チャネル中の
電子が排出されてチャネルが消失される。
【０１７４】図３６に示す高移動度層１０６は、Ｓｉ層
１０１４からゲート絶縁膜１０７までの間に、ＳｉＧｅ
層１０６ａ、Ｓｉ層１０６ｂ、ｎ型ＳｉＧｅ層１０６ｃ
が順次形成されている。この高移動度層１０６では、ゲ
ート電極１０７に電圧が印加されないとき、Ｓｉ層１０
６ｂとｎ型ＳｉＧｅ層１０６ｃとのヘテロ界面にチャネ
ルが形成される。このチャネル中の電子の移動度は、Ｓ
ｉ−ＳｉＯ2 界面に形成されるチャネル中の電子の移動
度の３倍である。Ｓｉ層１０１４に対して正電圧がゲー
ト電極１０８に印加されると、チャネル中の電子が排出
されてチャネルが消失される。
１０１４からゲート絶縁膜１０７までの間に、ＳｉＧｅ
層１０６ａ、Ｓｉ層１０６ｂ、ｎ型ＳｉＧｅ層１０６ｃ
が順次形成されている。この高移動度層１０６では、ゲ
ート電極１０７に電圧が印加されないとき、Ｓｉ層１０
６ｂとｎ型ＳｉＧｅ層１０６ｃとのヘテロ界面にチャネ
ルが形成される。このチャネル中の電子の移動度は、Ｓ
ｉ−ＳｉＯ2 界面に形成されるチャネル中の電子の移動
度の３倍である。Ｓｉ層１０１４に対して正電圧がゲー
ト電極１０８に印加されると、チャネル中の電子が排出
されてチャネルが消失される。
【０１７５】なお、高移動度層１０６は、チャネル抵抗
を低減可能であれば前述した構成に限定されず、例えば
ｎ型ベース層１０１表面、あるいはｎ型ベース層１０１
表面とｐ型ベース層１０４表面とにｎ型不純物をドープ
することによっても形成可能である。
を低減可能であれば前述した構成に限定されず、例えば
ｎ型ベース層１０１表面、あるいはｎ型ベース層１０１
表面とｐ型ベース層１０４表面とにｎ型不純物をドープ
することによっても形成可能である。
【０１７６】次に、このようなＩＧＢＴの作用を説明す
る。
る。
【０１７７】ＩＧＢＴを導通状態にするように、前述し
た通り、Ｓｉ層１０１４に対して負電圧又は零電圧がゲ
ート電極１０７に印加され、高移動度層１０６中にチャ
ネルが形成される。チャネルの形成によりｎ型エミッタ
層１０５とｎ型ベース層１０１とが短絡される。
た通り、Ｓｉ層１０１４に対して負電圧又は零電圧がゲ
ート電極１０７に印加され、高移動度層１０６中にチャ
ネルが形成される。チャネルの形成によりｎ型エミッタ
層１０５とｎ型ベース層１０１とが短絡される。
【０１７８】ここで、ドレイン電極１０３に正電圧が印
加され、ソース電極１０９に負電圧が引加されると、電
子がソース電極１０９から供給されてｎ型ソース層１０
５からチャネルを通ってｎ型ベース層１０１に注入され
る。また、この電子電流に応じた量の正孔がｐ型エミッ
タ層１０２からｎ型ベース層１０１に注入される。この
正孔の注入によりｎ型ベース層１０１では、正孔と電子
が高密度で、且つ互いの電荷を打消すようにほぼ同一密
度で共存する導電変調が起こりオン抵抗が低下して、低
い通電損失で導通状態となる。よって、ｎ型ベース層１
０１の電子はｐ型エミッタ層１０２を介してドレイン電
極１０３に流れ、ｎ型ベース層１０１の正孔はｐ型ベー
ス層１０４を介してソース電極１０９に流れる。
加され、ソース電極１０９に負電圧が引加されると、電
子がソース電極１０９から供給されてｎ型ソース層１０
５からチャネルを通ってｎ型ベース層１０１に注入され
る。また、この電子電流に応じた量の正孔がｐ型エミッ
タ層１０２からｎ型ベース層１０１に注入される。この
正孔の注入によりｎ型ベース層１０１では、正孔と電子
が高密度で、且つ互いの電荷を打消すようにほぼ同一密
度で共存する導電変調が起こりオン抵抗が低下して、低
い通電損失で導通状態となる。よって、ｎ型ベース層１
０１の電子はｐ型エミッタ層１０２を介してドレイン電
極１０３に流れ、ｎ型ベース層１０１の正孔はｐ型ベー
ス層１０４を介してソース電極１０９に流れる。
【０１７９】次に、このＩＧＢＴの高移動度層１０６の
移動度とｎ型ベース層１０１の通電損失との関係を図３
７を用いて説明する。図３７はこのＩＧＢＴで４５００
Ｖの順阻止耐量をもつものについて、各チャネル中の電
子の移動度に対して、最適設計を行なった場合の通電損
失を示す図である。横軸は任意スケールであり、基準値
としてＳｉ−ＳｉＯ2 界面に形成されるチャネル中の電
子の移動度を１としている。本発明者の２次元理論計算
によれば、チャネル中の電子の移動度が基準値の３倍に
なった場合でも、チャネル部分の電圧降下は約０．２Ｖ
しか低減されないが、ＩＧＢＴ全体の通電損失は１Ｖ以
上低減する。これは高移動度層１０６を設けることによ
り、高抵抗のｎ型ベース層１０１の抵抗が著しく低下し
たことによる。このようにＩＧＢＴ全体の通電損失に対
してチャネル部分の通電損失の寄与は小さいので、高移
動度層１０６はゲート絶縁膜１０７下で且つｐ型ベース
層１０４に挟まれた領域だけに形成しても同様の効果が
得られる。
移動度とｎ型ベース層１０１の通電損失との関係を図３
７を用いて説明する。図３７はこのＩＧＢＴで４５００
Ｖの順阻止耐量をもつものについて、各チャネル中の電
子の移動度に対して、最適設計を行なった場合の通電損
失を示す図である。横軸は任意スケールであり、基準値
としてＳｉ−ＳｉＯ2 界面に形成されるチャネル中の電
子の移動度を１としている。本発明者の２次元理論計算
によれば、チャネル中の電子の移動度が基準値の３倍に
なった場合でも、チャネル部分の電圧降下は約０．２Ｖ
しか低減されないが、ＩＧＢＴ全体の通電損失は１Ｖ以
上低減する。これは高移動度層１０６を設けることによ
り、高抵抗のｎ型ベース層１０１の抵抗が著しく低下し
たことによる。このようにＩＧＢＴ全体の通電損失に対
してチャネル部分の通電損失の寄与は小さいので、高移
動度層１０６はゲート絶縁膜１０７下で且つｐ型ベース
層１０４に挟まれた領域だけに形成しても同様の効果が
得られる。
【０１８０】上述したように第１８の実施の形態によれ
ば、高移動度層１０６によりチャネル抵抗を低減させた
ので、電子の注入を促進でき、もって、通電損失を著し
く低減させることができる。
ば、高移動度層１０６によりチャネル抵抗を低減させた
ので、電子の注入を促進でき、もって、通電損失を著し
く低減させることができる。
【０１８１】次に、本発明の第１９の実施の形態に係る
ＩＧＢＴについて説明する。図３８はこのＩＧＢＴの構
成を模式的に示す断面図であり、図３２と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＧＢＴについて説明する。図３８はこのＩＧＢＴの構
成を模式的に示す断面図であり、図３２と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０１８２】すなわち、本実施の形態に係るＩＧＢＴ
は、第１８の実施の形態の変形構成であり、ｎ型ベース
層１０１表面にゲート絶縁膜１０７に接して電子のｎ型
ベース層１０１中への注入を補助するためのｎ型ドレイ
ン層１１１が選択的に形成されている。なお、ｎ型ドレ
イン層１１１は阻止状態では空乏化する濃度に制御され
ている。
は、第１８の実施の形態の変形構成であり、ｎ型ベース
層１０１表面にゲート絶縁膜１０７に接して電子のｎ型
ベース層１０１中への注入を補助するためのｎ型ドレイ
ン層１１１が選択的に形成されている。なお、ｎ型ドレ
イン層１１１は阻止状態では空乏化する濃度に制御され
ている。
【０１８３】このような構成としても、第１８の実施の
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【０１８４】次に、本発明の第２０の実施の形態に係る
ＩＧＢＴについて説明する。図３９はこのＩＧＢＴの構
成を模式的に示す断面図であり、図３２と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＧＢＴについて説明する。図３９はこのＩＧＢＴの構
成を模式的に示す断面図であり、図３２と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０１８５】すなわち、本実施の形態に係るＩＧＢＴ
は、第１８の実施の形態の変形構成であり、具体的に
は、ｎ型ベース層１０１とドレイン電極１０３とを部分
的に接続する高濃度のｎ型エミッタショート層１１２が
形成されている。
は、第１８の実施の形態の変形構成であり、具体的に
は、ｎ型ベース層１０１とドレイン電極１０３とを部分
的に接続する高濃度のｎ型エミッタショート層１１２が
形成されている。
【０１８６】これにより、ｎ型ベース層１０１中のドレ
イン側の正孔がｎ型エミッタショート層１１２を介して
ドレイン電極１０３に排出されるため、ｎ型ベース層１
０１中のドレイン側のキャリアの蓄積量を低減させ、タ
ーンオフ時間を短縮することができる。
イン側の正孔がｎ型エミッタショート層１１２を介して
ドレイン電極１０３に排出されるため、ｎ型ベース層１
０１中のドレイン側のキャリアの蓄積量を低減させ、タ
ーンオフ時間を短縮することができる。
【０１８７】上述したように第２０の実施の形態によれ
ば、第１８の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
ば、第１８の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
【０１８８】なお、図３９の構成に加え、さらに図４０
に示すように、ｎ型エミッタショート層１１２をｐ型エ
ミッタ層１０２とｎ型ベース層１０１との間に介在させ
るように形成してもよい。これにより、ｎ型エミッタシ
ョート層１１２中での電子・正孔の対消滅により、ｎ型
ベース層１０１中のドレイン側のキャリアの蓄積量を一
層低減させることができる。
に示すように、ｎ型エミッタショート層１１２をｐ型エ
ミッタ層１０２とｎ型ベース層１０１との間に介在させ
るように形成してもよい。これにより、ｎ型エミッタシ
ョート層１１２中での電子・正孔の対消滅により、ｎ型
ベース層１０１中のドレイン側のキャリアの蓄積量を一
層低減させることができる。
【０１８９】次に、本発明の第２１の実施の形態に係る
ＩＧＢＴについて説明する。図４１はこのＩＧＢＴの構
成を模式的に示す断面図であり、図３２と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＧＢＴについて説明する。図４１はこのＩＧＢＴの構
成を模式的に示す断面図であり、図３２と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０１９０】すなわち、本実施の形態に係るＩＧＢＴ
は、第１８の実施の形態の変形構成であり、具体的に
は、ｎ型ベース層１０１中のドレイン側に低キャリアラ
イフタイム層１１３が形成されている。なお、低キャリ
アライフタイム層１１３は、例えばドレイン側からプロ
トンＨ+ が照射されて形成される。
は、第１８の実施の形態の変形構成であり、具体的に
は、ｎ型ベース層１０１中のドレイン側に低キャリアラ
イフタイム層１１３が形成されている。なお、低キャリ
アライフタイム層１１３は、例えばドレイン側からプロ
トンＨ+ が照射されて形成される。
【０１９１】ここで、低キャリアライフタイム層１１３
により、ｎ型ベース層１０１中のドレイン側のキャリア
の蓄積量が低減され、ターンオフ時間が短縮される。
により、ｎ型ベース層１０１中のドレイン側のキャリア
の蓄積量が低減され、ターンオフ時間が短縮される。
【０１９２】上述したように第２１の実施の形態によれ
ば、第１８の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
ば、第１８の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
【０１９３】次に、本発明の第２２の実施の形態に係る
ＩＥＧＴについて説明する。図４２はこのＩＥＧＴの構
成を模式的に示す断面図である。このＩＥＧＴは、Ｓｉ
基板をｎ型ベース層１２１とし、ｎ型ベース層１２１の
一方の表面には拡散によりｐ型エミッタ層１２２が順次
形成され、ｐ型エミッタ層１２２の表面上にはドレイン
電極１２３が形成されている。
ＩＥＧＴについて説明する。図４２はこのＩＥＧＴの構
成を模式的に示す断面図である。このＩＥＧＴは、Ｓｉ
基板をｎ型ベース層１２１とし、ｎ型ベース層１２１の
一方の表面には拡散によりｐ型エミッタ層１２２が順次
形成され、ｐ型エミッタ層１２２の表面上にはドレイン
電極１２３が形成されている。
【０１９４】また、ｎ型ベース層１２１の他方の表面に
はｐ型ベース層１２４が拡散形成され、ｐ型ベース層１
２４には、ｎ型ベース層１２１に突出する深さの複数の
トレンチ溝が設けられている。各トレンチ溝内には高移
動度層１２５が形成され、高移動度層１２５上にゲート
絶縁膜１２６を介してゲート電極１２７が埋込み形成さ
れている。高移動度層１２５は、前述同様に、図３３乃
至図３６のいずれかの構成が使用されている。
はｐ型ベース層１２４が拡散形成され、ｐ型ベース層１
２４には、ｎ型ベース層１２１に突出する深さの複数の
トレンチ溝が設けられている。各トレンチ溝内には高移
動度層１２５が形成され、高移動度層１２５上にゲート
絶縁膜１２６を介してゲート電極１２７が埋込み形成さ
れている。高移動度層１２５は、前述同様に、図３３乃
至図３６のいずれかの構成が使用されている。
【０１９５】ｐ型ベース層１２４表面には高移動度層１
２５に接する複数のｎ型ソース層１２８が選択的に形成
されている。各ｎ型ソース層１２８上及びｐ型ベース層
１２４上には共通のソース電極１２９が形成され、この
ソース電極１２９はゲート電極１２７から絶縁されてい
る。
２５に接する複数のｎ型ソース層１２８が選択的に形成
されている。各ｎ型ソース層１２８上及びｐ型ベース層
１２４上には共通のソース電極１２９が形成され、この
ソース電極１２９はゲート電極１２７から絶縁されてい
る。
【０１９６】ここで、このＩＥＧＴは、第１８の実施形
態に係るＩＧＢＴと同様に動作するが、ｎ型ベース層１
２１に突き出たトレンチ溝の長さＴに対応して単位セル
の幅Ｗの最適値が異なるため、最適設計を行なった場合
の通電損失が異なってくる。
態に係るＩＧＢＴと同様に動作するが、ｎ型ベース層１
２１に突き出たトレンチ溝の長さＴに対応して単位セル
の幅Ｗの最適値が異なるため、最適設計を行なった場合
の通電損失が異なってくる。
【０１９７】図４３はこのＩＥＧＴで４５００Ｖの順阻
止耐量をもつものについて、各チャネル中の電子の移動
度に対して、Ｔ＝２μｍ、４μｍ、６μｍの場合の最適
設計を行なった場合の通電損失を示す図である。第１８
の実施形態と同様に、高移動度層１２５によりチャネル
抵抗を低減させたので、電子の注入を促進でき、もっ
て、通電損失を著しく低減させることができる。また、
トレンチ溝の長さＴに比例して通電損失を低減させるこ
とができる。
止耐量をもつものについて、各チャネル中の電子の移動
度に対して、Ｔ＝２μｍ、４μｍ、６μｍの場合の最適
設計を行なった場合の通電損失を示す図である。第１８
の実施形態と同様に、高移動度層１２５によりチャネル
抵抗を低減させたので、電子の注入を促進でき、もっ
て、通電損失を著しく低減させることができる。また、
トレンチ溝の長さＴに比例して通電損失を低減させるこ
とができる。
【０１９８】上述したように第２２の実施の形態によれ
ば、第１８の実施形態の効果に加え、トレンチ溝の長さ
Ｔに比例して通電損失を低減させることができる。
ば、第１８の実施形態の効果に加え、トレンチ溝の長さ
Ｔに比例して通電損失を低減させることができる。
【０１９９】次に、本発明の第２３の実施の形態に係る
ＩＥＧＴについて説明する。図４４はこのＩＥＧＴの構
成を模式的に示す断面図であり、図４３と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＥＧＴについて説明する。図４４はこのＩＥＧＴの構
成を模式的に示す断面図であり、図４３と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０２００】すなわち、本実施の形態に係るＩＥＧＴ
は、第２２の実施の形態の変形構成であり、具体的に
は、ｎ型ベース層１２１とドレイン電極１２３とを部分
的に接続する高濃度のｎ型エミッタショート層１３１が
形成されている。
は、第２２の実施の形態の変形構成であり、具体的に
は、ｎ型ベース層１２１とドレイン電極１２３とを部分
的に接続する高濃度のｎ型エミッタショート層１３１が
形成されている。
【０２０１】これにより、ｎ型ベース層１２１中のドレ
イン側の正孔がｎ型エミッタショート層１３１を介して
ドレイン電極１２３に排出されるため、ｎ型ベース層１
２１中のドレイン側のキャリアの蓄積量を低減させ、タ
ーンオフ時間を短縮することができる。
イン側の正孔がｎ型エミッタショート層１３１を介して
ドレイン電極１２３に排出されるため、ｎ型ベース層１
２１中のドレイン側のキャリアの蓄積量を低減させ、タ
ーンオフ時間を短縮することができる。
【０２０２】上述したように第２３の実施の形態によれ
ば、第２２の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
ば、第２２の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
【０２０３】なお、図４４の構成に加え、さらに図４５
に示すように、ｎ型エミッタショート層１３１をｐ型エ
ミッタ層１２２とｎ型ベース層１２１との間に介在させ
るように形成してもよい。これにより、ｎ型エミッタシ
ョート層１３１中での電子・正孔の対消滅により、ｎ型
ベース層１２１中のドレイン側のキャリアの蓄積量を一
層低減させることができる。
に示すように、ｎ型エミッタショート層１３１をｐ型エ
ミッタ層１２２とｎ型ベース層１２１との間に介在させ
るように形成してもよい。これにより、ｎ型エミッタシ
ョート層１３１中での電子・正孔の対消滅により、ｎ型
ベース層１２１中のドレイン側のキャリアの蓄積量を一
層低減させることができる。
【０２０４】次に、本発明の第２４の実施の形態に係る
ＩＥＧＴについて説明する。図４６はこのＩＥＧＴの構
成を模式的に示す断面図であり、図３２と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
ＩＥＧＴについて説明する。図４６はこのＩＥＧＴの構
成を模式的に示す断面図であり、図３２と同一部分には
同一符号を付してその詳しい説明は省略し、ここでは異
なる部分についてのみ述べる。
【０２０５】すなわち、本実施の形態に係るＩＥＧＴ
は、第２２の実施の形態の変形構成であり、具体的に
は、ｎ型ベース層１２１中のドレイン側に低キャリアラ
イフタイム層１３２が形成されている。なお、低キャリ
アライフタイム層１３２は、例えばドレイン側からプロ
トンＨ+ が照射されて形成される。
は、第２２の実施の形態の変形構成であり、具体的に
は、ｎ型ベース層１２１中のドレイン側に低キャリアラ
イフタイム層１３２が形成されている。なお、低キャリ
アライフタイム層１３２は、例えばドレイン側からプロ
トンＨ+ が照射されて形成される。
【０２０６】ここで、低キャリアライフタイム層１３２
により、ｎ型ベース層１２１中のドレイン側のキャリア
の蓄積量が低減され、ターンオフ時間が短縮される。
により、ｎ型ベース層１２１中のドレイン側のキャリア
の蓄積量が低減され、ターンオフ時間が短縮される。
【０２０７】上述したように第２４の実施の形態によれ
ば、第２２の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
ば、第２２の実施形態の効果に加え、ターンオフ時間を
短縮することができる。
【０２０８】次に、本発明の第２５乃至第３０の実施の
形態に係る半導体素子について説明するが、これらの半
導体素子は、前述した第１乃至第２４の半導体素子とは
異なり、従来と同様にＭＯＳＦＥＴのモデルを用いたも
のである。しかしながら、従来とは異なり、ｐ型ベース
層の深さ及びｎ型ベース層の濃度を最適化しているの
で、従来よりもスイッチング速度が高速化されたものと
なっている。以下、これらの半導体素子について順次説
明する。
形態に係る半導体素子について説明するが、これらの半
導体素子は、前述した第１乃至第２４の半導体素子とは
異なり、従来と同様にＭＯＳＦＥＴのモデルを用いたも
のである。しかしながら、従来とは異なり、ｐ型ベース
層の深さ及びｎ型ベース層の濃度を最適化しているの
で、従来よりもスイッチング速度が高速化されたものと
なっている。以下、これらの半導体素子について順次説
明する。
【０２０９】図４７は本発明の第２５の実施の形態に係
るＩＧＢＴの構成を模式的に示す断面図である。このＩ
ＧＢＴは、前述同様に、基板をｎ型ベース層１４１と
し、ｎ型ベース層１４１の一方の表面には拡散によりｐ
型エミッタ層１４２が順次形成され、ｐ型エミッタ層１
４２の表面上にはドレイン電極１４３が形成されてい
る。
るＩＧＢＴの構成を模式的に示す断面図である。このＩ
ＧＢＴは、前述同様に、基板をｎ型ベース層１４１と
し、ｎ型ベース層１４１の一方の表面には拡散によりｐ
型エミッタ層１４２が順次形成され、ｐ型エミッタ層１
４２の表面上にはドレイン電極１４３が形成されてい
る。
【０２１０】また、ｎ型ベース層１４１の他方の表面に
は複数のｐ型ベース層１４４が選択的に拡散形成されて
おり、各ｐ型ベース層１４４の表面にはｎ型ソース層１
４５が選択的に形成されている。
は複数のｐ型ベース層１４４が選択的に拡散形成されて
おり、各ｐ型ベース層１４４の表面にはｎ型ソース層１
４５が選択的に形成されている。
【０２１１】一方のｐ型ベース層１４４及びｎ型ソース
層１４５からｎ型ベース層１４１を介して他方のｐ型ベ
ース層１４４及びｎ型ソース層１４５に至る領域上に
は、Ｓｉ酸化膜のゲート絶縁膜１４６を介して、長さＬ
ｇのゲート電極１４７が設けられている。また、ゲート
電極１４７を挟むように、一方のｐ型ベース層１４４上
及びｎ型ソース層１４５上と、他方のｐ型ベース層１４
４上及びｎ型ソース層１４５上とには各々ソース電極１
４８が形成されている。
層１４５からｎ型ベース層１４１を介して他方のｐ型ベ
ース層１４４及びｎ型ソース層１４５に至る領域上に
は、Ｓｉ酸化膜のゲート絶縁膜１４６を介して、長さＬ
ｇのゲート電極１４７が設けられている。また、ゲート
電極１４７を挟むように、一方のｐ型ベース層１４４上
及びｎ型ソース層１４５上と、他方のｐ型ベース層１４
４上及びｎ型ソース層１４５上とには各々ソース電極１
４８が形成されている。
【０２１２】ここで、ゲート電極１４７の長さＬｇ、ｐ
型ベース層１４４の深さＤB 、ｎ型ベース層１２１のキ
ャリア密度ＮB が次の（３）式及び（４）式を満たすよ
うに構成されている。
型ベース層１４４の深さＤB 、ｎ型ベース層１２１のキ
ャリア密度ＮB が次の（３）式及び（４）式を満たすよ
うに構成されている。
【０２１３】 ＤB ／（Ｌｇ／２）≦０．８ …（３） Ｌｇ≧２（１０15／ＮB ）1/2 …（４） 次に、このようなＩＧＢＴの作用を説明するが、ＩＧＢ
Ｔの動作自体は前述した通りなので、ここでは（３）式
及び（４）式を満たすことが必要な理由について述べ
る。
Ｔの動作自体は前述した通りなので、ここでは（３）式
及び（４）式を満たすことが必要な理由について述べ
る。
【０２１４】いま、Ｒjfetは、ゲート電極１４７直下の
ｐ型ベース層１４４に挟まれたｎ型ベース層１４１の部
分である。ｎ型ベース層１４１を広がって流れる電流
は、この部分で狭搾され、狭い経路を通って流れる。
ｐ型ベース層１４４に挟まれたｎ型ベース層１４１の部
分である。ｎ型ベース層１４１を広がって流れる電流
は、この部分で狭搾され、狭い経路を通って流れる。
【０２１５】このため、電流経路の抵抗が実質的に増大
したことになり、この電流経路の幅があまりに狭いと、
オン電圧を増加させてしまう。一方、電流経路の幅をあ
まり広くしてもＲjfetはさほど低下せず、むしろ単位面
積当たりのＭＯＳチャネルが減少するためにかえってオ
ン電圧を上昇させてしまう。
したことになり、この電流経路の幅があまりに狭いと、
オン電圧を増加させてしまう。一方、電流経路の幅をあ
まり広くしてもＲjfetはさほど低下せず、むしろ単位面
積当たりのＭＯＳチャネルが減少するためにかえってオ
ン電圧を上昇させてしまう。
【０２１６】そこで、最適な電流経路の幅を確保する条
件を以下のように求めた。
件を以下のように求めた。
【０２１７】縦型ＭＯＳＦＥＴにおけるＲjfetは、次の
（５）式にて示される（S.C.Sun&J.D.Plummer:IEEE Tra
nsuctions on Electron Devices,ED-27,356(1980) ）。
（５）式にて示される（S.C.Sun&J.D.Plummer:IEEE Tra
nsuctions on Electron Devices,ED-27,356(1980) ）。
【０２１８】 Ｒjfet〜（１／Ｌｇ）［ｔａｎ-1｛（２1/2 −１）（Ｌｇ＋２ＤB ）1/2 ／（ Ｌｇ−２ＤB ）1/2 ｝／｛１−（２ＤB ／Ｌｇ）2 ｝1/2 −π／８］ …（５） ここで、ＤB ／（Ｌｇ／２）をパラメータにすると、Ｒ
jfetは、図４８に示すように変化する。すなわち、Ｒjf
etは、ＤB ／（Ｌｇ／２）が０．８を越えるあたりから
急激に増加し始める。
jfetは、図４８に示すように変化する。すなわち、Ｒjf
etは、ＤB ／（Ｌｇ／２）が０．８を越えるあたりから
急激に増加し始める。
【０２１９】これは、ｐ型ベース層１４４の深さＤB に
対して、電流経路の幅が小さくなるためである。特に、
ＤB ／（Ｌｇ／２）〜１のときには電流経路が完全にｐ
型ベース層１４４により塞がれてしまうので、Ｒjfetは
無限大となる。逆に、ＤB ／（Ｌｇ／２）が０．８を越
えない領域ではＲjfetは変化せず、ＤB ／（Ｌｇ／２）
が０．５以下の領域ではほぼ一定値に収束する。
対して、電流経路の幅が小さくなるためである。特に、
ＤB ／（Ｌｇ／２）〜１のときには電流経路が完全にｐ
型ベース層１４４により塞がれてしまうので、Ｒjfetは
無限大となる。逆に、ＤB ／（Ｌｇ／２）が０．８を越
えない領域ではＲjfetは変化せず、ＤB ／（Ｌｇ／２）
が０．５以下の領域ではほぼ一定値に収束する。
【０２２０】次に、平衡時にｎ型ベース層１４１に拡が
る空乏層の幅Ｗ［μｍ］は簡単な計算から次の（６）式
のように示される（例えば、グローブ著：半導体デバイ
スの基礎、マグロウヒル）。
る空乏層の幅Ｗ［μｍ］は簡単な計算から次の（６）式
のように示される（例えば、グローブ著：半導体デバイ
スの基礎、マグロウヒル）。
【０２２１】Ｗ＝（１０15／ＮB ）1/2 …（６） 空乏層が拡がることは、キャリアのない領域が拡がるこ
とと等価であり、通電特性の悪化につながる。よって、
電流経路を確保するために、Ｌｇ≧２（１０15／ＮB ）
1/2 、すなわち（４）式の関係を満たすことが必要とさ
れる。
とと等価であり、通電特性の悪化につながる。よって、
電流経路を確保するために、Ｌｇ≧２（１０15／ＮB ）
1/2 、すなわち（４）式の関係を満たすことが必要とさ
れる。
【０２２２】このような（３）式及び（４）式の関係を
満たすことにより、Ｒjfetを最適に設定できるので、キ
ャリアの注入を増大させ、スイッチング速度を高速化す
ることができる。
満たすことにより、Ｒjfetを最適に設定できるので、キ
ャリアの注入を増大させ、スイッチング速度を高速化す
ることができる。
【０２２３】次に、以上の説明に関連して具体的に好ま
しい値を述べる。
しい値を述べる。
【０２２４】通常、ｐ型ベース層１４４の深さＤB は５
μｍ程度に設定されるので、この場合には１３μｍ以上
のＬｇが望ましい。また、主耐圧が３ｋＶを越えるよう
な高耐圧素子では、ｎ型ベース層１４１のキャリア密度
が低い（例えばＮB 〜１０13ｃｍ-3）ので、この場合に
は２０μｍ以上のＬｇが望ましい。
μｍ程度に設定されるので、この場合には１３μｍ以上
のＬｇが望ましい。また、主耐圧が３ｋＶを越えるよう
な高耐圧素子では、ｎ型ベース層１４１のキャリア密度
が低い（例えばＮB 〜１０13ｃｍ-3）ので、この場合に
は２０μｍ以上のＬｇが望ましい。
【０２２５】上述したように第２５の実施の形態によれ
ば、ｐ型ベース層１４４の深さ及びｎ型ベース層１４１
のキャリア密度を最適化することにより、スイッチング
速度を高速化することができる。
ば、ｐ型ベース層１４４の深さ及びｎ型ベース層１４１
のキャリア密度を最適化することにより、スイッチング
速度を高速化することができる。
【０２２６】また、これにより、スイッチング損失が低
減され、動作周波数を高く設定できるため、インバータ
等に利用した場合、高効率でインバータを動作させるこ
とができる。さらに、新たな工程数の増加がないため、
コストを増大させずに製造することができる。
減され、動作周波数を高く設定できるため、インバータ
等に利用した場合、高効率でインバータを動作させるこ
とができる。さらに、新たな工程数の増加がないため、
コストを増大させずに製造することができる。
【０２２７】次に、本発明の第２６の実施の形態に係る
ＭＯＳＦＥＴについて説明する。図４９はこのＭＯＳＦ
ＥＴの構成を模式的に示す断面図であり、図４７と同一
部分については同一符号を付してその詳しい説明は省略
し、ここでは異なる部分についてのみ述べる。
ＭＯＳＦＥＴについて説明する。図４９はこのＭＯＳＦ
ＥＴの構成を模式的に示す断面図であり、図４７と同一
部分については同一符号を付してその詳しい説明は省略
し、ここでは異なる部分についてのみ述べる。
【０２２８】すなわち、本実施の形態に係るＭＯＳＦＥ
Ｔは、第２５の実施形態に係るＩＧＢＴがＭＯＳＦＥＴ
化されたものであり、具体的には図４９に示すように、
ｐ型エミッタ層１４２に代えて、ｎ型ドレイン層１５１
が形成されている。
Ｔは、第２５の実施形態に係るＩＧＢＴがＭＯＳＦＥＴ
化されたものであり、具体的には図４９に示すように、
ｐ型エミッタ層１４２に代えて、ｎ型ドレイン層１５１
が形成されている。
【０２２９】このようなＭＯＳＦＥＴ構造においても、
第２５の実施形態と同様の効果を得ることができる。ま
た、ＭＯＳＦＥＴのモデルを用いてＭＯＳＦＥＴを最適
化しているので、オン電圧を低下させることができる。
第２５の実施形態と同様の効果を得ることができる。ま
た、ＭＯＳＦＥＴのモデルを用いてＭＯＳＦＥＴを最適
化しているので、オン電圧を低下させることができる。
【０２３０】次に、本発明の第２７の実施の形態に係る
ＩＧＢＴについて説明する。図５０はこのＩＧＢＴの構
成を模式的に示す断面図であり、図４７と同一部分につ
いては同一符号を付してその詳しい説明は省略し、ここ
では異なる部分についてのみ述べる。
ＩＧＢＴについて説明する。図５０はこのＩＧＢＴの構
成を模式的に示す断面図であり、図４７と同一部分につ
いては同一符号を付してその詳しい説明は省略し、ここ
では異なる部分についてのみ述べる。
【０２３１】すなわち、本実施の形態に係るＩＧＢＴ
は、第２５の実施形態の変形構成であり、具体的には図
５０に示すように、ゲート電極１４７直下のｐ型ベース
層１４４に挟まれたｎ型ベース層１４１内に高濃度のｎ
型エミッタ層１５２が形成されている。
は、第２５の実施形態の変形構成であり、具体的には図
５０に示すように、ゲート電極１４７直下のｐ型ベース
層１４４に挟まれたｎ型ベース層１４１内に高濃度のｎ
型エミッタ層１５２が形成されている。
【０２３２】ｎ型エミッタ層１５２は、平衡時の空乏層
の伸びを抑制して電流経路を確保するものであり、イオ
ン注入による拡散やエピタキシャル成長などにより形成
される。また、ｎ型エミッタ層１５２の濃度は、あまり
に高濃度であると低耐圧化を招くので、ドーズ量５×１
０13ｃｍ-2以下、濃度５×１０16ｃｍ-3以下の範囲にあ
ることが望ましい。なお、ｎベース層１４１の濃度は、
このｎ型エミッタ層１５２の濃度を以て代わりとされ
る。
の伸びを抑制して電流経路を確保するものであり、イオ
ン注入による拡散やエピタキシャル成長などにより形成
される。また、ｎ型エミッタ層１５２の濃度は、あまり
に高濃度であると低耐圧化を招くので、ドーズ量５×１
０13ｃｍ-2以下、濃度５×１０16ｃｍ-3以下の範囲にあ
ることが望ましい。なお、ｎベース層１４１の濃度は、
このｎ型エミッタ層１５２の濃度を以て代わりとされ
る。
【０２３３】このようにｎ型エミッタ層１５２を設けた
構成とすることにより、一層、スイッチング速度を高速
化させることができる。
構成とすることにより、一層、スイッチング速度を高速
化させることができる。
【０２３４】次に、本発明の第２８の実施の形態に係る
ＭＯＳＦＥＴについて説明する。図５１はこのＭＯＳＦ
ＥＴの構成を模式的に示す断面図であり、図５０と同一
部分については同一符号を付してその詳しい説明は省略
し、ここでは異なる部分についてのみ述べる。
ＭＯＳＦＥＴについて説明する。図５１はこのＭＯＳＦ
ＥＴの構成を模式的に示す断面図であり、図５０と同一
部分については同一符号を付してその詳しい説明は省略
し、ここでは異なる部分についてのみ述べる。
【０２３５】すなわち、本実施の形態に係るＭＯＳＦＥ
Ｔは、第２７の実施形態に係るＩＧＢＴがＭＯＳＦＥＴ
化されたものであり、具体的には図５１に示すように、
ｐ型エミッタ層１４２に代えて、ｎ型ドレイン層１５１
が形成されている。
Ｔは、第２７の実施形態に係るＩＧＢＴがＭＯＳＦＥＴ
化されたものであり、具体的には図５１に示すように、
ｐ型エミッタ層１４２に代えて、ｎ型ドレイン層１５１
が形成されている。
【０２３６】このようなＭＯＳＦＥＴ構造においても、
第２７の実施形態と同様の効果を得ることができ、前述
同様に、オン電圧を低下させることができる。
第２７の実施形態と同様の効果を得ることができ、前述
同様に、オン電圧を低下させることができる。
【０２３７】次に、本発明の第２９の実施の形態に係る
ＭＯＳＦＥＴについて説明する。図５２はこのＭＯＳＦ
ＥＴの構成を模式的に示す断面図であり、図５１と同一
部分については同一符号を付してその詳しい説明は省略
し、ここでは異なる部分についてのみ述べる。
ＭＯＳＦＥＴについて説明する。図５２はこのＭＯＳＦ
ＥＴの構成を模式的に示す断面図であり、図５１と同一
部分については同一符号を付してその詳しい説明は省略
し、ここでは異なる部分についてのみ述べる。
【０２３８】すなわち、本実施の形態に係るＭＯＳＦＥ
Ｔは、第２８の実施形態の変形構成であり、具体的には
図５２に示すように、ゲート電極１４７直下のｎ型ベー
ス層１４１内のｎ型エミッタ層１５２がｐ型ベース層１
４４を越えて深く形成されている。
Ｔは、第２８の実施形態の変形構成であり、具体的には
図５２に示すように、ゲート電極１４７直下のｎ型ベー
ス層１４１内のｎ型エミッタ層１５２がｐ型ベース層１
４４を越えて深く形成されている。
【０２３９】この構造はＭＯＳＦＥＴの場合に特に有効
であり、ｎ型エミッタ層１５２がＭＯＳＦＥＴ全体に存
在するために電子電流を十分に拡げて流すことができ、
オン電圧を低下させることができる。
であり、ｎ型エミッタ層１５２がＭＯＳＦＥＴ全体に存
在するために電子電流を十分に拡げて流すことができ、
オン電圧を低下させることができる。
【０２４０】次に、本発明の第３０の実施の形態に係る
ＭＯＳＦＥＴについて説明する。図５３はこのＭＯＳＦ
ＥＴの構成を模式的に示す断面図であり、図５２と同一
部分については同一符号を付してその詳しい説明は省略
し、ここでは異なる部分についてのみ述べる。
ＭＯＳＦＥＴについて説明する。図５３はこのＭＯＳＦ
ＥＴの構成を模式的に示す断面図であり、図５２と同一
部分については同一符号を付してその詳しい説明は省略
し、ここでは異なる部分についてのみ述べる。
【０２４１】すなわち、本実施の形態に係るＭＯＳＦＥ
Ｔは、第２９の実施形態の変形構成であり、具体的に
は、ｎ型エミッタ層１５２が２段階に形成されている。
Ｔは、第２９の実施形態の変形構成であり、具体的に
は、ｎ型エミッタ層１５２が２段階に形成されている。
【０２４２】ここで、ｎ型エミッタ層１５２は、例え
ば、ｐ型ベース層１４４下となる領域が拡散により選択
的に形成され、その後、全面的にエピタキシャル成長に
より形成される。ｐ型ベース層１４４は、エピタキシャ
ル成長後のｎ型エミッタ層１５２表面に選択的に形成さ
れる。なお、図５３では、ｎ型エミッタ層１５２を２段
階で形成したことを強調するためにｎ型エミッタ層１５
２が２段になって示されているが、同一の深さにて形成
されてもよい。
ば、ｐ型ベース層１４４下となる領域が拡散により選択
的に形成され、その後、全面的にエピタキシャル成長に
より形成される。ｐ型ベース層１４４は、エピタキシャ
ル成長後のｎ型エミッタ層１５２表面に選択的に形成さ
れる。なお、図５３では、ｎ型エミッタ層１５２を２段
階で形成したことを強調するためにｎ型エミッタ層１５
２が２段になって示されているが、同一の深さにて形成
されてもよい。
【０２４３】このような２段階の成長によると、拡散の
みで形成した場合とは異なり、ｐ型ベース層１４４直下
のｎ型エミッタ層１５２の濃度低下を阻止して、電子電
流の経路を確保することができる。
みで形成した場合とは異なり、ｐ型ベース層１４４直下
のｎ型エミッタ層１５２の濃度低下を阻止して、電子電
流の経路を確保することができる。
【０２４４】上述したように第３０の実施の形態によれ
ば、第２９の実施形態の効果に加え、ｐ型ベース層１４
４直下の電子電流の経路を確保することができる。
ば、第２９の実施形態の効果に加え、ｐ型ベース層１４
４直下の電子電流の経路を確保することができる。
【０２４５】なお、上記第２の実施の形態では、μn ／
（μn ＋μp ）の値が約０．７４５となるｎ型シリコン
基板の場合を説明したが、これに限らず、他の材料の場
合であっても、その材料におけるμn ／（μn ＋μp ）
の値と、その材料におけるＩch／Ｉのゲート面積割合依
存性とを用い、その材料について（１）式を満たすゲー
ト電極割合を求めて該ゲート電極割合を適用した構成と
しても、本発明を同様に実施して同様の効果を得ること
ができる。
（μn ＋μp ）の値が約０．７４５となるｎ型シリコン
基板の場合を説明したが、これに限らず、他の材料の場
合であっても、その材料におけるμn ／（μn ＋μp ）
の値と、その材料におけるＩch／Ｉのゲート面積割合依
存性とを用い、その材料について（１）式を満たすゲー
ト電極割合を求めて該ゲート電極割合を適用した構成と
しても、本発明を同様に実施して同様の効果を得ること
ができる。
【０２４６】また、上記各実施の形態では、電極の名称
をソース電極、ドレイン電極とした場合について説明し
たが、これに限らず、ソース電極をカソード電極と称し
且つドレイン電極をアノード電極と称しても、本発明を
同様に実施できることはいうまでもない。
をソース電極、ドレイン電極とした場合について説明し
たが、これに限らず、ソース電極をカソード電極と称し
且つドレイン電極をアノード電極と称しても、本発明を
同様に実施できることはいうまでもない。
【０２４７】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。
囲で種々変形して実施できる。
【０２４８】
【発明の効果】以上説明したように請求項１の発明によ
れば、ゲート電極からドレイン電極に向かう方向のゲー
ト電極の中心線上における第１導電型ベース層のキャリ
ア分布が、第２導電型ベース層よりもドレイン電極側で
極小値をもつので、キャリアが蓄積されてオン電圧を低
下できる半導体素子を提供できる。
れば、ゲート電極からドレイン電極に向かう方向のゲー
ト電極の中心線上における第１導電型ベース層のキャリ
ア分布が、第２導電型ベース層よりもドレイン電極側で
極小値をもつので、キャリアが蓄積されてオン電圧を低
下できる半導体素子を提供できる。
【０２４９】また、請求項２の発明によれば、キャリア
分布が第１導電型ベース層内でゲート絶縁膜近傍に極大
値をもつので、請求項１と同様の効果を奏することがで
きる半導体素子を提供できる。
分布が第１導電型ベース層内でゲート絶縁膜近傍に極大
値をもつので、請求項１と同様の効果を奏することがで
きる半導体素子を提供できる。
【０２５０】さらに、請求項３の発明によれば、オン状
態のとき、第２導電型ベース層から注入される第１導電
型キャリアにより流れる電流Ｉchと、ドレイン電極から
流入される全電流Ｉと、第１導電型ベース層における第
１導電型キャリアの移動度μ1 及び第２導電型キャリア
の移動度μ2 とがＩch／Ｉ＞μ1 ／（μ1 ＋μ2 ）の関
係にあるので、素子設計の最適化により、オン電圧を低
下できる半導体素子を提供できる。
態のとき、第２導電型ベース層から注入される第１導電
型キャリアにより流れる電流Ｉchと、ドレイン電極から
流入される全電流Ｉと、第１導電型ベース層における第
１導電型キャリアの移動度μ1 及び第２導電型キャリア
の移動度μ2 とがＩch／Ｉ＞μ1 ／（μ1 ＋μ2 ）の関
係にあるので、素子設計の最適化により、オン電圧を低
下できる半導体素子を提供できる。
【０２５１】また、請求項４の発明によれば、μ1 ／
（μ1 ＋μ2 ）を０．７４５としたので、請求項３の効
果に加え、シリコンの場合に素子設計が最適化される半
導体素子を提供できる。
（μ1 ＋μ2 ）を０．７４５としたので、請求項３の効
果に加え、シリコンの場合に素子設計が最適化される半
導体素子を提供できる。
【０２５２】さらに、請求項５の発明によれば、ゲート
電極の面積を素子の有効面積の８６％以上としたので、
簡易且つ確実に素子設計を最適化し、オン電圧を低下で
きる半導体素子を提供できる。
電極の面積を素子の有効面積の８６％以上としたので、
簡易且つ確実に素子設計を最適化し、オン電圧を低下で
きる半導体素子を提供できる。
【０２５３】また、請求項６の発明によれば、ゲート電
極からみた容量成分を３×１０-8［Ｆ／ｃｍ2 ］以上と
したので、簡易且つ確実に素子設計を最適化し、オン電
圧を低下できる半導体素子を提供できる。
極からみた容量成分を３×１０-8［Ｆ／ｃｍ2 ］以上と
したので、簡易且つ確実に素子設計を最適化し、オン電
圧を低下できる半導体素子を提供できる。
【０２５４】さらに、請求項７の発明によれば、ゲート
電極と第１導電型ベース層との対向する部分の長さが第
１導電型ベース層の厚さよりも長く、第１導電型ベース
層の表面のキャリア分布の極小値が、ゲート電極よりも
第１導電型バッファ層側にあるので、キャリアが蓄積さ
れてオン電圧を低下できる半導体素子を提供できる。
電極と第１導電型ベース層との対向する部分の長さが第
１導電型ベース層の厚さよりも長く、第１導電型ベース
層の表面のキャリア分布の極小値が、ゲート電極よりも
第１導電型バッファ層側にあるので、キャリアが蓄積さ
れてオン電圧を低下できる半導体素子を提供できる。
【０２５５】また、請求項８の発明によれば、オン状態
のとき、第２導電型ベース層から注入される第１導電型
キャリアにより流れる電流Ｉchと、ドレイン電極から流
入される全電流Ｉと、第１導電型ベース層における第１
導電型キャリアの移動度μ1及び第２導電型キャリアの
移動度μ2 とがＩch／Ｉ＞μ1 ／（μ1 ＋μ2 ）の関係
にあるので、素子設計の最適化により、オン電圧を低下
できる半導体素子を提供できる。
のとき、第２導電型ベース層から注入される第１導電型
キャリアにより流れる電流Ｉchと、ドレイン電極から流
入される全電流Ｉと、第１導電型ベース層における第１
導電型キャリアの移動度μ1及び第２導電型キャリアの
移動度μ2 とがＩch／Ｉ＞μ1 ／（μ1 ＋μ2 ）の関係
にあるので、素子設計の最適化により、オン電圧を低下
できる半導体素子を提供できる。
【０２５６】さらに、請求項９の発明によれば、第２導
電型ベース層としては、ゲート絶縁膜近傍における不純
物濃度の最高値が５×１０16ｃｍ-3以上であり、且つゲ
ート絶縁膜に沿った長さが１．３μｍ以下であるので、
第２導電型ベース層の抵抗が効かず、電流Ｉchの低下を
阻止してＩch／Ｉ＞０．７４５の関係を確保できる半導
体素子を提供できる。
電型ベース層としては、ゲート絶縁膜近傍における不純
物濃度の最高値が５×１０16ｃｍ-3以上であり、且つゲ
ート絶縁膜に沿った長さが１．３μｍ以下であるので、
第２導電型ベース層の抵抗が効かず、電流Ｉchの低下を
阻止してＩch／Ｉ＞０．７４５の関係を確保できる半導
体素子を提供できる。
【０２５７】また、請求項１０の発明によれば、ドレイ
ン電極から流入される全電流Ｉと第１導電型ベース層に
おける第１導電型キャリアの移動度μ1 及び第２導電型
キャリアの移動度μ2 とを設定し、この設定した全電流
Ｉに基づいて、第２導電型ベース層から注入される第１
導電型キャリアにより流れる電流Ｉchと全電流Ｉとの電
流比Ｉch／Ｉを求めると共に、電流比Ｉch／Ｉ、移動度
μ1 及び移動度μ2 に基づいて、第１導電型ベース層の
キャリア密度分布を第１の算出結果として算出し、この
第１の算出結果とは独立して与えられる第１導電型ベー
ス層のキャリア密度分布及び半導体素子の表面構造に基
づいて、電流比Ｉch／Ｉを第２の算出結果として算出
し、第１及び第２の算出結果を互いに無矛盾に整合させ
ることにより、第１導電型ベース層のキャリア密度分布
を第３の算出結果として算出し、第３の算出結果のキャ
リア密度分布に基づいて、第２導電型ベース層から第２
導電型エミッタ層に至る間の第１導電型ベース層の抵抗
Ｒbip を算出するので、素子内の物理を正しく反映した
物理モデルを用いて素子設計を最適化することにより、
オン電圧を低下できる半導体素子のシミュレーション方
法を提供できる。
ン電極から流入される全電流Ｉと第１導電型ベース層に
おける第１導電型キャリアの移動度μ1 及び第２導電型
キャリアの移動度μ2 とを設定し、この設定した全電流
Ｉに基づいて、第２導電型ベース層から注入される第１
導電型キャリアにより流れる電流Ｉchと全電流Ｉとの電
流比Ｉch／Ｉを求めると共に、電流比Ｉch／Ｉ、移動度
μ1 及び移動度μ2 に基づいて、第１導電型ベース層の
キャリア密度分布を第１の算出結果として算出し、この
第１の算出結果とは独立して与えられる第１導電型ベー
ス層のキャリア密度分布及び半導体素子の表面構造に基
づいて、電流比Ｉch／Ｉを第２の算出結果として算出
し、第１及び第２の算出結果を互いに無矛盾に整合させ
ることにより、第１導電型ベース層のキャリア密度分布
を第３の算出結果として算出し、第３の算出結果のキャ
リア密度分布に基づいて、第２導電型ベース層から第２
導電型エミッタ層に至る間の第１導電型ベース層の抵抗
Ｒbip を算出するので、素子内の物理を正しく反映した
物理モデルを用いて素子設計を最適化することにより、
オン電圧を低下できる半導体素子のシミュレーション方
法を提供できる。
【図１】本発明の第１の実施の形態に係るＩＧＢＴの構
成を模式的に示す断面図、
成を模式的に示す断面図、
【図２】同実施の形態におけるＩＧＢＴのキャリア分布
及び電位分布を従来と比較して示す比較図、
及び電位分布を従来と比較して示す比較図、
【図３】同実施の形態におけるＩＧＢＴのキャリア分布
を従来と比較して示す比較図、
を従来と比較して示す比較図、
【図４】同実施の形態におけるＲbip をＩch／Ｉの関数
として示す図、
として示す図、
【図５】本発明の第２の実施の形態におけるゲート面積
の割合とＩch／Ｉとの関係を示す図、
の割合とＩch／Ｉとの関係を示す図、
【図６】本発明の第３の実施の形態におけるゲート容量
とＩch／Ｉとの関係を示す図、
とＩch／Ｉとの関係を示す図、
【図７】本発明の第４の実施の形態に係るＩＥＧＴの構
成を模式的に示す断面図、
成を模式的に示す断面図、
【図８】本発明の第５の実施の形態に係るＩＧＢＴの構
成を模式的に示す断面図、
成を模式的に示す断面図、
【図９】本発明の第７の実施の形態に係るＩＥＧＴの構
成を模式的に示す断面図、
成を模式的に示す断面図、
【図１０】同実施の形態におけるＩＥＧＴの製造方法を
説明するための工程断面図、
説明するための工程断面図、
【図１１】同実施の形態におけるＩＥＧＴの製造方法を
説明するための工程断面図、
説明するための工程断面図、
【図１２】同実施の形態におけるＩＥＧＴの製造方法を
説明するための工程断面図、
説明するための工程断面図、
【図１３】本発明の第８の実施の形態に係るＩＥＧＴの
構成を模式的に示す断面図、
構成を模式的に示す断面図、
【図１４】同実施の形態におけるＩＥＧＴの製造方法を
説明するための工程断面図、
説明するための工程断面図、
【図１５】本発明の第９の実施の形態に係るＩＥＧＴの
構成を模式的に示す横断面図、
構成を模式的に示す横断面図、
【図１６】本発明の第１０の実施の形態に係るＩＥＧＴ
の構成を模式的に示す横断面図、
の構成を模式的に示す横断面図、
【図１７】本発明の第１１の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図１８】同実施の形態における高移動度層の構成を説
明するための断面図、
明するための断面図、
【図１９】同実施の形態における高移動度層の構成を説
明するための断面図、
明するための断面図、
【図２０】同実施の形態における高移動度層の構成を説
明するための断面図、
明するための断面図、
【図２１】同実施の形態における高移動度層の構成を説
明するための断面図、
明するための断面図、
【図２２】同実施の形態における高移動度層の移動度と
ｐ型ベース層の通電損失との関係を示す図、
ｐ型ベース層の通電損失との関係を示す図、
【図２３】本発明の第１２の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図２４】本発明の第１３の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図２５】同実施の形態におけるＩＧＢＴの変形構成を
模式的に示す断面図、
模式的に示す断面図、
【図２６】本発明の第１４の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図２７】本発明の第１５の実施の形態に係るＩＥＧＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図２８】同実施の形態におけるチャネル中の正孔の移
動度と通電損失との関係を示す図、
動度と通電損失との関係を示す図、
【図２９】本発明の第１６の実施の形態に係るＩＥＧＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図３０】同実施の形態におけるＩＥＧＴの変形構成を
模式的に示す断面図、
模式的に示す断面図、
【図３１】本発明の第１７の実施の形態に係るＩＥＧＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図３２】本発明の第１８の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図３３】同実施の形態における高移動度層の構成を説
明するための断面図、
明するための断面図、
【図３４】同実施の形態における高移動度層の構成を説
明するための断面図、
明するための断面図、
【図３５】同実施の形態における高移動度層の構成を説
明するための断面図、
明するための断面図、
【図３６】同実施の形態における高移動度層の構成を説
明するための断面図、
明するための断面図、
【図３７】同実施の形態における高移動度層の移動度と
ｎ型ベース層の通電損失との関係を示す図、
ｎ型ベース層の通電損失との関係を示す図、
【図３８】本発明の第１９の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図３９】本発明の第２０の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図４０】同実施の形態におけるＩＧＢＴの変形構成を
模式的に示す断面図、
模式的に示す断面図、
【図４１】本発明の第２１の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図４２】本発明の第２２の実施の形態に係るＩＥＧＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図４３】同実施の形態におけるチャネル中の電子の移
動度と通電損失との関係を示す図、
動度と通電損失との関係を示す図、
【図４４】本発明の第２３の実施の形態に係るＩＥＧＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図４５】同実施の形態におけるＩＥＧＴの変形構成を
模式的に示す断面図、
模式的に示す断面図、
【図４６】本発明の第２４の実施の形態に係るＩＥＧＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図４７】本発明の第２５の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図４８】同実施の形態におけるＲjfetのパラメータ依
存性を示す図、
存性を示す図、
【図４９】本発明の第２６の実施の形態に係るＭＯＳＦ
ＥＴの構成を模式的に示す断面図、
ＥＴの構成を模式的に示す断面図、
【図５０】本発明の第２７の実施の形態に係るＩＧＢＴ
の構成を模式的に示す断面図、
の構成を模式的に示す断面図、
【図５１】本発明の第２８の実施の形態に係るＭＯＳＦ
ＥＴの構成を模式的に示す断面図、
ＥＴの構成を模式的に示す断面図、
【図５２】本発明の第２９の実施の形態に係るＭＯＳＦ
ＥＴの構成を模式的に示す断面図、
ＥＴの構成を模式的に示す断面図、
【図５３】本発明の第３０の実施の形態に係るＭＯＳＦ
ＥＴの構成を模式的に示す断面図、
ＥＴの構成を模式的に示す断面図、
【図５４】従来のＩＧＢＴの構成を模式的に示す断面
図、
図、
【図５５】従来のＩＧＢＴの３つのオン抵抗を説明する
ための図。
ための図。
１１，２１，３３，６４，８４，１０１，１２１，１４
１…ｎ型ベース層、１２，２２，３４…ｎ型バッファ
層、１３，２３，３５，１０２，１２２，１４２…ｐ型
エミッタ層、１４，２４，３６，６３，８３，１０３，
１２３，１４３…ドレイン電極、１５，２５，３７，１
０４，１２４…ｐ型ベース層、１６，２６，３８，１０
５，１２８，１４５…ｎ型ソース層、１７，２７…Ｓｉ
絶縁膜、１８，２８，４１，６８，８７，１０８，１２
７，１４７…ゲート電極、１９，２９，３９，５２，６
９，８９，１０９，１２９，１４８…ソース電極、３１
…絶縁性基板、３２…埋込み酸化膜、４０，６７，８
６，１０７，１２６，１４６…ゲート絶縁膜、５１…絶
縁膜、５３…酸化膜、５４…窒化膜、６１，８１…ｐ型
ベース層、６２，８２，１５２…ｎ型エミッタ層、６
５，８８…ｐ型ソース層、６６，８５，１０６，１２５
…高移動度層、６６ａ，１０６ａ…ＳｉＧｅ層、６６ｃ
…ｐ型Ｓｉ層、６６ｂ，１０６ｂ，６１４…Ｓｉ層、７
１…ｐ型ドレイン層、７２，９１…ｐ型エミッタショー
ト層、７３，９２，１１３，１３２…低キャリアライフ
タイム層、１０６ｃ…ｎ型ＳｉＧｅ層、１１１，１５１
…ｎ型ドレイン層、１１２，１３１…ｎ型エミッタショ
ート層、Ｉ…ドレイン電流、Ｉch…電子電流、μn …電
子移動度、μp …正孔移動度、Ｒbip …抵抗、Ｃｇ…入
力容量。
１…ｎ型ベース層、１２，２２，３４…ｎ型バッファ
層、１３，２３，３５，１０２，１２２，１４２…ｐ型
エミッタ層、１４，２４，３６，６３，８３，１０３，
１２３，１４３…ドレイン電極、１５，２５，３７，１
０４，１２４…ｐ型ベース層、１６，２６，３８，１０
５，１２８，１４５…ｎ型ソース層、１７，２７…Ｓｉ
絶縁膜、１８，２８，４１，６８，８７，１０８，１２
７，１４７…ゲート電極、１９，２９，３９，５２，６
９，８９，１０９，１２９，１４８…ソース電極、３１
…絶縁性基板、３２…埋込み酸化膜、４０，６７，８
６，１０７，１２６，１４６…ゲート絶縁膜、５１…絶
縁膜、５３…酸化膜、５４…窒化膜、６１，８１…ｐ型
ベース層、６２，８２，１５２…ｎ型エミッタ層、６
５，８８…ｐ型ソース層、６６，８５，１０６，１２５
…高移動度層、６６ａ，１０６ａ…ＳｉＧｅ層、６６ｃ
…ｐ型Ｓｉ層、６６ｂ，１０６ｂ，６１４…Ｓｉ層、７
１…ｐ型ドレイン層、７２，９１…ｐ型エミッタショー
ト層、７３，９２，１１３，１３２…低キャリアライフ
タイム層、１０６ｃ…ｎ型ＳｉＧｅ層、１１１，１５１
…ｎ型ドレイン層、１１２，１３１…ｎ型エミッタショ
ート層、Ｉ…ドレイン電流、Ｉch…電子電流、μn …電
子移動度、μp …正孔移動度、Ｒbip …抵抗、Ｃｇ…入
力容量。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 常雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 八幡 彰博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (10)
- 【請求項１】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
エミッタ層と、 この第２導電型エミッタ層の表面上に形成されたドレイ
ン電極と、 前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に選択的に形成された第２導電型
ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、 この第１導電型ソース層と前記第２導電型ベース層とに
接して形成されたソース電極と、 前記第１導電型ソース層と前記第２導電型ベース層と前
記第１導電型ベース層との表面上にゲート絶縁膜を介し
て形成されたゲート電極とを備えた半導体素子におい
て、 前記ゲート電極から前記ドレイン電極に向かう方向の前
記ゲート電極の中心線上における前記第１導電型ベース
層のキャリア分布が、前記第２導電型ベース層よりも前
記ドレイン電極側で極小値をもつことを特徴とする半導
体素子。 - 【請求項２】前記キャリア分布は、前記第１導電型ベー
ス層内で前記ゲート絶縁膜近傍に極大値をもつことを特
徴とする請求項１に記載の半導体素子。 - 【請求項３】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
エミッタ層と、 この第２導電型エミッタ層の表面上に形成されたドレイ
ン電極と、 前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に選択的に形成された第２導電型
ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、 この第１導電型ソース層と前記第２導電型ベース層とに
接して形成されたソース電極と、 前記第１導電型ソース層と前記第２導電型ベース層と前
記第１導電型ベース層との表面上にゲート絶縁膜を介し
て形成されたゲート電極とを備えた半導体素子におい
て、 オン状態のとき、前記第２導電型ベース層から注入され
る第１導電型キャリアにより流れる電流Ｉchと、前記ド
レイン電極から流入される全電流Ｉと、前記第１導電型
ベース層における第１導電型キャリアの移動度μ1 及び
第２導電型キャリアの移動度μ2 とが下記式の関係にあ
ることを特徴とする半導体素子。 Ｉch／Ｉ＞μ1 ／（μ1 ＋μ2 ） - 【請求項４】前記μ1 ／（μ1 ＋μ2 ）は、０．７４５
であることを特徴とする請求項３に記載の半導体素子。 - 【請求項５】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
エミッタ層と、 この第２導電型エミッタ層の表面上に形成されたドレイ
ン電極と、 前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に選択的に形成された第２導電型
ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、 この第１導電型ソース層と前記第２導電型ベース層とに
接して形成されたソース電極と、 前記第１導電型ソース層と前記第２導電型ベース層と前
記第１導電型ベース層との表面上にゲート絶縁膜を介し
て形成されたゲート電極とを備えた半導体素子におい
て、 前記ゲート電極の面積は、素子の有効面積の８６％以上
であることを特徴とする半導体素子。 - 【請求項６】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
エミッタ層と、 この第２導電型エミッタ層の表面上に形成されたドレイ
ン電極と、 前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に選択的に形成された第２導電型
ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、 この第１導電型ソース層と前記第２導電型ベース層とに
接して形成されたソース電極と、 前記第１導電型ソース層と前記第２導電型ベース層と前
記第１導電型ベース層との表面上にゲート絶縁膜を介し
て形成されたゲート電極とを備えた半導体素子におい
て、 前記ゲート電極からみた容量成分は、３×１０-8［Ｆ／
ｃｍ2 ］以上であることを特徴とする半導体素子。 - 【請求項７】絶縁性基板と、 この絶縁性基板の表面上に形成された第１導電型ベース
層と、 この第１導電型ベース層の表面に選択的に形成された第
１導電型バッファ層と、 この第１導電型バッファ層の表面に選択的に形成された
第２導電型エミッタ層と、 この第２導電型エミッタ層の表面上に形成されたドレイ
ン電極と、 前記第１導電型ベース層の表面に選択的に形成された第
２導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、 この第１導電型ソース層と前記第２導電型ベース層とに
接して形成されたソース電極と、 前記第１導電型ソース層と前記第２導電型ベース層と前
記第１導電型ベース層との表面上にゲート絶縁膜を介し
て形成されたゲート電極とを備えた半導体素子におい
て、 前記ゲート電極と前記第１導電型ベース層との対向する
部分の長さが前記第１導電型ベース層の厚さよりも長
く、 前記第１導電型ベース層の表面のキャリア分布の極小値
が、前記ゲート電極よりも前記第１導電型バッファ層側
にあることを特徴とする半導体素子。 - 【請求項８】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
エミッタ層と、 この第２導電型エミッタ層の表面上に形成されたドレイ
ン電極と、 前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に形成された第２導電型ベース層
と、 この第２導電型ベース層内に前記第１導電型ベース層に
達する深さに形成された溝にゲート絶縁膜を介して埋込
み形成されたゲート電極と、 前記ゲート絶縁膜に接するように前記第２導電型ベース
層の表面に選択的に形成さされた第１導電型ソース層
と、 この第１導電型ソース層と前記第２導電型ベース層とに
接して形成されたソース電極とを備えた半導体素子にお
いて、 オン状態のとき、前記第２導電型ベース層から注入され
る第１導電型キャリアにより流れる電流Ｉchと、前記ド
レイン電極から流入される全電流Ｉと、前記第１導電型
ベース層における第１導電型キャリアの移動度μ1 及び
第２導電型キャリアの移動度μ2 とが下記式の関係にあ
ることを特徴とする半導体素子。 Ｉch／Ｉ＞μ1 ／（μ1 ＋μ2 ） - 【請求項９】前記第２導電型ベース層は、前記ゲート絶
縁膜近傍における不純物濃度の最高値が５×１０16ｃｍ
-3以上であり、且つ前記ゲート絶縁膜に沿った長さが
１．３μｍ以下であることを特徴とする請求項８に記載
の半導体素子。 - 【請求項１０】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
エミッタ層と、 この第２導電型エミッタ層の表面上に形成されたドレイ
ン電極と、 前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に選択的に形成された第２導電型
ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、 この第１導電型ソース層と前記第２導電型ベース層とに
接して形成されたソース電極と、 前記第１導電型ソース層と前記第２導電型ベース層と前
記第１導電型ベース層との表面上にゲート絶縁膜を介し
て形成されたゲート電極とを備えた半導体素子のシミュ
レーション方法において、 前記ドレイン電極から流入される全電流Ｉと前記第１導
電型ベース層における第１導電型キャリアの移動度μ1
及び第２導電型キャリアの移動度μ2 とを設定する設定
工程と、 前記設定工程により設定される全電流Ｉに基づいて、前
記第２導電型ベース層から注入される第１導電型キャリ
アにより流れる電流Ｉchと前記全電流Ｉとの電流比Ｉch
／Ｉを求めると共に、前記電流比Ｉch／Ｉ、前記移動度
μ1 及び前記移動度μ2 に基づいて、前記第１導電型ベ
ース層のキャリア密度分布を算出する第１の算出工程
と、 前記第１の算出工程とは独立して与えられる前記第１導
電型ベース層のキャリア密度分布及び前記半導体素子の
表面構造に基づいて、電流比Ｉch／Ｉを算出する第２の
算出工程と、 前記第１及び第２の算出工程による各々の算出結果を互
いに無矛盾に整合させることにより、前記第１導電型ベ
ース層のキャリア密度分布を算出するキャリア分布算出
工程と、 前記キャリア分布算出工程により算出されるキャリア密
度分布に基づいて、前記第２導電型ベース層から前記第
２導電型エミッタ層に至る経路の前記第１導電型ベース
層の抵抗Ｒbip を算出するオン抵抗算出工程とを含んで
いることを特徴とする半導体素子のシミュレーション方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24788995A JP3340291B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体素子及びそのシミュレーション方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24788995A JP3340291B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体素子及びそのシミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992826A true JPH0992826A (ja) | 1997-04-04 |
| JP3340291B2 JP3340291B2 (ja) | 2002-11-05 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24788995A Expired - Fee Related JP3340291B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体素子及びそのシミュレーション方法 |
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|---|---|
| JP (1) | JP3340291B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373899A (ja) * | 2001-06-13 | 2002-12-26 | Denso Corp | 半導体装置の特性シミュレーション方法 |
| JP2005064520A (ja) * | 2003-08-13 | 2005-03-10 | Internatl Rectifier Corp | トレンチ側壁にひずみ層を有するトレンチ型ｍｏｓゲート素子 |
| JP2008258550A (ja) * | 2007-04-09 | 2008-10-23 | Toyota Central R&D Labs Inc | Ｉｇｂｔシミュレーション装置およびｉｇｂｔシミュレーションプログラム |
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| JP2012182463A (ja) * | 2005-07-27 | 2012-09-20 | Infineon Technologies Austria Ag | ドリフト領域とドリフト制御領域とを有する半導体素子 |
| US20140001528A1 (en) * | 2005-07-27 | 2014-01-02 | Infineon Technologies Austria Ag | Semiconductor component with a drift region and a drift control region |
| JP2015153980A (ja) * | 2014-02-18 | 2015-08-24 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
-
1995
- 1995-09-26 JP JP24788995A patent/JP3340291B2/ja not_active Expired - Fee Related
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| US9190511B2 (en) | 2005-07-27 | 2015-11-17 | Infineon Technologies Austria Ag | Semiconductor component with a drift region and a drift control region |
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| JP3340291B2 (ja) | 2002-11-05 |
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