JP2002373899A - 半導体装置の特性シミュレーション方法 - Google Patents
半導体装置の特性シミュレーション方法Info
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- JP2002373899A JP2002373899A JP2001178968A JP2001178968A JP2002373899A JP 2002373899 A JP2002373899 A JP 2002373899A JP 2001178968 A JP2001178968 A JP 2001178968A JP 2001178968 A JP2001178968 A JP 2001178968A JP 2002373899 A JP2002373899 A JP 2002373899A
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Abstract
(57)【要約】
【課題】 チップ規模での半導体装置の特性シミュレー
ションが行なえるようにする。 【解決手段】 各ＩＧＢＴの各ｎ+型バッファ層２の両
側を仮想電極１１ａ、１１ｂ、１２ａ、１２ｂとし、セ
ル１のｎ+型バッファ層２に備えられた一方の仮想電極
１１ｂとセル２のｎ+型バッファ層２に備えられた一方
の仮想電極１２ａとが抵抗１３を介して接続された構成
とする。すなわち、ＩＧＢＴにはｐ+型コレクタ領域１
とｎ+型バッファ層２とによるＰＮ接合によって寄生ダ
イオードが形成されることになるが、この寄生ダイオー
ドのうち実際のデバイスではフローティング状態となる
各ｎ+型バッファ層２が抵抗１３を介して接続された構
成とする。そして、このようなシミュレーションモデル
を使用してＴＣＡＤによるデバイスシミュレーションを
行なう。
ションが行なえるようにする。 【解決手段】 各ＩＧＢＴの各ｎ+型バッファ層２の両
側を仮想電極１１ａ、１１ｂ、１２ａ、１２ｂとし、セ
ル１のｎ+型バッファ層２に備えられた一方の仮想電極
１１ｂとセル２のｎ+型バッファ層２に備えられた一方
の仮想電極１２ａとが抵抗１３を介して接続された構成
とする。すなわち、ＩＧＢＴにはｐ+型コレクタ領域１
とｎ+型バッファ層２とによるＰＮ接合によって寄生ダ
イオードが形成されることになるが、この寄生ダイオー
ドのうち実際のデバイスではフローティング状態となる
各ｎ+型バッファ層２が抵抗１３を介して接続された構
成とする。そして、このようなシミュレーションモデル
を使用してＴＣＡＤによるデバイスシミュレーションを
行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の特性
シミュレーション方法に関するもので、例えばＩＧＢＴ
等のパワーデバイスの耐量試験のシミュレーションに用
いて好適である。
シミュレーション方法に関するもので、例えばＩＧＢＴ
等のパワーデバイスの耐量試験のシミュレーションに用
いて好適である。
【０００２】
【従来の技術及び発明が解決しようとする課題】パワー
デバイスでは、低オン電圧、高耐量設計の両立を図るこ
とが重要開発課題として挙げられる。近年、パワーデバ
イス分野では、開発効率向上を目的として、ＴＣＡＤを
用いたプロセス、デバイスシュミレーションのニーズが
高まっており、デバイスのセル領域が周期的な繰り返し
の配列を持つことを利用し、セル１個分、または連続し
た数セル分の規模のモデルを作成して、プロセス、デバ
イスシミュレーションを行うことが既に実施されてい
る。このモデル規模は、セルのＤＣ特性解析には適して
いるが、チップ内の特定の不均一なセルに電流が集中し
て破壊に至るような耐量試験についてはモデル化できな
い。このような解析にはチップ規模のモデル化が必要と
なるが、チップ規模のモデル化方法としては、次の２つ
が挙げられる。
デバイスでは、低オン電圧、高耐量設計の両立を図るこ
とが重要開発課題として挙げられる。近年、パワーデバ
イス分野では、開発効率向上を目的として、ＴＣＡＤを
用いたプロセス、デバイスシュミレーションのニーズが
高まっており、デバイスのセル領域が周期的な繰り返し
の配列を持つことを利用し、セル１個分、または連続し
た数セル分の規模のモデルを作成して、プロセス、デバ
イスシミュレーションを行うことが既に実施されてい
る。このモデル規模は、セルのＤＣ特性解析には適して
いるが、チップ内の特定の不均一なセルに電流が集中し
て破壊に至るような耐量試験についてはモデル化できな
い。このような解析にはチップ規模のモデル化が必要と
なるが、チップ規模のモデル化方法としては、次の２つ
が挙げられる。
【０００３】まず、１つ目として、ＤＣ特性解析で使用
した連続するセルの範囲を拡張して計算する方法が挙げ
られる。しかしながら、この方法では、チップの局所的
なモデル化しかできない上に莫大な計算時間を要すると
いう問題点がある。
した連続するセルの範囲を拡張して計算する方法が挙げ
られる。しかしながら、この方法では、チップの局所的
なモデル化しかできない上に莫大な計算時間を要すると
いう問題点がある。
【０００４】また、２つ目として、図９に示すようにチ
ップ内の分割した１領域を１セルでモデル化し、複数の
セル同士（図中ではセル１とセル２の２つ）を並列接続
して計算する方法が挙げられる。この方法によれば、１
つ目の方法と比べて計算時間を短縮でき、チップ規模の
計算が可能になる等のメリットがある。しかしながら、
単にセルを並列接続しただけの計算となるため、図１０
に示されるような結果、つまり、あるセルには電流が流
れるがあるセルには電流が全く流れないといった実デバ
イスでは起こり得ないような電流の偏りのある結果にな
り得るという問題がある。
ップ内の分割した１領域を１セルでモデル化し、複数の
セル同士（図中ではセル１とセル２の２つ）を並列接続
して計算する方法が挙げられる。この方法によれば、１
つ目の方法と比べて計算時間を短縮でき、チップ規模の
計算が可能になる等のメリットがある。しかしながら、
単にセルを並列接続しただけの計算となるため、図１０
に示されるような結果、つまり、あるセルには電流が流
れるがあるセルには電流が全く流れないといった実デバ
イスでは起こり得ないような電流の偏りのある結果にな
り得るという問題がある。
【０００５】従って、上記２つの方法はいずれもチップ
規模での半導体装置の特性シミュレーションを行なえる
レベルではなかった。
規模での半導体装置の特性シミュレーションを行なえる
レベルではなかった。
【０００６】本発明は上記点に鑑みて、チップ規模での
半導体装置の特性シミュレーションが行なえるようにす
ることを目的とする。
半導体装置の特性シミュレーションが行なえるようにす
ることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明者らは上記２つのシミュレーションの問題点
について様々な観点から解析を行なった。そして、２つ
目の方法に着目し、鋭意検討の末、セル中に存在するフ
ローティング状態の寄生ダイオード（図９中のｎ +型バ
ッファ層Ｊ１とｐ+型コレクタ層Ｊ２とのＰＮ接合によ
る寄生ダイオード）のカソードとなるｎ+型バッファ層
Ｊ１でのポテンシャルが影響して上記問題が発生してい
ることを見出した。すなわち、計算誤差の蓄積により、
セル間においてｎ+型バッファ層Ｊ１のポテンシャルに
差が生じ、これが原因となって次式で示すダイオードの
順方向特性が生じ、ホールの注入電流が指数関数的に増
えるために上記のような問題が発生するのである。
め、本発明者らは上記２つのシミュレーションの問題点
について様々な観点から解析を行なった。そして、２つ
目の方法に着目し、鋭意検討の末、セル中に存在するフ
ローティング状態の寄生ダイオード（図９中のｎ +型バ
ッファ層Ｊ１とｐ+型コレクタ層Ｊ２とのＰＮ接合によ
る寄生ダイオード）のカソードとなるｎ+型バッファ層
Ｊ１でのポテンシャルが影響して上記問題が発生してい
ることを見出した。すなわち、計算誤差の蓄積により、
セル間においてｎ+型バッファ層Ｊ１のポテンシャルに
差が生じ、これが原因となって次式で示すダイオードの
順方向特性が生じ、ホールの注入電流が指数関数的に増
えるために上記のような問題が発生するのである。
【０００８】
【数１】 Ｊ＝ＪS（ｅqV/KT−１） このため、並列接続した各セルにおける寄生ダイオード
のカソードのポテンシャルを同電位にすることにより、
上記目的を達成することが可能となる。
のカソードのポテンシャルを同電位にすることにより、
上記目的を達成することが可能となる。
【０００９】そこで、請求項１に記載の発明では、第１
導電型の第１半導体領域（１）と、第１半導体領域の上
に形成された第２導電型の第２半導体領域（２）とを有
し、該第１、第２半導体領域によって寄生ダイオードが
構成される半導体素子のセルを複数個備えた半導体装置
の特性シミュレーション方法であって、複数個のセルを
並列に並べると共に、複数個のセルそれぞれの第２半導
体領域を同電位としたものをシミュレーションモデルと
して用いることを特徴としている。
導電型の第１半導体領域（１）と、第１半導体領域の上
に形成された第２導電型の第２半導体領域（２）とを有
し、該第１、第２半導体領域によって寄生ダイオードが
構成される半導体素子のセルを複数個備えた半導体装置
の特性シミュレーション方法であって、複数個のセルを
並列に並べると共に、複数個のセルそれぞれの第２半導
体領域を同電位としたものをシミュレーションモデルと
して用いることを特徴としている。
【００１０】このように、各第２半導体領域を同電位と
すれば、これらのポテンシャルが固定されるようにでき
るため、あるセルには電流が流れるがあるセルには電流
が全く流れないといった実デバイスでは起こり得ないよ
うな電流の偏りのある結果とならないようにすることが
できる。なお、このようなシミュレーションモデルとし
ては、例えば、請求項４に示すようなＩＧＢＴが適用さ
れる。
すれば、これらのポテンシャルが固定されるようにでき
るため、あるセルには電流が流れるがあるセルには電流
が全く流れないといった実デバイスでは起こり得ないよ
うな電流の偏りのある結果とならないようにすることが
できる。なお、このようなシミュレーションモデルとし
ては、例えば、請求項４に示すようなＩＧＢＴが適用さ
れる。
【００１１】請求項２に記載の発明では、複数個のセル
それぞれの第２半導体領域が第１の抵抗（１３）を介し
て接続されるようにしたものをシミュレーションモデル
とすることを特徴としている。
それぞれの第２半導体領域が第１の抵抗（１３）を介し
て接続されるようにしたものをシミュレーションモデル
とすることを特徴としている。
【００１２】このように、各第２半導体領域を同電位と
する際に、第１の抵抗を介して各第２導電型領域を接続
するようにすれば、第１の抵抗によって接続されたセル
間に配置されると想定されるセルのシート抵抗分を見込
むことができ、より高い汎用性を得ることができる。
する際に、第１の抵抗を介して各第２導電型領域を接続
するようにすれば、第１の抵抗によって接続されたセル
間に配置されると想定されるセルのシート抵抗分を見込
むことができ、より高い汎用性を得ることができる。
【００１３】請求項３に記載の発明では、複数個のセル
のうち、最も端に位置するセルの第２半導体領域が無限
大と等価な抵抗値となる第２の抵抗（１４、１５）を介
して接地されるようにすることを特徴としている。
のうち、最も端に位置するセルの第２半導体領域が無限
大と等価な抵抗値となる第２の抵抗（１４、１５）を介
して接地されるようにすることを特徴としている。
【００１４】このような構成とすることで、シミュレー
ションモデル上では全セルの第２半導体領域がフローテ
ィング状態とならないようにすることができる。また、
このときには各第２半導体領域から接地側に向けて電流
が流れ、その電流分のバラツキが生じることも考えられ
るが、第２の抵抗の抵抗値を無限大と等価と想定するこ
とで、そのような電流が流れないようなシミュレーショ
ンとすることができる。
ションモデル上では全セルの第２半導体領域がフローテ
ィング状態とならないようにすることができる。また、
このときには各第２半導体領域から接地側に向けて電流
が流れ、その電流分のバラツキが生じることも考えられ
るが、第２の抵抗の抵抗値を無限大と等価と想定するこ
とで、そのような電流が流れないようなシミュレーショ
ンとすることができる。
【００１５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１６】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態におけるデバイスシミュレーションに用
いられるシミュレーションモデルを示す。この図に示さ
れるように、セル１とセル２からなる２つのセルが並列
的に並べられている。これらセル１、セル２は同一構造
のＩＧＢＴからなり、ＩＧＢＴは以下のように構成され
ている。
の第１実施形態におけるデバイスシミュレーションに用
いられるシミュレーションモデルを示す。この図に示さ
れるように、セル１とセル２からなる２つのセルが並列
的に並べられている。これらセル１、セル２は同一構造
のＩＧＢＴからなり、ＩＧＢＴは以下のように構成され
ている。
【００１７】ｐ+型半導体基板によって構成されるｐ+型
コレクタ領域１の上にはｎ+型バッファ層２とｎ-型ドリ
フト領域３とが順に形成され、ｎ-型ドリフト層３の表
層部にはｐ+型ベース領域４が形成され、ｐ+型ベース領
域４の表層部にはｎ+型エミッタ領域５が形成されてい
る。また、ｎ+型エミッタ領域５及びｐ+型ベース領域４
を貫通するようにトレンチ６が形成され、このトレンチ
６の内側にゲート酸化膜７及びゲート電極８が順に形成
されている。そして、ｎ+型エミッタ領域５及びｐ+型ベ
ース領域４と電気的に接続されるようにエミッタ電極９
が形成され、ｐ+型コレクタ領域１と電気的に接続され
るようにコレクタ電極１０が形成されて、ＩＧＢＴが構
成されている。
コレクタ領域１の上にはｎ+型バッファ層２とｎ-型ドリ
フト領域３とが順に形成され、ｎ-型ドリフト層３の表
層部にはｐ+型ベース領域４が形成され、ｐ+型ベース領
域４の表層部にはｎ+型エミッタ領域５が形成されてい
る。また、ｎ+型エミッタ領域５及びｐ+型ベース領域４
を貫通するようにトレンチ６が形成され、このトレンチ
６の内側にゲート酸化膜７及びゲート電極８が順に形成
されている。そして、ｎ+型エミッタ領域５及びｐ+型ベ
ース領域４と電気的に接続されるようにエミッタ電極９
が形成され、ｐ+型コレクタ領域１と電気的に接続され
るようにコレクタ電極１０が形成されて、ＩＧＢＴが構
成されている。
【００１８】また、このように構成された各ＩＧＢＴの
各ｎ+型バッファ層２の両側を仮想電極１１ａ、１１
ｂ、１２ａ、１２ｂとし、セル１のｎ+型バッファ層２
に備えられた一方の仮想電極１１ｂとセル２のｎ+型バ
ッファ層２に備えられた一方の仮想電極１２ａとが抵抗
１３を介して接続された構成となっている。すなわち、
ＩＧＢＴにはｐ+型コレクタ領域１とｎ+型バッファ層２
とによるＰＮ接合によって寄生ダイオードが形成される
ことになるが、この寄生ダイオードのうち実際のデバイ
スではフローティング状態となる各ｎ+型バッファ層２
が抵抗１３を介して接続された構成となっている。この
抵抗１３は、セル１とセル２に位置すると想定される複
数のセルの各ｎ+型バッファ層のシート抵抗に相当する
ものである。このような構成により、各ｎ+型バッファ
層２のポテンシャルが等しくなるように固定される。
各ｎ+型バッファ層２の両側を仮想電極１１ａ、１１
ｂ、１２ａ、１２ｂとし、セル１のｎ+型バッファ層２
に備えられた一方の仮想電極１１ｂとセル２のｎ+型バ
ッファ層２に備えられた一方の仮想電極１２ａとが抵抗
１３を介して接続された構成となっている。すなわち、
ＩＧＢＴにはｐ+型コレクタ領域１とｎ+型バッファ層２
とによるＰＮ接合によって寄生ダイオードが形成される
ことになるが、この寄生ダイオードのうち実際のデバイ
スではフローティング状態となる各ｎ+型バッファ層２
が抵抗１３を介して接続された構成となっている。この
抵抗１３は、セル１とセル２に位置すると想定される複
数のセルの各ｎ+型バッファ層のシート抵抗に相当する
ものである。このような構成により、各ｎ+型バッファ
層２のポテンシャルが等しくなるように固定される。
【００１９】また、このときの仮想電極１１ａ、１１
ｂ、１２ａ、１２ｂの位置は、ｎ+型バッファ層２のう
ちの下方、つまりｎ+型バッファ層２のうちのｐ+型コレ
クタ領域１側となっている。これは、逆バイアス時にバ
ッファ層上部まで空乏層ができることになるため、この
空乏層にかからない位置としたものである。
ｂ、１２ａ、１２ｂの位置は、ｎ+型バッファ層２のう
ちの下方、つまりｎ+型バッファ層２のうちのｐ+型コレ
クタ領域１側となっている。これは、逆バイアス時にバ
ッファ層上部まで空乏層ができることになるため、この
空乏層にかからない位置としたものである。
【００２０】そして、セル１のｎ+型バッファ層２に備
えられた他方の仮想電極１１ａが抵抗１４を介して接地
され、セル２のｎ+型バッファ層２に備えられた他方の
仮想電極１２ｂが抵抗１５を介して接地された構成とな
っている。これら各抵抗１４、１５は仮想的に無限大の
抵抗値を有するものとしてある。これにより、高い汎用
性を持つものとできる。
えられた他方の仮想電極１１ａが抵抗１４を介して接地
され、セル２のｎ+型バッファ層２に備えられた他方の
仮想電極１２ｂが抵抗１５を介して接地された構成とな
っている。これら各抵抗１４、１５は仮想的に無限大の
抵抗値を有するものとしてある。これにより、高い汎用
性を持つものとできる。
【００２１】以上のように構成されたシミュレーション
モデルを用い、図２に示すＬ負荷サージを想定した回路
を用いてＴＣＡＤを利用したシミュレーションを行な
う。まず、所定の電源１７から１０ｎｓ毎に電圧のプラ
スマイナスが入れ替わる矩形電圧波が抵抗１８（例えば
１０［Ω］）を介してシミュレーションモデルとなるＩ
ＧＢＴ１９のゲート電極８に印加され、定電源２１から
Ｌ負荷成分となるコイル２０を介して流れるコレクタ電
流Ｉｃの値を計算によって求める。なお、ここでいうＴ
ＣＡＤとはTechnology Computer Aided Design（技
術計算支援設計）の略で、計算機上で半導体デバイスの
解析と設計に必要なソフトウェア（シミュレータ）のこ
とをいう。
モデルを用い、図２に示すＬ負荷サージを想定した回路
を用いてＴＣＡＤを利用したシミュレーションを行な
う。まず、所定の電源１７から１０ｎｓ毎に電圧のプラ
スマイナスが入れ替わる矩形電圧波が抵抗１８（例えば
１０［Ω］）を介してシミュレーションモデルとなるＩ
ＧＢＴ１９のゲート電極８に印加され、定電源２１から
Ｌ負荷成分となるコイル２０を介して流れるコレクタ電
流Ｉｃの値を計算によって求める。なお、ここでいうＴ
ＣＡＤとはTechnology Computer Aided Design（技
術計算支援設計）の略で、計算機上で半導体デバイスの
解析と設計に必要なソフトウェア（シミュレータ）のこ
とをいう。
【００２２】このようにしてシミュレーションを行なっ
た結果を図３に示す。この図に示されるように、各セル
のコレクタ電流Ｉｃが均一に流れる結果が得られ、ある
セルには電流が流れるがあるセルには電流が全く流れな
いといった実デバイスでは起こり得ないような電流の偏
りのある結果とならないようにできる。これは、シミュ
レーションモデルに用いられる各セルのｎ+型バッファ
層２を連結し、ポテンシャルが等しくなるように構成し
ているため、ポテンシャル差に起因したダイオードの順
方向特性によるホールの注入電流の増加をなくせるため
と考えられる。
た結果を図３に示す。この図に示されるように、各セル
のコレクタ電流Ｉｃが均一に流れる結果が得られ、ある
セルには電流が流れるがあるセルには電流が全く流れな
いといった実デバイスでは起こり得ないような電流の偏
りのある結果とならないようにできる。これは、シミュ
レーションモデルに用いられる各セルのｎ+型バッファ
層２を連結し、ポテンシャルが等しくなるように構成し
ているため、ポテンシャル差に起因したダイオードの順
方向特性によるホールの注入電流の増加をなくせるため
と考えられる。
【００２３】このように、各ｎ+型バッファ層２を連結
し、これらのポテンシャルが固定されるようにすること
で、あるセルには電流が流れるがあるセルには電流が全
く流れないといった実デバイスでは起こり得ないような
電流の偏りのある結果とならないようにすることができ
る。
し、これらのポテンシャルが固定されるようにすること
で、あるセルには電流が流れるがあるセルには電流が全
く流れないといった実デバイスでは起こり得ないような
電流の偏りのある結果とならないようにすることができ
る。
【００２４】さらに、本実施形態では、セル１とセル２
に備えられた仮想電極１１ａ、１２ｂが抵抗１４、１５
を介して接地されるようにしている。これにより、シミ
ュレーションモデル上では全セルのｎ+型バッファ層２
がフローティング状態とならないようにすることができ
る。また、このときには各ｎ+型バッファ層２から接地
側に向けて電流が流れ、その電流分のバラツキが生じる
ことも考えられるが、抵抗１４、１５の抵抗値を無限大
と想定することで、そのような電流が流れないようなシ
ミュレーションとすることができる。
に備えられた仮想電極１１ａ、１２ｂが抵抗１４、１５
を介して接地されるようにしている。これにより、シミ
ュレーションモデル上では全セルのｎ+型バッファ層２
がフローティング状態とならないようにすることができ
る。また、このときには各ｎ+型バッファ層２から接地
側に向けて電流が流れ、その電流分のバラツキが生じる
ことも考えられるが、抵抗１４、１５の抵抗値を無限大
と想定することで、そのような電流が流れないようなシ
ミュレーションとすることができる。
【００２５】（第２実施形態）図４に、本発明の第２実
施形態におけるデバイスシミュレーションモデルを示
す。第１実施形態では、互いに独立したセル１、セル２
を抵抗１３を介して接続したシミュレーションモデルを
用いているが、本実施形態のように隣り合う２つのセル
１、セル２の間に絶縁膜２２を備え、ｎ+型バッファ層
２の位置において絶縁膜２２を無くし、セル１とセル２
の各ｎ+型バッファ層２が電気的に接続された構成とす
ることも可能である。
施形態におけるデバイスシミュレーションモデルを示
す。第１実施形態では、互いに独立したセル１、セル２
を抵抗１３を介して接続したシミュレーションモデルを
用いているが、本実施形態のように隣り合う２つのセル
１、セル２の間に絶縁膜２２を備え、ｎ+型バッファ層
２の位置において絶縁膜２２を無くし、セル１とセル２
の各ｎ+型バッファ層２が電気的に接続された構成とす
ることも可能である。
【００２６】図５に、本実施形態に示すモデルを用いて
シミュレーションを行なった結果を示す。この図に示さ
れるように、本実施形態においても、上記第１実施形態
と同様に各セルのコレクタ電流Ｉｃが均一に流れる結果
が得られた。このように、本実施形態に示すシミュレー
ションモデルを用いても第１実施形態と同様の効果を得
ることができる。
シミュレーションを行なった結果を示す。この図に示さ
れるように、本実施形態においても、上記第１実施形態
と同様に各セルのコレクタ電流Ｉｃが均一に流れる結果
が得られた。このように、本実施形態に示すシミュレー
ションモデルを用いても第１実施形態と同様の効果を得
ることができる。
【００２７】（第３実施形態）図６に、本発明の第３実
施形態におけるデバイスシミュレーションモデルを示
す。第１、第２実施形態では、セル１とセル２という２
つのセルをシミュレーションモデルを用いているが、本
実施形態のように複数のセルを並列的に並べ、各セルの
ｎ+型バッファ層２を抵抗を介して接続したものをシミ
ュレーションモデルとしても良い。
施形態におけるデバイスシミュレーションモデルを示
す。第１、第２実施形態では、セル１とセル２という２
つのセルをシミュレーションモデルを用いているが、本
実施形態のように複数のセルを並列的に並べ、各セルの
ｎ+型バッファ層２を抵抗を介して接続したものをシミ
ュレーションモデルとしても良い。
【００２８】図７に、本実施形態に示すモデルを用いて
シミュレーションを行なった結果を示す。この図に示さ
れるように、本実施形態においても、上記第１実施形態
と同様に各セルのエミッタ電流Ｉｅが均一に流れる結果
が得られた。このように、本実施形態に示すシミュレー
ションモデルを用いても第１実施形態と同様の効果を得
ることができる。なお、並べられた複数のセルのうち最
も端に位置するもののエミッタ電極９に接続された配線
Ａ１、Ａ１０に関してはエミッタ電流が他のエミッタ電
極９に接続された配線Ａ２〜Ａ９の半分となっている
が、これは配線Ａ２〜Ａ９に関しては隣接する２つのセ
ルに渡って流れるエミッタ電流を検出しているためであ
る。
シミュレーションを行なった結果を示す。この図に示さ
れるように、本実施形態においても、上記第１実施形態
と同様に各セルのエミッタ電流Ｉｅが均一に流れる結果
が得られた。このように、本実施形態に示すシミュレー
ションモデルを用いても第１実施形態と同様の効果を得
ることができる。なお、並べられた複数のセルのうち最
も端に位置するもののエミッタ電極９に接続された配線
Ａ１、Ａ１０に関してはエミッタ電流が他のエミッタ電
極９に接続された配線Ａ２〜Ａ９の半分となっている
が、これは配線Ａ２〜Ａ９に関しては隣接する２つのセ
ルに渡って流れるエミッタ電流を検出しているためであ
る。
【００２９】（第４実施形態）図８（ａ）に、本発明の
第４実施形態におけるデバイスシミュレーションモデル
を示す。このシミュレーションモデルは、図８（ｂ）に
示すように、所定のパターンにレイアウトされたセル領
域及びゲートがセル周辺領域及びフィールド領域に囲ま
れて構成されたチップ中のＡ−Ａ断面についてモデル化
したものに相当する。すなわち、多数のセルとセル周辺
領域とフィールド領域とを並列接続した場合のシミュレ
ーションモデルとなる。
第４実施形態におけるデバイスシミュレーションモデル
を示す。このシミュレーションモデルは、図８（ｂ）に
示すように、所定のパターンにレイアウトされたセル領
域及びゲートがセル周辺領域及びフィールド領域に囲ま
れて構成されたチップ中のＡ−Ａ断面についてモデル化
したものに相当する。すなわち、多数のセルとセル周辺
領域とフィールド領域とを並列接続した場合のシミュレ
ーションモデルとなる。
【００３０】セル周辺領域及びフィールド領域は、ｎ-
型ドリフト層３の表層部に配置された周辺ｐ+型領域３
０と、ｐ+型層３１が所定間隔おきに複数個配置された
ガードリングと、ガードリングよりもセルの外周側に配
置されたＦＬＲ３２及びＥＱＲ３３とを備えた構成とな
っている。そして、セル周辺領域及びフィールド領域に
おけるｎ+型バッファ層２の両側に仮想電極３４ａ、３
４ｂを設け、仮想電極３４ｂと複数のセルのうち最も端
に位置するものの仮想電極１１ａとを抵抗１３を介して
接続し、仮想電極３４ａが抵抗値無限大の抵抗１４を介
して接地されるようにする。
型ドリフト層３の表層部に配置された周辺ｐ+型領域３
０と、ｐ+型層３１が所定間隔おきに複数個配置された
ガードリングと、ガードリングよりもセルの外周側に配
置されたＦＬＲ３２及びＥＱＲ３３とを備えた構成とな
っている。そして、セル周辺領域及びフィールド領域に
おけるｎ+型バッファ層２の両側に仮想電極３４ａ、３
４ｂを設け、仮想電極３４ｂと複数のセルのうち最も端
に位置するものの仮想電極１１ａとを抵抗１３を介して
接続し、仮想電極３４ａが抵抗値無限大の抵抗１４を介
して接地されるようにする。
【００３１】このように構成した本実施形態のシミュレ
ーションモデルを用いることで、セル周辺領域及びフィ
ールド領域を含めたシミュレーションを行なうことがで
きる。
ーションモデルを用いることで、セル周辺領域及びフィ
ールド領域を含めたシミュレーションを行なうことがで
きる。
【００３２】（他の実施形態）上記各実施形態では、ｎ
チャネルタイプのＩＧＢＴを例に挙げて説明したが、各
構成要素の導電型を逆にしたｐチャネルタイプのもので
あっても上記各実施形態と同様の効果を得ることができ
る。
チャネルタイプのＩＧＢＴを例に挙げて説明したが、各
構成要素の導電型を逆にしたｐチャネルタイプのもので
あっても上記各実施形態と同様の効果を得ることができ
る。
【００３３】また、上記第１実施形態では、Ｌ負荷サー
ジ計算について説明したが、ＥＳＤサージの計算につい
ても上記と同様の方法で正しい解を求めることができ
る。
ジ計算について説明したが、ＥＳＤサージの計算につい
ても上記と同様の方法で正しい解を求めることができ
る。
【００３４】さらに、上記各実施形態では、トレンチ型
のＩＧＢＴをシミュレーションモデルとして用いる場合
について説明したが、必ずしもトレンチ型である必要は
なく、ラテラル型のＩＧＢＴであってもよい。
のＩＧＢＴをシミュレーションモデルとして用いる場合
について説明したが、必ずしもトレンチ型である必要は
なく、ラテラル型のＩＧＢＴであってもよい。
【図１】本発明の第１実施形態におけるシミュレーショ
ンモデルを示す図である。
ンモデルを示す図である。
【図２】図１に示すシミュレーションモデルを用いてＬ
負荷耐量を調べるときの回路構成を示した図である。
負荷耐量を調べるときの回路構成を示した図である。
【図３】図１に示すシミュレーションモデルを用いた場
合の各セルに流れるコレクタ電流Ｉｃの変化を調べたと
きの結果を示す図である。
合の各セルに流れるコレクタ電流Ｉｃの変化を調べたと
きの結果を示す図である。
【図４】本発明の第２実施形態におけるシミュレーショ
ンモデルを示す図である。
ンモデルを示す図である。
【図５】図４に示すシミュレーションモデルを用いた場
合の各セルに流れるコレクタ電流Ｉｃの変化を調べたと
きの結果を示す図である。
合の各セルに流れるコレクタ電流Ｉｃの変化を調べたと
きの結果を示す図である。
【図６】本発明の第３実施形態におけるシミュレーショ
ンモデルを示す図である。
ンモデルを示す図である。
【図７】図６に示すシミュレーションモデルを用いた場
合の各セルに流れるエミッタ電流Ｉｅの変化を調べたと
きの結果を示す図である。
合の各セルに流れるエミッタ電流Ｉｅの変化を調べたと
きの結果を示す図である。
【図８】本発明の第４実施形態におけるシミュレーショ
ンモデルを示す図である。
ンモデルを示す図である。
【図９】従来のシミュレーションモデルを示す図であ
る。
る。
【図１０】図９に示すシミュレーションモデルを用いた
場合の各セルに流れるコレクタ電流Ｉｃの変化を調べた
ときの結果を示す図である。
場合の各セルに流れるコレクタ電流Ｉｃの変化を調べた
ときの結果を示す図である。
１…ｐ+型コレクタ領域、２…ｎ+型バッファ層、３…ｎ
-型ドリフト領域、４…ｐ型ベース領域、５…ｎ+型エミ
ッタ領域、６…トレンチ、７…ゲート酸化膜、８…ゲー
ト電極、９…エミッタ電極、１０…コレクタ電極、１１
ａ、１１ｂ、１２ａ、１２ｂ…仮想電極、１３〜１５…
抵抗。
-型ドリフト領域、４…ｐ型ベース領域、５…ｎ+型エミ
ッタ領域、６…トレンチ、７…ゲート酸化膜、８…ゲー
ト電極、９…エミッタ電極、１０…コレクタ電極、１１
ａ、１１ｂ、１２ａ、１２ｂ…仮想電極、１３〜１５…
抵抗。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年９月１４日（２００１．９．１
４）
４）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (4)
- 【請求項１】 第１導電型の第１半導体領域（１）と、
前記第１半導体領域の上に形成された第２導電型の第２
半導体層（２）とを有し、該第１、第２半導体領域によ
って寄生ダイオードが構成される半導体素子のセルを複
数個備えた半導体装置の特性シミュレーション方法であ
って、 前記複数個のセルを並列に並べると共に、前記複数個の
セルそれぞれの前記第２半導体領域を同電位としたもの
をシミュレーションモデルとして用いてシミュレーショ
ンを行なうことを特徴とする半導体装置の特性シミュレ
ーション方法。 - 【請求項２】 前記複数個のセルそれぞれの前記第２半
導体領域が第１の抵抗（１３）を介して接続されるよう
にしたものを前記シミュレーションモデルとすることを
特徴とする請求項１に記載の半導体装置の特性シミュレ
ーション方法。 - 【請求項３】 前記複数個のセルのうち、最も端に位置
するセルの前記第２半導体領域が無限大と等価な抵抗値
となる第２の抵抗（１４、１５）を介して接地されるよ
うにすることを特徴とする請求項１に記載の半導体装置
の特性シミュレーション方法。 - 【請求項４】 前記半導体素子として、 前記第１半導体領域に相当するコレクタ領域と、 前記第２半導体領域に相当するバッファ層と、 前記バッファ層の上に形成され、前記バッファ層よりも
低濃度とされた第２導電型のドリフト層（３）と、 前記ドリフト領域の上に形成された第１導電型のベース
領域（４）と、 前記ベース領域の表層部に形成された第２導電型のエミ
ッタ領域（５）と、 前記エミッタ領域と前記ドリフト層との間に挟まれた前
記ベース領域の表面に形成されたゲート絶縁膜（７）
と、 前記ゲート絶縁膜の表面に形成されたゲート電極（８）
とを備えたＩＧＢＴを前記シミュレーションモデルに用
いることを特徴とする請求項１乃至３のいずれか１つに
記載の半導体装置の特性シミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178968A JP2002373899A (ja) | 2001-06-13 | 2001-06-13 | 半導体装置の特性シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178968A JP2002373899A (ja) | 2001-06-13 | 2001-06-13 | 半導体装置の特性シミュレーション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002373899A true JP2002373899A (ja) | 2002-12-26 |
Family
ID=19019592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001178968A Pending JP2002373899A (ja) | 2001-06-13 | 2001-06-13 | 半導体装置の特性シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002373899A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009038817A2 (en) * | 2007-04-13 | 2009-03-26 | Klas Olof Lilja | Method, and extensions, to couple substrate effects and compact model circuit simulation for efficient simulation of semiconductor devices and circuit |
| US8566770B2 (en) | 2008-01-17 | 2013-10-22 | Klas Olof Lilja | Layout method for soft-error hard electronics, and radiation hardened logic cell |
| US9083341B2 (en) | 2008-01-17 | 2015-07-14 | Robust Chip Inc. | Soft error resilient circuit design method and logic cells |
| JP2021132143A (ja) * | 2020-02-20 | 2021-09-09 | 三菱電機株式会社 | 半導体装置のシミュレーション方法及び製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992826A (ja) * | 1995-09-26 | 1997-04-04 | Toshiba Corp | 半導体素子及びそのシミュレーション方法 |
| JP2000040951A (ja) * | 1998-05-18 | 2000-02-08 | Toshiba Corp | 半導体素子、その駆動方法及び駆動装置 |
-
2001
- 2001-06-13 JP JP2001178968A patent/JP2002373899A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8566770B2 (en) | 2008-01-17 | 2013-10-22 | Klas Olof Lilja | Layout method for soft-error hard electronics, and radiation hardened logic cell |
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| US9081926B2 (en) | 2008-01-17 | 2015-07-14 | Klas Olof Lilja | Soft error and radiation hardened sequential logic cell |
| JP2021132143A (ja) * | 2020-02-20 | 2021-09-09 | 三菱電機株式会社 | 半導体装置のシミュレーション方法及び製造方法 |
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