KR102470485B1 - 반도체 디바이스의 누설 분석 - Google Patents
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Abstract
반도체 디바이스에서 경계 누설을 계산하기 위한 방법이 활용된다. 제1 셀과 제2 셀 사이의 경계가 검출되는데, 제1 셀 및 제2 셀은 경계 주위에서 서로 인접해 있다. 제1 셀 및 제2 셀의 셀 에지와 관련되는 속성이 식별된다. 셀 접합 사례는, 제1 셀 및 제2 셀의 셀 에지와 관련되는 속성에 기초하여 식별된다. 제1 셀과 제2 셀 사이의 예상 경계 누설은, 셀 접합 사례와 관련되는 누설 전류 값 및 셀 접합 사례와 관련되는 누설 확률에 기초하여 계산된다.
Description
<관련 출원과의 교차 참조>
본 출원은 2019년 1월 16일자로 출원된 미국 가출원 일련 번호 제62/793,350호에 대한 우선권으로 주장하는데, 상기 가출원은 참조에 의해 본원에 통합된다.
반도체 디바이스가 제조될 때, 상이한 셀 및 라우팅이 배치된다. 그러나, 반도체 디바이스의 기술이 계속 확장됨에 따라, 프로세스 윈도우는 크게 축소된다. 프로세스 제한 규칙이 더 엄격해지고 있기 때문에, 반도체 디바이스의 제조는 점점 더 어려워지고 있다. 반도체 디바이스는 미리 정의된 패턴으로 배열되는 몇몇의 트랜지스터 셀을 포함할 수도 있다. 예를 들면, FET(field effect transistor; 전계 효과 트랜지스터) 디바이스의 경우, 여러 소스/드레인 쌍이 기판 상에 제조될 수도 있고 대응하는 게이트 전극이 소스/드레인 쌍 위에 형성될 수도 있다. 동작에서, 인접한 셀은 셀의 에지에서 누설 전류를 경험할 수도 있다. 결과적으로, 반도체 디바이스 내에서의 누설의 전체적인 영향을 감소시키기 위해, 인접한 셀은 분리될 수도 있다. 그러나, 인접한 셀을 분리하는 것은, 반도체 디바이스의 설계 면적의 증가로 귀결된다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은 본 개시의 다양한 실시형태에 따른 반도체 디바이스의 예시적인 레이아웃 다이어그램이다.
도 2는 몇몇 실시형태에 따른 셀 접합 누설(cell abutment leakage)을 계산하기 위한 방법을 예시하는 플로우차트이다.
도 3a 및 도 3b는 하나 이상의 실시형태에 따른 하나의 셀의 셀 에지의 예를 예시한다.
도 4a 및 도 4b는 하나 이상의 실시형태에 따른 인접한 셀 사이의 경계에 대응하는 셀 접합 사례(cell abutment case)의 예를 예시한다.
도 5는 본 개시의 다양한 실시형태에 따른 도 1의 반도체 디바이스의 셀 접합 사례의 예시적인 사례이다.
도 6은, 본 개시의 몇몇 실시형태에 따른, 도 2에서의 하나의 동작 내의 추가 동작을 예시하는 플로우차트이다.
도 7a는 본 개시의 다양한 실시형태에 따른 트랜지스터 누설 룩업 테이블의 예시적인 사례이다.
도 7b는 본 개시의 다양한 실시형태에 따른 누설 확률 룩업 테이블의 예시적인 사례이다.
도 8은 도 5에서 예시되는 실시형태에서의 반도체 디바이스의 레이아웃에 관련되는 경계 누설의 계산 테이블의 예시적인 사례이다.
도 9는, 본 개시의 몇몇 실시형태에 따른, 도 2의 하나의 동작 내에서의 추가 동작을 예시하는 다른 플로우차트이다.
도 10a는 본 개시의 다양한 실시형태에 따른 하나의 트랜지스터 누설 룩업 테이블의 예시적인 사례이다.
도 10b는 본 개시의 다양한 실시형태에 따른 다른 트랜지스터 누설 룩업 테이블(LUT1B)의 예시적인 사례이다.
도 11은 본 개시의 다양한 실시형태에 따른 누설 확률 룩업 테이블의 예시적인 사례이다.
도 12는 도 5에서 예시되는 실시형태에서의 반도체 디바이스의 레이아웃에 관련되는 경계 누설의 계산 테이블의 예시적인 사례이다.
도 13은 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 레이아웃을 설계하기 위한 방법의 플로우차트이다.
도 14는, 본 개시의 몇몇 실시형태에 따른, 도 2에서 예시되는 방법 또는 도 13에서 예시되는 방법을 수행하기 위해 활용되는 컴퓨터 시스템의 블록도이다.
도 1은 본 개시의 다양한 실시형태에 따른 반도체 디바이스의 예시적인 레이아웃 다이어그램이다.
도 2는 몇몇 실시형태에 따른 셀 접합 누설(cell abutment leakage)을 계산하기 위한 방법을 예시하는 플로우차트이다.
도 3a 및 도 3b는 하나 이상의 실시형태에 따른 하나의 셀의 셀 에지의 예를 예시한다.
도 4a 및 도 4b는 하나 이상의 실시형태에 따른 인접한 셀 사이의 경계에 대응하는 셀 접합 사례(cell abutment case)의 예를 예시한다.
도 5는 본 개시의 다양한 실시형태에 따른 도 1의 반도체 디바이스의 셀 접합 사례의 예시적인 사례이다.
도 6은, 본 개시의 몇몇 실시형태에 따른, 도 2에서의 하나의 동작 내의 추가 동작을 예시하는 플로우차트이다.
도 7a는 본 개시의 다양한 실시형태에 따른 트랜지스터 누설 룩업 테이블의 예시적인 사례이다.
도 7b는 본 개시의 다양한 실시형태에 따른 누설 확률 룩업 테이블의 예시적인 사례이다.
도 8은 도 5에서 예시되는 실시형태에서의 반도체 디바이스의 레이아웃에 관련되는 경계 누설의 계산 테이블의 예시적인 사례이다.
도 9는, 본 개시의 몇몇 실시형태에 따른, 도 2의 하나의 동작 내에서의 추가 동작을 예시하는 다른 플로우차트이다.
도 10a는 본 개시의 다양한 실시형태에 따른 하나의 트랜지스터 누설 룩업 테이블의 예시적인 사례이다.
도 10b는 본 개시의 다양한 실시형태에 따른 다른 트랜지스터 누설 룩업 테이블(LUT1B)의 예시적인 사례이다.
도 11은 본 개시의 다양한 실시형태에 따른 누설 확률 룩업 테이블의 예시적인 사례이다.
도 12는 도 5에서 예시되는 실시형태에서의 반도체 디바이스의 레이아웃에 관련되는 경계 누설의 계산 테이블의 예시적인 사례이다.
도 13은 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 레이아웃을 설계하기 위한 방법의 플로우차트이다.
도 14는, 본 개시의 몇몇 실시형태에 따른, 도 2에서 예시되는 방법 또는 도 13에서 예시되는 방법을 수행하기 위해 활용되는 컴퓨터 시스템의 블록도이다.
하기의 개시는, 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배치의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 또한 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
본 명세서에서 사용되는 용어는 일반적으로 기술 분야에서의 그리고 각각의 용어가 사용되는 특정한 맥락에서 그들의 일반적인 의미를 갖는다. 본원에서 논의되는 임의의 용어의 예를 비롯한, 본 명세서에서의 예의 사용은 단지 예시적인 것이며, 본 개시의 또는 임의의 예시화된 용어의 범위 및 의미를 어떤 식으로든 제한하는 것은 아니다. 마찬가지로, 본 개시는 본 명세서에서 주어지는 다양한 실시형태로 제한되지 않는다.
비록 다양한 엘리먼트를 설명하기 위해 용어 "제1", "제2" 등등이 본원에서 사용될 수도 있지만, 이들 엘리먼트는 이들 용어에 의해 제한되지 않아야 한다는 것이 이해될 것이다. 이들 용어는 하나의 엘리먼트를 다른 엘리먼트와 구별하기 위해 사용된다. 예를 들면, 실시형태의 범위를 벗어나지 않으면서, 제1 엘리먼트는 제2 엘리먼트로 칭해질 수도 있고, 유사하게, 제2 엘리먼트는 제1 엘리먼트로 칭해질 수도 있다. 본원에 사용될 때, 용어 "및/또는"은 관련되어 열거된 항목 중 하나 이상의 임의의 및 모든 조합을 포함한다.
본원에서 사용될 때, 용어 "포함하는(comprising)", "포함하는(including)", "갖는(having)", "함유하는(containing)", "수반하는(involving)", 및 등등은 확장 가능한 것으로, 즉 포함하지만 그러나 제한되지 않는 것을 의미하는 것으로 이해되어야 한다.
명세서 전반에 걸친 "하나의 실시형태", "한 실시형태" 또는 "몇몇 실시형태"에 대한 언급은, 실시형태(들)와 관련하여 설명되는 특정한 피쳐, 구조체, 구현예 또는 특성(characteristic)이 본 개시의 적어도 하나의 실시형태에 포함된다는 것을 의미한다. 따라서, 명세서 전반에 걸친 다양한 곳에서의 어구 "하나의 실시형태에서" 또는 "한 실시형태에서" 또는 "몇몇 실시형태에서"의 사용은, 반드시 모두 동일한 실시형태를 가리키는 것은 아니다. 더구나, 특정한 피쳐, 구조체, 구현예, 또는 특성은 하나 이상의 실시형태에서 임의의 적절한 방식으로 결합될 수도 있다.
반도체 디바이스는 미리 정의된 패턴으로 배열되는 여러 트랜지스터 셀을 포함할 수도 있다. 예를 들면, FET(전계 효과 트랜지스터) 디바이스의 경우, 여러 소스/드레인 쌍이 기판 상에 제조될 수도 있고 대응하는 게이트 전극이 소스/드레인 쌍 위에 형성될 수도 있다. 동작에서, 인접한 셀은 두 셀 사이의 경계에서 누설을 경험할 수도 있다. 누설을 경험하는 하나의 타입의 반도체 디바이스는 연속 활성 영역을 포함하는 반도체 디바이스이다. 연속 활성 영역을 포함하는 반도체 디바이스에서, 인접한 셀은 다른 타입의 반도체 디바이스와 관련되는 통상적인 누설 전류뿐만 아니라, 활성 영역의 연속적인 성질 때문에 셀의 에지에서 추가적인 누설을 경험한다. 연속 활성 영역을 포함하는 반도체 디바이스에서, 다수의 반도체 셀을 위한 소스 및 드레인은 연속 활성 영역에 형성된다.
도 1은 본 개시의 다양한 실시형태에 따른 반도체 디바이스의 예시적인 레이아웃 다이어그램이다. 도 1에서 예시적으로 도시되는 바와 같이, 설명을 위해 예시되는 반도체 디바이스(100)의 예시적인 레이아웃에는 세 개의 셀(CL1, CL2 및 CL3)이 존재한다. 도 1의 반도체 디바이스(100)에서의 셀(CL1, CL2 및 CL3)의 수는 예시의 목적을 위해 주어진다. 다양한 수의 셀이 본 개시의 고려된 범위 내에 있다. 예시의 간략화를 위해, 반도체 디바이스(100)에서의 세 개의 셀(CL1, CL2 및 CL3)이 하기에서 논의되고 예시적인 목적을 위해 주어진다.
셀(CL1, CL2 및 CL3)의 각각은 복수의 회로 엘리먼트 및 복수의 네트(net)를 포함한다. 회로 엘리먼트는 능동 엘리먼트 또는 수동 엘리먼트이다. 능동 엘리먼트의 예는, 트랜지스터 및 다이오드를 포함하지만, 그러나 이들로 제한되지는 않는다. 트랜지스터의 예는, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파 트랜지스터, p 채널 및/또는 n 채널 전계 효과 트랜지스터(p-channel and/or n-channel field effect transistor)(PFET/NFET), FinFET, 소스/드레인이 상승된 평면 MOS 트랜지스터를 포함하지만, 그러나 이들로 제한되지는 않는다. 수동 엘리먼트의 예는 커패시터, 인덕터, 퓨즈, 및 저항기를 포함하지만, 그러나 이들로 제한되지는 않는다. 네트의 예는, 비아, 전도성 패드, 전도성 트레이스, 및 전도성 재배선 층(conductive redistribution layer)을 포함하지만, 그러나 이들로 제한되지는 않는다.
도 1에서 예시적으로 도시되는 반도체 디바이스(100)에서, 셀(CL1, CL2 및 CL3)의 각각의 셀 내부에 약간의 내부 누설 전류가 존재한다. 예를 들면, 셀(CL1, CL2 및 CL3) 중 하나의 내부에서 P 채널 MOSFET의 소스 단자로부터 드레인 단자로 흐르는 내부 누설 전류가 있을 것이다.
내부 누설 전류 외에, 인접한 셀은 두 개의 인접한 셀 사이의 경계에서 누설을 경험할 수도 있다. 도 1에서 예시적으로 도시되는 실시형태로서, 셀(CL1, CL2 및 CL3)은, 연속 활성 영역(110)이 도펀트로 도핑되고, 활성 영역(110)이 P 형 영역(111) 및 N형 영역(112)을 포함하는 하나의 연속 활성 영역(110) 상에서 구현된다. 셀(CL1)의 우측 에지는 경계(BD1)에서 셀(CL2)의 좌측 에지에 인접해 있다. 셀(CL1 및 CL2) 사이의 경계 누설(예를 들면, P 채널 누설(L1p) 및 N 채널 누설(L1n)을 포함함)이 경계(BD1)에서 존재할 수도 있다. 셀(CL2)의 우측 에지는 셀(CL3)의 좌측 에지에 인접해 있다. 셀(CL2 및 CL3) 사이의 경계 누설(예를 들면, P 채널 누설(L2p) 및 N 채널 누설(L2n)을 포함함)이 경계(BD2)에서 존재할 수도 있다. 도 1의 반도체 디바이스(100) 내의 경계(BD1 및 BD2)의 수는 예시의 목적을 위해 주어진다. 다양한 수의 경계가 본 개시의 고려된 범위 내에 있다.
도 1에서 예시적으로 도시되는 바와 같이, 셀(CL1, CL2 및 CL3)의 각각은 P 채널 부분, 예를 들면, CL1p, CL2p 또는 CL3p, 및 N 채널 부분, 예를 들면, CL1n, CL2n 또는 CL3n을 포함한다. 셀(CL1)은 네 개의 셀 에지(EG1a, EG1b, EG1c 및 EG1d)를 갖는다. 셀 에지(EG1a)는 셀(CL1)의 좌측 에지에 그리고 P 채널 부분(CL1p) 상에 위치된다. 셀 에지(EG1b)는 셀(CL1)의 좌측 에지에 그리고 N 채널 부분(CL1n) 상에 위치된다. 셀 에지(EG1c)는 셀(CL1)의 우측 에지에 그리고 P 채널 부분(CL1p) 상에 위치된다. 셀 에지(EG1d)는 셀(CL1)의 우측 에지에 그리고 N 채널 부분(CL1n) 상에 위치된다. 유사하게, 셀(CL2)은 네 개의 셀 에지((좌측 에지에 그리고 P 채널 부분(CL2p) 상에 있는) EG2a, (좌측 에지에 그리고 N 채널 부분(CL2n) 상에 있는) EG2b, (우측 에지에 그리고 P 채널 부분(CL2p) 상에 있는) EG2c, 및 (우측 에지에 그리고 N 채널 부분(CL2n) 상에 있는) EG2d))를 구비한다. 유사하게, 셀(CL3)도 또한 네 개의 셀 에지(EG3a, EG3b, EG3c 및 EG3d)를 구비한다.
연속 활성 영역을 포함하며 반도체 디바이스(100)를 구현하는 반도체 디바이스에서, 상이한 셀에 대한 기능 단자(예를 들면, 소스 단자 및 드레인 단자)는 도 1에서 도시되는 것과 동일한 연속적인 활성 영역(110)에 형성될 수 있다. 예를 들면, 소스 단자는 셀(CL1)의 셀 에지(EG1c)에 위치될 수 있고, 드레인 단자는 셀(CL2)의 셀 에지(EG2a)에 위치될 수 있고, 그 결과, 경계(BD1)를 가로질러 셀(CL1)의 셀 에지(EG1c)로부터 셀(CL2)의 셀 에지(EG2a)로 누설 전류(L1p)가 유도될 수도 있다. 예를 들면, 소스 단자는 셀(CL1)의 셀 에지(EG1d)에 위치될 수 있고, 드레인 단자는 셀(CL2)의 셀 에지(EG2b)에 위치될 수 있고, 그 결과, 경계(BD1)를 가로질러 셀(CL2)의 셀 에지(EG2b)로부터 셀(CL1)의 셀 에지(EG1d)로 누설 전류(L1n)가 유도될 수도 있다.
도 1의 예시를 위해, 셀(CL1 및 CL2)의 P 채널 부분(CL1p 및 CL2p) 사이의 경계(BD1)에서 경계 게이트(TG1p)가 구현되고, 경계 게이트(TG1p)는 시스템 전압 레일(RVDD)에 전기적으로 커플링된다. 시스템 전압 레일(RVDD)은 경계 게이트(TG1p)에 높은 시스템 전압(VDD)을 제공하도록 구성된다. 높은 시스템 전압(VDD)과 커플링되는 경계 게이트(TG1p)는, 셀(CL1)의 P 채널 부분(CL1p)과 셀(CL2)의 P 채널 부분(CL2p) 사이의 누설 전류를 제한(또는 차단)하도록 구성된다. N 채널 부분(CL1n 및 CL2n) 사이의 경계(BD1)에서 다른 경계 게이트(TG1n)가 구현되고, 경계 게이트(TG1n)는 다른 시스템 전압 레일(RVSS)에 전기적으로 커플링된다. 시스템 전압 레일(RVSS)은 경계 게이트(TG1n)에 낮은 시스템 전압(VSS)을 제공하도록 구성된다. 낮은 시스템 전압(VSS)과 커플링되는 경계 게이트(TG1n)는, 셀(CL1)의 N 채널 부분(CL1n)과 셀(CL2)의 N 채널 부분(CL2n) 사이의 누설 전류를 제한(또는 차단)하도록 구성된다. 실제로, 경계 게이트(TG1p 및 TG1n)는 셀(CL1 및 CL2)을 분리시키도록 구성된다.
유사하게, 경계 게이트(TG2p 및 TG2n)는 셀(CL2, CL3)의 경계(BD2)에서 구현된다. 경계 게이트(TG2p)는 시스템 전압 레일(RVDD)에 전기적으로 커플링된다. 높은 시스템 전압(VDD)과 커플링되는 경계 게이트(TG2p)는, 셀(CL2 및 CL3)의 P 채널 부분(CL2p 및 CL3p) 사이의 누설 전류를 제한(또는 차단)하도록 구성된다. 경계 게이트(TG2n)는 시스템 전압 레일(RVSS)에 전기적으로 커플링된다. 낮은 시스템 전압(VSS)과 커플링되는 경계 게이트(TG2n)는 셀(CL2 및 CL3)의 N 채널 부분(CL2n 및 CL3n) 사이의 누설 전류를 제한(또는 차단)하도록 구성된다. 경계 게이트(TG2p 및 TG2n)는 셀(CL2 및 CL3)을 분리시키도록 구성된다.
몇몇 상황에서, 비록 경계 게이트(TG1p, TG1n, TG2p 및 TG2n)가 인접한 셀 사이의 경계(BD1 및 BD2)에서 각각 구현되더라도, 인접한 셀 사이에는 소정 레벨의 경계 누설 전류가 여전히 존재한다. 반도체 디바이스(100)의 레이아웃을 설계하는 동안, 경계 누설 전류를 고려하지 않고 셀 내의 내부 누설 전류에 따라 총 누설 전류가 검사되면, 총 누설 전류의 추정은 부정확할 것이다. 다르게 얘기하자면, 반도체 디바이스(100)의 총 누설 전류를 계산하기 위해 내부 누설 전류 및 또한 경계 누설 전류가 고려되는 동안, 총 누설 전류의 추정은 더욱 정확할 것이다.
CNOD 반도체 디바이스가 경험하는 경계 누설 전류는, 인접한 셀 사이의 경계에서 셀 접합 사례에 따라 변한다. 예를 들면, 상기의 셀 접합 사례는, 인접한 셀 사이의 경계가 소스-소스 경계인지, 소스-드레인 경계인지, 또는 드레인-드레인 경계인지, 상이한 깊이의 필러셀(filler cell)인지, 상이한 전압 임계치인지, 또는 등등인지의 여부의 결정을 포함한다. 하기에서 더 상세히 논의되는 바와 같이, 다양한 트랜지스터 사이의 이들 차이는, 인접한 셀의 경계에서 경험되는 누설의 양(예를 들면, 경계 누설 전류)에 영향을 줄 수 있다. 예를 들면, 상이한 접합 조건 사이에서, 소스 대 드레인(Source-to-Drain; S-D) 접합부는 일반적으로 소스 대 소스(Source-to-Source; S-S) 접합부보다 더 많은 경계 누설을 경험한다.
트랜지스터, 셀 에지의 이들 상이한 속성(attribute) 때문에, 셀 접합 사례(예를 들면, 접합 타입, 전압 임계치, MOS 타입, 또는 등등)는 인접한 셀 사이의 상이한 경계에서의 누설량의 차이에 기여한다. 몇몇 실시형태에서, 상기 차이에 기초하여 반도체 디바이스(100)의 경계 누설을 정확하게 추정하는 것이 바람직하다.
도 2는 몇몇 실시형태에 따른 셀 접합 누설을 계산하기 위한 방법(200)을 예시하는 플로우차트이다. 플로우차트의 이해를 돕기 위해, 도 2의 동작은 도 1을 참조하여 설명될 것이다. 방법(200)은 반도체 디바이스의 다양한 레이아웃에 적용될 수 있으며 도 1의 실시형태로 제한되지 않는다는 것이 이해되어야 한다. 동작 S210에서, 방법(200)은 반도체 디바이스(100)의 레이아웃에서 인접한 셀 사이의 경계를 검출하기 위해 활용된다. 더 구체적으로, 도 1에서의 예시를 위해, 경계(BD1)는 셀(CL1 및 CL2) 사이에서 검출되고, 셀(CL1 및 CL2)은 경계(BD1) 주위에서 서로 인접해 있다. 마찬가지로, 경계(BD2)는 셀(CL2과 CL3) 사이에서 검출되고, 셀(CL2 및 CL3)은 경계(BD2) 주위에서 서로 인접해 있다.
동작 S220에서, 방법(200)은 경계(BD1 및 BD2)의 각각에 대응하는 인접한 셀의 셀 에지와 관련되는 속성을 식별하기 위해 활용된다. 예를 들면, 셀(CL1)의 셀 에지(EG1c 및 EG1d) 및 셀(CL2)의 셀 에지(EG2a 및 EG2b)는 경계(BD1)에 대응하여 식별되고, 셀 에지(EG1c, EG1d, EG2a 및 EG2b)의 속성은, 경계(BD1)에 걸친 누설 전류(L1p 및 L1n)를 추정함에 있어서 고려된다. 유사하게, 셀(CL2)의 셀 에지(EG2c 및 EG2d) 및 셀(CL3)의 셀 에지(EG3a 및 EG3b)는 경계(BD2)에 대응하여 식별되고, 셀 에지(EG2c, EG2d, EG3a 및 EG3b)와 관련되는 속성은 경계(BD2)에 걸친 누설 전류(L2p 및 L2n)를 추정함에 있어서 고려된다.
도 3a는 하나 이상의 실시형태에 따른 하나의 셀(CLm)의 셀 에지(EGma-EGid)의 예를 예시한다. 도 3a에서의 셀(CLm)은 도 1의 셀(CL1-CL3) 중 임의의 하나를 설명하기 위한 예이며, m은 양의 정수이다. 도 3a에서 도시되는 예에서, 셀 에지(EGma)는 셀(CLm)에서 소스 단자(S)로서 활용되고; 셀 에지(EGmb)는 셀(CLm)에서 드레인 단자(D)로서 활용되고; 셀 에지(EGmc)는 셀(CLm)에서 드레인 단자(D)로서 활용되고; 셀 에지(EGmd)는 셀(CLm)에서 소스 단자(S)로서 활용된다.
도 3b는 하나 이상의 실시형태에 따른 하나의 셀(CLn)의 셀 에지(EGna-EGnd)의 다른 예를 예시한다. 도 3b에서의 셀(CLn)은, 도 1의 셀(CL1-CL3) 중 임의의 하나를 설명하기 위한 예이고, n은 양의 정수이다. 도 3b에서, 셀 에지(EGna)는 셀(CLn)에서 필러셀(filler cell; FC)로서 활용되고; 셀 에지(EGnc)는 또한 셀(CLn)에서 필러셀(FC)로서 활용되고; 셀 에지(EGnb)는 셀(CLn)에서 드레인 단자(D)로서 활용되고; 그리고 셀 에지(EGnc)는 셀(CLn)에서 필러브레이크(filler break; FB)로서 활용된다.
몇몇 실시형태에서, 필러셀(FC) 또는 필러브레이크(FB)는 셀(CLn) 내에 형성되어 반도체 디바이스(100)의 구조체 및/또는 레이아웃을 균일하게 그리고/또는 완전하게 유지한다. 몇몇 다른 실시형태에서, 필러셀(FC) 또는 필러브레이크(FB)는 인접한 셀 사이의 누설을 감소시키기 위해 인접한 셀을 분리하도록 활용된다.
도 3b에서, 셀 에지(EGna 및 EGnc)는 둘 모두 필러셀로서 활용되고, 셀 에지(EGna 및 EGnc)는 필러 깊이(FD1)를 갖는다. 몇몇 실시형태에서, 필러 깊이(FD1)는 셀 에지(EGna)로부터 셀 에지(EGnc)까지 배열되는 핀의 수(amount)에 의해 측정된다. 셀 에지(EGnd)는 필러브레이크로서 활용되고, 셀 에지(EGnb)는 드레인 단자(D)로서 활용되며, 셀 에지(EGnd)는 다른 필러 깊이(FD2)를 갖는다. 도 3b에서, 필러 깊이(FD1)는 예시를 위해 필러 깊이(FD2)보다 더 길다. 한 예에서, 필러 깊이(FD1)는 "4" 핀 폭이고, 필러 깊이(FD2)는 "2" 핀 폭이다.
도 3a에서, 모든 셀 에지(EGma-EGmd)는 기능 단자(예를 들면, 드레인 단자 또는 소스 단자)로서 활용되고 필러로서 활용되지는 않는다. 다르게 얘기하자면, 셀 에지(EGma-EGmd)의 필러 깊이는 "0" 핀 폭으로 간주된다.
필러셀(FC) 또는 필러브레이크(FB)와 관련되는 필러 깊이 및 핀 폭은, 상기에서 논의되는 바와 같이, 예시적인 목적을 위해 주어진다. 필러셀(FC) 및 필러브레이크(FB)와 관련되는 다양한 필러 깊이 및 핀 폭은 본 개시의 고려된 범위 내에 있다. 예를 들면, 다양한 실시형태에서, 하나의 필러셀(FC)의 필러 깊이는 하나의 필러브레이크(FB)의 필러 깊이와는 상이하다.
몇몇 실시형태에서, 셀 에지(예를 들면, 셀(CLm)의 셀 에지(EGma-EGmd) 및 셀(CLn)의 셀 에지(EGna-EGnd))가 드레인(D)으로서 활용되는지, 소스(S)로서 활용되는지, 필러셀(FC)로서 활용되는지 또는 필러브레이크(FB)로서 활용되는지의 여부는, 셀(CLm 또는 CLn)의 기능(예를 들면, 셀(CL1)은 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트, XOR 게이트, 인버터, 온/오프 스위치, 더미 스페이서, 연결 배선이다) 또는 설계(예를 들면, 트랜지스터 단자의 방위 또는 분포)에 따라 결정된다. 몇몇 실시형태에서, 셀 에지와 관련되는 속성은, 도 3a 및 도 3b에서 예시적으로 도시되는 바와 같이 대응하는 셀 에지의 단자 타입(예를 들면, S, D, FC, FB) 및/또는 필러 깊이를 포함한다.
동작 S230에서, 방법(200)은, 인접한 셀의 셀 에지와 관련되는 속성에 기초하여 경계의 각각에 대응하는 셀 접합 사례를 식별하기 위해 활용된다. 도 3a 및 도 3b에서 예시적으로 도시되는 바와 같이, 예시를 위해, 동작 S230은 도 3a 및 도 3b에서의 경계의 각각에 대응하는 셀 접합 사례를 식별하기 위해 수행되며, 인접한 셀의 셀 에지는 상이한 단말 타입일 수 있고 및/또는 상이한 필러 깊이를 가질 수 있고, 그 결과, 인접한 셀의 상이한 셀 에지에 관련되는 셀 접합 사례의 다양한 조합이 존재한다.
도 4a는 하나 이상의 실시형태에 따른 인접한 셀(CLi 및 CLj) 사이의 경계(BDi)에 대응하는 셀 접합 사례(CAij)의 예를 예시한다. 도 4a의 셀(CLi 및 CLj)은 도 1의 셀(CL1-CL3) 중 인접한 두 개의 셀을 설명하기 위한 예로서 예시되며, i 및 j는 양의 정수이다.
도 4a에서 예시적으로 도시되는 예에서, 셀(CLi)과 셀(CLj) 사이의 경계(BDi)는 P 채널 경계 부분(Gip) 및 N 채널 경계 부분(Gin)을 포함한다. 경계(BDi)에 대응하는 셀 접합 사례(CAij)는 P 채널 경계 부분(Gip)에 대응하는 접합 타입 및 필러 깊이, 및 N 채널 경계 부분(Gin)에 대응하는 다른 접합 타입 및 다른 필러 깊이를 포함한다. 도 4a에서 예시적으로 도시되는 예에서, 경계(BDi)에 대응하는 셀 접합 사례(CAij)는, P 채널 경계 부분(Gip)에 대응하는 셀 에지(EGic 및 EGja)의 소스 대 소스(S-S) 접합 타입, P 채널 경계 부분(Gip)에 대응하는 필러 깊이(이것은, 예를 들면, S-S 접합부 사이에서 "0"이다), N 채널 경계 부분(Gin)에 대응하는 셀 에지(EGid 및 EGjb)의 소스 대 드레인(S-D) 접합 타입, N 채널 경계 부분(Gin)에 대응하는 다른 필러 깊이(이것은, 예를 들면, S-D 접합부 사이에서 "0"이다)를 포함한다.
도 4b는 하나 이상의 실시형태에 따른 인접한 셀(CLi 및 CLj) 사이의 경계(BDi)에 대응하는 셀 접합 사례(CAij)의 다른 예를 예시한다. 도 4b의 셀(CLi 및 CLj)은 도 1에서의 셀(CL1-CL3) 중 인접한 두 개를 설명하기 위한 다른 예이다.
도 4b에서 예시적으로 도시되는 예에서, 셀(CLi)과 셀(CLj) 사이의 경계(BDi)는 P 채널 경계 부분(Gip) 및 N 채널 경계 부분(Gin)을 포함한다. 예시를 위해, 경계(BDi)에 대응하는 셀 접합 사례(CAij)는, P 채널 경계 부분(Gip)에 대응하는 셀 에지(EGic 및 EGja)의 드레인 대 드레인(D-D) 접합 타입, P 채널 경계 부분(Gip)에 대응하는 필러 깊이(이것은, 예를 들면, D-D 접합부 사이에서 "0"이다), N 채널 경계 부분(Gin)에 대응하는 셀 에지(EGid 및 EGjb)의 소스 대 필러셀(S-FC) 접합 타입, N 채널 경계 부분(Gin)에 대응하는 다른 필러 깊이(예를 들면, 필러셀의 필러 깊이는 "4" 핀 폭이다)를 포함한다.
다양한 접합 타입(SS, SD, DD, S-FC)이 도 4a 및 도 4b의 전술한 실시형태에서 예시적으로 도시되어 있다. 두 개의 셀 에지 사이의 접합 타입은 도 4a 및 도 4b에서의 예로 제한되지 않는다. 다양한 실시형태에서, 두 개의 셀 에지 사이의 접합 타입은, 소스-소스 접합(S-S), 드레인-드레인 접합(D-D), 소스-드레인 접합(S-D), 소스-필러셀 접합(S-FC), 드레인-필러셀 접합(D-FC), 소스-필러브레이크 접합(S-FB) 및 드레인-필러브레이크 접합(D-FB)의 조합으로부터 선택된다.
상기의 내용에 기초하여, 동작 S230은 반도체 디바이스(100)에서의 경계의 각각의 셀 접합 사례를 식별하기 위해 수행된다. 예를 들면, 도 1 및 도 2에서 예시적으로 도시되는 바와 같이, 방법(200)은 인접한 셀(CL1 및 CL2) 사이의 경계(BD1)에 대응하는 하나의 셀 접합 사례를 식별하기 위해, 그리고 인접한 셀(CL2 및 CL3) 사이의 경계(BD2)에 대응하는 다른 셀 접합 사례를 식별하기 위해 활용된다.
동작 S240에서, 방법(200)은, 동작 S230에서 식별되는 셀 접합 사례와 관련되는 누설 전류 값 및 누설 확률에 기초하여 인접한 셀 사이의 예상 경계 누설을 계산하기 위해 활용된다. 동작 S240의 세부 사항은 도 5 및 6과 관련하여 하기에서 예시적으로 논의될 것이다.
도 5는 본 개시의 다양한 실시형태에 따른 도 1의 반도체 디바이스(100)의 셀 접합 사례의 예시적인 사례이다. 도 5의 반도체 디바이스(100)의 경계 누설은, 예를 들면, 도 2에서 예시되는 방법의 동작 S240을 사용하는 것에 의해 셀 접합 사례에 따라 계산된다. 도 6은, 본 개시의 몇몇 실시형태에 따른, 도 2에서의 동작 S240 내의 추가 동작 S242-S246을 예시하는 플로우차트이다.
도 6에서 예시적으로 도시되는 바와 같이, 도 2의 동작 S240은 인접한 셀 사이의 예상 경계 누설을 계산하기 위한 동작 S242-S246을 포함하는데, 이것은 하기에서 더 상세하게 예시적으로 논의될 것이다.
도 5에서 예시적으로 도시되는 예에서, 경계(BD1)에 대응하는 셀 접합 사례(CA12)는, P 채널 경계 부분(G1p)에 대응하는 셀 에지(EG1c 및 EG2a)의 소스 대 소스(S-S) 접합 타입, P 채널 경계 부분(G1p)에 대응하는 필러 깊이 "0", N 채널 경계 부분(G1n)에 대응하는 셀 에지(EG1d 및 EG2b)의 소스 대 드레인(S-D) 접합 타입, N 채널 경계 부분(G1n)에 대응하는 다른 필러 깊이 "0"을 포함한다. 다시 말하면, 셀 접합 사례(CA12)는 [G1p: SS, 0 및 G1n: SD, 0]으로 표현되는 정보를 포함한다.
동작 S242에서, 방법은 경계(BD1)에서의 셀 접합 사례(CA12)의 P 채널 경계 부분(G1p) 및 N 채널 경계 부분(G1n)에 대응하는 누설 전류 값을 트랜지스터 누설 룩업 테이블에서 검색하기 위해 수행된다. 트랜지스터 누설 룩업 테이블은 도 7a를 참조하여 하기에서 예시적으로 논의될 것이다.
도 7a는 본 개시의 다양한 실시형태에 따른 트랜지스터 누설 룩업 테이블(LUT1)의 예시적인 사례이다. 예를 들면, 몇몇 실시형태에서, 트랜지스터 누설 룩업 테이블(LUT1)에서의 누설 정보는 상이한 필러 깊이 및/또는 상이한 접합 조건(예를 들면, S-S, D-D, D-S 접합) 및/또는 상이한 MOS 타입의 시뮬레이션을 통해 획득된다. 시뮬레이션의 결과는 다양한 타입의 셀 경계에 대한 누설에 관한 정보를 제공할 수도 있다. 예시를 위해, 트랜지스터 누설 룩업 테이블(LUT1)은 저전압 임계치(low voltage threshold; LVT) 프로세스를 통해 제조되는 인접한 셀의 누설 전류 값의 시뮬레이션 결과이다.
동작 S242에서, 도 5에서 도시되는 바와 같이 경계(BD1) 상의 P 채널 경계 부분(G1p)에 대응하는 누설 전류 값은, 트랜지스터 누설 룩업 테이블(LUT1)의 제3 행, 즉, P 채널, 필러 깊이 = 0, 및 에지 타입이 일반 단자(S 또는 D)를 수반함에 따라 "70" ㎂로서 결정될 것이다. 경계(BD1) 상의 N 채널 경계 부분(G1n)에 대응하는 누설 전류 값은 트랜지스터 누설 룩업 테이블(LUT1)의 제2 행, 즉 N 채널, 필러 깊이 = 0, 및 에지 타입이 일반 단자(S 또는 D)를 수반함에 따라 "40" ㎂로서 결정될 것이다.
도 5에서 예시적으로 도시되는 예에서, 경계(BD2)에 대응하는 셀 접합 사례(CA23)는, P 채널 경계 부분(G2p)에 대응하는 셀 에지(EG2c 및 EG3a)의 드레인 대 필러셀(D-FC) 접합 타입, P 채널 경계 부분(G2p)에 대응하는 "4" 핀 폭의 필러 깊이, N 채널 경계 부분(G2n)에 대응하는 셀 에지(EG2d 및 EG3b)의 드레인 대 필러셀(D-FC) 접합 타입, N 채널 경계 부분(G2n)에 대응하는 "4" 핀 폭의 다른 필러 깊이를 포함한다. 다시 말하면, 셀 접합 사례(CA12)는 [G2p: D-FC, 4 및 G2n: D-FC, 4]로 표현되는 정보를 포함한다.
동작 S242에서, 방법은 경계(BD2)에서의 셀 접합 사례(CA23)의 P 채널 경계 부분(G2p) 및 N 채널 경계 부분(G2n)에 대응하는 누설 전류 값을 트랜지스터 누설 룩업 테이블(LUT1)에서 검색하기 위해 수행된다.
동작 S242에서, 도 5에서 도시되는 바와 같이 경계(BD2) 상의 P 채널 경계 부분(G2p)에 대응하는 누설 전류 값은, 트랜지스터 누설 룩업 테이블(LUT1)의 제5 행, 즉, P 채널, 필러 깊이 = 4, 및 에지 타입이 필러셀(FC)을 수반함에 따라 "3" ㎂로서 결정될 것이다. 경계(BD2) 상의 N 채널 경계 부분(G2n)에 대응하는 누설 전류 값은 트랜지스터 누설 룩업 테이블(LUT1)의 제4 행, 즉 N 채널, 필러 깊이 = 4, 및 에지 타입이 필러셀(FC)을 수반함에 따라 "2" ㎂로서 결정될 것이다.
도 7b는 본 개시의 다양한 실시형태에 따른 누설 확률 룩업 테이블(LUT2)의 예시적인 사례이다. 몇몇 실시형태에서, 누설 확률 룩업 테이블(LUT2)은 접합 타입의 상이한 조합 하에서의 상이한 누설 확률을 반영한다. 도 7b에서 도시되는 바와 같이, 누설 확률 룩업 테이블(LUT2)은, 소스-소스 접합(S-S), 드레인-드레인 접합(D-D), 소스-드레인 접합(S-D), 소스-필러셀 접합(S-FC), 드레인-필러셀 접합(D-FC), 소스-필러브레이크 접합(S-FB) 및 드레인-필러브레이크 접합(D-FB) 하에서의 누설 확률을 각각 기록한다.
다음의 표 1은, 두 개의 셀 에지 상에서의 전압 레벨의 가능한 조합을 도시하고, 이들 두 개의 셀 에지의 에지 타입은 둘 모두 소스 단자(S)이다.
표 1에서 예시적으로 도시되는 바와 같이, 두 개의 인접한 셀 에지 둘 모두가 소스 단자인 경우, 셀 에지(S-S)의 전압 레벨 둘 모두는, N 채널 트랜지스터의 경우 로직 "0"(예를 들면, 낮은 시스템 레벨(VSS))에서 고정되고, 셀 에지의 전압 레벨 둘 모두는 P 채널 트랜지스터의 경우 로직 "1"(예를 들면, 높은 시스템 레벨(VDD))에서 고정된다. 따라서, 접합 타입이 소스-소스 접합(S-S)인 경우, 인접한 셀 에지 사이에는 어떠한 전압 차이도 없다. 따라서, 도 7b에서 예시적으로 도시되는 바와 같이, 인접한 셀 에지 사이에 어떠한 전압 차이도 없기 때문에, 소스-소스 접합(S-S)의 누설 확률은 0이다.
다음의 표 2는 두 개의 셀 에지 상에서의 전압 레벨의 가능한 조합을 도시하는데, 하나의 셀 에지의 에지 타입은 드레인 단자(D)이고 다른 셀 에지의 에지 타입은 드레인 단자(D), 소스 단자(S), 필러셀(FC) 또는 필러브레이크(FB)이다. 필러셀(FC) 또는 필러브레이크(FB)의 전압 레벨은, 필러셀(FC) 또는 필러브레이크(FB)와 커플링되는 인접 단자에 의해 영향을 받는다. 몇몇 실시형태에서, 필러셀(FC) 또는 필러브레이크(FB)는 소스 단자에 커플링된다. 따라서, 필러셀(FC) 또는 필러브레이크(FB)의 전압 레벨은, 몇몇 상황에서, 소스 단자처럼 변하는 것으로 또는 동작하는 것으로 가정된다.
표 2에서 예시적으로 도시되는 바와 같이, 하나의 셀 에지의 에지 타입이 드레인 단자(D)이고 다른 셀 에지의 에지 타입이 드레인 단자(D), 소스 단자(S), 필러셀(FC) 또는 필러브레이크(FB)인 경우, 셀 에지의 전압 레벨 둘 모두는 로직 "0"(예를 들면, 낮은 시스템 레벨(VSS))과 로직 "1"(예를 들면, 높은 시스템 레벨(VDD)) 사이에서 변동될 것이다. 따라서, 드레인-드레인 접합(D-D), 소스-드레인 접합(S-D), 소스-필러셀 접합(S-FC), 드레인-필러셀 접합(D-FC), 소스-필러브레이크 접합(S-FB) 및 드레인-필러브레이크 접합(D-FB)의 누설 확률은, 도 7b에서 도시되는 바와 같이, 0.5(즉, 50 %)이다.
도 8은 도 5에서 예시되는 실시형태에서의 반도체 디바이스(100)의 레이아웃에 관련되는 경계 누설의 계산 테이블(CAL1)의 예시적인 사례이다. 도 5, 도 6, 도 7a 및 도 8을 참조하면, (경계(BD1)에서의 셀 접합 사례(CA12) 및 경계(BD2)에서의 셀 접합 사례(CA23)에 대응하는) 트랜지스터 누설 룩업 테이블(LUT1)로부터의 누설 전류 값은, 도 8의 계산 테이블(CAL1)의 제5 열에 채워진다.
동작 S244에서, 방법은 셀 접합 사례(CA12 및 CA23)와 각각 관련되는 누설 확률을 결정하기 위해 수행된다. 누설 확률을 결정하는 동작은, 도 7b를 참조하여 하기에서 예시적으로 논의될 것이다.
도 5, 도 6, 도 7b 및 도 8을 참조하면, 동작 S244에서, (경계(BD1)에서의 셀 접합 사례(CA12) 및 경계(BD2)에서의 셀 접합 사례(CA23)에 대응하는) 누설 확률 룩업 테이블(LUT2)로부터의 누설 확률은, 도 8의 계산 테이블(CAL1)의 제6 열에 채워진다.
도 5, 도 6 및 도 8을 참조하면, 동작 S246에서, 방법은, 누설 전류 값과 누설 확률 사이의 곱의 합에 따라 인접한 셀 사이의 예상 경계 누설을 계산하기 위해 수행된다. 더 구체적으로, 예시를 위해, 셀 접합 사례(CA12)의 P 채널 경계 부분(G1p)에 걸친 예상 경계 누설은 70×0 = 0 ㎂와 동일하다. 셀 접합 사례(CA12)의 N 채널 경계 부분(G1n)에 걸친 예상 경계 누설은 40×0.5 = 20 ㎂와 동일하다. 따라서, 셀 접합 사례(CA12)의 예상 경계 누설은 0 + 20 = 20 ㎂이다. 유사하게, 셀 접합 사례(CA23)의 P 채널 경계 부분(G2p)에 걸친 예상 경계 누설은 3×0.5 = 1.5 ㎂와 동일하다. 셀 접합 사례(CA23)의 N 채널 경계 부분(G2n)에 걸친 예상 경계 누설은 2×0.5 = 1 ㎂와 동일하다. 따라서, 도 5에서의 반도체 디바이스(100)의 셀 접합 사례(CA12 및 CA23)의 예상 경계 누설은 1.5 + 1 = 2.5 ㎂이다.
반도체 디바이스(100)의 더 많은 셀(도 5에서 도시되지 않음) 사이의 경계와 관련되는 더 많은 셀 접합 사례가 있을 수 있다는 것이 이해되어야 한다. 반도체 디바이스(100)의 총 예상 경계 누설은 반도체 디바이스(100)의 레이아웃에서 발견되는 모든 셀 접합 사례에 따라 추정되어야 한다. 도 5에서 예시적으로 도시되는 셀 접합 사례(CA12 및 CA23)는 예시의 목적을 위해 주어진다.
도 1, 도 2, 도 6, 도 7a, 도 7b 및 도 8에서 예시적으로 도시되는 전술한 실시형태에 기초하여, 경계(BD1)에 걸친 예상 경계 누설은 셀 접합 사례(CA12)에 관한 정보/속성에 따라 계산될 수 있다; 그리고 경계(BD2)에 걸친 예상 경계 누설은 셀 접합 사례(CA23)에 관한 정보/속성에 따라 계산될 수 있다. 따라서, 도 1의 반도체 디바이스(100)에서의 인접한 셀 사이의 모든 셀 접합 사례에 관한 정보/속성에 기초하여, 반도체 디바이스(100)의 예상 경계 누설의 총량이 정확하게 추정될 수 있다. 반도체 디바이스(100)의 예상 경계 누설의 총량의 정확한 추정을 통해, 반도체 디바이스(100)의 레이아웃을 설계하는 것이 향상될 수 있다.
도 2에서의 동작 S250에서, 반도체 디바이스(100)의 예상 경계 누설은 디스플레이에 대한 통지로서, 그리고/또는 프린터 또는 저장 매체에 대한 누설 보고로서 출력된다. 반도체 디바이스(100)의 예상 경계 누설은 반도체 디바이스(100)의 레이아웃의 설계자 또는 컴퓨터 지원 자동 설계 툴(computer-aided automatic design tool)에 대한 유용한 정보이다.
몇몇 실시형태에서, 최적화 툴은 더 많은 누설 확률을 갖는 셀 접합을 방지할 수 있고, 셀 접합을, 예상 경계 누설을 감소시키기 위한 다른 위치로 변위시킬 수도 있다. 도 2 및 도 5의 전술한 방법(200)에 기초하여, 방법(200)은, 반드시 레이아웃 내의 모든 셀의 시뮬레이션을 확립하고 모든 시뮬레이팅된 셀에서의 누설을 계산하기 위한 분석을 수행할 필요는 없다. 다시 말하면, 방법(200)은 레이아웃 내의 모든 셀의 시뮬레이션을 완료하지 않고도 컨텍스트 기반 경계 누설 분석을 수행할 수 있다.
도 6, 도 7a, 도 7b 및 도 8에서 예시적으로 도시되는 전술한 실시형태에서, 셀(CL1-CL3)이 저전압 임계치(LVT) 프로세스를 통해 제조되는 조건 하에서 예상 경계 누설이 계산된다. 방법(200)은 표준 전압 임계치(standard voltage threshold; SVT) 프로세스, 저전압 임계치(LVT) 프로세스, 또는 초저전압 임계치(ultra-low voltage threshold; uLVT) 프로세스와 같은 상이한 프로세스를 통해 제조되는 반도체 디바이스의 다양한 레이아웃에 적용될 수 있다는 것이 이해되어야 한다.
도 9는, 본 개시의 다양한 실시형태에 따른, 도 2의 동작 S240 내의 추가 동작 S242a, S242b, S244a, S244b, S245a, S245b 및 S246을 예시하는 다른 플로우차트이다. 도 9에서 예시적으로 도시되는 바와 같이, 도 2에서의 동작 S240은, 인접한 셀 사이의 예상 경계 누설을 계산하기 위한 동작 S242a, S242b, S244a, S244b, S245a, S245b 및 S246을 포함한다.
예시를 위해, 도 9에서의 동작 S242a, S242b, S244a, S244b, S245a, S245b 및 S246은 도 5에서 예시적으로 도시되는 레이아웃의 예상 경계 누설을 계산하기 위해 적용될 수 있는데, 이것은 하기에서 더욱 상세하게 예시적으로 논의될 것이다.
도 5 및 도 9를 참조하면, 동작 S242a에서, 방법은, 경계(BD1)에서의 셀 접합 사례(CA12)의 P 채널 경계 부분(G1p) 및 N 채널 경계 부분(G1n)에 대응하는 누설 전류 값을 저전압 임계치(LVT) 프로세스에 관련되는 트랜지스터 누설 룩업 테이블에서 검색하기 위해 수행된다. 그러한 트랜지스터 누설 룩업 테이블은 도 10a를 참조하여 하기에서 예시적으로 논의될 것이다.
도 10a는 본 개시의 다양한 실시형태에 따른 트랜지스터 누설 룩업 테이블(LUT1A)의 예시적인 사례이다. 예를 들면, 몇몇 실시형태에서, 트랜지스터 누설 룩업 테이블(LUT1A)에서의 누설 정보는 상이한 필러 깊이 및/또는 상이한 접합 조건(예를 들면, S-S, D-D, D-S 접합) 및/또는 상이한 MOS 타입의 시뮬레이션을 통해 획득된다. 시뮬레이션의 결과는 다양한 타입의 셀 경계에 대한 누설에 관한 정보를 제공할 수도 있다. 예시를 위해, 트랜지스터 누설 룩업 테이블(LUT1A)은 저전압 임계치(LVT) 프로세스를 통해 제조되는 인접한 셀의 누설 전류 값의 시뮬레이션 결과이다.
동작 S242a에서, 경계(BD1) 상의 P 채널 경계 부분(G1p)에 대응하는 누설 전류 값은 트랜지스터 누설 룩업 테이블(LUT1A)의 제3 행, 즉 P 채널, 필러 깊이 = 0, 및 에지 타입이 일반 단자(S 또는 D)를 수반함에 따라 "70" ㎂로서 결정될 것이다. 경계(BD1) 상의 N 채널 경계 부분(G1n)에 대응하는 누설 전류 값은 트랜지스터 누설 룩업 테이블(LUT1A)의 제2 행, 즉 N 채널, 필러 깊이 = 0, 및 에지 타입이 일반 단자(S 또는 D)를 수반함에 따라 "40" ㎂로서 결정될 것이다.
도 5 및 도 9를 참조하면, 동작 S242b에서, 방법은, 경계(BD1)에서의 셀 접합 사례(CA12)의 P 채널 경계 부분(G1p) 및 N 채널 경계 부분(G1n)에 대응하는 누설 전류 값을 표준 전압 임계치(SVT) 프로세스에 관련되는 트랜지스터 누설 룩업 테이블에서 검색하기 위해 수행된다. 표준 전압 임계치(SVT)는 저전압 임계치(LVT)보다 더 높다. 그러한 트랜지스터 누설 룩업 테이블은 도 10b를 참조하여 하기에서 예시적으로 논의될 것이다.
도 10b는 본 개시의 다양한 실시형태에 따른 다른 트랜지스터 누설 룩업 테이블(LUT1B)의 예시적인 사례이다. 예를 들면, 몇몇 실시형태에서, 트랜지스터 누설 룩업 테이블(LUT1B)에서의 누설 정보는 상이한 필러 깊이 및/또는 상이한 접합 조건(예를 들면, S-S, D-D, D-S 접합) 및/또는 상이한 MOS 타입의 시뮬레이션을 통해 획득될 수도 있다. 시뮬레이션의 결과는 다양한 타입의 셀 경계에 대한 누설에 관한 정보를 제공할 수도 있다. 예시를 위해, 트랜지스터 누설 룩업 테이블(LUT1B)은 표준 전압 임계치(SVT) 프로세스를 통해 제조되는 인접한 셀의 누설 전류 값의 시뮬레이션 결과이다.
동작 S242b에서, 경계(BD1) 상의 P 채널 경계 부분(G1p)에 대응하는 누설 전류 값은 트랜지스터 누설 룩업 테이블(LUT1)의 제3 행, 즉 P 채널, 필러 깊이 = 0, 및 에지 타입이 일반 단자(S 또는 D)를 수반함에 따라 "7" ㎂로서 결정될 것이다. 경계(BD1) 상의 N 채널 경계 부분(G1n)에 대응하는 누설 전류 값은 트랜지스터 누설 룩업 테이블(LUT1)의 제2 행, 즉 N 채널, 필러 깊이 = 0, 및 에지 타입이 일반 단자(S 또는 D)를 수반함에 따라 "4" ㎂로 결정될 것이다.
유사하게, 동작 S242a에서, 방법은, 저전압 임계치(LVT)에 대응하는 경계(BD2)에서의 셀 접합 사례(CA23)의 P 채널 경계 부분(G2p) 및 N 채널 경계 부분(G2n)에 대응하는 누설 전류 값을 트랜지스터 누설 룩업 테이블(LUT1A)에서 검색하기 위해 수행된다.
유사하게, 동작 S242a에서, 방법은, 표준 전압 임계치(SVT)에 대응하는 경계(BD2)에서의 셀 접합 사례(CA23)의 P 채널 경계 부분(G2p) 및 N 채널 경계 부분(G2n)에 대응하는 누설 전류 값을 트랜지스터 누설 룩업 테이블(LUT1B)에서 검색하기 위해 수행된다.
도 11은 본 개시의 다양한 실시형태에 따른 누설 확률 룩업 테이블(LUT2)의 예시적인 사례이다. 몇몇 실시형태에서, 누설 확률 룩업 테이블(LUT2)은 접합 타입의 상이한 조합 하에서의 상이한 누설 확률을 반영한다. 도 11에서 도시되는 바와 같이, 누설 확률 룩업 테이블(LUT2)은, 소스-소스 접합(S-S), 드레인-드레인 접합(D-D), 소스-드레인 접합(S-D), 소스-필러셀 접합(S-FC), 드레인-필러셀 접합(D-FC), 소스-필러브레이크 접합(S-FB) 및 드레인-필러브레이크 접합(D-FB) 하에서의 누설 확률을 각각 기록한다.
도 11에서 예시적으로 도시되는 바와 같이, 소스-소스 접합(S-S)의 누설 확률은 0이고, 드레인-드레인 접합(D-D), 소스-드레인 접합(S-D), 소스-필러셀 접합(S-FC), 드레인-필러셀 접합(D-FC), 소스-필러브레이크 접합(S-FB) 및 드레인-필러브레이크 접합(D-FB)의 누설 확률은 0.5(즉, 50 %)이다. 이들 접합 타입에 관한 누설 확률은 도 7b의 전술한 실시형태에서 설명되며, 여기서는 반복하지 않는다.
도 12는 도 5에서 예시되는 실시형태에서의 반도체 디바이스(100)의 레이아웃에 관련되는 경계 누설의 계산 테이블(CAL2)의 예시적인 사례이다. 도 5, 도 9, 도 10a, 도 10b 및 도 12를 참조하면, 제1 가능한 전압 임계치(VT1)(이 실시형태에서는 VT1 = LVT) 하에서 (경계(BD1)에서의 셀 접합 사례(CA12) 및 경계(BD2)에서의 셀 접합 사례(CA23)에 대응하는) 트랜지스터 누설 룩업 테이블(LUT1A)로부터의 누설 전류 값은 계산 테이블(CAL2)의 제4 열에 채워진다. 제2 가능한 전압 임계치(VT2)(이 실시형태에서는 VT2 = SVT) 하에서 (경계(BD1)에서의 셀 접합 사례(CA12) 및 경계(BD2)에서의 셀 접합 사례(CA23)에 대응하는) 트랜지스터 누설 룩업 테이블(LUT1B)로부터의 누설 전류 값은 계산 테이블(CAL2)의 제6 열에 채워진다.
동작 S244a에서, 방법은 제1 가능한 전압 임계치(VT1)(이 실시형태에서 VT1 = LVT) 하에서 셀 접합 사례(CA12 및 CA23)와 관련되는 누설 확률을 각각 결정하도록 수행된다. 동작 S244b에서, 방법은 제2 가능한 전압 임계치(VT2)(이 실시형태에서 VT2 = SVT) 하에서 셀 접합 사례(CA12 및 CA23)와 관련되는 누설 확률을 각각 결정한다.
도 5, 도 9 및 도 12를 참조하면, 동작 S245a에서, 방법은, 저전압 임계치(즉, 이 실시형태에서는 VT1) 프로세스를 통해 인접한 셀이 제조되는 것에 응답하여 누설 전류 값과 누설 확률 사이의 곱의 합에 따라 인접한 셀 사이의 최대 누설을 계산하기 위해 수행된다.
셀(CL1, CL2 및 CL3) 및 경계 게이트가 더 높은 레벨의 전압 임계치를 가지고 제조되는 것에 응답하여, 셀의 누설 전류 및 셀 사이의 경계는 감소될 것이며, 한편, 셀에 의해 점유되는 사이즈는 셀은 더 클 것이고 또한 셀의 전력 소비는 더 높을 것이다. 셀(CL1, CL2 및 CL3) 및 경계 게이트가 더 낮은 레벨의 전압 임계치를 가지고 제조되는 것에 응답하여, 셀의 누설 전류 및 셀 사이의 경계는 더 높아질 것이며, 한편, 셀에 의해 점유되는 사이즈는 셀은 감소될 수 있고 또한 셀의 전력 소비는 더 낮을 것이다. 예시를 위해, 본 실시형태에서의 셀(CL1, CL2 및 CL3) 및 경계 게이트(예를 들면, 도 1에서의 TG1p, TG1n, TG2p, TG2n, TG3p, TG3n)는, 설명을 위한 저전압 임계치 프로세스(LVT) 및 저전압 임계치 프로세스(SVT)를 사용하여 제조되는 것이 가능하다. 따라서, 이들 실시형태에서, 최대 누설은, 인접한 셀이 저전압 임계치(즉, 이 실시형태에서는 VT1) 프로세스를 사용하여 제조되는 것에 응답하여 계산될 수 있다. 유사하게, 이들 실시형태에서, 최소 누설은, 인접한 셀이 표준 전압 임계치(즉, 이 실시형태에서는 VT2) 프로세스를 사용하여 제조되는 것에 응답하여 계산될 수 있다.
방법(200)은, 표준 전압 임계치(SVT) 프로세스, 저전압 임계치(LVT) 프로세스, 또는 초저전압 임계치(uLVT) 프로세스와 같은 다양한 전압 임계치에 적용될 수 있다는 것이 이해되어야 한다. 몇몇 실시형태에서, 최대 누설은, 인접한 셀이 모든 가능한 전압 임계치 중 가장 낮은 전압을 사용하여 제조되는 것에 응답하여 계산될 수 있다. 유사하게, 최소 누설은, 인접한 셀이 모든 가능한 전압 임계치 중 가장 높은 전압을 사용하여 제조되는 것에 응답하여 계산될 수 있다.
더 구체적으로, 동작 S245a에서, 셀 접합 사례(CA12)의 P 채널 경계 부분(G1p)에 걸친 최대 누설은 70×0 = 0 ㎂와 동일하다. 셀 접합 사례(CA12)의 N 채널 경계 부분(G1n)에 걸친 최대 누설은 40×0.5 = 20 ㎂와 동일하다. 따라서, 셀 접합 사례(CA12)의 최대 누설은 0 + 20 = 20 ㎂이다. 유사하게, 셀 접합 사례(CA23)의 P 채널 경계 부분(G2p)에 걸친 최대 누설은 3×0.5 = 1.5 ㎂와 동일하다. 셀 접합 사례(CA23)의 N 채널 경계 부분(G2n)을 가로지르는 최대 누설은 2×0.5 = 1 ㎂와 동일하다. 따라서, 도 5에서의 반도체 디바이스(100)의 셀 접합 사례(CA23)의 최대 누설은 1.5 + 1 = 2.5 ㎂이다. 말하자면, 도 5에서의 반도체 디바이스(100)의 셀 접합 사례(CA12 및 CA23)의 최대 누설은 22.5 ㎂이다.
동작 S245b에서, 방법은, 표준 전압 임계치(즉, 이 실시형태에서는 VT2) 프로세스를 통해 인접한 셀이 제조되는 것에 응답하여 누설 전류 값과 누설 확률 사이의 곱의 합에 따라 인접한 셀 사이의 최소 누설을 계산한다.
더 구체적으로, 동작 S245b에서, 셀 접합 사례(CA12)의 P 채널 경계 부분(G1p)에 걸친 최소 누설은 7×0 = 0 ㎂와 동일하다. 셀 접합 사례(CA12)의 N 채널 경계 부분(G1n)에 걸친 최소 누설은 4×0.5 = 2 ㎂와 동일하다. 따라서, 셀 접합 사례(CA12)의 최소 누설은 0 + 2 = 2 ㎂이다. 유사하게, 셀 접합 사례(CA12)의 P 채널 경계 부분(G2p)에 걸친 최소 누설은 0.3×0.5 = 0.15 ㎂와 동일하다. 셀 접합 사례(CA23)의 N 채널 경계 부분(G2n)에 걸친 최소 누설은 0.2×0.5 = 0.1 ㎂와 동일하다. 따라서, 셀 접합 사례 CA23의 최소 누설은 1.5 + 1 = 0.25 ㎂이다. 말하자면, 도 5에서의 반도체 디바이스(100)의 셀 접합 사례(CA12 및 CA23)의 최소 누설은 2.25 ㎂이다.
반도체 디바이스(100)의 더 많은 셀(도 5에서 도시되지 않음) 사이의 경계에 위치되는 더 많은 셀 접합 사례가 있을 수 있다는 것이 이해되어야 한다. 반도체 디바이스(100)의 최대/최소 경계 누설은, 반도체 디바이스(100)의 레이아웃에서 발견되는 모든 셀 접합 사례에 따라 추정되어야 한다.
도 5, 도 9 및 도 12를 참조하면, 동작 S246에서, 방법은, 최대 경계 누설, 최소 경계 누설 및 전압 임계치 선택 비율에 기초하여 반도체 디바이스(100)에서의 셀 접합 사례의 예상 경계 누설을 계산하기 위해 수행된다.
몇몇 실시형태에서, 전압 임계치 선택 비율은, 전압 임계치 선택 툴에 의해 표준 전압 임계치(SVT)보다는 더 낮은 전압 임계치(LVT)가 선택될 가능성을 나타내는 백분율이다. 더 구체적으로, 도 12에서 도시되는 실시형태에서, 전압 임계치 선택 비율은 0.25인 것으로 가정되는데, 이것은, 더 낮은 전압 임계치(LVT)가 셀(CL1-CL3)에 적용될 25 %의 가능성, 및 표준 전압 임계치(SVT)가 셀(CL1-CL3)에 적용될 75 %의 가능성이 있다는 것을 의미한다.
반도체 제조업에서, 레이아웃의 셀에 대한 전압 임계치를 선택/결정하는 방법에 관한 알고리즘은, 일반적으로, 반도체 제조 회사가 외부와 공유하지 않는 영업 비밀이다. 레이아웃의 셀에 적용되는 전압 임계치를 모르는 상태에서, 회로 레이아웃의 설계자가 레이아웃 설계의 내부 누설 전류 및 경계 누설 전류를 추정하는 것은 어려울 것이다. 때때로, 설계자는 먼저 레이아웃의 셀에 대한 전압 임계치를 할당하기 위해 전압 임계치 선택/시뮬레이션 툴을 수행해야 하고, 그 다음, 레이아웃 설계의 내부 누설 전류 및 경계 누설 전류가 나중에 추정될 수 있다. 설계 프로세스 동안 전압 임계치 선택/시뮬레이션 툴이 할당을 완료하기를 기다리는 데 많은 시간이 걸린다. 레이아웃이 수정된 경우, 할당을 다시 행하기 위해, 전압 임계치 선택/시뮬레이션 툴을 론칭해야 한다.
이들 실시형태에서, 방법은, 셀에 대한 전압 임계치를 선택/결정하는 방법에 관한 알고리즘을 나타내지 않고도, 최대 경계 누설, 최소 경계 누설 및 전압 임계치 선택 비율에 기초하여 레이아웃 설계의 내부 누설 전류 및 경계 누설 전류를 추정하기 위한 대안적인 방식을 제공한다.
몇몇 실시형태에서, 셀 접합 사례(CA12 및 CA23)의 경우, 예상 경계 누설은 다음에 의해 계산된다:
최대 경계 누설×전압 임계치 선택 비율 + 최소 경계 누설×(1―전압 임계치 선택 비율)
더 구체적으로, 도 5 및 도 12의 실시형태에서의 셀 접합 사례(CA12)의 예상 경계 누설은 20×0.25 + 2×0.75 = 6.5 ㎂로 계산될 수 있다. 더 구체적으로, 도 5 및 도 12의 실시형태에서의 셀 접합 사례(CA23)의 예상 경계 누설은 2.5×0.25 + 0.25×0.75 = 0.8125 ㎂로 계산될 수 있다. 말하자면, 도 5의 반도체 디바이스(100)의 셀 접합 사례(CA12 및 CA23)의 예상 경계 누설은 7.3125 ㎂이다. 반도체 디바이스(100)의 더 많은 셀(도 5에서 도시되지 않음) 사이의 경계에 위치되는 더 많은 셀 접합 사례가 존재할 수 있다는 것이 이해되어야 한다. 반도체 디바이스(100)의 예상 경계 누설은, 반도체 디바이스(100)의 레이아웃에서 발견되는 모든 셀 접합 사례에 따라 추정되어야 한다.
도 2에서의 동작 S250에서, 반도체 디바이스(100)의 예상 경계 누설은 디스플레이에 대한 통지로서, 그리고/또는 프린터 또는 저장 매체에 대한 누설 보고로서 출력된다. 반도체 디바이스(100)의 예상 경계 누설은 반도체 디바이스(100)의 레이아웃의 설계자 또는 컴퓨터 지원 자동 설계 툴(computer-aided automatic design tool)에 대한 유용한 정보이다.
전술한 실시형태에 기초하여, 반도체 디바이스(100)의 최대 경계 누설, 최소 경계 누설 및 예상 경계 누설이 모두 계산된다. 이 정보는, 반도체 디바이스(100)의 레이아웃의 전력 효율성을 추정함에 있어서 도움이 된다. 정보에 기초하여, 설계자 또는 컴퓨터 지원 자동 설계 툴은, 반도체 디바이스(100)의 경계 누설의 상한, 하한 및 예상 값을 승인할 수 있다. 이 경우, 설계자 또는 컴퓨터 지원 자동 설계 툴은, 상응하여, 레이아웃 설계를 조정할 수 있다.
도 13은 본 개시의 몇몇 실시형태에 따른 반도체 디바이스(예를 들면, 도 1 및 도 5의 반도체 디바이스(100))의 레이아웃을 설계하기 위한 방법(400)의 플로우차트이다. 도 13에서 예시적으로 도시되는 바와 같이, 방법(400)은 동작 S410, S420, S430, S440, S450 및 S460을 포함한다. 이들 동작 중에서, 도 13의 실시형태에서의 동작 S410-S450은, (도 6 및 도 9와 함께) 도 2의 실시형태에서의 동작 S210-S250과 유사하고 간결성을 위해 여기서 반복되지 않는다. 반도체 디바이스(100)의 예상 경계 누설(및/또는 최대/최소 경계 누설)이 계산된 이후, 적어도 예상 경계 누설에 기초하여 반도체 디바이스(100)의 레이아웃을 조정하기 위해 동작 S460이 실행된다.
도 14는, 본 개시의 몇몇 실시형태에 따른, 도 2에서 예시되는 방법(200) 또는 도 13에서 예시되는 방법(400)을 수행하기 위해 활용되는, 예시를 위한, 컴퓨터 시스템(500)의 블록도이다. 컴퓨터 시스템(500)은 반도체 디바이스(예를 들면, 도 1 및 도 5의 반도체 디바이스(100))의 초기 레이아웃(LO1)에서 경계 누설을 계산할 수 있다. 컴퓨터 시스템(500)은 프로세서(510), 라이브러리(520) 및 출력 인터페이스(530)를 포함한다. 몇몇 실시형태에서, 프로세서(510)는 중앙 프로세싱 유닛, 주문형 집적 회로(Application-specific integrated circuit; ASIC), 그래픽 프로세싱 회로 및/또는 일반적인 프로세싱 회로일 수 있고; 라이브러리(520)는 저장 매체, 예를 들면, 메모리, 하드 드라이브, 클라우드 스토리지 서버일 수 있고; 출력 인터페이스(530)는 디스플레이 기기(displayer), 스피커, 프린터 및/또는 저장 매체일 수 있다.
라이브러리(520)는 상이한 셀 접합 사례에 대한 누설 전류 값에 관련되는 적어도 하나의 누설 룩업 테이블을 포함한다. 도 14에서 예시적으로 도시되는 바와 같이, 라이브러리(520)는 도 10a에서 도시되는 트랜지스터 누설 룩업 테이블(LUT1A) 및 도 10b에서 도시되는 트랜지스터 누설 룩업 테이블(LUT1B) 및 도 11에서 도시되는 누설 확률 룩업 테이블(LUT2)을 포함한다. 프로세서(510)는 인접한 셀 사이의 경계를 검출하기 위한 분석을 수행하도록(도 2에서 동작 S210 또는 도 13에서 동작 S410으로 칭해짐), 인접한 셀의 셀 에지와 관련되는 속성을 식별하도록(도 2에서 동작 S220 또는 도 13에서 동작 S420으로 칭해짐), 셀 에지와 관련되는 속성에 기초하여 셀 접합 사례를 식별하도록(도 2에서 동작 S230 또는 도 13에서 동작 S430으로 칭해짐), 셀 접합 사례와 관련되는 누설 전류 값 및 셀 접합 사례와 관련되는 누설 확률에 기초하여 인접한 셀 사이의 예상 경계 누설을 계산하도록(도 2, 도 6 및 도 9에서 동작 S240 또는 도 13에서 동작 S440으로 칭해짐) 구성된다. 출력 인터페이스(530)는 반도체 디바이스에서 예상 경계 누설을 출력하도록 구성된다. 예상되는 경계 누설이 공차 범위를 초과하는 것에 응답하여, 프로세서(510)는, 경계 누설을 감소시키기 위해, 초기 레이아웃(LO1)을 조정된 레이아웃(LO2)으로 조정할 것이다(예를 들면, 레이아웃에서의 셀의 접합 또는 위치를 재배열할 것이다).
몇몇 실시형태에서, 아래에 개설되는 단계를 포함하는 방법이 제공된다. 제1 셀과 제2 셀 사이의 경계가 검출되는데, 제1 셀 및 제2 셀은 경계 주위에서 서로 인접해 있다. 제1 셀 및 제2 셀의 셀 에지와 관련되는 속성이 식별된다. 셀 접합 사례는, 제1 셀 및 제2 셀의 셀 에지와 관련되는 속성에 기초하여 식별된다. 제1 셀과 제2 셀 사이의 경계 누설은, 셀 접합 사례와 관련되는 누설 전류 값 및 셀 접합 사례와 관련되는 누설 확률에 기초하여 계산된다.
몇몇 실시형태에서, 제1 셀과 제2 셀 사이의 경계는 P 채널 경계 부분 및 N 채널 경계 부분을 포함한다.
몇몇 실시형태에서, 셀 접합 사례는, P 채널 경계 부분에 대응하는 제1 필러 깊이, N 채널 경계 부분에 대응하는 제2 필러 깊이, P 채널 경계 부분에 대응하는 경계 옆의 셀 에지의 제1 접합 타입 및 N 채널 경계 부분에 대응하는 경계 옆의 셀 에지의 제2 접합 타입을 포함한다.
몇몇 실시형태에서, 제1 접합 타입 또는 제2 접합 타입은, 소스-소스 접합, 드레인-드레인 접합, 소스-드레인 접합, 소스-필러셀 접합, 드레인-필러셀 접합, 소스-필러브레이크 접합, 및 드레인-필러브레이크 접합의 조합으로부터 선택된다.
몇몇 실시형태에서, 셀 접합 사례와 관련되는 누설 확률은, 셀 접합 사례의 제1 접합 타입 및 제2 접합 타입에 의해 결정된다.
몇몇 실시형태에서, 경계 누설은 P 채널 경계 부분에 걸친 제1 누설 전류 및 N 채널 경계 부분에 걸친 제2 누설 전류의 합과 관련된다.
몇몇 실시형태에서, 제1 셀과 제2 셀 사이의 경계를 검출하는 것은, 제1 셀 및 제2 셀을 분리하기 위한 경계 게이트가 경계에서 구현되고 시스템 전압에 전기적으로 커플링되는 경계를 검출하는 것에 의해 수행된다.
몇몇 실시형태에서, 방법은, 셀 접합 사례의 제1 가능한 누설 전류 값을 제1 트랜지스터 누설 룩업 테이블에서 검색하는 것, 및 셀 접합 사례의 제2 가능한 누설 전류 값을 제2 트랜지스터 누설 룩업 테이블에서 검색하는 것을 더 포함한다. 제1 트랜지스터 누설 룩업 테이블은, 경계에서의 경계 게이트가 제1 가능한 전압 임계치를 사용하여 구현되는 조건에서의 셀 접합 사례에 대한 누설 전류 값에 관련된다. 제2 트랜지스터 누설 룩업 테이블은, 경계에서의 경계 게이트가 제2 전압 임계치를 사용하여 구현되는 조건에서의 셀 접합 사례에 대한 누설 전류 값에 관련되는데, 여기서, 제2 전압 임계치는 제1 전압 임계치보다 더 높다.
몇몇 실시형태에서, 방법은, 셀 접합 사례와 관련되는 누설 확률 및 제1 가능한 누설 전류 값에 기초하여 셀 접합 사례의 최대 경계 누설을 결정하는 것, 및 셀 접합 사례와 관련되는 누설 확률 및 제2 가능한 누설 전류 값에 기초하여 셀 접합 사례의 최소 경계 누설을 결정하는 것을 포함한다.
몇몇 실시형태에서, 경계 누설은 최대 경계 누설, 최소 경계 누설 및 전압 임계치 선택 비율에 기초하여 계산된다.
몇몇 실시형태에서, 방법은, 제1 셀과 제2 셀 사이의 계산된 경계 누설에 기초하여 레이아웃을 생성하는 것; 및 레이아웃에 기초하여, 반도체 디바이스 내에 적어도 하나의 컴포넌트를 제조하는 것을 포함한다.
반도체 디바이스 내의 경계 누설을 계산하기 위한 시스템이 또한 개시된다. 시스템은 라이브러리, 프로세서 및 출력 인터페이스를 포함한다. 라이브러리는 상이한 셀 접합 사례에 대한 누설 전류 값에 관련되는 적어도 하나의 누설 룩업 테이블을 포함한다. 프로세서는 인접한 셀 사이의 경계를 검출하기 위한 분석을 수행하도록, 인접한 셀의 셀 에지와 관련되는 속성을 식별하도록, 셀 에지와 관련되는 속성에 기초하여 셀 접합 사례를 식별하도록, 그리고 셀 접합 사례와 관련되는 누설 전류 값 및 셀 접합 사례와 관련되는 누설 확률에 기초하여 인접한 셀 사이의 경계 누설을 계산하도록 구성된다. 출력 인터페이스는 반도체 디바이스 내의 경계 누설을 출력하도록 구성된다.
몇몇 실시형태에서, 제1 셀과 제2 셀 사이의 경계는 P 채널 경계 부분 및 N 채널 경계 부분을 포함한다. 셀 접합 사례는, P 채널 경계 부분에 대응하는 제1 필러 깊이, N 채널 경계 부분에 대응하는 제2 필러 깊이, P 채널 경계 부분에 대응하는 경계 옆의 셀 에지의 제1 접합 타입 및 N 채널 경계 부분에 대응하는 경계 옆의 셀 에지의 제2 접합 타입을 포함한다.
몇몇 실시형태에서, 제1 접합 타입 또는 제2 접합 타입은, 소스-소스 접합, 드레인-드레인 접합, 소스-드레인 접합, 소스-필러셀 접합, 드레인-필러셀 접합, 소스-필러브레이크 접합, 및 드레인-필러브레이크 접합의 조합으로부터 선택된다.
몇몇 실시형태에서, 셀 접합 사례와 관련되는 누설 확률은, 셀 접합 사례의 제1 접합 타입 및 제2 접합 타입에 의해 결정된다. 경계 누설은 P 채널 경계 부분에 걸친 제1 누설 전류 및 N 채널 경계 부분에 걸친 제2 누설 전류의 합과 관련된다.
몇몇 실시형태에서, 반도체 디바이스는 연속 활성 영역을 포함하는 반도체 디바이스이고, 경계 게이트는 경계에서 구현되고 고정된 시스템 전압에 전기적으로 커플링된다.
몇몇 실시형태에서, 프로세서는 셀 접합 사례의 제1 가능한 누설 전류 값에 대해 제1 트랜지스터 누설 룩업 테이블을 검색하도록 그리고 셀 접합 사례의 제2 가능한 누설 전류 값에 대해 제2 트랜지스터 누설 룩업 테이블을 검색하도록 구성된다. 제1 트랜지스터 누설 룩업 테이블은, 경계에서의 경계 게이트가 제1 가능한 전압 임계치를 사용하여 구현되는 조건에서의 셀 접합 사례에 대한 누설 전류 값에 관련된다. 제2 트랜지스터 누설 룩업 테이블은, 경계에서의 경계 게이트가 제2 전압 임계치를 사용하여 구현되는 조건에서의 셀 접합 사례에 대한 누설 전류 값에 관련되는데, 여기서, 제2 전압 임계치는 제1 전압 임계치보다 더 높다.
몇몇 실시형태에서, 프로세서는, 셀 접합 사례와 관련되는 누설 확률 및 제1 가능한 누설 전류 값에 기초하여 셀 접합 사례의 최대 경계 누설을 결정하도록 구성된다. 프로세서는, 셀 접합 사례와 관련되는 누설 확률 및 제2 가능한 누설 전류 값에 기초하여 셀 접합 사례의 최소 경계 누설을 결정하도록 구성된다. 경계 누설은, 최대 경계 누설, 최소 경계 누설 및 전압 임계치 선택 비율에 기초하여 계산된다.
몇몇 실시형태에서, 프로세서는 인접한 셀 사이의 계산된 경계 누설에 기초하여 레이아웃을 생성하도록 구성되고, 시스템은 레이아웃에 기초하여 반도체 디바이스 내에 적어도 하나의 컴포넌트를 제조한다.
후술하는 단계를 포함하는 방법이 또한 개시된다. 반도체 디바이스의 경계 누설이 계산된다. 반도체 디바이스의 레이아웃은 적어도 경계 누설에 기초하여 조정된다. 반도체 디바이스의 경계 누설을 계산하는 것은 하기에서 개설되는 단계를 포함한다. 제1 셀과 제2 셀 사이의 경계가 검출되는데, 제1 셀 및 제2 셀은 경계 주위에서 서로 인접해 있다. 제1 셀 및 제2 셀의 셀 에지와 관련되는 속성이 식별된다. 셀 접합 사례는, 제1 셀 및 제2 셀의 셀 에지와 관련되는 속성에 기초하여 식별된다. 제1 셀과 제2 셀 사이의 경계 누설은, 셀 접합 사례와 관련되는 누설 전류 값 및 셀 접합 사례와 관련되는 누설 확률에 기초하여 계산된다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러 가지 실시형태의 특징을 개관하였다. 기술 분야의 숙련된 자는, 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 그들이 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨닫아야 한다.
<부기>
1. 방법에 있어서,
반도체 디바이스에서 제1 셀과 제2 셀 사이의 경계―상기 제1 셀 및 제2 셀은 상기 경계 주위에서 서로에게 인접함―를 검출하는 단계;
상기 제1 셀 및 상기 제2 셀의 셀 에지와 관련되는 속성(attribute)을 식별하는 단계;
상기 제1 셀 및 상기 제2 셀의 셀 에지와 관련되는 속성에 기초하여 셀 접합 사례(cell abutment case)를 식별하는 단계; 및
상기 셀 접합 사례와 관련되는 누설 전류 값 및 상기 셀 접합 사례와 관련되는 누설 확률에 기초하여 상기 제1 셀과 상기 제2 셀 사이의 경계 누설을 계산하는 단계를 포함하는, 방법.
2. 제1항에 있어서,
상기 제1 셀과 상기 제2 셀 사이의 경계는 P 채널 경계 부분 및 N 채널 경계 부분을 포함하는, 방법.
3. 제2항에 있어서,
상기 셀 접합 사례는, 상기 P 채널 경계 부분에 대응하는 제1 필러(filler) 깊이, 상기 N 채널 경계 부분에 대응하는 제2 필러 깊이, 상기 P 채널 경계 부분에 대응하는 경계 옆의 상기 셀 에지의 제1 접합 타입, 및 상기 N 채널 경계 부분에 대응하는 경계 옆의 상기 셀 에지의 제2 접합 타입을 포함하는, 방법.
4. 제3항에 있어서,
상기 제1 접합 타입 또는 상기 제2 접합 타입은, 소스-소스 접합, 드레인-드레인 접합, 소스-드레인 접합, 소스-필러셀(fillercell) 접합, 드레인-필러셀 접합, 소스-필러브레이크(source-fillerbreak) 접합, 및 드레인-필러브레이크 접합의 조합으로부터 선택되는, 방법.
5. 제3항에 있어서,
상기 셀 접합 사례와 관련되는 누설 확률은, 상기 셀 접합 사례의 제1 접합 타입 및 제2 접합 타입에 의해 결정되는, 방법.
6. 제2항에 있어서,
상기 경계 누설은 상기 P 채널 경계 부분에 걸친 제1 누설 전류 및 상기 N 채널 경계 부분에 걸친 제2 누설 전류의 합과 관련되는, 방법.
7. 제1항에 있어서,
상기 제1 셀과 제2 셀 사이의 경계를 검출하는 단계는,
상기 제1 셀 및 상기 제2 셀을 분리하기 위한 경계 게이트가 상기 경계에서 구현되고 시스템 전압에 전기적으로 커플링되는 경계를 검출하는 단계를 포함하는, 방법.
8. 제1항에 있어서,
상기 셀 접합 사례의 제1 가능한 누설 전류 값을 제1 트랜지스터 누설 룩업 테이블―상기 제1 트랜지스터 누설 룩업 테이블은, 상기 경계에서의 경계 게이트가 제1 가능한 전압 임계치를 사용하여 구현되는 조건에서의 상기 셀 접합 사례에 대한 상기 누설 전류 값에 관련됨―에서 검색하는 단계; 및
상기 셀 접합 사례의 제2 가능한 누설 전류 값을 제2 트랜지스터 누설 룩업 테이블―상기 제2 트랜지스터 누설 룩업 테이블은, 상기 경계에서의 상기 경계 게이트가 제2 전압 임계치를 사용하여 구현되는 조건에서의 상기 셀 접합 사례에 대한 상기 누설 전류 값에 관련되며, 상기 제2 전압 임계치는 상기 제1 전압 임계치보다 더 높음―에서 검색하는 단계를 더 포함하는, 방법.
9. 제8항에 있어서,
상기 셀 접합 사례와 관련되는 상기 누설 확률 및 상기 제1 가능한 누설 전류 값에 기초하여 상기 셀 접합 사례의 최대 경계 누설을 결정하는 단계; 및
상기 셀 접합 사례와 관련되는 상기 누설 확률 및 상기 제2 가능한 누설 전류 값에 기초하여 상기 셀 접합 사례의 최소 경계 누설을 결정하는 단계를 더 포함하는, 방법.
10. 제9항에 있어서,
상기 경계 누설은 상기 최대 경계 누설, 상기 최소 경계 누설 및 전압 임계치 선택 비율에 기초하여 계산되는, 방법.
11. 제1항에 있어서,
상기 제1 셀과 상기 제2 셀 사이의 계산된 경계 누설에 기초하여 레이아웃을 생성하는 단계; 및
상기 레이아웃에 기초하여, 상기 반도체 디바이스 내에 적어도 하나의 컴포넌트를 제조하는 단계를 더 포함하는, 방법.
12. 시스템에 있어서,
상이한 셀 접합 사례에 대한 누설 전류 값에 관련되는 적어도 하나의 누설 룩업 테이블을 포함하는 라이브러리;
반도체 디바이스에서 인접한 셀 사이의 경계를 검출하기 위한 분석을 수행하고, 상기 인접한 셀의 셀 에지와 관련되는 속성을 식별하며, 상기 셀 에지와 관련되는 속성에 기초하여 상기 셀 접합 사례를 식별하고, 상기 셀 접합 사례와 관련되는 누설 전류 값 및 상기 셀 접합 사례와 관련되는 누설 확률에 기초하여 상기 인접한 셀 사이의 경계 누설을 계산하도록 구성되는 프로세서; 및
상기 반도체 디바이스 내의 상기 경계 누설을 출력하기 위한 출력 인터페이스
를 포함하는, 시스템.
13. 제12항에 있어서,
상기 인접한 셀 사이의 경계는, P 채널 경계 부분 및 N 채널 경계 부분을 포함하고, 상기 셀 접합 사례는, 상기 P 채널 경계 부분에 대응하는 제1 필러 깊이, 상기 N 채널 경계 부분에 대응하는 제2 필러 깊이, 상기 P 채널 경계 부분에 대응하는 경계 옆의 상기 셀 에지의 제1 접합 타입, 및 상기 N 채널 경계 부분에 대응하는 경계 옆의 상기 셀 에지의 제2 접합 타입을 포함하는, 시스템.
14. 제13항에 있어서,
상기 제1 접합 타입 또는 상기 제2 접합 타입은, 소스-소스 접합, 드레인-드레인 접합, 소스-드레인 접합, 소스-필러셀 접합, 드레인-필러셀 접합, 소스-필러브레이크 접합 및 드레인-필러브레이크 접합의 조합으로부터 선택되는, 시스템.
15. 제13항에 있어서,
상기 셀 접합 사례와 관련되는 누설 확률은, 상기 셀 접합 사례의 제1 접합 타입 및 제2 접합 타입에 의해 결정되고, 상기 경계 누설은 상기 P 채널 경계 부분에 걸친 제1 누설 전류 및 상기 N 채널 경계 부분에 걸친 제2 누설 전류의 합과 관련되는, 시스템.
16. 제12항에 있어서,
상기 반도체 디바이스는 연속 활성 영역을 포함하는 반도체 디바이스이고, 경계 게이트가 상기 경계에서 구현되고 고정된 시스템 전압에 전기적으로 커플링되는, 시스템.
17. 제12항에 있어서,
상기 프로세서는, 상기 셀 접합 사례의 제1 가능한 누설 전류 값에 대해 제1 트랜지스터 누설 룩업 테이블을 검색하도록 구성되며, 상기 제1 트랜지스터 누설 룩업 테이블은, 상기 경계에서의 경계 게이트가 제1 가능한 전압 임계치를 사용하여 구현되는 조건에서의 상기 셀 접합 사례에 대한 누설 전류 값에 관련되고,
상기 프로세서는 상기 셀 접합 사례의 제2 가능한 누설 전류 값에 대해 제2 트랜지스터 누설 룩업 테이블을 검색하도록 구성되며, 상기 제2 트랜지스터 누설 룩업 테이블은, 상기 경계에서의 상기 경계 게이트가 제2 전압 임계치를 사용하여 구현되는 조건에서의 상기 셀 접합 사례에 대한 누설 전류 값에 관련되고, 상기 제2 전압 임계치는 상기 제1 전압 임계치보다 더 높은, 시스템.
18. 제17항에 있어서,
상기 프로세서는, 상기 셀 접합 사례와 관련되는 누설 확률 및 제1 가능한 누설 전류 값에 기초하여 상기 셀 접합 사례의 최대 경계 누설을 결정하도록 구성되고,
상기 프로세서는, 상기 셀 접합 사례와 관련되는 누설 확률 및 제2 가능한 누설 전류 값에 기초하여 상기 셀 접합 사례의 최소 경계 누설을 결정하도록 구성되며,
상기 경계 누설은 상기 최대 경계 누설, 상기 최소 경계 누설 및 전압 임계치 선택 비율에 기초하여 계산되는, 시스템.
19. 제12항에 있어서,
상기 프로세서는 상기 인접한 셀 사이의 계산된 경계 누설에 기초하여 레이아웃을 생성하도록 구성되고, 상기 시스템은 상기 레이아웃에 기초하여 상기 반도체 디바이스 내에 적어도 하나의 컴포넌트를 제조하는, 시스템.
20. 방법에 있어서,
반도체 디바이스의 예상 경계 누설을 계산하는 단계; 및
적어도 상기 예상 경계 누설에 기초하여 상기 반도체 디바이스의 레이아웃을 조정하는 단계
를 포함하며,
상기 반도체 디바이스의 예상 경계 누설을 계산하는 단계는,
상기 반도체 디바이스의 레이아웃에서 인접한 셀 사이의 경계를 검출하는 단계;
상기 인접한 셀의 셀 에지와 관련되는 속성을 식별하는 단계;
상기 셀 에지와 관련되는 속성에 기초하여 셀 접합 사례를 식별하는 단계; 및
상기 셀 접합 사례와 관련되는 누설 전류 값 및 상기 셀 접합 사례와 관련되는 누설 확률에 기초하여 상기 인접한 셀 사이의 예상 경계 누설을 계산하는 단계를 포함하는, 방법.
Claims (10)
- 방법에 있어서,
반도체 디바이스에서 제1 셀과 제2 셀 사이의 경계―상기 제1 셀 및 제2 셀은 상기 경계 주위에서 서로에게 인접함―를 검출하는 단계;
상기 제1 셀 및 상기 제2 셀의 셀 에지와 관련되는 속성(attribute)을 식별하는 단계;
상기 제1 셀 및 상기 제2 셀의 셀 에지와 관련되는 속성에 기초하여 셀 접합 사례(cell abutment case)를 식별하는 단계;
상기 셀 접합 사례와 관련되는 누설 전류 값 및 상기 셀 접합 사례와 관련되는 누설 확률에 기초하여 상기 셀 접합 사례의 최대 경계 누설 및 최소 경계 누설을 추정하는 단계; 및
상기 최대 경계 누설, 상기 최소 경계 누설, 그리고 상기 제1 셀 및 상기 제2 셀에 대한 전압 임계치 선택 비율에 기초하여 상기 제1 셀과 상기 제2 셀 사이의 경계 누설을 계산하는 단계
를 포함하는, 방법. - 시스템에 있어서,
상이한 셀 접합 사례에 대한 누설 전류 값에 관련되는 적어도 하나의 누설 룩업 테이블을 포함하는 라이브러리;
반도체 디바이스에서 인접한 셀 사이의 경계를 검출하기 위한 분석을 수행하고, 상기 인접한 셀의 셀 에지와 관련되는 속성을 식별하며, 상기 셀 에지와 관련되는 속성에 기초하여 상기 셀 접합 사례를 식별하고, 상기 셀 접합 사례와 관련되는 누설 전류 값 및 상기 셀 접합 사례와 관련되는 누설 확률에 기초하여 상기 셀 접합 사례의 최대 경계 누설 및 최소 경계 누설을 추정하고, 상기 최대 경계 누설, 상기 최소 경계 누설 및 상기 인접한 셀에 대한 전압 임계치 선택 비율에 따라 상기 인접한 셀 사이의 경계 누설을 계산하도록 구성되는 프로세서; 및
상기 반도체 디바이스 내의 상기 경계 누설을 출력하기 위한 출력 인터페이스
를 포함하는, 시스템. - 제2항에 있어서,
상기 인접한 셀 사이의 경계는, P 채널 경계 부분 및 N 채널 경계 부분을 포함하고, 상기 셀 접합 사례는, 상기 P 채널 경계 부분에 대응하는 제1 필러 깊이, 상기 N 채널 경계 부분에 대응하는 제2 필러 깊이, 상기 P 채널 경계 부분에 대응하는 경계 옆의 상기 셀 에지의 제1 접합 타입, 및 상기 N 채널 경계 부분에 대응하는 경계 옆의 상기 셀 에지의 제2 접합 타입을 포함하는, 시스템. - 제3항에 있어서,
상기 제1 접합 타입 또는 상기 제2 접합 타입은, 소스-소스 접합, 드레인-드레인 접합, 소스-드레인 접합, 소스-필러셀(fillercell) 접합, 드레인-필러셀 접합, 소스-필러브레이크(fillerbreak) 접합 및 드레인-필러브레이크 접합의 조합으로부터 선택되는, 시스템. - 제3항에 있어서,
상기 셀 접합 사례와 관련되는 누설 확률은, 상기 셀 접합 사례의 제1 접합 타입 및 제2 접합 타입에 의해 결정되고, 상기 경계 누설은 상기 P 채널 경계 부분에 걸친 제1 누설 전류 및 상기 N 채널 경계 부분에 걸친 제2 누설 전류의 합과 관련되는, 시스템. - 제2항에 있어서,
상기 반도체 디바이스는 연속 활성 영역을 포함하는 반도체 디바이스이고, 경계 게이트가 상기 경계에서 구현되고 고정된 시스템 전압에 전기적으로 커플링되는, 시스템. - 제2항에 있어서,
상기 프로세서는 상기 셀 접합 사례의 제1 가능한 누설 전류 값에 대해 제1 트랜지스터 누설 룩업 테이블을 검색하도록 구성되며, 상기 제1 트랜지스터 누설 룩업 테이블은, 상기 경계에서의 경계 게이트가 제1 가능한 전압 임계치를 사용하여 구현되는 조건에서의 상기 셀 접합 사례에 대한 누설 전류 값에 관련되고,
상기 프로세서는 상기 셀 접합 사례의 제2 가능한 누설 전류 값에 대해 제2 트랜지스터 누설 룩업 테이블을 검색하도록 구성되며, 상기 제2 트랜지스터 누설 룩업 테이블은, 상기 경계에서의 경계 게이트가 제2 전압 임계치를 사용하여 구현되는 조건에서의 상기 셀 접합 사례에 대한 누설 전류 값에 관련되고, 상기 제2 전압 임계치는 상기 제1 전압 임계치보다 더 높은, 시스템. - 제7항에 있어서,
상기 프로세서는 상기 셀 접합 사례와 관련되는 누설 확률 및 제1 가능한 누설 전류 값에 기초하여 상기 셀 접합 사례의 최대 경계 누설을 결정하도록 구성되고,
상기 프로세서는 상기 셀 접합 사례와 관련되는 누설 확률 및 제2 가능한 누설 전류 값에 기초하여 상기 셀 접합 사례의 최소 경계 누설을 결정하도록 구성되며,
상기 경계 누설은 상기 최대 경계 누설, 상기 최소 경계 누설 및 상기 전압 임계치 선택 비율에 기초하여 계산되는, 시스템. - 제2항에 있어서,
상기 프로세서는 상기 인접한 셀 사이의 계산된 경계 누설에 기초하여 레이아웃을 생성하도록 구성되고, 상기 시스템은 상기 레이아웃에 기초하여 상기 반도체 디바이스 내에 적어도 하나의 컴포넌트를 제조하는, 시스템. - 방법에 있어서,
반도체 디바이스의 예상 경계 누설을 계산하는 단계; 및
적어도 상기 예상 경계 누설에 기초하여 상기 반도체 디바이스의 레이아웃을 조정하는 단계
를 포함하며,
상기 반도체 디바이스의 예상 경계 누설을 계산하는 단계는,
상기 반도체 디바이스의 레이아웃에서 인접한 셀 사이의 경계를 검출하는 단계;
상기 인접한 셀의 셀 에지와 관련되는 속성을 식별하는 단계;
상기 셀 에지와 관련되는 속성에 기초하여 셀 접합 사례를 식별하는 단계;
상기 셀 접합 사례와 관련되는 누설 전류 값 및 상기 셀 접합 사례와 관련되는 누설 확률에 기초하여 최대 경계 누설 및 최소 경계 누설을 추정하는 단계; 및
상기 최대 경계 누설, 상기 최소 경계 누설 및 상기 인접한 셀에 대한 전압 임계치 선택 비율에 기초하여 상기 인접한 셀 사이의 예상 경계 누설을 계산하는 단계를 포함하는, 방법.
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