JP2007172766A - 半導体リーク電流検出器とリーク電流測定方法および電圧トリミング機能付半導体リーク電流検出器とリファレンス電圧トリミング方法およびこれらの半導体集積回路 - Google Patents

Abstract

【課題】ビット線リーク電流は不揮発性メモリのしきい値制御を阻害し、信頼性を低下させる。微小なビット線リーク電流を低コストにテストする手法および回路を提供する。
【解決手段】本発明の半導体リーク電流検出器は、被測定電流を導通させ、または非道通にする第１のアナログスイッチと、リファレンス電流を導通させ、または非道通にする第２のアナログスイッチと、前記第１のアナログスイッチおよび第２アナログスイッチに接続され、前記被測定電流または前記リファレンス電流によって充電される積分容量素子と、前記積分容量素子をディスチャージするディスチャージ手段と、ディスチャージ後にリファレンス電流によって前記積分容量素子に生じる積分電圧、およびディスチャージ後に被測定電流によって前記積分容量素子に生じる積分電圧のそれぞれと、リファレンス電圧とを比較する比較手段とを備える。
【選択図】 図３

Description

本発明はフラッシュメモリなどのビット線リーク電流やリファレンス電圧のトリミングをオンチップで高速に実行するための半導体リーク電流検出器とリーク電流測定方法および電圧トリミング機能付半導体リーク電流検出器とリファレンス電圧トリミング方法およびこれらの半導体集積回路に関するものである。

近年フラッシュメモリやEEPROMなどの不揮発性メモリは、微細化されたメモリセルを用い大容量のメモリアレイ構成となってきた。また微細化に伴い不揮発性メモリはプログラムや読み出し動作に正確な内部電圧を供給するリファレンス電源を搭載することが必須になってきた。

近年の不揮発性メモリが直面する課題のひとつとして、メモリアレイの大容量化に伴うビット線のリーク電流の増大の問題がある。これは微細化プロセスによりメモリセルあたりのリーク電流（ビット線リーク電流）が増加したことやビット線あたりのメモリセル数の増加による。ビット線リーク電流が増加するとメモリセルの読み出し動作に影響し、メモリセルのしきい値制御の精度を損ないデータ保持特性等の信頼性を劣化させる。不揮発性メモリセルのしきい値制御プロセス（プログラムと呼ぶ）はプログラムパルスのバイアスとしきい値の判定つまりセル電流の判定動作（ベリファイと呼ぶ）の繰り返しで制御される。ベリファイ動作においてビット線リーク電流は、リーク電流分だけセル電流を誤判定させ、過書き込みや書き込み不足等を誘発し、メモリセルの正常なしきい値制御を阻害する。

メモリの高信頼性を実現するためには、デバイステストにおいてリークが存在するビット線は冗長置き換えの対象としたり不良デバイスとして除外する必要がある。従来これらビット線リーク電流に関しては、数μAレベルのものに関しては読み出し動作に使うセンスアンプで判定していた。

センスアンプによるビット線リーク電流の判定に関しては特許文献１に記載されている。またリーク電流の直接測定法については特許文献２に、セルのしきい値測定に関しては特許文献３に、オンチップの電流測定に関して特許文献４に記載されている。
特開平6-251593 米国特許US6,201,747 B1 米国特許US6,370,061 B1 米国出願US2005/0229050 A1

しかしながらセルの微細化によるセル電流の減少、書き換え回数の向上要求やしきい値の多値化等のためにしきい値制御の精度向上が必須となり、より微小なμAレベル以下の判定が要求されるようになってきた。従来このような微小電流測定の測定は外部パッドに直接引き出しテスト装置の電流測定オプションで測定する。テスト装置の電流測定性能は電流測定一回あたり数msから数10msと比較的低速である。このためメモリアレイを構成する数千本のビット線を測定するには数10秒程度のテスト時間が必要でテストコストに多大なる影響を与えている。

またテスト装置においては、スループットの向上あるいはテストコスト低減のため並列テストにより実質的なテスト時間を短縮する手法が用いられることが多い。しかしながらこれらの並列測定にはテスト装置にデバイス毎に独立したテストリソースが必要であり高価なテスト装置が要求される。

さらにテストコストについて言及すれば、必須となってきたリファレンス電源はデバイス毎に規定値に調整するプロセス（トリミング）が必要でテストコストの増加を助長している。

以上述べてきたように、微細プロセスで構成された不揮発性メモリには、高信頼性であるためにはビット線リーク電流の測定、リファレンス電源のトリミングが必要であり、これらのテストがテスト時間やテスト装置のコスト、スループットといったテストコストを増大させるといった課題がある。

本発明の目的は、テストを削減するためビット線リーク電流やリファレンス電圧のトリミングを超高速にオンチップで実行する半導体リーク電流検出器、半導体集積回路、リーク電流測定方法およびリファレンス電圧トリミング方法を提供することである。

上記課題を解決するため本発明の半導体リーク電流検出器は、リファレンス電流と被測定電流の大小関係を比較する半導体リーク電流検出器であって、被測定電流を導通させ、または非道通にする第１のアナログスイッチと、リファレンス電流を導通させ、または非道通にする第２のアナログスイッチと、前記第１のアナログスイッチおよび第２アナログスイッチに接続され、前記被測定電流または前記リファレンス電流によって充電される積分容量素子と、前記積分容量素子をディスチャージするディスチャージ手段と、ディスチャージ後にリファレンス電流によって前記積分容量素子に生じる積分電圧、およびディスチャージ後に被測定電流によって前記積分容量素子に生じる積分電圧のそれぞれと、リファレンス電圧とを比較する比較手段とを備える。

この構成によれば、リファレンス電流によ積分電圧とリファレンス電圧との比較と、被測定電流によって積分電圧とリファレンス電圧との比較との２種類の比較において、積分容量素子および比較手段は共通なので、半導体リーク電流検出器毎の積分容量のばらつき、コンパレータのオフセットをキャンセルしまた積分動作によりノイズを除去して高精度に被測定電流の判定を可能にする。また、半導体装置内に備えることにより被測定電流の判定を従来よりも超高速化することができる。

ここで、前記比較手段は、ディスチャージ後にリファレンス電流によって前記積分容量素子に生じる積分電圧と前記リファレンス電圧とを比較する第１の比較動作と、ディスチャージ後に被測定電流によって前記積分容量素子に生じる積分電圧と前記リファレンス電圧とを比較する第２の比較動作とを行い、前記半導体リーク電流検出器は、第１の比較動作において比較手段の出力と、第２の比較動作における比較手段の出力とに基づいて前記大小関係を判定してもよい。

この構成によれば、第１の比較動作と第２の比較動作の間で、半導体リーク電流検出器毎の積分容量素子のばらつきをキャンセルし、比較手段に内在するのオフセット電圧をキャンセルし、また積分容量素子への積分動作によってリファレンス電流および被測定電流に重畳するノイズを除去することができるので、被測定電流を高精度に判定することができる。

ここで、前記第２の比較動作においてディスチャージから所定時間経過時に比較手段の出力が反転していないか反転しているかにより前記大小関係を判定し、前記所定時間は、第１の比較動作において前記比較手段が判定するまでの時間に相当するものとしてもよい。

この構成によれば、積分容量のばらつき、積分時間のばらつき、コンパレータのオフセットをキャンセルしまた積分動作によりノイズを除去して高速かつ高精度にビット線リーク電流（被測定電流）の判定を可能にするものである。

ここで、前記比較手段は、周期的にサンプリング比較するコンパレータであり、前記所定時間は、第１の比較動作においてディスチャージから前記コンパレータの出力が反転した直前のサンプリングまでの時間であり、前記半導体リーク電流検出器は、前記第２の比較動作においてディスチャージから前記所定時間経過時に前記コンパレータ出力が反転していれば、被測定電流がリファレンス電流よりも大きいと判定してもよい。

この構成によれば、リファレンス電流を上回るビット線リーク電流を高精度に判定を可能にするものである。

ここで、前記比較手段は、周期的にサンプリング比較するコンパレータであり、前記所定時間は、第１の比較動作においてディスチャージから前記コンパレータの出力が反転した直後のサンプリングまでの時間であり、前記半導体リーク電流検出器は、前記第２の比較動作においてディスチャージから前記所定時間経過時に前記コンパレータ出力が反転していなければ、被測定電流がリファレンス電流よりも小さいと判定してもよい。

この構成によれば、リファレンス電流を下回るビット線リーク電流を高精度に判定を可能にするものである。またビット線リーク電流がセル電流を減少させるような場合に有効である。

ここで、前記所定時間は、第１の比較動作においてディスチャージから前記コンパレータの出力が反転するまでの時間のｎ倍に相当し、前記半導体リーク電流検出器は、前記第２の比較動作においてディスチャージから前記所定時間経過時に前記コンパレータ出力が反転していれば、被測定電流がリファレンス電流の１／ｎ倍よりも大きいと判定してもよい。

この構成によれば、これにより、測定可能なリーク電流をさらに１／ｎ倍に小さくすることができる。

ここで、半導体リーク電流検出器は、さらに、
被測定電流側の容量に相当する補償容量部をリファレンス電流側と第２のアナログスイッチとの間に備えてもよい。

この構成によれば、より小さな積分容量で高精度にビット線リーク電流の判定を可能にするものである。

ここで、前記補償容量部は、製造時に配線層に接続するか否かにより容量値が決定されるメタルオプション部、および外部制御信号による選択により容量値が決定される制御オプション部のうち少なくとも一方を含むようにしてもよい。

この構成によれば、単一の設計で多種類の回路構成に対応する拡張性を得ると共に、被測定回路の動作モードの違いによる測定経路に対応した補償容量の微調整を可能にし、判定精度の向上を可能にするものである。

ここで、前記第１の比較動作において、第１および第２のアナログスイッチを導通状態にし、リファレンス電流にて被測定電流側の浮遊容量と前記積分容量素子を同時に充電するようにしてもよい。

この構成によれば、リファレンス電流源による積分動作において、第１および第２のアナログスイッチを導通状態にし、リファレンス電流にて被測定電流源側の容量と積分容量を同時に充電し、浮遊容量に起因する測定回路の信号経路がリーク電流に関与しない場合、補償容量なしで高い判定精度を得ることを可能にする。また複数のビット線のリーク電流を測定する際、いずれかのビット線をリファレンスとして測定することを可能にするものである。

ここで、前記積分容量素子は、蓄積型のＭＯＳ容量としてもよい。
この構成によれば、積分電圧がMOS構造のしきい値以下である場合、容量の面積を大幅に削減することができるものである。

ここで、前記積分容量素子は、蓄積型のＰチャンネル型ＭＯＳ容量としてもよい。
この構成によれば、積分電圧がMOS構造のしきい値以下である場合、容量の面積をNch蓄積MOS容量よりさらに縮小することができるものである。

ここで、半導体リーク電流検出器は、さらに、前記比較手段のリファレンス電圧の入力線とグラウンド線の間に接続された、ダンピング容量素子およびダンピング抵抗素子の少なくとも一方を備えてもよい。

この構成によれば、ダンピング容量やダンピング抵抗によって、コンパレータ動作時に発生するリファレンス電圧入力側に誘起されるノイズを低減することができてコンパレータが動作可能な不感時間を短縮することができるものである。

ここで、半導体リーク電流検出器は、さらに、前記リファレンス電流を出力するカレントミラー回路を有し、前記カレントミラー回路の出力は前記第１のアナログスイッチに接続され、前記カレントミラー回路の入力は外部パッドに接続されるようにしてもよい。

この構成によれば、テスト装置側から任意のリファレンス電流を供給することができ、かつ電気的にテスト装置側の容量が分離されるため、小さな積分容量を用いることができ、高速で高精度な判定を可能にするものである。

ここで、半導体リーク電流検出器は、さらに、前記リファレンス電流を出力するカレントミラー回路を有し、前記カレントミラー回路の出力は前記第１のアナログスイッチに接続され、前記カレントミラー回路の入力は電流源に接続されるようにしてもよい。

この構成によれば、リーク電流（被測定電流）の測定をテストフロー中のみならず、システムに実装して実行可能であり、より高信頼なシステムを構築することができるものである。

ここで、前記カレントミラー回路は、電源電圧降圧手段と、カレントミラー接続トランジスタ部と、第３のアナログスイッチと、第４のアナログスイッチとを備え、電源電圧は前記電源電圧降圧手段を介して前記カレントミラー接続トランジスタ部に供給され、前記カレントミラー接続トランジスタ部の出力は前記第１のアナログスイッチに接続され、前記カレントミラー接続トランジスタ部の入力は、前記第３のアナログスイッチを介して前記外部パッドに接続され、かつ前記第４のアナログスイッチを介して電源に接続され、前記第３および第４のアナログスイッチはシャットダウン制御信号によって排他的に導通するようにしてもよい。

この構成によれば、リーク検出器が非活性状態のときに低消費電力を実現すると共に、寄生容量を出力のドレイン容量のみに削減することができるものである。

ここで、カレントミラー接続トランジスタ部は、１段のカレントミラー接続されたトランジスタペアで構成してもよい。

この構成によれば、積分電圧範囲が限定された条件では、非常に単純な構成で実用十分な電流特性を得ることができるものである。

ここで、前記半導体リーク電流検出器は、さらに、ディスチャージからの経過時間を計測するタイマと、前記所定時間を記憶するためのメモリと、前記第１および第２の比較動作を制御する制御手段とを備え、前記制御手段は、第１の比較動作において前記比較手段の出力が反転したとき、タイマによって計測される経過時間を前記所定時間としてメモリに格納し、前記第２の比較動作において、タイマによって計測される経過時間が前記メモリに格納された所定時間に達したとき、前記比較手段の出力に応じてリファレンス電流と被測定電流の大小関係を判定するようにしてもよい。

この構成によれば、オンチップで半導体リーク電流測定器を駆動し、セルフテストを可能にするものである。

ここで、前記半導体リーク電流検出器は、さらに、前記リファレンス電圧を発生するリファレンス電圧源を備えてもよい。

この構成によれば、リファレンス電圧も内蔵することにより、より外部から独立してオンチップで半導体リーク電流測定器を駆動し、セルフテストを可能にする。

ここで、前記半導体リーク電流検出器は、さらに、トリミングデータを保持するリファレンスレジスタと、前記トリミングデータに応じた定電圧を発生するリファレンス電圧源と、前記リファレンス電圧源からの定電圧を分圧し、分圧された定電圧を前記リファレンス電圧として比較手段に出力する第１の電圧分圧回路と、前記積分容量素子および外部パッドの一方を選択的に、比較手段の積分電圧入力に接続するアナログマルチプレクサとを備え、前記制御手段は、外部バッドからアナログマルチプレクサを介して入力される信号と、前記リファレンス電圧とを比較するよう前記比較手段を制御し、その比較結果に応じて前記リファレンスレジスタのトリミングデータを更新するようにしてもよい。

この構成によれば、前記リファレンス電圧源のトリミング機能を付加し、僅かなハードウエア追加でリファレンス電源のセルフトリミング機能を実現することができるものである。

ここで、前記半導体リーク電流検出器は、さらに、前記外部パッドとアナログマルチプレクサとの間に、第１の分圧回路と同じレイアウト構成の第２の分圧回路を備えてもよい。

この構成によれば、積分電圧がターゲット電圧より小さく電圧分圧回路を用いる場合において、トリミング精度を電圧分圧回路の絶対分圧精度と無関係にすることができて、比較的小面積の分圧回路を用いることができるものである。

ここで、前記アナログマルチプレクサは、前記外部パッドと前記比較手段の積分電圧入力との間に挿入されたアナログスイッチから構成してもよい。

この構成によれば、リファレンス電圧源のトリミング機能を付加し、より少ない回路追加でリファレンス電源のセルフトリミング機能を実現することができるものである。

ここで、前記半導体リーク電流検出器は、さらに、比較手段の２入力を入れ換える反転アナログマルチプレクサを備え、前記制御手段は、前記反転アナログマルチプレクサの入れ換え前と入れ換え後において、外部バッドからアナログマルチプレクサを介して入力される信号と、前記リファレンス電圧とを比較するよう前記比較手段を制御し、その比較結果に応じて前記リファレンスレジスタのトリミングデータを更新するようにとしてもよい。

この構成によれば、コンパレータ入力を反転する反転アナログマルチプレクサを付加し、コンパレータのオフセットを完全に除去することができ、またオフセットが大きく安価な小面積のコンパレータを用いることができるものである。

ここで、前記被測定電流は、メモリセルトランジスタのソース側の電流であってもよい。

この構成によれば、ソース側読み出し方式のメモリセルにおいても、高速かつ高精度にビット線リーク電流の判定を可能にするものである。

また、本発明の半導体集積回路は、上記の半導体リーク検出器を備える。
この構成によれば、積分容量のばらつき、積分時間のばらつき、コンパレータのオフセットをキャンセルしまた積分動作によりノイズを除去して高速かつ高精度にビット線リーク電流（被測定電流）の判定を可能にするものである。

ここで、前記半導体装置は、さらに、外部アナログ入出力パッドと、前記リファレンス電圧を発生するリファレンス電圧源と、半導体集積回路の内部信号線を排他的に前記外部アナログ入出力パッドに接続するアナログマルチプレクサとを備え、前記内部信号線は、前記リファレンス電圧源からのリファレンス電圧線、被測定電流の非測定電流線、前記半導体リーク電流検出器の前記リファレンス電流線、その他の信号線のうち少なくとも１つを含むようにしてもよい。

この構成によれば、単一のアナログテストパッドを効率的に活用することができて、小面積で高機能なテスタビリティを備えた半導体集積回路を提供するものである。

ここで、前記半導体集積回路器は、さらに、ディスチャージからの経過時間を計測するタイマと、前記所定時間を記憶するためのメモリと、前記第１および第２の比較動作を制御する制御手段とを備え、前記制御手段は、第１の比較動作において前記比較手段の出力が反転したとき、タイマによって計測される経過時間を前記所定時間としてメモリに格納し、前記第２の比較動作において、タイマによって計測される経過時間が前記メモリに格納された所定時間に達したとき、前記比較手段の出力に応じてリファレンス電流と被測定電流の大小関係を判定するようにしてもよい。

この構成によれば、積分電圧範囲が限定された条件では、非常に単純な構成で実用十分な電流特性を得ることができるものである。

ここで、前記制御手段およびメモリは、ＣＰＵと、前記ＣＰＵのプログラムコードおよびデータを格納するメモリと、クロック発生回路で構成してもよい。

この構成によれば、半導体リーク電流測定器の動作において、フィードバックループをソフトウエア処理することにより、動作アルゴリズムの変更が容易でかつ機能変更に関して設計変更は不要またＣＰＵ、クロック、タイマ等は、メモリセルを通常の書き換えアルゴリズムの実行ハードウエアと兼用すること可能であり、高機能な検出器を低面積で実現できるものである。

ここで、前記半導体集積回路において、前記電圧データに応じた定電圧を発生するリファレンス電圧源と、前記リファレンス電圧源からの定電圧を分圧し、分圧された定電圧を前記リファレンス電圧として比較手段に出力する分圧回路と、動作クロック信号を発振する発振器と、トリミング用の設定データを保持する保持手段とを備え、前記保持手段は、前記リファレンス電圧源の電圧を設定するデータを保持する第１レジスタ、前記分圧回路の分圧比を設定するデータを保持する第２レジスタ、前記積分容量素子の容量値を設定するデータを保持する第３レジスタ、前記タイマの段数を設定するデータを保持する第４レジスタ、および前記発振器の発振周波数を設定するデータを保持する第５レジスタの少なくとも１つを備え、前記制御手段は、被測定電流に対応するよう保持手段の設定データを更新するようにしてもよい。

この構成によれば、ソフトウエアの変更で容易に広範囲な測定電流範囲の変更に対応することができるものである。

ここで、前記半導体集積回路は、さらに、トリミングデータを保持するリファレンス電圧レジスタと、前記トリミングデータに応じた定電圧を発生するリファレンス電圧源と、前記リファレンス電圧源からの定電圧を分圧し、分圧された定電圧を前記リファレンス電圧として比較手段に出力する第１の分圧回路と、前記積分容量素子および外部パッドの一方を選択的に、比較手段の積分電圧入力に接続するアナログマルチプレクサとを備え、前記制御手段は、外部バッドからアナログマルチプレクサを介して入力される信号と、前記リファレンス電圧とを比較するよう前記比較手段を制御し、その比較結果に応じて前記リファレンス電圧レジスタのトリミングデータを更新するようにしてもよい。

この構成によれば、前記リファレンス電圧源のトリミング機能を付加し、僅かなハードウエア追加でリファレンス電源のセルフトリミング機能を実現することができるものである。

ここで、前記半導体集積回路は、さらに、前記外部パッドとアナログマルチプレクサとの間に、第１の分圧回路と同じレイアウト構成の第２の分圧回路を備えてもよい。

この構成によれば、積分電圧がターゲット電圧より小さく電圧分圧回路を用いる場合において、トリミング精度を電圧分圧回路の絶対分圧精度と無関係にすることができて、比較的小面積の分圧回路を用いることができるものである。

ここで、前記アナログマルチプレクサは、前記積分容量素子と比較手段の積分電圧入力とを接続する配線と、前記外部パッドとに接続されたアナログスイッチから構成してもよい。

この構成によれば、より少ない回路追加でリファレンス電源のセルフトリミング機能を実現することができるものである。

ここで、前記半導体集積回路は、さらに、比較手段の２入力を入れ換える反転アナログマルチプレクサを備え、前記制御手段は、前記反転アナログマルチプレクサの入れ換え前と入れ換え後において、外部バッドからアナログマルチプレクサを介して入力される信号と、前記リファレンス電圧とを比較するよう前記比較手段を制御し、その比較結果に応じて前記リファレンス電圧レジスタのトリミングデータを更新するようにしてもよい。

この構成によれば、コンパレータのオフセットを完全に除去することができ、またオフセットが大きな小面積のコンパレータを用いることができるものである。

ここで、前記半導体集積回路は、さらに、リファレンス電圧源と第１の分圧回路の間に電圧フォロワと、電圧フォロワをバイパスするバイパス配線と、前記電圧フォロワおよびバイパス配線の一方を選択するスイッチ回路とを備え、前記スイッチ回路は、少なくとも前記第１の比較動作と第２比較動作において、前記電圧フォロワーを選択するようにしてもよい。

この構成によれば、リーク電流測定時にリファレンス電圧の電圧低下による誤差を低減するとともに、半導体集積回路の電源投入時にリファレンス電圧の高速な立ち上がりを実現することができるものである。

ここで、前記被測定電流は、メモリセルトランジスタのソース側の電流であってもよい。

この構成によれば、ソース側読み出し方式のメモリセルにおいても、高速かつ高精度にビット線リーク電流の判定を可能にするものである。

また、本発明のリーク電流測定方法は、半導体リーク電流検出器を備えた半導体集積回路において、被測定電流を導通させ、または非道通にする第１のアナログスイッチと、リファレンス電流を導通させ、または非道通にする第２のアナログスイッチと、前記第１のアナログスイッチおよび第２アナログスイッチに接続され、前記被測定電流または前記リファレンス電流によって充電される積分容量素子と、前記積分容量素子をディスチャージするディスチャージ手段と、前記積分容量素子に生じる積分電圧とリファレンス電圧とを比較するコンパレータとを備える半導体集積回路におけるリーク電流測定方法であって、ディスチャージ後にリファレンス電流によって前記積分容量素子に生じる積分電圧と、前記リファレンス電圧とを比較するキャリブレーションステップと、ディスチャージ後に被測定電流によって前記積分容量素子に生じる積分電圧と、前記リファレンス電圧とを比較するテストステップと、２つの比較結果に基づいてリファレンス電流と被測定電流の大小関係を判定する判定ステップとを有する。

ここで、前記キャリブレーションステップにおいて、ディスチャージからコンパレータの出力が反転するまでの時間を測定し、前記テストステップにおいて、ディスチャージから前記時間の経過した時点でコンパレータの比較結果をチェックし、前記判定ステップにおいて、テストステップでの前記比較結果が反転しているか反転していないかに応じて前記大小関係を判定するようにしてもよい。

この構成によれば、積分容量のばらつき、積分時間のばらつき、コンパレータのオフセットをキャンセルしまた積分動作によりノイズを除去して高速かつ高精度にビット線リーク電流（被測定電流）の判定を可能にするものである。

ここで、前記所定時間は、第１の比較動作においてディスチャージから前記コンパレータの出力が反転するまでの時間のｎ倍に相当し、前記判定ステップにおいて、ディスチャージから前記ｎ倍の時間経過時に前記コンパレータ出力が反転していれば、被測定電流がリファレンス電流の１／ｎ倍よりも大きいと判定してもよい。

この構成によれば、これにより、測定可能なリーク電流をさらに１／ｎ倍に小さくすることができる。

ここで、前記半導体装置は、さらに、前記リファレンス電流を出力するカレントミラー回路を有し、前記カレントミラー回路の出力は前記第１のアナログスイッチに接続され、前記カレントミラー回路の入力は外部パッドに接続され、前記リーク電流測定方法は、さらに、外部パッドよりリファレンス電流を与えリファレンス電流投入ステップと、前記リファレンス電流により外部パッドの寄生容量を充電し定常電流になるまで、キャリブレーションステップの動作を待機するリファレンス電流安定化ステップとを有するようにしてもよい。

この構成によれば、高精度なリーク電流の判定をソフトウエアで実現するものである。
ここで、前記キャリブレーションステップにおいて、タイマ／積分容量素子初期ステップ、タイマ／積分開始ステップ、コンパレータ読み出しループ、タイマのカウント値保存ステップを順に実行し、タイマ／積分容量素子初期ステップでは、タイマの初期化と積分容量素子のディスチャージを実行し、タイマ／積分開始ステップではタイマのカウント開始と共に、リファレンス電流による積分容量素子の充電を開始し、コンパレータ読み出しループでは、タイマのカウントおよび積分容量素子の充電中に、コンパレータを周期的に読みだし、前記コンパレータへ積分値入力電圧Vintがリファレンス電圧Vrefよりも大きくなったきタイマを停止しループを抜け、タイマのカウント値保存ステップでは、ループを抜けたときのタイマのカウント値を保存し、前記テストステップにおいて、タイマロード／積分容量素子初期化ステップ、タイマカウントダウン／積分開始ステップ、タイマカウントダウンループ、コンパレータ読み出し判定ステップを順に実行し、タイマロード／積分容量素子初期化ステップでは、前記タイマのカウント値保存ステップで保存されたカウント値のロードと積分容量素子のディスチャージを実行し、タイマカウントダウン／積分開始ステップでは、タイマのカウントダウン開始と共に積分容量素子の充電を開始し、タイマカウントダウンループでは、カウントダウンと積分容量素子の充電動作を実行し、タイマのカウントダウン値が所定の値になるとループを抜け、コンパレータ読み出し判定ステップで被測定電流とリファレンス電流との大小関係のテスト実行するようにしてもよい。

この構成によれば、半導体集積回路に実装することができてセルフテストを実現するものである。

また、本発明のリファレンス電圧トリミング方法は、上記の半導体装置におけるリファレンス電圧トリミング方法であって、ターゲット電圧投入ステップ、第１中間値サーチステップ、コンパレータ入力反転ステップ、第２中間値サーチステップ、トリミング値平均化ステップを順に実行し、ターゲット電圧投入ステップでは、前記リファレンス電圧が与えられ、第１中間サーチステップでは、コンパレータ出力が反転する境界値であるトリミング中間値１を求め、コンパレータ入力反転ステップでは、反転アナログマルチプレクサによりコンパレータの入力を入れ換え、第２中間サーチステップでは、コンパレータ出力が反転する境界値であるトリミング中間値２を求め、トリミング平均化ステップでは、前記トリミング中間値１とトリミング中間値２を平均したトリミング値をリファレンス電圧のトリミング結果とすることを特徴とする。

この構成によれば、コンパレータの入力オフセットの影響を排除してリファレンス電圧をトリミングするものである。

ここで、第１中間値サーチステップでは、トリミング初期値設定ステップ、コンパレータ読み出しステップ、トリミングループを順に実行し、トリミング初期値設定ステップでは、リファレンス電圧の出力レベルを制御するリファレンス電圧レジスタに初期値を設定し、コンパレータ読み出しステップでは、コンパレータを読み出し外部パッドの電圧に比例する外部電圧とリファレンス電圧との大小関係を比較し、トリミングループでは、外部電圧がリファレンス電圧よりも小さいとき、前記リファレンス電圧レジスタのトリミングデータを高電圧側へ１ステップダウンし、コンパレータの読み出し動作を外部電圧がリファレンス電圧よりも大きくになるまで繰り返し、外部電圧がリファレンス電圧よりも大きいとき、前記リファレンス電圧レジスタを高電圧側へ１ステップ アップし、コンパレータの読み出し動作を外部電圧がリファレンス電圧よりも小さくなるまで繰り返し、トリミング中間値１を求める。

第２中間値サーチステップでは、トリミング初期値設定ステップにおいて前記トリミング中間値１をリファレンス電圧レジスタに設定することと、トリミングループにおいてトリミング中間値２を出力すること以外は、上記第１中間値サーチステップと同じ処理をしてもよい。

この構成によれば、コンパレータの入力オフセットの影響を排除すると共に２回目のトリミング中間値のサーチを高速化しトリミング時間を短縮することができるのである。

以上のように本発明の半導体リーク電流検出器によれば、積分容量のばらつきとコンパレータの入力オフセット電圧などの測定系に起因する誤差をキャンセルし、また積分動作により被測定電流に重畳したノイズ成分を除去し、単純な測定アルゴリズムで高速にかつ高精度にリーク電流の判定を可能することができる。

以下、本発明の実施の形態について図面を参照しながら説明する，なお本実施の形態はあくまで一例であり必ずしもこの形態に限定されるものではない。

（実施の形態１）
図３は本発明の実施の形態１における半導体リーク電流検出器の概略回路図である。図３において、コンパレータ３０のリファレンス側入力３１にはリファレンス電圧回路４３からリファレンス電圧Vref が供給され、積分容量側入力３２には 積分容量３４が接続され積分電圧Vintを供給している。積分容量３４（Cd）には並列にディスチャージトランジスタ３５が設けられ、充電電荷のグランドレベルへのディスチャージを行う。メモリのビット線等で構成される被測定回路４４は第２のアナログスイッチ４０を経由して積分容量３４に被測定電流46（Ileak）を供給する。またリファレンス電流回路４５は第１のアナログスイッチ３９を経由して積分容量３４にリファレンス電流４７（Iref）を供給する。被測定回路４４の電流経路には浮遊容量３８（Cs）が存在し、リファレンス電流回路４５側には浮遊容量３８相当の容量値である補償容量３７（Cc）が設けられている。補償容量３７には並列にディスチャージトランジスタ３６が設けられ、充電電荷のグランドレベルへのディスチャージを行う。

以下リファレンス電流４７と被測定電流４６の比較動作に関して説明する。比較動作はキャリブレーション動作と続くテスト動作に大別される。

（キャリブレーション動作）
キャリブレーション動作では、積分容量３４並びに補償容量３７のグランドレベルへのディスチャージ動作から始まる。グランドレベルへのディスチャージ動作中リファレンス電流が十分小さい場合（例えば数μA）リファレンス電流回路は活性化状態のままでよい。次にキャリブレーション回路選択信号４１を選択、被測定回路選択信号４２を非選択状態に設定する。引き続いて、ディスチャージトランジスタ３５、３６をオフ状態に設定（T=０）することにより積分容量への電流積分を開始する. 電流積分中、リファレンス電流47（Iref）は補償容量３７（Cc）と積分容量３４（Cd）を充電する。充電中にコンパレータの比較出力３３が反転する直前までの積分時間Tint（T=Tint）を求め、キャリブレーション動作は完了する。ここで、Tintは、コンパレータ３０のオフセットをVoとすれば電荷の保存則より（式１）と表現される。

Tint=(Vref + Vo) x (Cd+Cc)/Iref −−−−（式１）

（テスト動作）
引き続いてテスト動作では、キャリブレーション回路選択信号４１を非選択、被測定回路選択信号４２を選択とし、ディスチャージトランジスタ３５をオンして積分容量３４と浮遊容量３８をグランドレベルへのディスチャージすることより始まる。次にディスチャージトランジスタ３５をオフして（T＝0）積分を開始し、積分時間Tint経過後に比較出力３３を参照し、リファレンス電流47と被測定電流４６の大小関係を判定する。

なおビット線リーク電流が被測定電流の場合は測定単位のビット線（単一のビット線あるいは複数のビット線）についてテスト動作を繰り返してもよい。

（判定アルゴリズム）
積分開始時はVint < Vrefであるので コンパレータ出力が反転する条件は(式２)である。

Vint +Vo > Vref +Vo −−−−（式２）

また時刻T=Tintにおいて電荷保存則より（式３）が成立する。

Tint=(Vint+Vo) x (Cd+Cs)/Ileak −−−−（式３）

（式２）に（式３）（式１）を代入するとIleakとIrefの関係が得られて(式４)が成立する。

Ileak> Iref x (1+Cs/Cd)/(!+Cc/Cd) −−−− (式４）

（式４）においてコンパレータの入力オフセット電圧Voは無関係となる。また
浮遊容量値Csと補償容量値Ccをマッチするように設定すれば(式５)が成立する。

Ileak > Iref −−−−（式５）
が成立する。つまり積分時間経過後にコンパレータ出力が反転すればリーク電流はリファレンスを超過したことを示す。（式４）からCd >>Cs、 CcであればCsとCcのマッチ精度が判定結果に与える影響は小さい。逆にCsとCcのマッチ精度を上げると小さな積分容量Cdでよいことがわかる。小さな積分容量であればリファレンス電圧まで到達する時間が短いためにより高速にリーク電流の判定を実行することができる。

（精度に関して）
コンパレータの入力オフセット電圧Voがキャンセルされるのは積分容量が常にコンパレータ入力に対して固定されている為である。

それゆえ、積分容量をチップ内に形成するのに好適である。またリファレンス電流およびビット線リーク電流等の被測定電流は微小で定常的な電流値でありノイズが重畳しやすいが、積分容量への積分動作によりノイズ成分は抑制でき、判定のS/N比を向上することができる。

また積分時間と判定の積分時間に同一の値を用いることにより、積分時間は繰り返し時の相対精度を保つだけでよい。

実施の形態１によれば、積分容量のばらつきとコンパレータの入力オフセット電圧などの測定系に起因する誤差をキャンセルし、また積分動作により被測定電流に重畳したノイズ成分を除去し高精度にビット線リーク電流の判定を可能することができる。また補償容量を用いることにより小さな積分容量でも精度よくかつ高速にリーク電流の大小関係を判定することができる。回路の実装例として100nA程度のリーク電流に対して10μSの測定時間が達成可能でありテスト装置で外部から直接電流を測定する場合に比べて1000倍程度の高速化が可能である。

なおTintの値としてコンパレータ出力の反転直後の値とすることにより、コンパレータ出力の非反転状態を検出することによりリファレンス電流を下回るビット線リーク電流を高精度に判定を可能にすることができる。上記で反転直後とするのはリファレンス電圧近傍にコンパレータの不感領域（不安定）が存在するからである。このモードにおける判定はソース側読み出しにおけるバーチャルグランドアレイ等のセル電流など隣接セルへのリーク電流がセル電流の減少として観測される場合に有効である。

（実施の形態２）
図４は実施の形態１の構成に加えて、補償容量を可変にし適用範囲を広げた半導体リーク電流検出器の概略回路図である。図４において補償容量は補償容量回路としてメタルオプション部４００と制御オプション部４０１で構成される。メタルオプション部４００は容量に直列接続したトランジスタのゲート電圧をメタル配線層で設定し、補償容量の固定値部分の設定を行う。制御オプション部４０１は容量に直列接続されたトランジスタのゲートの電位を補償容量制御信号により選択的に設定し、補償容量の変更可能部分の設定を行う。

例えば、メタルオプション部４００は被測定回路がビット線リーク電流の場合、ビット線長やビット線あたりのメモリセル数などアレイ構成の違いによる固定的な寄生容量差を吸収する。制御オプション部４０１はアレイのデコーダ選択状態に合わせて変化する寄生容量の差（例えばビット線の選択本数など）を吸収する。

なお本実施の形態ではメタルオプション部においてトランジスタのゲートの電位を変更することにより容量の選択性を実現したが、容量をメタル層による直接接続の手段で行っても同様の効果が得られることは言うまでもない。さらにアレイ構成が単一の場合はメタルオプション部が不要である。

実施の形態２によれば、半導体リーク電流検出器をひとつの回路設計でアレイ構成が異なる回路に対応できるとともに、被測定回路の動作モードの違いによる測定経路の変化に対応して補償容量の微調整が可能となり、よりビット線リーク電流の判定精度を向上することができる。

（実施の形態３）
図５は実施の形態１の構成に加えて、補償容量の削除または容量縮小を可能とする半導体リーク電流検出器の概略構成図である。図５において、実施の形態１との主要な相違点は。リファレンス電流４７の出力に設けられた補償容量３７およびディスチャージトランジスタ３６が削除された事とリファレンス電流５０１の充電範囲（浮遊容量３８を充電）である。リファレンス電流５０１と被測定電流の比較動作を説明する。比較動作は同様にキャリブレーション動作と続くテスト動作に大別される。

（キャリブレーション動作）
キャリブレーション動作は被測定回路選択信号４２を選択し、ディスチャージトランジスタ３５経由で積分容量３４と浮遊容量３８のグランドレベルへのディスチャージで開始される。リファレンス電流が十分小さい場合（例えば数μA）の場合はリファレンス電流回路を活性化したままでよい。キャリブレーション回路選択信号４１および被測定回路選択信号４２を同時に選択し、ディスチャージトランジスタ３５のオフにより（t=t0）積分を開始する. リファレンス電流５０１(Iref）は浮遊容量３８(Cs)と積分容量３４(Cd)を充電する。充電中にコンパレータの比較出力３３を参照し、比較出力３３が反転する直前の時刻Tint2を求め、キャリブレーション動作は完了する。ここで、Tint2は、コンパレータ３０のオフセットをVoとすれば電荷保存則より（式６）と表現される。

Tint２=(Vref + Vo)*(Cd+Cs)/Iref −−−−（式６）

（テスト動作）
引き続いてテスト動作はディスチャージトランジスタ３５をオンして積分容量３４と浮遊容量３８のグランドレベルへのディスチャージで始まる。次に被測定回路選択信号４２を選択、キャリブレーション回路選択信号４１を非選択とする。ディスチャージトランジスタ３５のオフにより（t=t0）被測定回路４４のリーク電流の積分を開始し、積分時間Tint２後に比較出力３３を参照し、リファレンス電流５０１と被測定電流の大小関係を決定する。

コンパレータの反転条件は(式７)で表現される。

Vint +Vo > Vref +Vo −−−−（式７）

時刻t=Tint2において電荷保存則により（式８）が成立する。

Tint２=(Vint+Vo)*(Cd+Cs)/Ileak −−−−（式８）

（式７）に（式６）（式８）を代入すれば(式９)が得られる。

Ileak > Iref −−−−（式９）
が成立する。つまり積分時間経過後にコンパレータ出力が反転すればリーク電流はリファレンスを超過したことを示す。

コンパレータの入力オフセット電圧VoおよびCsは（式９）に無関係となる。Csをリファレンス電流の積分に用いることにより、Ccの削除とCdとCsのマッチング誤差の排除が実現できて、より小さな積分容量Cdを用いることができる。さらにCdとCsは同じ構造の容量素子で形成しないと容量の電圧依存性が異なり広い積分電圧範囲で容量マッチング精度を保つのは工夫を要するが、本実施の形態の場合はキャリブレーション動作とテスト動作で共通であり、容量マッチング精度は最良となる。

なお被測定回路44にリーク電流が存在する場合、図５に示す容量分離トランジスタ500を被測定回路４４中に設け、リーク源となる左側の回路を切り離すことができる。この場合、容量分離トランジスタ500は、例えば被測定対象のビット線が階層化されていれば上位階層のビット線に設けることが望ましい。また、補正容量をリファレンス側に精度上の要求から設けてもよい。ただし補正容量は容量分離トランジスタで分離した容量値相当であり、オリジナルの補正容量Csより小容量でありそのマッチング誤差の判定精度に与える影響は小さい。また被測定回路がメモリアレイである場合、容量分離トランジスタはコラムの選択トランジスタを対応させることができる。

さらに本実施の形態ではリファレンス電流の積分時間Tintと被測定電流の積分時間を同一としたが、被測定電流の積分時間をn倍のTintとしてもよい。この場合リファレンス電流は1/n倍相当となる。これにより、測定可能なリーク電流をさらに小さくすることができる。ただし時間の倍数精度は測定精度に影響を与えるため考慮する必要があるが、時間をデジタルカウンターで計測する場合は比較的容易に実現することができる。

また本実施の形態によれば、複数のビット線のリーク電流判定を実施する場合、いずれかのビット線を寄生容量のリファレンスとして測定することも可能である。

以上説明してきたように、実施の形態３によれば、被測定回路の寄生容量に起因する信号経路がリーク電流に関与しない場合、補償容量不要かつ小容量の積分容量で高い判定精度を得ることができる。

（実施の形態４）
実施の形態４は実施の形態１の積分容量を蓄積型のMOS容量で構成することにより、面積削減を行った半導体リーク電流検出器の１実施例である。実施の形態１において積分容量の電圧レベルは、判定速度を高速化するために数10mVから数100mVとMOS容量のしきい値以下の電圧範囲の動作点で用いる。このような低電圧領域においては、通常用いる空乏型CMOS容量では基板が空乏化状態にあり、容量値が通常の反転領域の容量の数分の一程度しか得られないという問題がある。この問題を解決するためにPch蓄積型MOS容量を積分容量として用いることが望ましい。図６にPch蓄積型MOS容量の説明図を示す。図６において蓄積容量はゲート酸化膜Toxの下にある半導体基板が蓄積モードになるようにバイアスする。Pch蓄積型MOS容量の場合、容量のGND側が0VにバイアスされたN型基板であり、ゲート電極が正電圧にバイアスされるため基板が空乏することはない。図６に示すPch蓄積型MOS容量バイアス依存性からもわかるように、ゲート電極が正バイアスであるときはバイアスによる容量依存性が小さく積分容量として好ましい特性である。補償容量としても電圧依存性が小さい為に配線の浮遊容量系の寄生容量とのマッチング特性が良好である。なお補償容量として浮遊容量と同一の構造の容量の素子（同じ電圧依存性）を用いるのが理想的である。ゲート電極が負にバイアスされるとPchMOS空乏型容量として機能し、基板は バイアス電圧と共に空乏化する。容量はバイアス電圧がMOS構造のしきい値に達して反転層が形成されるまで減少しつづける。なおPch基板のCMOSプロセスの場合, Pch 蓄積型MOS容量はNウエルをグランドにバイアスするためNPN型の寄生バイポーラトランジスタが形成されるため。レイアウト的にPch基板が正にバイアスされないようにPウエルのガードバンドを十分に取るなど留意する必要がある。また基板の極性を入れ替えるとNch蓄積型デバイスが形成できる。この場合はゲート電極がグランド、P基板が正電位となる。基板コンタクトなど容量のレイアウトを考慮しなければ単位面積あたりの容量はPch 蓄積型MOS容量がゲート最も大きくなる。本発明の半導体リーク電流検出器のように大容量（例えば10pF ）で低速な動作（10μS）に限定される積分容量はPch 蓄積型MOS容量が最適である。

実施の形態４によれば積分電圧がMOS構造のしきい値以下である場合、容量素子の占有面積を大幅に削減することができる。さらに容量をPch蓄積MOS容量とすることによりさらに面積縮小が可能である。なお本実施の形態では蓄積容量を最も面積を要する積分容量としたが、小さな積分容量の場合、基板コンタクトのレイアウトのオーバヘッドのため通常の空乏型CNOS容量より大きくなることを考慮すれば、ある程度大きな容量値の補償容量に採用しても同様の効果が得られることは言うまでもない。

（実施の形態５）
図７は実施の形態１の構成において、コンパレータ入力のノイズを低減した半導体リーク電流検出器の概略回路図である。図７においてリファレンス側入力３１にダンピング容量７００およびダンピング抵抗７０１が並列接続されている。ダンピング容量７００はコンパレータの動作（イコライズやチャージ動作）時に発生するVref側の結合のノイズ振幅を低減し、ダンピング抵抗７０１は誘起されたノイズを減衰させてコンパレータの不感時間を短縮する。また積分容量側入力３２との容量差を小さくでき、入力にAC結合したコモンモードノイズへの耐性を改善することができる。従ってダンピング容量は面積の許す限り積分容量側入力３２の入力容量にマッチさせることが望ましい。またダンピング抵抗７０１は誘起されたノイズを減衰させ、低抵抗ほど迅速にノイズは減衰する。このためリファレンス電圧の供給能力の範囲内でできるだけ低抵抗にすることが望ましい。図１６を用いてコンパレータの入力電圧の時間的発展を説明する。図において縦軸はコンパレータ入力電圧、横軸は時間を示す。リファレンス電圧165 は常に一定値 Vref にバイアスされる。また積分電圧はディスチャージ中は0Vに放電され、積分動作中に積分電圧１６４は単調増化する。 コンパレータのサンプリングはサンプルクロック166がHの期間にサンプルされ立ち下がりで初期化（内部ノードのイコライズ、プリチャージ動作等）される。初期化のタイミングでは初期化の内部信号とリファレンス電圧入力との容量結合によりリファレンス電圧165にスパイクのノイズを誘起している。スパイクのノイズの緩和時間中はコンパレータの不感時間となる。

実施の形態５によれば、コンパレータの動作時に発生するVref側の結合のノイズを低減し、コンパレータ不感時間を短縮し、高速なキャリブレーション動作を実現することができる。またコモンモードノイズに対する耐性を改善し、ノイズが多いオンチップ環境における動作の信頼性を高めることができる。

なおダンピング容量およびダンピング抵抗代わりにディスチャージトランジスタを設けてもノイズは削減できるが、Vrefレベルへの再充電時間（不感時間）が必要となる。

（実施の形態６）
図８は実施の形態１の構成において、リファレンス電流を外部パッドから供給する半導体リーク電流検出器の概略回路図である。図においてリファレンス電流回路はカレントミラー回路８００で構成されている。カレントミラー回路800は、微小電流の生成に用いられ、外部パッド804からシンク入力されるリファレンス入力８０２の1／Nのミラー電流としてリファレンス電流出力801 (Iref）を出力する。また外部パッドには測定器の出力容量やデバイスインターフェースの容量等で構成される寄生容量803が存在する。外部寄生容量803はカレントーミラー回路800のおかげで検出器のコンパレータの入力ノードから電気的に分離される。

（リファレンス投入シーケンス）
外部パッドへのリファレンス電流の投入シーケンスを示す。テスト装置の定電流源を外部パッドに接続し外部パッドの電位が安定になるまで待機する。電流投入直後は、テスト装置のシンク電流の一部は寄生容量の充電に費やされるため、外部パッドの電位が変化しリファレンス電流出力は安定しない。外部テストパッドの電位を測定することにより、リファレンス電流出力８０１の安定性を確認することができる。具体的な電流例として、例えば出力電流を100nA，ミラー比N=10の設定では外部パッド804は1uAの定電流負荷をテスト装置からバイアスする。外部パッドにバイアスする電流は、大きく設定すれば高速な電流出力のセトリング時間が得られるが、微小電流が必要な場合はカレントミラー回路を構成するトランジスタサイズが大きくなるため面積とのトレードオフが必要である。なお半導体リーク電流検出器の動作中リファレンス電流を常に活性化しておけば，セトリング時間は一度のみでありテスト時間に与える影響は殆どないのは言うまでもない。

外部パッドから直接リファレンス電流を供給することは以下に述べる寄生容量の関係で困難である。外部パッドの寄生容量はテスト装置の電流源の容量を含めると数100PFと非常に大きくかつテスト装置に依存する。このように大きく不安定な容量をリファレンス電流ソースとし用いるには少なくとも外部寄生容量より一桁大きな積分容量を用いる必要がある。しかしながらこのように大きな容量はオンチップで搭載することは通常コスト的に許容できず，チップ外部に搭載するペナルティを許容しなくてはならない。さらにリーク電流の判定速度は少なくとも二桁以上低下し、直接外部パッドでリーク電流を測定する場合と比べて大差なくなり，オンチップ測定器の高速性といったメリットは薄れる。従ってカレントミラー回路によるリファレス電流供給方式は本発明の半導体リーク電流検出器と整合性が極めて高い。

さらに実施の形態６によれば、リファレンス電流を外部パッド供給にすることにより、絶対精度のあるリファレンス電流を低コストに供給できる。またリファレンス電流の変更が容易に実現することができる。ミラー回路を用いる事により，積分容量および補償容量から外部パッドの容量を電気的に分離する事ができ、小さな積分容量を採用することができ、低コストかつ高速高精度な半導体リーク電流検出器を提供することができる。

（実施の形態7）
図９は実施の形態６の構成において、外部パッドから供給していたリファレンス電流を内部発生とした半導体リーク電流検出器の概略回路図である。図においてカレントミラー電流回路９００の入力電流はリファレンス電流生成回路９０１より供給する。実施の形態６と同様に積分容量および補償容量からリファレンス電流生成回路９０１の出力容量を電気的に分離し、積分容量の縮小に貢献する。外部パッド入力の場合に比べて、リファレンス電流の自由度といった利点は損なわれるが、リファレンス電流生成回路をレイアウト面積増大のペナルティを払ってまでも搭載する利点は以下の通りである。実施の形態６ではリーク電流の測定においてテスト装置およびこれに準ずる回路がデバイス外部に必要であり、テストフロー中の限られた温度電圧範囲で利用されるものである。これに対して本実施の形態ではリーク電流の測定がテストフロー中のみならず、製品への実装状態でも実行可能であり、より高信頼なシステムを構築することができる。さらにデバイスにリファフレンス電流を搭載することはリファレンス電流に電源電圧や温度依存性をあらかじめ持たせることができて，測定対象とするリーク電流の温度特性が予測される場合、より精度の高い判定を行うことができる。

さらに実施の形態７によれば、様々な温度電圧状態にある製品への実装状態において、ビット線リーク電流の判定を可能し、またその結果によってメモリアレイの冗長によるリペアやユーザへの警告等に利用することにより、高い信頼性のシステムを構築することができる。

なお本実施の形態において外部パッドを併用すれば、リファレンス電流の自由度が実施例６と同様に実現できることは言うまでもない。

（実施の形態８）
図１０は実施の形態６、７に示したカレントミラー電流回路のより詳細なブロック図である。図１１は図１０のカレントミラー電流回路のトランジスタレベルの回路図である。

図１０においてカレントミラー電流回路１００は電源電圧VDDを降圧する電源電圧降圧回路１０１、降圧された電源電圧を電源ソースとするカレントミラー接続トランジスタ１０２が接続される。カレントミラー接続トランジスタ１０２のリファレンス電流出力（Iref）１０６からリファレンス電流が出力され、リファレンス電流入力１０７（N x Iref）は第１のアナログスイッチ１０３を経由して外部パッド８０４に接続されている。さらにリファレンス入力（N x Iref）は第２のアナログスイッチ１０４を介して電源電圧VDDに接続される。

第２のアナログスイッチ１０４が導通状態になるとカレントミラー接続トランジスタ１０２の出力トランジスタはカットオフする。第１のアナログスイッチ１０３と第２のアナログスイッチ１０４は排他的に導通制御され、外部パッドが第１のアナログスイッチにより切断されるときカレントミラー電流回路は電流出力は高インピーダンス状態となりシャットダウンする。

図１１は0.18μmプロセス、出力電流が1μA以下、電源電圧が1.8Vの条件における回路構成例である。図１１において電源電圧降圧回路１０１は１段のダイオード接続されたNchトランジスタで構成されている。カレントミラー接続トランジスタ１０２は1段の1:Nのミラー電流比のPchトランジスタペアで構成されている。

電源電圧降圧回路は、カレントミラー接続トランジスタペアのソース側の共通電圧を絞る。このためカレントミラー接続トランジスタの電流のマッチング特性に与える影響を最小限に、カレントミラー接続トランジスタのレイアウト面積を小さくできる。（より小さなレイアウトでより微小な電流が供給できる）。

第１のアナログスイッチは外部パッドの電圧レベルがグランド近辺であるためNchトランジスタを、第２のアナログスイッチは電源レベルに接続しPchトランジスタを用いることがでる。またこれらのトランジスタのゲートはシャットダウン信号105 に接続され非常に単純な構成で相補的な接続動作を実現している。

実施の形態８によれば、積分電圧範囲が限定された条件でにおいて非常に単純な構成で実用的な電流特性を得ることができる。

（実施の形態９）
図１は実施の形態９における制御手段、メモリ、タイマを備えた半導体リーク電流検出器のブロック図である。図において、実施の形態１で説明してきた半導体リーク電流検出器１は、コンパレータのリファレンス電圧入力に接続されるリファレンス電圧入力４と、積分容量に入力される被測定電流入力２と、積分容量に入力されるリファレンス電流入力３とコンパレータの出力結果である比較結果出力９を備える。

またリファレンス電圧入力４は半導体リーク電流検出器が搭載される半導体集積回路のバンドギャップリファレンス電源から供給される。

制御回路５はタイマ６で計測される時間で半導体リーク電流検出器の比較結果を参照しながら積分動作の制御を行う。制御回路５は、実施の形態１で説明したキャリブレーション動作を実行し、求めた積分時間をメモリ７に格納する。また制御回路５は実施の形態１で説明したテスト動作を実行する。テスト動作ではメモリ７に格納された積分値をタイマ６に初期値としてロードし、タイマ６をカウントダウン動作させ，カウント値が初期値達するまで積分動作を実行し、リーク電流の判定を行う。

なお本実施の形態では、タイマをカウントダウンするとしたが、カウンタ(カウンタとしてもタイマ)の初期値例えば０に設定しカウントアップ動作させ、カウント値が積分値まで達するまでを積分値としても同様であることは言うまでもない。

実施の形態９は半導体リーク電流検出器の測定アルゴリズムを実行するに必要最小限の構成として積分値を格納するメモリとカウンタを定義すし、リーク電流のオンチップのセルフテストを実現するものである。またリファレンス電源が搭載された場合、リファレンス電源を共有することができて、より小面積に半導体リーク電流検出器を構成することができる。

（実施の形態１０）
図２は実施の形態１０における半導体リーク検出器のブロック図である。図１の実施の形態９からリファレンス電源を内蔵した構成である。図において半導体リーク電流検出器２０は専用のリファレンス電源を内蔵することにより、リファレンス電圧入力４を備えない。リファレンンス電源を内蔵することにより、リファレンス電圧の設定範囲が広くとれると共に、共用のリファレンス電源に要求される温度特性と異なる任意の温度特性のリファレンス電源を搭載可能であり、リーク電流の特性により適合したリファレンス電圧を供給することができる。

（実施の形態１１）
図１２は実施の形態１１における半導体集積回路の部分的なブロック図である。図において、半導体集積回路は実施の形態９で説明してきた半導体リーク電流検出器１に、アナログマルチプレクサ１２１に接続された外部アナログ入出力パッド１２０を備える。外部アナログマルチプレクサ１２１は、半導体リーク電流検出器１のリファレンス電流入力とリファレンス電源１２２と被測定電流出力１２４および内部電圧源などのその他の信号１２５のうち一つを排他的に外部アナログ入出力パッド１２０に接続する。またリファレンス電源１２２および被測定電流出力１２４は半導体リーク電流検出器１に接続される。

このような構成により、半導体集積回路のテスト時において、単一の外部アナログ入出力パッドによりセル電流やビット線リーク電流などの被測定電流出力、リファレンス電源およびその他の電圧源をモニタすることができる。

つぎに、図１２および図１３を用いて半導体リーク電流検出器の動作を説明する。図１２にはキャリブレーション動作における信号の流れが破線で示されている。また図１３は図１２と同様の実施の形態１１における半導体集積回路の部分的なブロック図であり、テスト動作における信号の流れが破線で示されている。図１２のキャリブレーション動作において、半導体リーク電流検出器１は、アナログマルチプレクサ１２１経由でリファレンス電流が供給され、リファレンス電源からはリファレンス電圧が供給される。制御回路５は比較結果出力９を参照しながら半導体リーク電流検出器１のリファレンス電流の積分動作の開始と停止を制御する。積分時間はタイマ６により時間制御される。制御回路５は比較出力が遷移した時刻におけるタイマカウント値−１のカウントしきい値を積分値としてメモリ７に格納する。つぎに図１３におけるテスト動作を説明する。半導体リーク電流検出器１には被測定電流出力１２４とリファレンス電源１２２の出力が接続される。アナログマルチプレクサ１２１は半導体リーク電流検出器１のリファレンス電流入力を選択した状態であるかなにも選択しない非選択の状態である。制御回路５はメモリ７に格納されたカウントしきい値をタイマ６に格納し、タイマ６のカウント値がカウントしきいに達するまでビット線リーク電流等の被測定電流を積分し、積分完了時の比較結果出力９が出力される。

実施の形態１１は単一のアナログテストパッドを内部電流電圧の測定、外部からの電圧印加や半導体リーク電流検出器のリファレンス電流印加と効率的に活用することができて、小面積で高機能なテスタビリティを備えた半導体集積回路を提供するものである。

（実施の形態１２）
図１４は、実施の形態１２における半導体集積回路の部分的なブロック図である。同図において、実施の形態１１に説明した図１２と比べて、制御回路５およびメモリ７の代わりに制御回路１４３を備える点が異なっている。同じ点は説明を省略し、以下異なる点を中心に説明する。

制御回路１４３は、制御回路５およびメモリ７と同じ機能を有する一具体例であり、ＣＰＵ１４０、クロック１４１、メモリ１４２を備える。ＣＰＵ１４０は、キャリブレーション動作とテスト動作を制御する。クロック１４１は、ＣＰＵ１４０およびタイマ６の動作クロックを発生する。メモリ１４２は、上記のキャリブレーション動作およびテスト動作のアルゴリズムを記述したプログラムコード（マイクロコード）およびデータを格納する。これらのＣＰＵ１４０、クロック１４１、メモリ１４２およびタイマ６に相当するハードウェアは、フラッシュメモリ等の半導体集積回路では、メモリセルの書き換え、読み出し、消去を実行するために通常備えられている。この場合、ＣＰＵ１４０、クロック１４１、メモリ１４２およびタイマ６は、半導体集積回路内に通常備えられるハードウェアと兼用することができる。半導体リーク電流測定器の動作において、ＣＰＵ１４０が後述するようにコンパレータの出力結果のフィードバックループをソフトウエア処理することにより、機能変更に関する設計変更を不要にまたは最小限に抑えることができ、また、動作アルゴリズムの変更が容易である。高機能な半導体リーク検出器を低面積で実現できる。

図２２および図２３は、制御回路１４３の制御による半導体リーク電流検出器におけるキャリブレーション動作とテスト動作の詳細を示すフローチャートである。図２２の左側は、リファレンス電流と被測定電流の大小関係を判定する全体の動作を、右側は、キャリブレーション動作の詳細を示す。

同図左側に示すように、制御回路１４３は、リファレンス電流投入ステップ、リファレンス電流安定化待機ステップ、キャリブレーションステップ、テストスステップを順に実行する（Ｓ１０〜Ｓ５０）。具体的には、制御回路１４３は、外部からテストモードに移行する指示を受け付け、テストモードにおいて外部パッドよりリファレンス電流が与えられると（Ｓ１０）、外部パッドの寄生容量を充電し安定した定常状態の電流が半導体リーク電流検出器に供給されるまで待機した後（Ｓ２０）、リファレンス積分時間探索ステップを実行し（Ｓ３０）、コンパレータ３０の比較出力が反転するまでの積分時間としてタイマ６のカウント値をメモリ１４２に書き込み（Ｓ４０）、テストステップ（Ｓ５０）を実行する。

同図右側に示すように、制御回路１４３は、キャリブレーションステップ（Ｓ３０、Ｓ４０）として、カウンタ／積分容量初期化ステップ、タイマ／積分開始ステップ、コンパレータ読み出しループ、タイマのカウント値保存ステップを順に実行する（Ｓ３１〜Ｓ４０）。具体的には、制御回路１４３は、まず、カウンタの初期化と積分容量のディスチャージを制御し（Ｓ３１）、タイマのカウント開始と共に積分容量の充電を開始させ（Ｓ３２）、コンパレータ読み出しループでは、カウンタのカウントおよび積分容量の充電中に、コンパレータ出力を周期的に読みだし（Ｓ３３）、前記コンパレータ出力が反転しているとき、つまり積分値入力電圧Vintおよびリファレンス電圧Vrefが Vint > Vref を満たすとき（Ｓ３４：yes）カウンタを停止しループを抜け、カウント値をコンパレータ３０の比較出力が反転するまでの積分時間としてメモリ１４２に保存する（Ｓ３５、Ｓ４０）。

図２３右側に示すように、制御回路１４３は、テストステップ（Ｓ４０、Ｓ５０）として、カウンタロード／積分容量初期化ステップ、タイマカウントダウン／積分開始ステップ、タイマカウントダウンループ、コンパレータ読み出し判定ステップを順に実行する（Ｓ５１〜Ｓ５８）。より具体的には、制御回路１４３は、前記タイマのカウント値保存ステップで保存されたカウント値のロードと積分容量のディスチャージを実行し（Ｓ５１）、タイマのカウントダウン開始と共に積分容量の充電を開始し（Ｓ５２）、タイマカウントダウンループでは、カウントダウンと積分容量の充電動作を実行し（Ｓ５３）、タイマのカウントダウン値が所定の値（例えば０）になると（Ｓ５４：yes）ループを抜ける。さらに、制御回路１４３は、コンパレータ出力を読みだし（Ｓ５５）、コンパレータ出力に応じて非測定電流とリファレンス電流との大小関係を判定する（Ｓ５６）。この大小関係の判定において制御回路１４３は、読み出したコンパレータ出力が反転していない場合、つまり積分値入力電圧Vintおよびリファレンス電圧Vrefが Vint > Vref を満たさない場合は、被測定電流がリファレンス電流よりも小さいと判定し（Ｓ５７）する。この場合被測定電流はテストに合格である。また、制御回路１４３は、読み出したコンパレータ出力が反転している場合、つまりVint > Vref を満たす場合は、被測定電流がリファレンス電流よりも大きいと判定する（Ｓ５８）。この場合被測定電流はテストに不合格である。

以上のように本実施の形態における半導体集積回路によれば、半導体リーク電流検出器
実装し、内蔵のＣＰＵ、メモリ、タイマ等を利用することにより、セルフテストを実現することができる。しかも、高速かつ高精度なリーク電流の判定を内部ＣＰＵのソフトウエアにより的に実現することができる。

（実施の形態１３）
本実施の形態では、リファレンス電圧などのトリミング機能付き半導体リーク電流検出器を有する半導体装置について説明する。

図１５は、実施の形態１３におけるトリミング機能付き半導体リーク電流検出器を有する半導体集積回路の主要部を示すブロック図である。同図の構成は、図１４と比較して、トリミング用の複数のレジスタが追加された点と、分圧回路１５１が追加された点と、制御回路１４３にトリミング用レジスタを利用した調整機能が追加されている点とが異なる。同じ点は説明を省略し、以下異なる点を中心に説明する。

トリミング用の複数のレジスタは、リファレンス電圧レジスタ１５０、分圧制御レジスタ１５２、積分容量比レジスタ１５３、タイマレジスタ１５４、クロックレジスタ１５５を含む。

リファレンス電圧レジスタ１５０は、リファレンス電源１２２のリファレンス電圧を設定するデータを保持する。リファレンス電源１２２から出力されるリファレンス電圧は、このデータに従った電圧値となる。分圧制御レジスタ１５２は、分圧回路１５１の分圧比を設定するデータを保持する。積分容量比レジスタ１５３は、積分容量３４の容量値を設定するデータを保持する。積分容量３４は、このデータが示す容量比に従った容量値となる。タイマレジスタ１５４は、タイマ６の段数を設定するデータを保持する。タイマ６の総段数のうち、このデータが示す段数が有効となる。クロックレジスタ１５５は、クロック１４１の発振周波数を設定するデータを保持する。クロック１４１の発信周波数はこのデータに従う。

分圧回路１５１は、リファレンス電源１２２からのリファレンス電圧Vrefを、分圧制御レジスタ１５２のデータが示す分圧比で分圧し、分圧された電圧をコンパレータ３０に供給する。

制御回路１４３は、上記のトリミング用の複数のレジスタを利用して、半導体集積回路毎の製造時のばらつきを吸収するように各レジスタのデータを微調整する。また、半導体集積回路の種類に応じて各レジスタに設定しうるデータの範囲を予め記憶しておき、半導体集積回路の種類に応じて各レジスタにデータを設定する。例えばキャリブレーションが成功しない場合や、測定した積分容量３４の積分時間が異常に長い場合などに、必要なレジスタのデータを更新し、再度キャリブレーションを行う。

以上のように本実施の形態における半導体装置によれば、制御回路１４３のソフトウエアの変更で容易に広範囲な測定電流範囲の変更に対応することができるものである。

（実施の形態１４）
本実施の形態では、各実施形態におけるコンパレータ出力の読み出しについて説明する。

図１６は、実施の形態１４におけるコンパレータの入力電圧の時間的発展を説明する。同図において横軸は時間を、縦軸はコンパレータへの入力電圧を示す。実線の入力電圧は積分容量３４の積分電圧Vintを示し、破線の入力電圧はリファレンス電圧Vrefを示す。また、サンプルクロック１６６は、コンパレータ３０の比較出力を周期的に読み出すために、制御回路１４３からコンパレータ３０に入力される。このサンプルクロック１６６によって、リファレンス電圧Vrefと積分電圧Vintが入力されるゲートを開く。コンパレータ出力１６７は、コンパレータ３０の比較結果を示す。実際の比較結果はサンプルクロック１６６のタイミングで出力される。

実線の積分電圧Vintは、ディスチャージ期間１６２で０Vであり、積分期間１６０において時間の経過に比例して増加し、ディスチャージ期間１６１で０Ｖにディスチャージされる。破線のリファレンス電圧Vrefは一定の電圧であるが、同図のように、サンプルクロック１６６のパルスに影響されノイズが重畳される。積分電圧Vintがリファレンス電圧Vrefより実際に大きくなったタイミングと、コンパレータ出力１６７が反転するタイミングには、同図のような誤差が生じる。これは、制御回路１４３がサンプルクロック１６６のパルスタイミングで周期的にコンパレータ出力１６７を読み出しているためである。

そのため、上記実勢の形態では、制御回路１４３はコンパレータ出力１６７が反転した状態を検出し、その直前のサンプリングパルスの時刻Ｔint2を求め、積分期間の開始時刻から時刻Ｔint2までを、反転するまでの積分期間Tintとしている。

なお、既に述べたように、コンパレータ出力の非反転状態を検出し、Tintの値としてコンパレータ出力の反転直後の値とすることにより、リファレンス電流を下回るビット線リーク電流を高精度に判定することを可能にすることができる。

また、精度に関してはサンプリングクロックの位相を少しずつずらしてキャリブレーションを繰り返すことにより補正することができる。積分時間はタイマのカウント値に位相差に相当するオフセットを加算したものになる。なお、サンプリングクロックの周期はソフトウェアにより決定され、オフセットはＣＰＵのダミーサイクル等で制御することができる。積分時間の測定最小分解能はクロック周期となる。

（実施の形態１５）
本実施の形態では、リファレンス電圧の精度を向上させるため、リファレンス電源のセルフトリミング機能を実現する構成について説明する。

図１７は、実施の形態１５におけるリファレンス電圧Vrefの調整機能を有する半導体リーク電流検出器の主要部の構成を示すブロック図である。同図の半導体リーク電流検出器は、トリミングデータを保持するリファレンスレジスタ１７０と、トリミングデータに応じた定電圧を発生するリファレンス電圧源１７１と、リファレンス電圧源１７１からの定電圧（リファレンス電圧出力１７２）を分圧し、分圧された定電圧をリファレンス電圧としてコンパレータ３０のリファレンス側入力３１に出力する電圧分圧器１７３と、外部からリファレンス電圧の目標レベルとなる電圧値を入力するための外部パッド１７４と、被測定電流源のリーク測定パス４８、および外部パッド外部パッド１７４のうち一方を選択し、コンパレータ３０の積分容量側入力３２に接続するアナログマルチプレクサ１７７とを備える。アナログマルチプレクサ１７７は、制御回路１４３からの、外部リファレンス電圧選択入力１７５によって外部パッド１７４を選択し、リーク測定選択入力１７６によってリーク測定パスを選択する。

制御回路１４３は、外部パッド１７４からアナログマルチプレクサ１７７を介して入力される目標レベルと、電圧分圧器１７３からのリファレンス電圧とを比較するようアナログマルチプレクサ１７７およびコンパレータ３０を制御し、その比較結果に応じてリファレンスレジスタ１７０のトリミングデータを更新する。このとき、制御回路１４３は、外部パッド１７４から入力される目標レベルに、電圧分圧器１７３からのリファレンス電圧を一致させるように、リファレンスレジスタ１７０のトリミングデータを更新する。

このように本実施の形態の半導体リーク電流測定器によれば、僅かなハードウエア追加でリファレンス電源のセルフトリミング機能を実現し、リファレンス電圧の絶対精度を向上させることができる。本実施の形態の半導体リーク電流測定器では、リファレンス電圧をｍVオーダの絶対精度で微調整することを可能にする。

図１８は、図１７に示した半導体リーク電流検出器の変形例の構成を示す図である。同図の構成は、図１７と比較して、アナログマルチプレクサ１７７の代わりにアナログスイッチ１７８を備える点が異なっている。

アナログスイッチ１７８は、外部パッド１７４とコンパレータ３０の積分容量側入力３２との間に挿入され、外部レファレンス電圧選択入力１７５によって制御される。つまり、アナログスイッチ１７８がオンのとき、外部パッド１７４からの目標レベルがコンパレータ３０積分容量側入力３２に入力される。アナログスイッチ１７８がオフのとき、リーク測定パス４８からの被測定電流がコンパレータ３０の積分容量側入力３２に入力される。

図１８が図１７と異なる点は、アナログスイッチ１７８がオンのとき、外部パッド１７４だけでなくリーク測定パス４８も積分容量側入力３２に接続されている点である。この点は通常問題にならない。なぜなら、リーク測定パス４８の浮遊容量は外部パッド１７４の浮遊容量と比べて極めて小さいことや、リーク電流が数μＡ程度であり外部パッドの電流駆動能力に比べて十分小さいことから、外部パッド１７４から入力される目標レベルにリーク測定パス４８が与える影響は通常無視できるからである。もし、リーク測定パス４８に配線ショートなどの異常がある場合は無視できないが、リーク測定パス４８は多数あるビット線から１つまたは複数本が選択されるので、異常がある場合でも他のビット線を選択すればよいので、図１８の構成でも十分実用的である。このように、図１８の構成は、図１７の構成よりも簡易な回路を付加するだけで、リファレンス電圧の精度を微調整することを可能にする。

（実施の形態１６）
本実施の形態では、リファレンス電圧の絶対精度をさらに向上させた半導体リーク電流検出器について説明する。

図１９は、実施の形態１６におけるリファレンス電圧Vrefの調整機能を有する半導体リーク電流検出器の主要部の構成を示すブロック図である。同図は、図１７と比較して、電圧分圧器１７３の代わりに等価な２つの電圧分圧回路１９０を備える点が異なる。同じ点は説明を省略して異なる点を中心に説明する。

等価な電圧分圧回路１９０は、第１の電圧分圧回路１９１と第２の電圧分圧回路１９２を備える。第１の電圧分圧回路１９１は、電圧分圧器１７３と同様である。第２の電圧分圧回路１９２は、外部パッド１７４から入力される定電圧を分圧し、分圧された定電圧をとして目標レベルとして、アナログスイッチ１８０を介してコンパレータ３０の積分容量側入力３２に出力する。

第１の電圧分圧回路１９１と第２の電圧分圧回路１９２は、製造時にレイアウトが同じ回路パターンを用いて形成される。

これにより製造時にチップ毎に発生する電圧分圧回路の特性ばらつきを１つのチップ内ではキャンセルできる。つまり、リファレンス電圧出力１７２も外部パッド１７４からの定電圧も同じ特性で分圧されるので、電圧分圧回路の絶対精度が不要であり、リファレンス電圧の微調整の精度をさらに向上させることができる。

（実施の形態１７）
本実施の形態では、電源投入時のリファレンス電圧の立ち上げを高速化し、リファレンス電圧を他の回路で流用可能な半導体リーク電流検出器について説明する。

図２０は、実施の形態１７における半導体リーク電流検出器の主要部の構成を示すブロック図である。同図は、図１９と比較して、電圧フォロワ回路２００が追加された点が異なる。同じ点は説明を省略して異なる点を中心に説明する。

電圧フォロワ回路２００は、リファレンス電圧源１７１と第１の電圧分圧回路１９１の間に設けられ、電圧フォロワアンプと、電圧フォロワをバイパスするバイパス配線と、電圧フォロワおよびバイパス配線の一方を選択するスイッチ回路とを備える。電圧フォロワは、リファレンス電圧源１７１からの定電圧信号の電流を駆動するバッファである。バイパス配線は、リファレンス電圧源１７１の低電圧を第１の電圧分圧回路１９１に直接入力するための配線である。スイッチ回路は、電圧フォロワとバイパス配線を選択する。

電源投入時には、スイッチ回路が電圧フォロワを選択する。これにより、リファレンス電圧Vrefが安定化するまでの立ち上げ時間を短縮する。また、スイッチ回路は、リファレンス電圧のトリミング動作中に電圧フォロワを選択する。これにより、リファレンス電圧のトリミング動作中にリファレンス電圧の電圧低下による誤差を低減することができる。また、キャリブレーション動作およびテスト動作を行っていない期間に、電源フォロワまたはリファレンス電圧源１７１の出力は、半導体集積回路の他の内部回路で利用する。このとき、バイパス配線を選択することにより電圧フォロワをオフにすれば、低消費電力化することができる。

以上のように本実施の形態における半導体リーク電流検出器によれば、リファレンス電圧のトリミング動作中にリファレンス電圧の電圧低下による誤差を低減するとともに、半導体集積回路の電源投入時にリファレンス電圧の高速な立ち上がりを実現することができる。

（実施の形態１８）
本実施の形態では、コンパレータ３０の入力を相互に入れ換えることにより、コンパレータ３０に内在する入力オフセットの影響をキャンセルする半導体リーク電流検出器について説明する。

図２１は、実施の形態１８における比較器の入力反転機能を有する半導体リーク電流検出器の主要部を示すブロック図である。同図の構成は、図１９と比較して、反転アナログマルチプレクサ２１０が追加されている点が異なる。同じ点は説明を省略し異なる点について説明する。

反転アナログマルチプレクサ２１０は、コンパレータ３０への２つの入力を反転する（入れ換える）。つまり、コンパレータ３０の入力端子（Ｘ、Ｙ）に対して、（Vref、Vint）を入力することと（Vint、Vref）を入力することを切り換える。反転アナログマルチプレクサ２１０による２入力の反転は、リファレンス電圧のトリミングにおいて利用される。

図２４は、入力反転機能を有する半導体リーク電流検出器におけるトリミング処理の一例を示すフローチャートである。このトリミング処理は、リファレンス電圧Vrefの絶対精度を微調整する処理である。同図のように制御回路１４３は、ターゲット電圧投入ステップ、第１中間値サーチステップ、コンパレータ入力反転ステップ、第２中間値サーチステップ、トリミング値平均化ステップを順に実行する（Ｓ１００〜Ｓ８００）。具体的には、リファレンス電圧の設定値（目標レベル）が外部パッド１７４より与えられると（Ｓ１００）、制御回路１４３は、第１中間サーチステップにおいて、コンパレータ３０の比較出力３３が反転する際のリファレンス電圧Vrefの境界値であるトリミング中間値１を求める（Ｓ２００、Ｓ３００）。さらに、制御回路１４３は、反転アナログマルチプレクサ２１０に出力を入れ換え（Ｓ４００）、第２中間サーチステップにおいて、コンパレータ３０の比較出力３３が反転する際のリファレンス電圧Vrefの境界値であるトリミング中間値２を求める（Ｓ５００、Ｓ６００）。この後、制御回路１４３は、トリミング中間値１とトリミング中間値２とを平均し（Ｓ７００）、その平均値をリファレンス電圧の最終的なトリミング値として、リファレンスレジスタに設定する（Ｓ８００）。

図２５は、図２４中の第１中間値サーチステップ（Ｓ２００、Ｓ３００）の詳細例を示すフローチャートである。制御回路１４３は、第１中間値サーチステップとして、トリミング初期値設定ステップ、コンパレータ読み出しステップ、トリミングループを順に実行する（Ｓ２０１〜Ｓ３００）。具体的には、制御回路１４３は、トリミング初期値設定ステップにおいて、リファレンス電圧の出力レベルを制御するリファレンス電圧レジスタに初期値を設定し（Ｓ２０１）、コンパレータ読み出しステップにおいて、コンパレータ出力を読み出し（Ｓ２０２）、外部パッドの電圧に比例する電圧Vintとリファレンス電圧に比例したVrefの大小関係を比較し（Ｓ２０３）、比較結果に応じて次の２つトリミングループの一方を実行する。

比較の結果 Vint > Vref のとき、同図左側のトリミングループにおいて、制御回路１４３は、リファレンス電圧レジスタを高電圧側への１ステップダウンし（Ｓ２０４）、コンパレータ出力を読み出し（Ｓ２０５）、Vint < Vrefになるまで（Ｓ２０６）、トリミングループを繰り返す。このトリミングループにおいて、Vint < Vrefになったときのトリミング値をトリミング中間値１として求める（Ｓ３００）。

また、比較の結果、はVint < Vref のとき、同図右側のトリミングループにおいて、制御回路１４３は、リファレンス電圧レジスタを高電圧側への１ステップ アップし（Ｓ２０７）、コンパレータ出力を読み出し（Ｓ２０８）、Vint > Vrefになるまで（Ｓ２０９）トリミングループを繰り返す。このトリミングループにおいて、Vint > Vrefになったときのトリミング値をトリミング中間値１として求める（Ｓ３００）。

図２６は、図２４中の第２中間値サーチステップの詳細例を示すフローチャートである。図２６のフローチャートは、図２５と比べて、トリミング初期値設定ステップにおいて前記トリミング中間値１をリファレンス電圧レジスタに設定すること（Ｓ５０１）、最終的にトリミング中間値２を出力すること（Ｓ６００）以外は同様である。

以上のように本実施の形態における半導体リーク電流検出器によれば、コンパレータの入力の入れ換え前と入れ換え後の両者でトリミング値を求め、その平均をトリミング値として用いることにより、コンパレータの入力オフセットの影響の排除し、しかも、トリミングサーチ時間を短縮し、高速に実現ですることができる。コンパレータ３０のオフセットの影響を完全に除去することができるので、オフセットが大きい安価で小面積のコンパレータを用いることもできる。

なお、本実施の形態では、トリミングループのアルゴリズムとしてリニアサーチを用いたが、ループの収束をより高速にするためにバイナリサーチを用いてもよいことは言うまでもない。

（実施の形態１９）
本実施の形態では、本半導体リーク電流検出器を実装した半導体集積回路の具体例について説明する。

図２７は、実施の形態１９における半導体リーク電流検出器を備える半導体デバイスの一例を示すブロック図である。同図のように、半導体デバイス２７０は、リーク検出器２７１、メモリセル２７３、Ｘデコーダ２７６、Ｙゲート２７７、読み出し回路２７８、書き込み回路２７９、Ｙデコーダ３００を備える。この半導体デバイス２７０は、リーク検出器２７１を除いて一般的なフラッシュメモリの一例を示している。

リーク検出器２７１は、同図のようにＹゲート２７７に接続された場合、複数のビット線２７４から選択宅された１本あるいは複数本のビットリーク電流を判定する。

図２８は、図２７のビット線におけるリーク電流を示す説明図である。同図では、図２８に示した、Ｙゲート２７７の一部と、メモリアレイ２７２の一部（１行分）を図示してある。同図のメモリセルは、不揮発性メモリトランジスタであり、ソース側読み出し方式を採用している。読み出し時には、ドレインバイアス３１３からドレインバイアスが、アドレスにより選択されたメモリセルのドレインに印加され、ソース側に流れる電流により、読み出し値が判定される。

ビット線リーク電流は、同図の破線に示すように、ドレインバイアス３１３のドレインバイアスに起因して、Ｙゲート２７７からドレイン側ビット線３１２に流れ、さらに、ソース側ビット線３１１に流れる。このような、ビット線リーク電流は、リーク電流分だけセル電流を誤判定させ、過書き込みや書き込み不足等を誘発し、メモリセルの正常なしきい値制御を阻害する。リーク検出器２７１は、各実施形態で説明したように、このような、数μA程度の微少なリーク電流を高速かつ高精度に判定することができる。

本実施の形態では、図２８のようなソース側読み出し方式においても、高速かつ高精度にビット線リーク電流の判定を可能にする。

本発明の半導体リーク電流検出器および半導体集積回路は、半導体デバイスに適しており、例えば、フラッシュメモリ、ＥＥＰＲＯＭ、強誘電体メモリなどの不揮発性メモリや、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリになどメモリセルアレイを備える半導体デバイスに適している。

実施の形態９における制御手段、メモリ、タイマを備えた半導体リーク電流検出器のブロック図である。 実施の形態１０における半導体リーク検出器の概略回路図である。 実施の形態１における半導体リーク電流検出器の概略回路図である。 実施の形態２における半導体リーク電流検出器の概略回路図である。 実施の形態３における半導体リーク電流検出器の概略構成図である。 実施の形態４におけるＰチャネル蓄積型ＭＯＳ容量の説明図である。 実施の形態５における半導体リーク電流検出器の概略回路図である。 実施の形態６における半導体リーク電流検出器の概略回路図である。 実施の形態７における半導体リーク電流検出器の概略回路図である。 実施の形態８におけるカレントミラー電流回路のブロック図である。 カレントミラー電流回路のトランジスタレベルの回路図である。 実施の形態１１における半導体集積回路の部分的なブロック図である。 半導体リーク電流検出器の動作説明図である。 実施の形態１２における半導体集積回路の部分的なブロック図である。 実施の形態１３における半導体集積回路の主要部を示すブロック図である。 実施の形態１４におけるコンパレータの入力電圧の時間的発展を示す説明図である。 実施の形態１５における半導体リーク電流検出器の主要部の構成を示すブロック図である。 半導体リーク電流検出器の変形例の構成を示す図である。 実施の形態１６における半導体リーク電流検出器の主要部の構成を示すブロック図である。 実施の形態１７における半導体リーク電流検出器の主要部の構成を示すブロック図である。 実施の形態１８における半導体リーク電流検出器の主要部を示すブロック図である。 キャリブレーション動作の詳細を示すフローチャートである。 テスト動作の詳細を示すフローチャートである。 トリミング処理を示すフローチャートである。 図２４中の第１中間値サーチステップの詳細を示すフローチャートである。 図２４中の第２中間値サーチステップの詳細を示すフローチャートである。 実施の形態１９における半導体デバイスの一例を示すブロック図である。 図２７のビット線におけるリーク電流を示す説明図である。

符号の説明

１ 半導体リーク電流検出器
２ 被測定電流入力
３ リファレンス電流入力
４ リファレンス電圧入力
５ 制御回路
６ タイマ
７ メモリ
９ 比較結果出力
２０ 半導体リーク電流検出器
３０ コンパレータ
３１ リファレンス側入力
３２ 積分容量側入力
３３ 比較出力
３４ 積分容量
３５、３６ ディスチャージトランジスタ
３７ 補償容量
３８ 浮遊容量
３９ 第１のアナログスイッチ
４０ 第２のアナログスイッチ
４１ キャリブレーション回路選択信号
４２ 被測定回路選択信号
４３ リファレンス電圧回路
４４ 被測定回路
４５ リファレンス電流回路
４６ 被測定電流
４７ リファレンス電流
１００ カレントミラー電流回路
１０１ 電源電圧降圧回路
１０２ カレントミラー接続トランジスタ
１０３ 第１のアナログスイッチ
１０４ 第２のアナログスイッチ
１０７ リファレンス電流入力
１２０ 外部アナログ入出力パッド
１２１ アナログマルチプレクサ
１２２ リファレンス電源
１２４ 被測定電流出力
１２５ その他の信号
１４０ ＣＰＵ
１４１ クロック
１４２ メモリ
１４３ 制御回路
１６４ 積分電圧
１５０ リファレンス電圧レジスタ
１５１ 分圧回路
１５２ 分圧制御レジスタ
１５３ 積分容量比レジスタ
１５４ タイマレジスタ
１５５ クロックレジスタ
１６１ ディスチャージ期間
１６２ ディスチャージ期間
１６３ コンパレータ入力レベル
１６４ 積分電圧
１６５ リファレンス電圧
１６６ サンプルクロック
１６７ コンパレータ出力
１７０ リファレンスレジスタ
１７１ リファレンス電圧源
１７２ リファレンス電圧出力
１７３ 電圧分圧器
１７４ 外部パッド
１７５ 外部リファレンス電圧選択入力
１７６ リーク測定選択入力
１７７ アナログマルチプレクサ
１８０ アナログスイッチ
１９０ 等価な電圧分圧回路
１９１ 第１の電圧分圧回路
１９２ 第２の電圧分圧回路

Claims (41)

1. リファレンス電流と被測定電流の大小関係を比較する半導体リーク電流検出器において、
   被測定電流を導通させ、または非道通にする第１のアナログスイッチと、
   リファレンス電流を導通させ、または非道通にする第２のアナログスイッチと、
   前記第１のアナログスイッチおよび第２アナログスイッチに接続され、前記被測定電流または前記リファレンス電流によって充電される積分容量素子と、
   前記積分容量素子をディスチャージするディスチャージ手段と、
   ディスチャージ後にリファレンス電流によって前記積分容量素子に生じる積分電圧、およびディスチャージ後に被測定電流によって前記積分容量素子に生じる積分電圧のそれぞれと、リファレンス電圧とを比較する比較手段と
   を備えることを特徴とする半導体リーク電流検出器。
2. 前記比較手段は、ディスチャージ後にリファレンス電流によって前記積分容量素子に生じる積分電圧と前記リファレンス電圧とを比較する第１の比較動作と、ディスチャージ後に被測定電流によって前記積分容量素子に生じる積分電圧と前記リファレンス電圧とを比較する第２の比較動作とを行い、
   前記半導体リーク電流検出器は、第１の比較動作において比較手段の出力と、第２の比較動作における比較手段の出力とに基づいて前記大小関係を判定する
   ことを特徴とする半導体リーク電流検出器。
3. 前記第２の比較動作においてディスチャージから所定時間経過時に比較手段の出力が反転していないか反転しているかにより前記大小関係を判定し、
   前記所定時間は、第１の比較動作において前記比較手段が判定するまでの時間に相当する
   ことを特徴とする請求項２記載の半導体リーク電流検出器。
4. 前記比較手段は、周期的にサンプリング比較するコンパレータであり、
   前記所定時間は、第１の比較動作においてディスチャージから前記コンパレータの出力が反転した直前のサンプリングまでの時間であり、
   前記半導体リーク電流検出器は、前記第２の比較動作においてディスチャージから前記所定時間経過時に前記コンパレータ出力が反転していれば、被測定電流がリファレンス電流よりも大きいと判定する
   ことを特徴とする請求項３記載の半導体リーク電流検出器。
5. 前記比較手段は、周期的にサンプリング比較するコンパレータであり、
   前記所定時間は、第１の比較動作においてディスチャージから前記コンパレータの出力が反転した直後のサンプリングまでの時間であり、
   前記半導体リーク電流検出器は、前記第２の比較動作においてディスチャージから前記所定時間経過時に前記コンパレータ出力が反転していなければ、被測定電流がリファレンス電流よりも小さいと判定する
   ことを特徴とする請求項３記載の半導体リーク電流検出器。
6. 前記所定時間は、第１の比較動作においてディスチャージから前記コンパレータの出力が反転するまでの時間のｎ倍に相当し、
   前記半導体リーク電流検出器は、前記第２の比較動作においてディスチャージから前記所定時間経過時に前記コンパレータ出力が反転していれば、被測定電流がリファレンス電流の１／ｎ倍よりも大きいと判定する
   ことを特徴とする請求項３記載の半導体リーク電流検出器。
7. 半導体リーク電流検出器は、さらに、
   被測定電流側の容量に相当する補償容量部をリファレンス電流側と第２のアナログスイッチとの間に備える
   ことを特徴とする請求項２記載の半導体リーク電流検出器。
8. 前記補償容量部は、製造時に配線層に接続するか否かにより容量値が決定されるメタルオプション部、および外部制御信号による選択により容量値が決定される制御オプション部のうち少なくとも一方を含む
   ことを特徴とする請求項７記載の半導体リーク電流検出器。
9. 前記第１の比較動作において、第１および第２のアナログスイッチを導通状態にし、リファレンス電流にて被測定電流側の浮遊容量と前記積分容量素子を同時に充電する
   ことを特徴とする請求項２記載の半導体リーク電流検出器。
10. 前記積分容量素子は、蓄積型のＭＯＳ容量である
    ことを特徴とする請求項２記載の半導体リーク電流検出器。
11. 前記積分容量素子は、蓄積型のＰチャンネル型ＭＯＳ容量である
    ことを特徴とする請求項１０記載の半導体リーク電流検出器。
12. 半導体リーク電流検出器は、さらに、
    前記比較手段のリファレンス電圧の入力線とグラウンド線の間に接続された、ダンピング容量素子およびダンピング抵抗素子の少なくとも一方を備える
    ことを特徴とする請求項２記載の半導体リーク電流検出器。
13. 半導体リーク電流検出器は、さらに、前記リファレンス電流を出力するカレントミラー回路を有し、
    前記カレントミラー回路の出力は前記第１のアナログスイッチに接続され、
    前記カレントミラー回路の入力は外部パッドに接続される
    ことを特徴とする請求項２記載の半導体リーク電流検出器。
14. 半導体リーク電流検出器は、さらに、前記リファレンス電流を出力するカレントミラー回路を有し、
    前記カレントミラー回路の出力は前記第１のアナログスイッチに接続され、
    前記カレントミラー回路の入力は電流源に接続される
    ことを特徴とする請求項２記載の半導体リーク電流検出器。
15. 前記カレントミラー回路は、電源電圧降圧手段と、カレントミラー接続トランジスタ部と、第３のアナログスイッチと、第４のアナログスイッチとを備え、
    電源電圧は前記電源電圧降圧手段を介して前記カレントミラー接続トランジスタ部に供給され、
    前記カレントミラー接続トランジスタ部の出力は前記第１のアナログスイッチに接続され、
    前記カレントミラー接続トランジスタ部の入力は、前記第３のアナログスイッチを介して前記外部パッドに接続され、かつ前記第４のアナログスイッチを介して電源に接続され、
    前記第３および第４のアナログスイッチはシャットダウン制御信号によって排他的に導通する
    ことを特徴とする請求項１３記載の半導体リーク電流検出器。
16. カレントミラー接続トランジスタ部は、１段のカレントミラー接続されたトランジスタペアで構成される
    ことを特徴とする請求項１５記載の半導体リーク電流検出器。
17. 前記半導体リーク電流検出器は、さらに、
    ディスチャージからの経過時間を計測するタイマと、
    前記所定時間を記憶するためのメモリと、
    前記第１および第２の比較動作を制御する制御手段とを備え、
    前記制御手段は、第１の比較動作において前記比較手段の出力が反転したとき、タイマによって計測される経過時間を前記所定時間としてメモリに格納し、
    前記第２の比較動作において、タイマによって計測される経過時間が前記メモリに格納された所定時間に達したとき、前記比較手段の出力に応じてリファレンス電流と被測定電流の大小関係を判定する
    ことを特徴とする請求項２記載の半導体リーク電流検出器。
18. 前記半導体リーク電流検出器は、さらに、
    前記リファレンス電圧を発生するリファレンス電圧源を備える
    ことを特徴とする請求項１７記載の半導体リーク電流検出器。
19. 前記半導体リーク電流検出器は、さらに、
    トリミングデータを保持するリファレンスレジスタと、
    前記トリミングデータに応じた定電圧を発生するリファレンス電圧源と、
    前記リファレンス電圧源からの定電圧を分圧し、分圧された定電圧を前記リファレンス電圧として比較手段に出力する第１の電圧分圧回路と、
    前記積分容量素子および外部パッドの一方を選択的に、比較手段の積分電圧入力に接続するアナログマルチプレクサとを備え、
    前記制御手段は、外部バッドからアナログマルチプレクサを介して入力される信号と、前記リファレンス電圧とを比較するよう前記比較手段を制御し、その比較結果に応じて前記リファレンスレジスタのトリミングデータを更新する
    ことを特徴とする請求項１７記載の半導体リーク電流検出器
20. 前記半導体リーク電流検出器は、さらに、
    前記外部パッドとアナログマルチプレクサとの間に、第１の分圧回路と同じレイアウト構成の第２の分圧回路を備える
    ことを特徴とする請求項１９記載の半導体リーク電流検出器
21. 前記アナログマルチプレクサは、前記外部パッドと前記比較手段の積分電圧入力との間に挿入されたアナログスイッチからなる
    ことを特徴とする請求項１９または２０記載の半導体リーク電流検出器
22. 前記半導体リーク電流検出器は、さらに、
    比較手段の２入力を入れ換える反転アナログマルチプレクサを備え、
    前記制御手段は、前記反転アナログマルチプレクサの入れ換え前と入れ換え後において、外部バッドからアナログマルチプレクサを介して入力される信号と、前記リファレンス電圧とを比較するよう前記比較手段を制御し、その比較結果に応じて前記リファレンスレジスタのトリミングデータを更新する
    ことを特徴とする請求項１９記載の半導体リーク電流検出器。
23. 前記被測定電流は、メモリセルトランジスタのソース側の電流であることを特徴とする請求項１から２１の何れかに記載の半導体リーク電流検出器。
24. 請求項２記載の半導体リーク検出器を備えることを特徴とする半導体集積回路。
25. 前記半導体装置は、さらに、
    外部アナログ入出力パッドと、
    前記リファレンス電圧を発生するリファレンス電圧源と、
    半導体集積回路の内部信号線を排他的に前記外部アナログ入出力パッドに接続するアナログマルチプレクサとを備え、
    前記内部信号線は、前記リファレンス電圧源からのリファレンス電圧線、被測定電流の非測定電流線、前記半導体リーク電流検出器の前記リファレンス電流線、その他の信号線のうち少なくとも１つを含む
    ことを特徴とする請求項２４記載の半導体集積回路。
26. 前記半導体集積回路器は、さらに、
    ディスチャージからの経過時間を計測するタイマと、
    前記所定時間を記憶するためのメモリと、
    前記第１および第２の比較動作を制御する制御手段とを備え、
    前記制御手段は、第１の比較動作において前記比較手段の出力が反転したとき、タイマによって計測される経過時間を前記所定時間としてメモリに格納し、
    前記第２の比較動作において、タイマによって計測される経過時間が前記メモリに格納された所定時間に達したとき、前記比較手段の出力に応じてリファレンス電流と被測定電流の大小関係を判定する
    ことを特徴とする請求項２４記載の半導体集積回路。
27. 前記制御手段およびメモリは、ＣＰＵと、前記ＣＰＵのプログラムコードおよびデータを格納するメモリと、クロック発生回路で構成される
    ことを特徴とする請求項２６記載の半導体集積回路。
28. 前記半導体集積回路において、
    前記電圧データに応じた定電圧を発生するリファレンス電圧源と、
    前記リファレンス電圧源からの定電圧を分圧し、分圧された定電圧を前記リファレンス電圧として比較手段に出力する分圧回路と、
    動作クロック信号を発振する発振器と、
    トリミング用の設定データを保持する保持手段とを備え、
    前記保持手段は、前記リファレンス電圧源の電圧を設定するデータを保持する第１レジスタ、前記分圧回路の分圧比を設定するデータを保持する第２レジスタ、前記積分容量素子の容量値を設定するデータを保持する第３レジスタ、前記タイマの段数を設定するデータを保持する第４レジスタ、および前記発振器の発振周波数を設定するデータを保持する第５レジスタの少なくとも１つを備え、
    前記制御手段は、被測定電流に対応するよう保持手段の設定データを更新する
    ことを特徴とする請求項２６記載の半導体集積回路。
29. 前記半導体集積回路は、さらに、
    トリミングデータを保持するリファレンス電圧レジスタと、
    前記トリミングデータに応じた定電圧を発生するリファレンス電圧源と、
    前記リファレンス電圧源からの定電圧を分圧し、分圧された定電圧を前記リファレンス電圧として比較手段に出力する第１の分圧回路と、
    前記積分容量素子および外部パッドの一方を選択的に、比較手段の積分電圧入力に接続するアナログマルチプレクサとを備え、
    前記制御手段は、外部バッドからアナログマルチプレクサを介して入力される信号と、前記リファレンス電圧とを比較するよう前記比較手段を制御し、その比較結果に応じて前記リファレンス電圧レジスタのトリミングデータを更新する
    ことを特徴とする請求項２６記載の半導体集積回路
30. 前記半導体集積回路は、さらに、
    前記外部パッドとアナログマルチプレクサとの間に、第１の分圧回路と同じレイアウト構成の第２の分圧回路を備える
    ことを特徴とする請求項２９記載の半導体集積回路
31. 前記アナログマルチプレクサは、前記積分容量素子と比較手段の積分電圧入力とを接続する配線と、前記外部パッドとに接続されたアナログスイッチからなる
    ことを特徴とする請求項２９または３０記載の半導体集積回路
32. 前記半導体集積回路は、さらに、
    比較手段の２入力を入れ換える反転アナログマルチプレクサを備え、
    前記制御手段は、前記反転アナログマルチプレクサの入れ換え前と入れ換え後において、外部バッドからアナログマルチプレクサを介して入力される信号と、前記リファレンス電圧とを比較するよう前記比較手段を制御し、その比較結果に応じて前記リファレンス電圧レジスタのトリミングデータを更新する
    ことを特徴とする請求項２９記載の半導体集積回路
33. 前記半導体集積回路は、さらに、
    リファレンス電圧源と第１の分圧回路の間に電圧フォロワと、
    電圧フォロワをバイパスするバイパス配線と、
    前記電圧フォロワおよびバイパス配線の一方を選択するスイッチ回路とを備え、
    前記スイッチ回路は、少なくとも前記第１の比較動作と第２比較動作において、前記電圧フォロワーを選択する
    ことを特徴とする請求項２９記載の半導体集積回路
34. 前記被測定電流は、メモリセルトランジスタのソース側の電流であることを特徴とする請求項２４から３３の何れかに記載の半導体集積回路。
35. 被測定電流を導通させ、または非道通にする第１のアナログスイッチと、リファレンス電流を導通させ、または非道通にする第２のアナログスイッチと、前記第１のアナログスイッチおよび第２アナログスイッチに接続され、前記被測定電流または前記リファレンス電流によって充電される積分容量素子と、前記積分容量素子をディスチャージするディスチャージ手段と、前記積分容量素子に生じる積分電圧とリファレンス電圧とを比較するコンパレータとを備える半導体集積回路におけるリーク電流測定方法であって、
    ディスチャージ後にリファレンス電流によって前記積分容量素子に生じる積分電圧と、前記リファレンス電圧とを比較するキャリブレーションステップと、
    ディスチャージ後に被測定電流によって前記積分容量素子に生じる積分電圧と、前記リファレンス電圧とを比較するテストステップと、
    ２つの比較結果に基づいてリファレンス電流と被測定電流の大小関係を判定する判定ステップと
    を有することを特徴とする半導体集積回路のリーク電流測定方法。
36. 前記キャリブレーションステップにおいて、ディスチャージからコンパレータの出力が反転するまでの時間を測定し、
    前記テストステップにおいて、ディスチャージから前記時間の経過した時点でコンパレータの比較結果をチェックし、
    前記判定ステップにおいて、テストステップでの前記比較結果が反転しているか反転していないかに応じて前記大小関係を判定する
    を有することを特徴とする請求項３５記載のリーク電流測定方法。
37. 前記所定時間は、第１の比較動作においてディスチャージから前記コンパレータの出力が反転するまでの時間のｎ倍に相当し、
    前記判定ステップにおいて、ディスチャージから前記ｎ倍の時間経過時に前記コンパレータ出力が反転していれば、被測定電流がリファレンス電流の１／ｎ倍よりも大きいと判定する
    ことを特徴とする請求項３５記載の半導体リーク電流測定方法。
38. 前記半導体装置は、さらに、前記リファレンス電流を出力するカレントミラー回路を有し、前記カレントミラー回路の出力は前記第１のアナログスイッチに接続され、前記カレントミラー回路の入力は外部パッドに接続され、
    前記リーク電流測定方法は、さらに、
    外部パッドよりリファレンス電流を与えリファレンス電流投入ステップと、
    前記リファレンス電流により外部パッドの寄生容量を充電し定常電流になるまで、キャリブレーションステップの動作を待機するリファレンス電流安定化ステップと
    を有することを特徴とする請求項３６または３７記載のリーク電流測定方法。
39. 前記キャリブレーションステップにおいて、
    タイマ／積分容量素子初期ステップ、タイマ／積分開始ステップ、コンパレータ読み出しループ、タイマのカウント値保存ステップを順に実行し、
    タイマ／積分容量素子初期ステップでは、タイマの初期化と積分容量素子のディスチャージを実行し、
    タイマ／積分開始ステップではタイマのカウント開始と共に、リファレンス電流による積分容量素子の充電を開始し、
    コンパレータ読み出しループでは、タイマのカウントおよび積分容量素子の充電中に、コンパレータを周期的に読みだし、前記コンパレータへ積分値入力電圧Vintがリファレンス電圧Vrefよりも大きくなったきタイマを停止しループを抜け、
    タイマのカウント値保存ステップでは、ループを抜けたときのタイマのカウント値を保存し、
    前記テストステップにおいて、
    タイマロード／積分容量素子初期化ステップ、タイマカウントダウン／積分開始ステップ、タイマカウントダウンループ、コンパレータ読み出し判定ステップを順に実行し、
    タイマロード／積分容量素子初期化ステップでは、前記タイマのカウント値保存ステップで保存されたカウント値のロードと積分容量素子のディスチャージを実行し、
    タイマカウントダウン／積分開始ステップでは、タイマのカウントダウン開始と共に積分容量素子の充電を開始し、
    タイマカウントダウンループでは、カウントダウンと積分容量素子の充電動作を実行し、タイマのカウントダウン値が所定の値になるとループを抜け、
    コンパレータ読み出し判定ステップで被測定電流とリファレンス電流との大小関係のテスト実行する
    ことを特徴とする請求項３６または３７記載のリーク電流測定方法。
40. 請求項３２に記載の半導体装置におけるリファレンス電圧トリミング方法であって、
    ターゲット電圧投入ステップ、第１中間値サーチステップ、コンパレータ入力反転ステップ、第２中間値サーチステップ、トリミング値平均化ステップを順に実行し、
    ターゲット電圧投入ステップでは、前記リファレンス電圧が与えられ、
    第１中間サーチステップでは、コンパレータ出力が反転する境界値であるトリミング中間値１を求め、
    コンパレータ入力反転ステップでは、反転アナログマルチプレクサによりコンパレータの入力を入れ換え、
    第２中間サーチステップでは、コンパレータ出力が反転する境界値であるトリミング中間値２を求め、
    トリミング平均化ステップでは、前記トリミング中間値１とトリミング中間値２を平均したトリミング値をリファレンス電圧のトリミング結果とする
    ことを特徴とするリファレンス電圧トリミング方法。
41. 第１中間値サーチステップでは、トリミング初期値設定ステップ、コンパレータ読み出しステップ、トリミングループを順に実行し、
    トリミング初期値設定ステップでは、リファレンス電圧の出力レベルを制御するリファレンス電圧レジスタに初期値を設定し、
    コンパレータ読み出しステップでは、コンパレータを読み出し外部パッドの電圧に比例する外部電圧とリファレンス電圧との大小関係を比較し、
    トリミングループでは、外部電圧がリファレンス電圧よりも小さいとき、前記リファレンス電圧レジスタのトリミングデータを高電圧側へ１ステップダウンし、コンパレータの読み出し動作を外部電圧がリファレンス電圧よりも大きくになるまで繰り返し、外部電圧がリファレンス電圧よりも大きいとき、前記リファレンス電圧レジスタを高電圧側へ１ステップ アップし、コンパレータの読み出し動作を外部電圧がリファレンス電圧よりも小さくなるまで繰り返し、トリミング中間値１を求める。
    第２中間値サーチステップでは、トリミング初期値設定ステップにおいて前記トリミング中間値１をリファレンス電圧レジスタに設定することと、トリミングループにおいてトリミング中間値２を出力すること以外は、上記第１中間値サーチステップと同じ処理をする
    ことを特徴とする請求項４０記載のリファレンス電圧トリミング方法。

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