JP4641045B2 - 半導体集積回路及びマイクロコンピュータ - Google Patents
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本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
本発明に係る半導体集積回路は、記憶回路(20)と、前記記憶回路に保持された制御情報に基いて内部クロック信号(VCLK)を生成する発振回路(23)と、外部で生成される外部クロック信号(RCLK)の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路(2、40)とを有し、前記内部クロック信号を内部回路の同期動作に用いる。プロセスばらつきにより発振回路の発振周特性(発振周波数)に誤差(不所望な変動)を生じても、水晶振動子の外付けや外部クロック信号の入力を必要とせずに、内部クロック信号周波数を目的周波数の外部クロック信号周波数に一致させることができる。要するに、プロセスばらつきによる周波数誤差を補償することができる。
第1の形態はクロックカウンタを用いる。即ち、内部クロック信号及び外部クロック信号の夫々の周波数に応答する情報をサンプリングするサンプリング回路(31)を有し、前記論理回路(2)はサンプリング回路でサンプリングされた情報を用いて内部クロック信号と外部クロック信号の周波数比較を行って内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成する。このとき前記論理回路は例えばCPU(中央処理装置)であり、前記記憶回路はCPUによってアクセス可能なレジスタである。
本発明の具体的な形態として、前記記憶回路が保持する制御データを変換基準電圧に対してアナログ変換するD/A変換回路(21)と、前記D/A変換回路の出力電圧に基づいて決定される動作電源電圧に応ずるバイアス電圧を形成するバイアス回路(22)とを更に有し、前記発振回路は、前記D/A変換回路の出力電圧に基づいて決定される電圧(Vfdd)を動作電源電圧とし、前記バイアス電圧によって発振周波数が制御される電圧制御発振回路とされる。このとき、前記バイアス回路は温度変化に対してドレイン・ソース間電流の変化が小さくされるゲート・ソース間電圧条件を満足するMOSトランジスタを備えた定電流回路(M7,Rf,M8)を有し、前記MOSトランジスタのドレイン電圧を制御電圧として出力する。前記定電流回路は前記D/A変換回路の出力電圧に基づいて動作電源電圧が変化されたとき、その変化がゲート・ソース間電圧条件を満足する範囲において、バイアス電圧を変化させることができると共に、温度変化による変動については抑止若しくは緩和することができる。この構成は、ゲート・ソース間電圧条件を満足する範囲において、という点で周波数可変の範囲は大きく制限される。要するに、ほぼ一定周波数での用途に限定される。
温度依存補償に対する別の形態では、前記記憶回路が保持する制御データを変換基準電圧に対してアナログ変換するD/A変換回路と、D/A変換回路の出力電圧に基づいてバイアス電圧(VGP,VGN)を形成するバイアス回路とを更に有し、前記発振回路はCMOS回路形式のリングオシレータ部(51)を有し当該リングオシレータ部に対する電流制御用の前記バイアス電圧によって発振周波数が制御される電圧制御発振回路とされる。このとき、前記バイアス回路は、発振回路にCMOS回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加して温度変化によるリングオシレータ部の発振周波数変動を補償する。
本発明の別の観点による半導体集積回路は、記憶回路と、前記記憶回路に保持された制御情報に基いて内部クロック信号を生成する発振回路と、周期的に発生するパルスの一定区間毎に前記内部クロック信号を計数し計数値を期待値に一致させる方向に制御情報を更新する論理回路(70)とを有し、前記内部クロック信号を内部回路の同期動作に用いる。計数値の期待値が目的周波数と相関される。よって、目的周波数に応ずる期待値にしたがって、周期的に発生するパルスの一定区間を基準に内部クロック信号周波数を動的且つ自動的に調整することができる。発振回路の発振周波数をパルスの周期毎に動的に調整するから、原理的には一定区間に対して温度依存性及び電源電圧依存性が無ければよい。
前記発振回路から出力されるクロック信号を分周する分周回路を有してよい。前記分周回路は可変分周回路であることが望ましい。半導体集積回路の出荷時に最高動作周波数に内部発振周波数を合わせるように制御情報を不揮発性メモリに格納しておく。ユーザは可変分周器で任意周波数を選択すればよい。
《マイクロコンピュータ》
図1には本発明の一例に係るマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ1は、例えばCMOS集積回路製造技術により単結晶シリコンのような1個の半導体基板(半導体チップ)に形成される。
図2には内部発振回路モジュール5の第1の例が示される。内部発振回路モジュール5は、記憶回路としての制御データレジスタ(CDREG)20、前記CDREG20にロードされた制御情報をディジタル・アナログ変換するディジタル・アナログ変換回路(DAC)21、D/A変換回路21の出力を受けて制御電圧を形成するバイアス回路(BIAS)22、前記制御電圧に応ずる周波数で発振する電圧制御発振回路(VCO)23、電圧制御発振回路23で生成する内部クロック信号VCLKの周波数と外部クロック信号RCLKの周波数を比較可能な比較回路(CMP)24、比較回路24による比較結果を保持するモニタレジスタ(MREG)25、D/A変換の変換基準電圧などに用いるクランプ電源回路(CRMP)29、内部クロック信号又は外部クロック信号を選択するセレクタ(CSEL)26、セレクタ26の出力を分周する分周回路(CDIV)27を有する。前記制御データレジスタ20及びモニタレジスタ25はCPU2のアドレス空間に配置され、内部バス28を介してアクセス可能にされる。バス28は前記制御信号バスCBUS、内部アドレスバスiAB、内部データバスiDB、周辺アドレスバスPAB及び周辺データバスPDBを総称する。クロックセレクタ26のクロック選択はモード制御回路13によって制御される。分周回路27の分周比はリセット動作で初期値に設定され、その後、CPU2による命令実行を介して可変にされる。前記モニタレジスタ25は周波数設定モードによる周波数設定動作の終了を外部に通知するクロック取込み信号FNCKの出力レジスタにも兼用される。前記外部クロック信号RCLKの入力端子、クロック取込み信号FNCKの出力端子、及び内部クロック信号VCLKの出力端子は専用端子であっても兼用端子であってもよい。
図8には図4の内部発振回路モジュール5に対応される詳細な回路例が示される。前記クランプ回路29は基準電圧発生回路(VRFG)45とボルテージフォロアアンプ(VFAMP)46によって構成される。前記基準電圧発生回路45は温度や電源電圧の変動に対して電圧変動が補償された基準電圧Vrefを発生する。基準電圧発生回路45は例えば一対のMOSトランジスタの閾値電圧の差を用いて基準電圧を発生する。前記ボルテージフォロアアンプ46は図9に例示されるように差動入力MOSトランジスタM1,M2を持つ差動アンプを主体に、一方の差動入力MOSトランジスタM1のゲートには基準電圧Vrefが供給され、他方の入力MOSトランジスタM2のゲートには出力MOSトランジスタM3のドレインが帰還されて構成される。スタンバイ信号STBYがハイレベルにされるとボルテージフォロアアンプ46は電流直流パスが遮断されて非活性にされる。前記クランプ回路29は温度や電源電圧Vccの変動に対して安定した(電圧変動が補償された)クランプ電圧Cvddを出力することができる。
図19にはVLTに着目して温度補償を行う内部発振回路モジュール5の回路例が示される。主としてここではBIAS5の別の回路例について詳細に説明する。ここではDAC21にも別の回路構成を採用しており、制御情報TRM0〜TRM5の値に従ってスイッチ回路SW0〜SW63で直列抵抗回路60の分圧タップを選択して、ノードNdacにアナログ電圧を得る。61で示される回路はノードNdacのアナログ電圧に対応した電流を生成する回路であり、その電流値を信号SELで切り換え可能になっている。
図23には前記マイクロコンピュータ1の製造工程における周波数設定工程が例示される。ここではマイクロコンピュータ1は汎用マイクロコンピュータを想定する。即ち、図19に例示されるように設定可能な周波数が限定的でない内部発振回路モジュールを採用するマイクロコンピュータを対象とする。
図25には内部発振クロック周波数を逐次動的に調整する内部発振回路モジュールを備えたマイクロコンピュータ1が示される。ここに示す内部発振回路モジュール5は、周波数設定のために外部クロック信号RCLKを必要とせず、周期的にパルスの一定区間を発生する区間発生回路(ITVG)71を設け、周期的に発生するパルスの一定区間毎に前記内部クロック信号VCLKを計数し計数値を期待値に一致させる方向に制御情報を逐次更新する比較制御回路(CMPCTL)70を採用する。ここでは、制御情報を格納する記憶回路として、CPU2によりプリセット可能なアップダウンカウンタ(UDCUNT)42を用い、前記比較制御回路70によってアップダウンカウンタ(UDCUNT)42アップカウントとダウンカウントを制御するようになっている。
2 CPU
5 内部発振回路モジュール
6 不揮発性メモリ(不揮発性記憶装置)
6A 不揮発性メモリ
6cd 所定領域
13 モード制御回路
20 制御データレジスタ
21 ディジタル・アナログ変換回路
22 バイアス回路
23 電圧制御発振回路
24 比較回路
25 モニタレジスタ
26 セレクタ
27 分周回路
29 クランプ回路
VCLK 内部クロック信号
RCLK 外部クロック信号
31 サンプリング回路
32 ラッチ回路
33 パルスジェネレータ
35 周波数比較回路
36 テストホスト
37 低精度発振回路
40 比較制御回路
41 不揮発性レジスタ
42 アップダウンカウンタ
45 基準電圧発生回路
46、47 ボルテージフォロアアンプ
Vref 基準電圧
Cvdd クランプ電圧
Vbias D/A変換電圧
VGP,VGN 制御電圧
50 CMOSインバータ遅延段
51 リングオシレータ部
52 レベルシフタ
53 分周器
65 論理閾値電圧模擬回路
70 比較制御回路
71 区間発生回路
72 パルス発生回路
73 CR時定数回路
74 検出回路
80 クロックカウンタ
81 周波数設定レジスタ
82 比較回路
Claims (28)
- 記憶回路と、
外部で生成される外部クロック信号の周波数に内部クロック信号の周波数を一致させる制御情報を生成し前記記憶回路に格納する論理回路と、
前記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
前記制御情報を格納する不揮発性記憶装置と、
端子を介して前記外部クロック信号が供給され、前記外部クロック信号の周波数に前記内部クロック信号の周波数を一致させるための前記制御情報を生成する第1動作モードと、
前記発振回路が前記制御情報に基づいて前記内部クロック信号を生成し、前記論理回路に供給する第2動作モードと、を有する半導体集積回路であって、
前記発振回路は、
前記第1動作モードで生成された前記制御情報に基づいて、前記内部クロック信号の発振周波数を制御可能な電圧制御発振回路と、
前記制御情報を変換基準電圧に対してアナログ変換するD/A変換回路と、
前記D/A変換回路の出力電圧に基づいてバイアス電圧を形成するバイアス回路と、
前記端子を介して供給された外部クロック信号と、前記電圧制御発振回路が生成したクロック信号のいずれかを前記論理回路に供給するための選択回路と、を有し、
前記電圧制御発振回路は、CMOS回路形式のリングオシレータ部を有し、当該リングオシレータ部に対する電流制御用の前記バイアス電圧によって発振周波数が制御され、
前記バイアス回路は、前記電圧制御発振回路にCMOS回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加し、
前記第1動作モードのとき、前記論理回路は、前記端子を介して外部から供給される外部クロック信号の周波数に前記内部クロック信号の周波数を一致させる方向に制御情報を更新することで、前記内部クロック信号の周波数を調整するための前記制御情報を生成し、
前記内部クロック信号を内部回路の同期動作に用い、
前記不揮発性記憶装置に格納された前記制御情報は前記半導体集積回路のリセット後、前記記憶回路にロードされ、
前記外部クロック信号が供給される端子は汎用入出力ポートを介して他の信号に利用可能にされる兼用端子である、ことを特徴とする半導体集積回路。 - 前記第1動作モードとは、周波数設定モードであり、
前記第2動作モードとは、通常モードであり、
前記第1動作モードと前記第2動作モードは、半導体集積回路の外部から供給されるモード信号に応じて決定され、
前記発振回路が生成した内部クロック信号は、前記半導体集積回路の外部に出力可能とされ、
前記論理回路は、前記モード信号に応じて前記制御情報を生成することを特徴とする請求項1記載の半導体集積回路。 - 前記第1動作モードのとき、前記端子から入力される外部クロック信号に同期して制御情報を生成し格納する動作を行うことを特徴とする請求項2記載の半導体集積回路。
- 前記第1動作モードのとき、前記論理回路は外部クロック信号に同期して制御情報を生成する動作を行うことを特徴とする請求項2記載の半導体集積回路。
- 前記第1動作モードのとき、リセット解除後に前記記憶回路に初期値が設定され、前記外部クロック信号の周波数に前記内部クロック信号の周波数を一致させる方向に前記記憶回路の値を更新することを特徴とする請求項3または4記載の半導体集積回路。
- さらに、前記内部クロック信号及び前記外部クロック信号をサンプリングするサンプリング回路を有し、
前記論理回路は、前記サンプリング回路でサンプリングされた情報を用いて前記内部クロック信号と前記外部クロック信号の周波数比較を行い、前記内部クロック信号の周波数を前記外部クロック信号の周波数に一致させる方向に制御情報を生成し、
前記サンプリング回路は、前記内部クロック信号を入力する第1カウンタと、前記外部クロック信号を入力する第2カウンタとを有し、前記第1カウンタ値と前記第2カウンタ値とを比較することで周波数比較を行うことを特徴とする請求項1乃至4の何れか1項に記載の半導体集積回路。 - 前記論理回路はCPUであり、前記記憶回路はCPUによってアクセス可能なレジスタであることを特徴とする請求項5または6記載の半導体集積回路。
- さらに、前記内部クロック信号と前記外部クロック信号の周波数の相異を比較する比較回路を有し、
前記論理回路は前記比較回路による比較結果を用いて前記内部クロック信号周波数を前記外部クロック信号周波数に一致させる制御情報を生成することを特徴とする請求項1記載の半導体集積回路。 - 前記記憶回路はカウンタであり、
前記論理回路は前記内部クロック信号と前記外部クロック信号の周波数の相異を比較し、比較結果を用いて前記カウンタをアップカウント又ダウンカウントすることを特徴とする請求項1記載の半導体集積回路。 - 前記論理回路は、前記内部クロック信号と前記外部からの外部クロック信号の周波数比較結果を前記半導体集積回路の外部から入力し、入力した比較結果を参照して内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成することを特徴とする請求項1記載の半導体集積回路。
- 前記電圧制御発振回路は、前記D/A変換回路の出力電圧に基づいて決定される電圧を動作電源電圧とし、前記バイアス電圧によって発振周波数が制御されることを特徴とする請求項1または5記載の半導体集積回路。
- 前記D/A変換回路の出力電圧は、ボルテージフォロアアンプを介して前記電圧制御発振回路及び前記バイアス回路の動作電源電圧として供給されることを特徴とする請求項11記載の半導体集積回路。
- さらに、電源電圧と温度の変動に対する電圧変動が補償された基準電圧を発生する基準電圧発生回路を有し、
前記D/A変換回路は前記基準電圧を変換基準電圧として入力することを特徴とする請求項11記載の半導体集積回路。 - 前記バイアス回路は、前記発振回路にCMOS回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加して温度変化によるリングオシレータ部の発振周波数の変動を補償することを特徴とする請求項1記載の半導体集積回路。
- 前記電圧制御発振回路はリングオシレータ部を構成する奇数段のCMOSインバータ遅延段を有し、
前記バイアス回路は、前記CMOSインバータ遅延段の論理閾値電圧を模擬する論理閾値電圧模擬回路部を有し、前記論理閾値電圧模擬回路の出力を用いて発振回路の動作電源電圧を変化させることを特徴とする請求項14記載の半導体集積回路。 - さらに、電源電圧と温度の変動に対する電圧変動が補償された基準電圧を発生する基準電圧発生回路を有し、前記D/A変換回路は前記基準電圧を変換基準電圧として入力することを特徴とする請求項14記載の半導体集積回路。
- 前記発振回路から出力されるクロック信号を分周する可変分周回路を有し、
前記可変分周回路は、前記選択回路の出力を入力され、前記第2動作モードのとき、前記内部クロック信号を分周して出力することを特徴とする請求項1または5記載の半導体集積回路。 - 以下の特徴を有する半導体集積回路であって、
中央処理装置と、
記憶回路と、
前記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
前記制御情報を格納する不揮発性記憶装置と、
前記発振回路で生成される前記内部クロック信号を第1端子を介して外部へ出力し、前記内部クロック信号の周波数を、前記半導体集積回路の外部で生成されて第2端子から供給される外部クロック信号の周波数に一致する方向に制御する制御情報を生成する周波数設定モードと、
前記周波数設定モードのときに生成された前記制御情報に基づいて、前記発振回路が内部クロック信号を生成し、前記内部クロック信号を前記中央処理装置へ供給する通常モードと、を有し、
前記発振回路は、
前記周波数設定モードで生成された前記制御情報に基づいて、前記内部クロック信号の発振周波数を制御可能な電圧制御発振回路と、
前記制御情報を変換基準電圧に対してアナログ変換するD/A変換回路と、
前記D/A変換回路の出力電圧に基づいてバイアス電圧を形成するバイアス回路と、
前記外部クロック信号と、前記電圧制御発振回路により発振周波数が制御された前記内部クロック信号の何れかを選択するための選択回路と、
を有し、
前記電圧制御発振回路は、CMOS回路形式のリングオシレータ部を有し、当該リングオシレータ部に対する電流制御用の前記バイアス電圧によって発振周波数が制御され、
前記バイアス回路は、前記電圧制御発振回路にCMOS回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加し、
前記周波数設定モードのとき、前記中央処理装置は前記外部クロック信号の周波数に前記内部クロック信号の周波数を一致させる方向に制御情報を更新することで、前記内部クロック信号の周波数を調整するための前記制御情報を生成し、
前記通常モードのとき、前記不揮発性記憶装置に格納された前記制御情報が半導体集積回路のリセット後に前記記憶回路にロードされ、前記中央処理装置が前記内部クロック信号に同期して動作可能とされ、
前記第1端子及び前記第2端子は汎用入出力ポートを介して他の信号の入出力に利用可能にされる兼用端子とされ、
前記内部クロック信号は、前記第1端子を介して前記周波数設定モードで前記半導体集積回路の外部に出力可能とされる、ことを特徴とする半導体集積回路。 - 記憶回路と、
外部から端子を介して入力される所定のパルス信号に基づいて内部クロック信号の周波数を調整する制御回路と、
前記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
前記制御情報を格納する不揮発性記憶装置と、を有し、
前記発振回路は、
内部クロック信号周波数の設定モードで生成された前記制御情報に基づいて前記内部クロック信号を発生し、CMOS回路形式のリングオシレータ部を有し、前記リングオシレータ部に対する電流制御用の前記バイアス電圧によって制御される電圧制御発振回路と、
前記制御情報を変換基準電圧に対してアナログ変換するD/A変換回路と、
前記D/A変換回路の出力電圧に基づいてバイアス電圧を形成し、前記電圧制御発振回路にCMOS回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加するバイアス回路と、
前記端子を介して入力される所定のパルス信号と、前記電圧制御発振回路が生成したクロック信号のいずれかを選択するための選択回路と、
前記選択回路の出力を入力し、通常動作時に、前記内部クロック信号を分周して、任意の周波数に変更可能な可変分周器と、を有し、
前記制御回路は、前記内部クロック信号周波数の設定モードの時、前記内部クロック信号の周波数と前記所定のパルス信号との周波数比較を行い、前記所定のパルス信号の周波数に一致するように制御するための前記制御情報を生成し、
前記生成された制御情報は、制御情報生成の終了時に、前記不揮発性記憶装置に格納され、
前記不揮発性記憶装置に格納された前記制御情報は、前記通常動作時にリセット後に前記記憶回路にロードされ、
前記通常動作時に、前記発振回路は前記内部クロック信号周波数の設定モードで生成された前記制御情報に基づいて内部クロック信号を生成し、内部回路の同期動作に用い、
前記所定のパルス信号が供給される端子は汎用入出力ポートを介して他の信号の入出力に兼用される端子である、ことを特徴とする半導体集積回路。 - 前記制御回路は、動的に内部クロック信号を調整することが可能であることを特徴とする請求項19記載の半導体集積回路。
- 前記制御回路は、前記内部クロック信号の周波数を調整によって前記制御情報を逐次更新することが可能であることを特徴とする請求項20記載の半導体集積回路。
- 前記可変分周器は、前記制御回路による命令実行によって、前記内部クロック信号を任意の周波数に調整することが可能であることを特徴とする請求項21記載の半導体集積回路。
- 中央処理装置と、
中央処理装置を含む内部回路の動作に用いる内部クロック信号を生成可能な内部発振回路モジュールと、を有し、
前記内部発振回路モジュールは、
制御情報を格納するレジスタと、
設定モードで生成された前記制御情報に基づいて前記内部クロック信号の発振周波数が制御される電圧制御発振回路と、
前記制御情報を変換基準電圧に対してアナログ変換するD/A変換回路と、
前記D/A変換回路の出力電圧に基づいて、前記制御情報に応じたバイアス電圧を形成するバイアス回路と、
前記電圧制御発振回路の出力を分周するための分周器と、
端子を介して供給された外部クロック信号と、前記内部発振回路モジュールで生成された内部クロック信号とのいずれかを選択する選択回路と、を有し、
前記電圧制御発振回路は、CMOS回路形式のリングオシレータ部を有し、当該リングオシレータ部に対する電流制御用の前記バイアス電圧によって発振周波数が制御され、
前記バイアス回路は、前記電圧制御発振回路にCMOS回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加し、
設定モードのとき、前記中央処理装置は、前記端子を介して外部から供給される外部クロック信号の周波数に前記内部クロック信号の周波数を一致させる方向に制御情報を更新することで、前記内部クロック信号の周波数を調整するための前記制御情報を生成し、前記レジスタに前記制御情報の初期値を設定し、前記外部から供給される外部クロック信号の周波数と前記電圧制御発振回路の出力の発振周波数との比較結果が不一致のとき、新たな制御情報を前記レジスタに設定し、前記比較結果が一致の時、前記レジスタに格納された制御情報を不揮発性メモリへ格納し、
通常モードの時、リセット後、前記不揮発性メモリから前記レジスタに格納された前記制御情報に応じて、前記電圧制御発振回路は、前記内部クロック信号の発振周波数を制御し、前記外部クロック信号が供給される端子は汎用入出力ポートを介して他の信号の入出力に兼用可能にされる、半導体チップに形成されたマイクロコンピュータ。 - 前記設定モードで比較結果が不一致のとき、前記内部クロック信号と前記端子を介して外部から供給される外部クロック信号の周波数とを一致させるための新たな制御情報が前記レジスタに設定される請求項23記載のマイクロコンピュータ。
- 前記不揮発性メモリは、前記マイクロコンピュータに内蔵されてなる請求項24記載のマイクロコンピュータ。
- 前記不揮発性メモリは、前記マイクロコンピュータを形成する半導体チップとは異なる半導体チップに形成されてなる請求項24記載のマイクロコンピュータ。
- 中央処理装置と、
中央処理装置を含む内部回路に供給するための内部クロック信号を生成可能な発振回路と、
周波数設定モードの時に外部から供給される信号を入力するための端子と、を有し、
前記発振回路は、
制御情報を格納するレジスタと、
前記制御情報を変換基準電圧に対してアナログ変換するD/A変換回路と、
前記D/A変換回路の出力電圧に基づいて、前記制御情報に応じた制御電圧を生成するバイアス回路と、
前記バイアス回路の出力する制御電圧に応じて、発振周波数が制御されてなる電圧制御発振回路と、
前記電圧制御発振回路の出力を分周して内部回路に供給する分周器と、
前記内部クロック信号と前記外部から供給される信号との何れかを選択する選択回路と、を有し、
前記電圧制御発振回路は、CMOS回路形式のリングオシレータ部を有し、当該リングオシレータ部に対する電流制御用の前記バイアス電圧によって発振周波数が制御され、
前記バイアス回路は、前記電圧制御発振回路にCMOS回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加し、
周波数設定モードの時、
前記内部クロック信号の周波数をトリミングするための制御情報を格納するレジスタに初期値が設定され、
前記端子を介して外部から供給される信号の周波数と前記内部クロック信号の周波数とが比較され、
前記内部クロック信号と前記外部から供給される信号の周波数とが異なるとき、前記外部から供給される信号の周波数に近づけるため、前記レジスタに格納された制御情報が変更され、
前記周波数が一致したとき、前記制御情報の変更が終了され、
通常モードの時、前記周波数設定モードの時に変更された前記制御情報に基づいて電圧制御発振回路の周波数制御が行われ、
外部から信号が供給される前記端子は汎用入出力ポートを介して他の信号の入出力に兼用可能にされ、一つの半導体基板に形成されたマイクロコンピュータ。 - 前記変更された制御情報は、前記周波数設定モードの時に不揮発性メモリに格納され、
前記通常モードの時に、前記マイクロコンピュータのリセット後、前記不揮発性メモリから読み出されて前記レジスタに格納され、
前記発振回路は、前記レジスタに格納された制御情報に応じて前記内部クロック信号を生成可能とされる請求項27記載のマイクロコンピュータ。
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