TWI517552B - 振盪器校正電路與方法以及積體電路 - Google Patents

Description

振盪器校正電路與方法以及積體電路

本發明是有關於一種校正電路與方法以及積體電路(IC：integrated circuit)，且特別是有關於一種振盪器(oscillator)的校正電路與方法以及具有振盪器校正電路的積體電路。

在數位電路中，時脈訊號的重要程度，就像人體的脈搏。很多數位電路包含電阻電容振盪器，用以產生時脈訊號。電阻和電容在積體電路製程中的偏差(deviation)很大，舉例來說，電阻值和目標值的偏差可達到20%~30%，這對振盪器產生的時脈訊號頻率有很不利的影響。此外，振盪器操作時的環境溫度也是一個變因。所以，積體電路在出廠測試時，必須校正其中的電阻電容振盪器(RC oscillator)。

上述校正主要是用測試機台來進行，為了節約成本，許多廠商使用較廉價的測試機台。廉價的測試機台因為控制軟體的功能有限，或因為連接晶片腳位(pin)的訊號通道(channel)有限，一次只能校正一個晶片其中的振盪器，而不能同時校正多個晶片 其中的振盪器。但是這樣會提高晶片測試成本。

本發明實施例提供一種振盪器校正電路與方法以及具有振盪器校正電路的積體電路，可節省晶片測試的時間與成本。

本發明實施例提出一種振盪器校正電路，包括振盪器、校正模組、以及燒錄模組。振盪器輸出振盪時脈訊號，而且包括多個阻抗元件。其中一校正值控制至少一個上述阻抗元件的阻抗值(impedance)，而上述多個阻抗元件的阻抗值決定振盪時脈訊號的頻率。校正模組耦接振盪器，在校正訊號設立(assert)之後，根據振盪時脈訊號和參考時脈訊號的頻率倍數關係，決定並輸出校正值。燒錄模組耦接校正模組，包括一非揮發記憶體(non-volatile memory)。燒錄模組在燒錄訊號設立之後將校正值燒錄至非揮發記憶體。

本發明實施例另提出一種積體電路，此積體電路包括一振盪器校正電路，上述振盪器校正電路包括振盪器、校正模組、以及燒錄模組。振盪器輸出振盪時脈訊號，包括多個阻抗元件。其中一校正值控制至少一個上述阻抗元件的阻抗值，而上述多個阻抗元件的阻抗值決定振盪時脈訊號的頻率。校正模組耦接振盪器，在一校正訊號設立之後，根據振盪時脈訊號和參考時脈訊號，透過二分搜尋法逐步取代校正值的每一位元並輸出校正值。其中參考時脈訊號為振盪時脈訊號的頻率正確時所對應的時脈訊號。 燒錄模組耦接校正模組，包括非揮發記憶體，在燒錄訊號設立之後將校正值燒錄至非揮發記憶體。

本發明實施例另提出一種振盪器校正方法，用於校正一振盪器，此振盪器依據一校正值輸出振盪時脈訊號，其中校正值決定振盪時脈訊號的頻率，上述振盪器校正方法包括下列步驟：在校正訊號設立之後，根據振盪時脈訊號和參考時脈訊號的頻率倍數關係，決定並輸出校正值；以及在燒錄訊號設立之後將校正值燒錄至非揮發記憶體。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧振盪器校正電路

110‧‧‧積體電路

120‧‧‧校正模組

122‧‧‧比較模組

124‧‧‧搜尋控制電路

126‧‧‧正反器

132‧‧‧期望值單元

134‧‧‧頻率計數器

136‧‧‧比較器

142‧‧‧振盪器

144‧‧‧多工器

150‧‧‧燒錄模組

152‧‧‧燒錄控制電路

154‧‧‧非揮發記憶體

156‧‧‧正反器

310~320‧‧‧方法步驟

405~455‧‧‧方法步驟

b0~b8‧‧‧校正值的位元

LSB‧‧‧最低有效位元

MSB‧‧‧最高有效位元

CMP、CNT、EXP、OSC_CLK、PROGRAM_EN、REF_CLK、TRIM_BITS、TRIM_EN‧‧‧電路訊號

圖1是依照本發明一實施例的一種振盪器校正電路的示意圖。

圖2是依照本發明一實施例的一種振盪器校正電路的訊號示意圖。

圖3和圖4是依照本發明一實施例的一種振盪器校正方法的流程圖。

圖1是依照本發明一實施例的一種振盪器校正電路100 的示意圖。振盪器校正電路100可內建於積體電路110之中。振盪器校正電路100可自積體電路110外部的測試機台接收三個訊號，分別是參考時脈訊號REF_CLK、校正訊號TRIM_EN、以及燒錄訊號PROGRAM_EN。振盪器校正電路100包括校正模組120、燒錄模組150、振盪器142、以及多工器(multiplexer)144。校正模組120耦接振盪器142，燒錄模組150耦接校正模組120，多工器144耦接校正模組120、燒錄模組150、以及振盪器142。

振盪器142輸出振盪時脈訊號OSC_CLK。振盪器142包括多個阻抗元件。校正值TRIM_BITS控制至少一個上述阻抗元件的阻抗值，而上述多個阻抗元件的阻抗值決定振盪時脈訊號OSC_CLK的頻率。舉例來說，如果振盪器142是電阻電容振盪器，則每一上述阻抗元件可以是電阻或電容，前述之阻抗元件可由電阻與電容組合而成。在本發明一實施例中，校正值TRIM_BITS可用來控制電阻的阻抗值。

圖2是振盪器校正電路100其中一部份訊號的示意圖，而圖3是依照本發明一實施例的一種振盪器校正方法的流程圖，圖3的校正方法可由振盪器校正電路100執行。如圖2所示，振盪器校正電路100的操作可分為校正階段和燒錄階段。當校正訊號TRIM_EN設立時，表示校正階段開始，然後校正模組120在步驟310根據振盪時脈訊號OSC_CLK和參考時脈訊號REF_CLK的頻率倍數關係，決定並輸出校正值TRIM_BITS。當燒錄訊號PROGRAM_EN設立時，表示燒錄階段開始，然後燒錄模組150 在步驟320將來自校正模組120的校正值TRIM_BITS燒錄至內建的非揮發記憶體154。在一實施例中，燒錄訊號PROGRAM_EN可在校正階段結束後才被設立。燒錄模組150會在積體電路110啟動(power on)之後輸出非揮發記憶體154儲存的校正值TRIM_BITS。多工器144可根據校正訊號TRIM_EN設立與否，在校正模組120和燒錄模組150輸出的校正值其中擇一輸入振盪器142，以決定振盪時脈訊號OSC_CLK的頻率。在其他實施例中，亦可透過其他方式選擇輸出校正模組120或燒錄模組150的校正值，舉例來說，亦可透過輸出其他控制訊號至多工器144的方式，以由校正模組120或燒錄模組150的校正值中擇一輸出至振盪器142。

校正模組120包括比較模組122、搜尋控制電路(search controlcircuit)124、以及正反器(flip-flop)126。正反器126可設置於搜尋控制電路124之外，亦可設置在搜尋控制電路124中。搜尋控制電路124可為一控制器、處理器或是狀態機(state machine)例如二分搜尋狀態機(binary search state machine)。比較模組122包括期望值單元132、頻率計數器134、以及比較器136。頻率計數器134耦接振盪器142，比較器136耦接期望值單元132和頻率計數器134，搜尋控制電路124耦接比較器136，正反器126耦接搜尋控制電路124、多工器144、以及燒錄模組150。燒錄模組150包括燒錄控制電路(program controlcircuit)152、非揮發記憶體154、以及正反器156。燒錄控制電路152耦接正反器126，非揮 發記憶體154耦接燒錄控制電路152，正反器156耦接非揮發記憶體154和多工器144。燒錄控制電路152可為一處理器、控制器或狀態機。在本發明一實施例中，可透過一控制電路例如狀態機(state machine)自動將非揮發記憶體154儲存的校正值載入正反器156中，前述之控制電路可設置在正反器156中，或獨立設置。

圖4是依照本發明另一實施例的一種振盪器校正方法的流程圖，此校正方法可由振盪器校正電路100和上述的測試機台執行。首先，測試機台在步驟405設立校正訊號TRIM_EN。搜尋控制電路124在步驟410輸出最初的校正值TRIM_BITS。校正值TRIM_BITS可為k位元的二進位數，其中校正值的第0位元是最低有效位元(LSB：least significant bit)，而校正值的第k-1位元是最高有效位元(MSB：most significant bit)，k為預設正整數。在步驟410，搜尋控制電路124將校正值的第k-1位元設為1，其餘位元設為0。搜尋控制電路124使用例如二分搜尋法(binary search)逐步決定校正值TRIM_BITS的每一個位元，此時的校正值就是二分搜尋法的數值起點。

接下來，可透過例如正反器126在步驟415栓鎖校正值TRIM_BITS，並輸出校正值TRIM_BITS至振盪器142。本實施例的k等於9，所以校正值TRIM_BITS有9個位元b8~b0，就如圖2所示。在其他實施例中，k可為其他數值。此時的校正訊號TRIM_EN處於設立狀態(asserted)，所以多工器144在步驟420選擇校正模組120的正反器126輸出的校正值TRIM_BITS，將其輸 入振盪器142，以決定振盪時脈訊號OSC_CLK的頻率。

接下來，頻率計數器134在步驟425計算參考時脈訊號REF_CLK的一個週期之中，振盪時脈訊號OSC_CLK的週期數CNT，並輸出週期數CNT。頻率計數器134可偵測在參考時脈訊號REF_CLK的一個週期之中，振盪時脈訊號OSC_CLK有幾個上升緣(rising edge)或下降緣(falling edge)，以計算週期數CNT。週期數CNT計算的方式，除了可以以OSC_CLK的一個上升緣或下降緣為計算單位外，亦可以以一個以上的上升緣或下降緣(例如2個)為計算單位。頻率計數器134所計算的，就是振盪時脈訊號OSC_CLK與參考時脈訊號REF_CLK之間的頻率倍數關係。

期望值單元132提供期望值EXP。期望值EXP就是當振盪時脈訊號OSC_CLK的頻率正確時，頻率計數器134所產生的週期數CNT。舉例來說，若希望振盪器142所輸出的頻率OSC_CLK為X MHz(即OSC_CLK的頻率正確時的頻率)，假定所使用的參考時脈訊號REF_CLK為Y MHz，假設Y<X，則期望值EXP將會是X/Y。比較器136在步驟430比較週期數CNT和期望值EXP，並根據週期數CNT和期望值EXP的比較輸出比較值CMP。若振盪時脈訊號OSC_CLK的頻率和校正值TRIM_BITS成正比，則比較器136在週期數CNT大於期望值EXP時，將比較值CMP設為0，在週期數CNT小於期望值EXP時將比較值CMP設為1。反之，若振盪時脈訊號OSC_CLK的頻率和校正值TRIM_BITS成反比，則比較器136在週期數CNT大於期望值EXP時將比較值CMP設 為1，在週期數CNT小於期望值EXP時將比較值CMP設為0。

在本發明另一實施例中，若參考時脈訊號REF_CLK的頻率大於振盪時脈訊號OSC_CLK的頻率，則頻率計數器134可偵測在振盪時脈訊號OSC_CLK的一週期之中，參考時脈訊號REF_CLK的週期數。在這樣的實施例中，比較值CMP的數值必須和前一實施例相反。也就是說，若振盪時脈訊號OSC_CLK的頻率和校正值TRIM_BITS成正比，則比較器136在週期數CNT大於期望值EXP時，將比較值CMP設為1，在週期數CNT小於期望值EXP時將比較值CMP設為0。反之，若振盪時脈訊號OSC_CLK的頻率和校正值TRIM_BITS成反比，則比較器136在週期數CNT大於期望值EXP時將比較值CMP設為0，在週期數CNT小於期望值EXP時將比較值CMP設為1。

接下來，搜尋控制電路124在步驟435以比較值CMP逐步取代校正值的每一位元，上述取代的順序是從最高有效位元到最低有效位元。更詳細的說，在參考時脈訊號REF_CLK的第i個週期，搜尋控制電路124將比較值CMP設定為校正值的第k-i位元，i為整數而且1<=i<=k。同樣在參考時脈訊號REF_CLK的第i個週期，若i小於k，則搜尋控制電路124進一步將校正值的第k-i-1位元設定為1。

舉例來說，假設k=4，在i=1(第一週期)時，步驟410的最初校正值為1000，若週期數CNT<期望值EXP的話(即CMP=0)，在第一週期時第3個位元(第k-i個位元)會被設定為0，同時第2 個位元會被設定為1(即校正值成為0100)，並據此輸出新的OSC_CLK。若週期數CNT>期望值EXP的話(即CMP=1)，在第一週期時第3個位元會被設定為1，同時第2個位元會被設定為1(即校正值成為1100)，並據此輸出新的OSC_CLK。簡而言之，在OSC_CLK大於REF_CLK的頻率的情形下，且頻率計數器134係透過偵測參考時脈訊號REF_CLK的一個週期之中，振盪時脈訊號OSC_CLK的週期數的方式計算週期數CNT，若週期數CNT大於期望值EXP，表示OSC_CLK的頻率太高，所以校正值需要往數值較小的那邊搜尋。反之，若週期數CNT小於期望值EXP，表示OSC_CLK的頻率太低，所以校正值需要往數值較大的那邊搜尋。

本發明前述實施例係於參考時脈訊號REF_CLK剛輸入時(i=1)，頻率計數器134即開始計數，但本發明並不限於此。在其他實施例中，頻率計數器134亦可在延遲數個週期後，例如參考時脈訊號REF_CLK的第n個週期才開始計數，其中n可為任意整數。

前述實施例所述的比較器136是分別依據EXP與CNT的數值以決定比較值CMP。在本發明另一實施例中，亦可直接將OSC_CLK與參考時脈訊號REF_CLK比較，並據此產生比較值CMP並輸出至搜尋控制電路124。在此實施例中，參考時脈訊號REF_CLK可為「期望產生的振盪器頻率」，即振盪時脈訊號OSC_CLK的頻率正確時所對應的時脈訊號。

測試機台在步驟440檢查校正階段是否已結束。如圖2 所示，校正階段是在校正訊號TRIM_EN設立之後的參考時脈訊號REF_CLK的k個週期之後結束。若校正階段尚未結束，則流程返回步驟415。步驟415至440就是上述的二分搜尋法的主迴圈，此迴圈在參考時脈訊號REF_CLK的每一個週期執行一次，每次執行設定校正值TRIM_BITS的一個位元。當校正階段結束時，校正值TRIM_BITS也隨之完成設定。用這個校正值TRIM_BITS可使振盪時脈訊號OSC_CLK的頻率符合期望值EXP，達到精確校正的目標。

若校正階段已結束，則測試機台在步驟445設立燒錄訊號PROGRAM_EN。然後燒錄控制電路152在步驟450將正反器126輸出的校正值TRIM_BITS燒錄至非揮發記憶體154。當積體電路110下次啟動之後，正反器156在步驟455載入非揮發記憶體154儲存的校正值TRIM_BITS，並輸出這個校正值TRIM_BITS。積體電路110在正常操作時不進行振盪器142的校正，校正訊號TRIM_EN處於重置(de-asserted)狀態，所以多工器144選擇燒錄模組150的正反器156所輸出的校正值TRIM_BITS，將其輸入振盪器142，以設定振盪時脈訊號OSC_CLK的頻率。在本發明另一實施例中，亦可使用例如栓鎖電路(latch circuit)代替正反器126、156以實施本發明。

綜上所述，本發明實施例所述的振盪器校正電路可完全內建於積體電路中，測試機台只需要提供三個簡單訊號(REF_CLK、TRIM_EN和PROGRAM_EN)，若非揮發記憶體為 單次燒錄(OTP：one-time programmable)記憶體，則需再多加一高壓電源訊號，所以需求的訊號通道數量很少，測試機台的軟體僅需要簡單的控制功能。而且即使同時校正多個積體電路其中的振盪器，上述的三個訊號也不需要改變，可同時提供給每一個接受校正的積體電路。因此，本發明實施例的振盪器校正電路與方法，可配合廉價的測試機台，平行進行校正與燒錄，節省大量的機台測試時間，測試機台的控制軟體也容易開發。此外，本發明實施例採用二分搜尋法以決定校正值，加上平行處理，可以非常迅速地完成多個振盪器的精準校正。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧振盪器校正電路

110‧‧‧積體電路

120‧‧‧校正模組

122‧‧‧比較模組

124‧‧‧搜尋控制電路

126‧‧‧正反器

132‧‧‧期望值單元

134‧‧‧頻率計數器

136‧‧‧比較器

142‧‧‧振盪器

144‧‧‧多工器

150‧‧‧燒錄模組

152‧‧‧燒錄控制電路

154‧‧‧非揮發記憶體

156‧‧‧正反器

CMP、CNT、EXP、OSC_CLK、PROGRAM_EN、REF_CLK、TRIM_BITS、TRIM_EN‧‧‧電路訊號

Claims (14)

1. 一種振盪器校正電路，其中該振盪器校正電路內建於一積體電路中，包括：一振盪器，輸出一振盪時脈訊號，包括多個阻抗元件，其中一校正值控制至少一個上述阻抗元件的阻抗值，而上述多個阻抗元件的阻抗值決定該振盪時脈訊號的頻率；一校正模組，耦接該振盪器，在一校正訊號設立之後，根據該振盪時脈訊號和一參考時脈訊號的頻率倍數關係，決定並輸出該校正值；以及一燒錄模組，耦接該校正模組，包括一非揮發記憶體，在一燒錄訊號設立之後將該校正值燒錄至該非揮發記憶體；其中，該參考時脈訊號、該校正訊號、以及該燒錄訊號來自該積體電路之外的一測試機台。
2. 如申請專利範圍第1項所述的振盪器校正電路，其中每一上述阻抗元件為電阻或電容，該些阻抗元件為電阻與電容之組合。
3. 如申請專利範圍第1項所述的振盪器校正電路，其中該校正模組包括：一比較模組，耦接該振盪器，在該校正訊號設立之後根據該頻率倍數關係輸出一比較值；一搜尋控制電路，耦接該比較模組，輸出一校正值，並以該比較值逐步取代該校正值的每一位元；以及一第一正反器，耦接該搜尋控制電路，栓鎖並輸出該校正值。
4. 如申請專利範圍第3項所述的振盪器校正電路，其中該比較模組包括：一期望值單元，提供一期望值；一頻率計數器，耦接該振盪器，在該校正訊號設立之後，計算該參考時脈訊號的一個週期之中，該振盪時脈訊號的週期數，並輸出該週期數；以及一比較器，耦接該期望值單元、該頻率計數器、以及該搜尋控制電路，根據該週期數和該期望值的比較結果輸出該比較值。
5. 如申請專利範圍第1項所述的振盪器校正電路，其中該燒錄模組在該振盪器所屬的積體電路啟動之後輸出該非揮發記憶體儲存的該校正值，而且該振盪器校正電路更包括：一多工器，耦接該振盪器、該校正模組、以及該燒錄模組，根據該校正訊號或一控制訊號在該校正模組和該燒錄模組輸出的上述校正值其中擇一輸入該振盪器。
6. 如申請專利範圍第5項所述的振盪器校正電路，其中該燒錄模組更包括：一燒錄控制電路，耦接該校正模組和該非揮發記憶體，在該燒錄訊號設立之後將該校正值燒錄至該非揮發記憶體；以及一第二正反器，耦接該非揮發記憶體和該多工器，在該積體電路啟動之後載入並輸出該非揮發記憶體儲存的該校正值。
7. 一種積體電路，包括一振盪器校正電路，其中該振盪器校正電路包括： 一振盪器，輸出一振盪時脈訊號，包括多個阻抗元件，其中一校正值控制至少一個上述阻抗元件的阻抗值，而上述多個阻抗元件的阻抗值決定該振盪時脈訊號的頻率；一校正模組，耦接該振盪器，在一校正訊號設立之後，根據該振盪時脈訊號和一參考時脈訊號，透過二分搜尋法逐步取代該校正值的每一位元並輸出該校正值，其中該參考時脈訊號為該振盪時脈訊號的頻率正確時所對應的時脈訊號；以及一燒錄模組，耦接該校正模組，包括一非揮發記憶體，在一燒錄訊號設立之後將該校正值燒錄至該非揮發記憶體。
8. 一種振盪器校正方法，用於校正一積體電路中之一振盪器，其中該積體電路還包括一校正模組與一燒錄模組，該振盪器依據該校正模組所產生的一校正值輸出一振盪時脈訊號，並且該校正值決定該振盪時脈訊號的頻率，該振盪器校正方法包括：在一校正訊號設立之後，根據該振盪時脈訊號和一參考時脈訊號的頻率倍數關係決定並產生該校正值；以及在校正完成後設立一燒錄訊號，由該校正模組將該校正值輸入至該燒錄模組，並由該燒錄模組將該校正值燒錄至該燒錄模組的一非揮發記憶體；其中，該參考時脈訊號、該校正訊號、以及該燒錄訊號來自該積體電路之外的一測試機台。
9. 如申請專利範圍第8項所述的振盪器校正方法，其中根據該頻率倍數關係校正該振盪器並輸出該校正值的步驟包括： 在該校正訊號設立之後根據該頻率倍數關係輸出一比較值；輸出該校正值，並以該比較值逐步取代該校正值的每一位元；以及栓鎖該校正值，並輸出該校正值至該振盪器。
10. 如申請專利範圍第8項所述的振盪器校正方法，其中校正該振盪器並輸出該校正值的步驟包括：使用二分搜尋法逐步取代該校正值的每一位元並輸出該校正值。
11. 如申請專利範圍第9項所述的振盪器校正方法，其中根據該頻率倍數關係輸出該比較值的步驟包括：在該校正訊號設立之後，計算該參考時脈訊號的一個週期之中，該振盪時脈訊號的週期數；以及根據該週期數和一期望值的比較輸出該比較值。
12. 如申請專利範圍第9項所述的振盪器校正方法，其中該校正值為k位元的二進位數，該校正值的第0位元為最低有效位元，該校正值的第k-1位元為最高有效位元，k為預設正整數，而且輸出該校正值並以該比較值逐步取代該校正值的每一位元的步驟包括：在該校正訊號設立時，先將該校正值的第k-1位元設為1，其餘位元設為0；以及在該參考時脈訊號的第i個週期，將該比較值設定為該校正值的第k-i位元，其中i為整數而且1<=i<=k，若i小於k，則 將該校正值的第k-i-1位元設定為1。
13. 如申請專利範圍第8項所述的振盪器校正方法，更包括：在該振盪器所屬的積體電路啟動之後，輸出該非揮發記憶體儲存的該校正值；以及根據該校正訊號或一控制訊號，在根據該頻率倍數關係所決定的該校正值和該非揮發記憶體所儲存的該校正值其中擇一輸入該振盪器。
14. 如申請專利範圍第13項所述的振盪器校正方法，其中在上述校正值其中擇一輸入該振盪器的步驟包括：當該校正訊號設立時，選擇根據該頻率倍數關係所決定的該校正值；以及當該校正訊號重置時，選擇該非揮發記憶體所儲存的該校正值。