JP2000122846A - 集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 従来の集積回路装置では、電源電圧や温度を
変更すると集積回路装置内の信号の伝播遅延が増減し、
これによりカウンタ１７のカウント開始タイミングが内
部クロック信号の１周期分以上ずれてしまう場合がある
などの課題があった。 【解決手段】 カウンタ開始のトリガ信号を、分周した
内部クロック信号でラッチし、そのラッチしたトリガ信
号のアサート期間に内部クロック信号をカウンタ１７に
供給するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はカウンタを用いた
タイマを内蔵した集積回路装置に係り、特に、当該カウ
ンタの動作をテストする場合に好適な改良に関するもの
である。

【０００２】

【従来の技術】図１２は従来の集積回路装置の要部構成
を示すブロック図である。図において、１は発振子、２
はこの発振子１が接続される集積回路装置、３はこの集
積回路装置２をテストするテスタである。

【０００３】集積回路装置２において、４，５はそれぞ
れ発振子１と接続されるクロック入力端子、６は発振子
１とともに源振クロック信号を生成する発振回路、７は
この源振クロック信号を分周して内部クロック信号を生
成する分周回路、８はこの内部クロック信号に基づいて
動作する周辺回路、９はこの内部クロック信号に基づい
て動作する中央処理装置（ＣＰＵ）、１０はこの中央処
理装置９が周辺回路などにアクセスする場合に使用する
内部バスである。

【０００４】また、１１はテスタ３に接続されているＩ
／Ｏポート、１２はテスタ３からのトリガ信号が入力さ
れるトリガ入力端子、１３はこのトリガ信号および内部
クロック信号が入力され、上記トリガ信号がアサートさ
れている期間、上記内部クロック信号をカウントソース
パルスとして出力する同期回路、１７は内部バス１０に
接続されるとともに、このカウントソースパルスの入力
パルス数をカウントするカウンタである。

【０００５】次に動作について説明する。テスタ３から
トリガ信号が出力されると、同期回路１３はトリガ信号
がアサートされている期間、上記内部クロック信号を出
力し、カウンタ１７はこの内部クロック信号のパルス数
をカウントする。

【０００６】

【発明が解決しようとする課題】従来の集積回路装置は
以上のように構成されているので、電源電圧や温度を変
更すると集積回路装置内の信号の伝播遅延が増減し、こ
れによりカウンタ１７のカウント開始タイミングが内部
クロック信号の１周期分以上ずれてしまう場合がある。

【０００７】具体的に説明する。図１３は従来の集積回
路装置の問題となる動作を示すタイミングチャートであ
る。同図（ａ）は内部クロック信号の最初のパルスタイ
ミングに合わせてトリガ信号を入力した場合の適当な例
であり、カウントソースパルスは当該内部クロック信号
の最初のパルスタイミングから出力されている。他方、
同図（ｂ）は内部クロック信号の最初のパルスタイミン
グに合わせてトリガ信号を入力したが、電源電圧変動や
温度変動などによってトリガ信号の伝播遅延が増大して
しまった不適当な例であり、カウントソースパルスは当
該内部クロック信号の２番目のパルスタイミングから出
力されている。そして、このように電源電圧変動や温度
変動などによって最初のパルスの入力タイミングがずれ
てしまうと、カウンタ１７のカウント値は不適切な値
（期待値と異なる値）となってしまいテストエラーとな
ってしまう。

【０００８】つまり、電源電圧変動テストや温度変動テ
ストなどにおいては、カウンタ１７のカウント開始タイ
ミングが内部クロック信号の１周期分以上ずれてしまう
場合があり、そのような場合にはそれに応じて予め作成
しておいたテストパターンを変更し、適切な期待値が得
られるようにしなければならなくなってしまう。その結
果、テストの際に多大なデバック作業が付随的に発生
し、テストの時間と手間が非常にかかってしまうなどの
課題があった。

【０００９】特に、近年のマイクロコンピュータなどの
ように内部クロック信号の周波数が高いものにおいて
は、内部クロック信号の１周期時間が短くなってきてい
るので、このようなテスト上の問題が急激に顕在化する
傾向にある。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、電源電圧変動テストや温度変動テ
ストなどにおいてもカウンタのカウント開始タイミング
を一定のタイミングに安定させることができ、一定のテ
ストパターンを用いてテストを行うことができる集積回
路装置を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係る集積回路
装置は、上記トリガ信号および上記内部クロック信号が
入力され、上記内部クロック信号の分周クロック信号を
生成し、その分周クロック信号でトリガ信号をラッチ
し、更に、そのラッチされたトリガ信号がアサートされ
ている期間、上記内部クロック信号を出力するテスト用
同期回路を設け、上記カウンタのテスト時には、このテ
スト用同期回路の出力を上記カウントソースパルスの替
わりに当該カウンタに入力するものである。

【００１２】この発明に係る集積回路装置は、データ書
き換え可能で当該データに応じたスタート信号を出力す
るスタートビットレジスタを設け、テスト用同期回路に
はトリガ信号の替わりにこのスタート信号が入力される
ものである。

【００１３】この発明に係る集積回路装置は、トリガ入
力端子と同期回路との間のトリガ信号経路上に設けら
れ、テスト時にはテスト用同期回路の出力を当該トリガ
入力端子に接続するモニタスイッチを設けたものであ
る。

【００１４】この発明に係る集積回路装置は、外部クロ
ック信号が入力される外部クロック入力端子と、内部ク
ロック出力回路と同期回路との間の内部クロック信号経
路上に設けられ、テスト時には当該内部クロック信号の
替わりに上記外部クロック信号を当該同期回路に供給す
るクロックセレクタとを設けたものである。

【００１５】この発明に係る集積回路装置は、上記内部
クロック出力回路は上記内部クロック信号の分周クロッ
ク信号を出力するとともに、上記トリガ信号および上記
分周クロック信号が入力され、その分周クロック信号で
トリガ信号をラッチするトリガ信号同期回路を設け、上
記カウンタのテスト時には、このトリガ信号同期回路の
出力をトリガ信号の替わりに上記同期回路に入力するも
のである。

【００１６】この発明に係る集積回路装置は、上記カウ
ンタのテスト時に、トリガ入力端子とカウンタとを直接
接続するテスト用信号線を設けたものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータ集積回路装置２の要部構成を示すブ
ロック図である。図において、１は発振子、２はこの発
振子１が接続されるマイクロコンピュータ集積回路装
置、３はこのマイクロコンピュータ集積回路装置２をテ
ストするテスタ３である。

【００１８】マイクロコンピュータ集積回路装置２にお
いて、４，５はそれぞれ発振子１と接続されるクロック
入力端子、６は発振子１とともに源振クロック信号を生
成する発振回路、７はこの源振クロック信号を分周して
内部クロック信号を生成する分周回路（内部クロック出
力回路）、８はこの内部クロック信号に基づいて動作す
る周辺回路、９はこの内部クロック信号に基づいて動作
する中央処理装置（ＣＰＵ）、１０はこの中央処理装置
９が周辺回路８などにアクセスする場合に使用する内部
バスである。

【００１９】また、１１はテスタ３に接続されているＩ
／Ｏポート、１２はテスタ３からのトリガ信号が入力さ
れるトリガ入力端子、１３はこのトリガ信号および内部
クロック信号が入力され、上記トリガ信号がアサートさ
れている期間、上記内部クロック信号を出力する同期回
路、１４はトリガ信号および内部クロック信号が入力さ
れ、上記内部クロック信号の分周クロック信号を生成
し、その分周クロック信号でトリガ信号をラッチし、更
に、そのラッチされたトリガ信号がアサートされている
期間、上記内部クロック信号を出力するテスト用同期回
路、１５は内部バス１０に接続され、設定状態に応じて
変化する設定信号を出力するテストビットレジスタ、１
６は設定信号に応じて同期回路１３の出力およびテスト
用同期回路１４の出力のうちの一方を選択してカウント
ソースパルスとして出力する入力セレクタ、１７は内部
バス１０に接続されるとともに、このカウントソースパ
ルスの入力パルス数をカウントするカウンタである。

【００２０】次に動作について説明する。入力セレクタ
１６が同期回路１３の出力を選択するようにテストビッ
トレジスタ１５に設定された状態で、テスタ３からトリ
ガ信号が出力されると、同期回路１３はトリガ信号がア
サートされている期間、上記内部クロック信号を出力
し、カウンタ１７はこの内部クロック信号のパルス数を
カウントする。

【００２１】他方、入力セレクタ１６がテスト用同期回
路１４の出力を選択するようにテストビットレジスタ１
５に設定された状態で、テスタ３からトリガ信号が出力
されると、テスト用同期回路１４は、内部クロック信号
の分周クロック信号を生成し、その分周クロック信号で
トリガ信号をラッチし、更に、そのラッチされたトリガ
信号がアサートされている期間、上記内部クロック信号
を出力し、カウンタ１７はこの内部クロック信号のパル
ス数をカウントする。

【００２２】図２はこの発明の実施の形態１によるタイ
マのテスト動作を示すタイミングチャートである。同図
はカウンタ１７の初期値が「０」である状態でトリガ信
号が入力された場合のタイミングチャートである。同図
に示すように、区間Ａ（内部クロック信号の４サイクル
に相当する期間）の間のタイミングでトリガ信号がアサ
ートされると、同一のタイミングにて内部クロック信号
がカウンタに入力され、カウントアップが開始される。

【００２３】以上のように、この実施の形態１によれ
ば、トリガ信号および内部クロック信号が入力され、上
記内部クロック信号の分周クロック信号を生成し、その
分周クロック信号でトリガ信号をラッチし、更に、その
ラッチされたトリガ信号がアサートされている期間、上
記内部クロック信号を出力するテスト用同期回路１４を
設け、上記カウンタ１７のテスト時には、このテスト用
同期回路１４の出力を上記カウントソースパルスの替わ
りに当該カウンタ１７に入力するので、カウンタ１７の
テスト時には、内部クロック信号の複数周期分の時間に
相当する期間の間でアサートされたトリガ信号に基づい
て同一のタイミングにて内部クロック信号がカウンタに
入力される。従って、電源電圧変動テストや温度変動テ
ストなどにおいて同期回路１３の出力がカウントソース
パルス（内部クロック信号）の１周期分以上変動してし
まうことがあったとしても、カウンタ１７のカウント開
始タイミングを一定のタイミングに安定させることがで
き、一定のテストパターンを用いてテストを行うことが
できる効果がある。

【００２４】実施の形態２．図３はこの発明の実施の形
態２によるマイクロコンピュータ集積回路装置２の要部
構成を示すブロック図である。図において、１８は外部
クロック信号が入力される外部クロック入力端子、１９
は内部クロック信号および外部クロック信号が入力さ
れ、テストビットレジスタ１５の設定信号出力に応じて
内部クロック信号および外部クロック信号のうちの一方
を選択してカウントクロック信号として出力するクロッ
クセレクタであり、２０はトリガ信号およびこのカウン
トクロック信号が入力され、上記トリガ信号がアサート
されている期間、上記カウントクロック信号をカウント
ソースパルスとして出力する同期回路である。これ以外
の構成は実施の形態１と同様であり同一の符号を付して
説明を省略する。

【００２５】次に動作について説明する。クロックセレ
クタ１９が内部クロック信号を選択するようにテストビ
ットレジスタ１５に設定された状態で、テスタ３からト
リガ信号が出力されると、同期回路２０はトリガ信号が
アサートされている期間、上記内部クロック信号を出力
し、カウンタ１７はこの内部クロック信号のパルス数を
カウントする。

【００２６】他方、クロックセレクタ１９が外部クロッ
ク信号を選択するようにテストビットレジスタ１５に設
定された状態で、テスタ３からトリガ信号が出力される
と、同期回路２０はトリガ信号がアサートされている期
間、上記内部クロック信号を出力し、カウンタ１７はこ
の内部クロック信号のパルス数をカウントする。

【００２７】図４は、この発明の実施の形態２によるタ
イマのテスト動作を示すタイミングチャートである。同
図はカウンタの初期値が「０」である状態でトリガ信号
が入力された場合のタイミングチャートである。同図に
示すように、トリガ信号をアサートした後に外部クロッ
ク信号を入力すると、一定のタイミングにてカウントソ
ースパルスがカウンタに入力され、カウントアップが開
始される。

【００２８】以上のように、この実施の形態２によれ
ば、外部クロック信号が入力される外部クロック入力端
子１８と、分周回路７と同期回路２０との間の内部クロ
ック信号経路上に設けられ、テスト時には当該内部クロ
ック信号の替わりに上記外部クロック信号を当該同期回
路２０に供給するクロックセレクタ１９とを設けたの
で、テスト時には、同期回路２０がトリガ信号がアサー
トされている期間において上記外部クロック信号をカウ
ントソースパルスとして出力し、カウンタ１７はその外
部クロック信号に基づくカウントソースパルスの入力数
をカウントする。従って、電源電圧変動テストや温度変
動テストなどにおいて同期回路２０の出力がカウントソ
ースパルスの１周期分以上変動してしまうことがあった
としても、カウンタ１７のカウント開始タイミングを一
定のタイミングに安定させることができ、一定のテスト
パターンを用いてテストを行うことができる効果があ
る。

【００２９】実施の形態３．図５はこの発明の実施の形
態３によるマイクロコンピュータ集積回路装置２の要部
構成を示すブロック図である。図において、２１は内部
バス１０からデータ書き換え可能で当該データに応じた
スタート信号を出力するスタートビットレジスタ、２２
はスタート信号および内部クロック信号が入力され、上
記内部クロック信号の分周クロック信号を生成し、その
分周クロック信号でスタート信号をラッチし、更に、そ
のラッチされたスタート信号がアサートされている期
間、上記内部クロック信号を出力するテスト用同期回
路、２３は同期回路１３の出力およびテスト用同期回路
２２の出力のうちの一方を選択してカウントソースパル
スとして出力する入力セレクタ、２４はテスト時には同
期回路１３のトリガ信号入力を接地する接地スイッチで
ある。これ以外の構成は実施の形態１と同様であり同一
の符号を付して説明を省略する。

【００３０】次に動作について説明する。入力セレクタ
２３が同期回路１３の出力を選択した状態でテスタ３か
らトリガ信号が出力されると、同期回路１３はトリガ信
号がアサートされている期間、上記内部クロック信号を
出力し、カウンタ１７はこの内部クロック信号のパルス
数をカウントする。

【００３１】他方、入力セレクタ２３がテスト用同期回
路２２の出力を選択した状態で、テスタ３がスタートビ
ットレジスタ２１に所定のデータを書き込むと、スター
トビットレジスタ２１からスタート信号が出力され、テ
スト用同期回路２２は、内部クロック信号の分周クロッ
ク信号を生成し、その分周クロック信号でスタート信号
をラッチし、更に、上記内部クロック信号を出力し、カ
ウンタ１７はこの内部クロック信号のパルス数をカウン
トする。また、テスタ３がスタートビットレジスタ２１
に異なるデータを書き込むと、スタートビットレジスタ
２１からのスタート信号出力が停止され、テスト用同期
回路２２はラッチされたスタート信号をネゲートし、内
部クロック信号の出力を停止する。

【００３２】図６はこの発明の実施の形態３によるタイ
マのテスト動作を示すタイミングチャートである。同図
はカウンタの初期値が「０」である状態でスタートビッ
トレジスタ２１に書き込みがなされた場合のタイミング
チャートである。同図に示すように、区間Ａ（内部クロ
ック信号の４サイクルに相当する期間）の間のタイミン
グで書込みがなされると、同一のタイミングにて内部ク
ロック信号がカウンタに入力され、カウントアップが開
始される。

【００３３】以上のように、この実施の形態３によれ
ば、データ書き換え可能で当該データに応じたスタート
信号を出力するスタートビットレジスタ２１を設け、テ
スト用同期回路２２にはトリガ信号の替わりにこのスタ
ート信号が入力されるので、テスト時にトリガ入力端子
１２からトリガ信号を入力しなくともカウンタ１７の動
作テストを行うことができる効果がある。

【００３４】実施の形態４．図７はこの発明の実施の形
態４によるマイクロコンピュータ集積回路装置２の要部
構成を示すブロック図である。図において、２５はテス
ト時にはテスト用同期回路２２の出力をトリガ入力端子
１２に接続するモニタスイッチである。これ以外の構成
は実施の形態１と同様であり同一の符号を付して説明を
省略する。

【００３５】次に動作について説明する。入力セレクタ
２３がテスト用同期回路２２の出力を選択した状態で、
テスタ３がスタートビットレジスタ２１に所定のデータ
を書き込むと、スタートビットレジスタ２１からスター
ト信号が出力され、テスト用同期回路２２は、内部クロ
ック信号の分周クロック信号を生成し、その分周クロッ
ク信号でスタート信号をラッチし、更に、上記内部クロ
ック信号を出力し、カウンタ１７はこの内部クロック信
号のパルス数をカウントする。これとともに、モニタス
イッチ２５はテスト用同期回路２２の出力をトリガ入力
端子１２に出力する。これ以外の動作は実施の形態３と
同様であり説明を省略する。

【００３６】以上のように、この実施の形態４によれ
ば、トリガ入力端子１２と同期回路１３との間のトリガ
信号経路上に設けられ、テスト時にはテスト用同期回路
２２の出力を当該トリガ入力端子１２に接続するモニタ
スイッチ２５を設けたので、テスト時にテスト用同期回
路２２からカウンタ１７に供給されているパルスを検出
することができる効果がある。

【００３７】実施の形態５．図８はこの発明の実施の形
態５によるマイクロコンピュータ集積回路装置２の要部
構成を示すブロック図である。図において、２６は内部
クロック信号とともにその分周クロック信号を出力する
分周回路（内部クロック出力回路）であり、２７はトリ
ガ信号およびこの分周クロック信号が入力され、その分
周クロック信号でトリガ信号をラッチするトリガ信号ラ
ッチ回路（トリガ信号同期回路）、２８は内部バス１０
に接続され、設定状態に応じて変化する設定信号を出力
するテストビットレジスタ、２９は設定信号に応じてト
リガ入力端子１２およびトリガ信号ラッチ回路２７の出
力のうちの一方を選択してトリガ信号として出力するト
リガセレクタ、３０はこのトリガ信号および内部クロッ
ク信号が入力され、上記トリガ信号がアサートされてい
る期間、上記内部クロック信号を出力する同期回路（同
期回路、トリガ信号同期回路）である。これ以外の構成
は実施の形態１と同様であり同一の符号を付して説明を
省略する。

【００３８】次に動作について説明する。トリガセレク
タ２９がトリガ入力端子１２を選択するようにテストビ
ットレジスタ２８に設定された状態で、テスタ３からト
リガ信号が出力されると、同期回路３０はテスタ３から
直接入力されるトリガ信号がアサートされている期間、
上記内部クロック信号を出力し、カウンタはこの内部ク
ロック信号のパルス数をカウントする。

【００３９】他方、入力セレクタ２３がトリガ信号ラッ
チ回路２７の出力を選択するようにテストビットレジス
タに設定された状態で、テスタ３からトリガ信号が出力
されると、トリガ信号ラッチ回路２７は分周クロック信
号でトリガ信号をラッチし、同期回路３０はそのラッチ
されたトリガ信号がアサートされている期間、上記内部
クロック信号を出力し、カウンタ１７はこの内部クロッ
ク信号のパルス数をカウントする。

【００４０】図９はこの発明の実施の形態５によるタイ
マのテスト動作を示すタイミングチャートである。同図
はカウンタ１７の初期値が「０」である状態でトリガ信
号が入力された場合のタイミングチャートである。同図
に示すように、区間Ｂ（内部クロック信号の４サイクル
に相当する期間）の間のタイミングでトリガ信号がアサ
ートされると、同一のタイミングにて内部クロック信号
がカウンタに入力され、カウントアップが開始される。

【００４１】以上のように、この実施の形態５によれ
ば、上記分周回路２６は上記内部クロック信号の分周ク
ロック信号を出力するとともに、上記トリガ信号および
上記分周クロック信号が入力され、その分周クロック信
号でトリガ信号をラッチするトリガ信号ラッチ回路２７
を設け、上記カウンタ１７のテスト時には、このトリガ
信号ラッチ回路２７の出力をトリガ入力端子１２から入
力されるトリガ信号の替わりに上記同期回路３０に入力
するので、カウンタ１７のテスト時には、内部クロック
信号の複数周期分の時間に相当する期間の間でアサート
されたトリガ信号に基づいて同一のタイミングにて内部
クロック信号がカウンタ１７に入力される。従って、電
源電圧変動テストや温度変動テストなどにおいて同期回
路３０の出力がカウントソースパルスの１周期分以上変
動してしまうことがあったとしても、カウンタ１７のカ
ウント開始タイミングを一定のタイミングに安定させる
ことができ、一定のテストパターンを用いてテストを行
うことができる効果がある。

【００４２】実施の形態６．図１０はこの発明の実施の
形態６によるマイクロコンピュータ集積回路装置２の要
部構成を示すブロック図である。図において、３１は同
期回路１３とカウンタ１７との間のカウントソースパル
ス経路上に配設された第一バイパススイッチ、３２はト
リガ入力端子１２と同期回路１３との間のトリガ信号経
路上に配設された第二バイパススイッチ、３３はこれら
２つのバイパススイッチ３１，３２の間を接続して、ト
リガ入力端子１２とカウンタ１７とを直接接続するテス
ト用信号線、３４は内部バス１０に接続され、設定状態
に応じて変化する設定信号を出力するテストビットレジ
スタであり、この設定信号に応じて上記２つのバイパス
スイッチ３１，３２の状態が切り替わる。これ以外の構
成は実施の形態１と同様であり同一の符号を付して説明
を省略する。

【００４３】次に動作について説明する。２つのバイパ
ススイッチ３１，３２が同期回路１３を選択するように
テストビットレジスタ３４に設定された状態で、テスタ
３からトリガ信号が出力されると、同期回路１３はトリ
ガ信号がアサートされている期間、上記内部クロック信
号を出力し、カウンタ１７はこの内部クロック信号のパ
ルス数をカウントする。

【００４４】他方、２つのバイパススイッチ３１，３２
がテスト用信号線３３を選択するようにテストビットレ
ジスタ３４に設定された状態で、テスタ３からトリガ信
号が出力されると、トリガ入力端子１２がカウンタ１７
に直接接続される。この状態でトリガ入力端子１２から
パルスを入力すると、カウンタ１７は当該パルスをカウ
ントする。

【００４５】図１１はこの発明の実施の形態６によるタ
イマのテスト動作を示すタイミングチャートである。同
図はカウンタ１７の初期値が「０」である状態でトリガ
信号が入力された場合のタイミングチャートである。同
図に示すように、トリガ入力端子１２からパルスを入力
すると、カウントアップが開始される。

【００４６】以上のように、この実施の形態６によれ
ば、上記カウンタ１７のテスト時に、トリガ入力端子１
２とカウンタ１７とを直接接続するテスト用信号線３３
を設けたので、カウンタ１７のテスト時には、トリガ入
力端子１２から入力される信号が直接カウンタ１７にカ
ウントソースパルスとして入力され、カウンタ１７はそ
の入力パルス数をカウントする。従って、電源電圧変動
テストや温度変動テストなどにおいても、カウンタ１７
のカウント開始タイミングを一定のタイミングに安定さ
せることができ、一定のテストパターンを用いてテスト
を行うことができる効果がある。

【００４７】

【発明の効果】この発明によれば、上記トリガ信号およ
び上記内部クロック信号が入力され、上記内部クロック
信号の分周クロック信号を生成し、その分周クロック信
号でトリガ信号をラッチし、更に、そのラッチされたト
リガ信号がアサートされている期間、上記内部クロック
信号を出力するテスト用同期回路を設け、上記カウンタ
のテスト時には、このテスト用同期回路の出力を上記カ
ウントソースパルスの替わりに当該カウンタに入力する
ので、カウンタのテスト時には、内部クロック信号の複
数周期分の時間に相当する期間の間でアサートされたト
リガ信号に基づいて同一のタイミングにて内部クロック
信号がカウンタに入力される。従って、電源電圧変動テ
ストや温度変動テストなどにおいて同期回路の出力がカ
ウントソースパルスの１周期分以上変動してしまうこと
があったとしても、カウンタのカウント開始タイミング
を一定のタイミングに安定させることができ、一定のテ
ストパターンを用いてテストを行うことができる効果が
ある。

【００４８】この発明によれば、データ書き換え可能で
当該データに応じたスタート信号を出力するスタートビ
ットレジスタを設け、テスト用同期回路にはトリガ信号
の替わりにこのスタート信号が入力されるので、テスト
時にトリガ入力端子からトリガ信号を入力しなくともカ
ウンタの動作テストを行うことかできる効果がある。

【００４９】この発明によれば、トリガ入力端子と同期
回路との間のトリガ信号経路上に設けられ、テスト時に
はテスト用同期回路の出力を当該トリガ入力端子に接続
するモニタスイッチを設けたので、テスト時にトリガ入
力端子からカウンタに供給されているパルスを検出する
ことができる効果がある。

【００５０】この発明によれば、外部クロック信号が入
力される外部クロック入力端子と、内部クロック出力回
路と同期回路との間の内部クロック信号経路上に設けら
れ、テスト時には当該内部クロック信号の替わりに上記
外部クロック信号を当該同期回路に供給するクロックセ
レクタとを設けたので、テスト時には、同期回路がトリ
ガ信号がアサートされている期間において上記外部クロ
ック信号をカウントソースパルスとして出力し、カウン
タはその外部クロック信号に基づくカウントソースパル
スの入力数をカウントする。従って、電源電圧変動テス
トや温度変動テストなどにおいて同期回路の出力がカウ
ントソースパルスの１周期分以上変動してしまうことが
あったとしても、カウンタのカウント開始タイミングを
一定のタイミングに安定させることができ、一定のテス
トパターンを用いてテストを行うことができる効果があ
る。

【００５１】この発明によれば、上記内部クロック出力
回路は上記内部クロック信号の分周クロック信号を出力
するとともに、上記トリガ信号および上記分周クロック
信号が入力され、その分周クロック信号でトリガ信号を
ラッチするトリガ信号同期回路を設け、上記カウンタの
テスト時には、このトリガ信号同期回路の出力をトリガ
信号の替わりに上記同期回路に入力するので、カウンタ
のテスト時には、内部クロック信号の複数周期分の時間
に相当する期間の間でアサートされたトリガ信号に基づ
いて同一のタイミングにて内部クロック信号がカウンタ
に入力される。従って、電源電圧変動テストや温度変動
テストなどにおいて同期回路の出力がカウントソースパ
ルスの１周期分以上変動してしまうことがあったとして
も、カウンタのカウント開始タイミングを一定のタイミ
ングに安定させることができ、一定のテストパターンを
用いてテストを行うことができる効果がある。

【００５２】この発明によれば、上記カウンタのテスト
時に、トリガ入力端子とカウンタとを直接接続するテス
ト用信号線を設けたので、カウンタのテスト時には、ト
リガ入力端子から入力される信号が直接カウンタにカウ
ントソースパルスとして入力され、カウンタはその入力
パルス数をカウントする。従って、電源電圧変動テスト
や温度変動テストなどにおいても、カウンタのカウント
開始タイミングを一定のタイミングに安定させることが
でき、一定のテストパターンを用いてテストを行うこと
ができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるマイクロコン
ピュータ集積回路装置２の要部構成を示すブロック図で
ある。

【図２】 この発明の実施の形態１によるタイマのテス
ト動作を示すタイミングチャートである。

【図３】 この発明の実施の形態２によるマイクロコン
ピュータ集積回路装置２の要部構成を示すブロック図で
ある。

【図４】 この発明の実施の形態２によるタイマのテス
ト動作を示すタイミングチャートである。

【図５】 この発明の実施の形態３によるマイクロコン
ピュータ集積回路装置２の要部構成を示すブロック図で
ある。

【図６】 この発明の実施の形態３によるタイマのテス
ト動作を示すタイミングチャートである。

【図７】 この発明の実施の形態４によるマイクロコン
ピュータ集積回路装置２の要部構成を示すブロック図で
ある。

【図８】 この発明の実施の形態５によるマイクロコン
ピュータ集積回路装置２の要部構成を示すブロック図で
ある。

【図９】 この発明の実施の形態５によるタイマのテス
ト動作を示すタイミングチャートである。

【図１０】 この発明の実施の形態６によるマイクロコ
ンピュータ集積回路装置２の要部構成を示すブロック図
である。

【図１１】 この発明の実施の形態６によるタイマのテ
スト動作を示すタイミングチャートである。

【図１２】 従来の集積回路装置の要部構成を示すブロ
ック図である。

【図１３】 従来の集積回路装置の問題となる動作を示
すタイミングチャートである。

【符号の説明】 ７，２６ 分周回路（内部クロック出力回路）、１２
トリガ入力端子、１３，２０ 同期回路、１４，２２
テスト用同期回路、１７ カウンタ、１８ 外部クロッ
ク入力端子、１９ クロックセレクタ、２１ スタート
ビットレジスタ、２５ モニタスイッチ、２７ トリガ
信号ラッチ回路（トリガ信号同期回路）、３０ 同期回
路（同期回路、トリガ信号同期回路）、３３ テスト用
信号線。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 トリガ信号が入力されるトリガ入力端子
   と、内部クロック信号を出力する内部クロック出力回路
   と、上記トリガ信号および上記内部クロック信号が入力
   され、上記トリガ信号がアサートされている期間、上記
   内部クロック信号をカウントソースパルスとして出力す
   る同期回路と、当該カウントソースパルスが入力され、
   その入力パルス数をカウントするカウンタとを備えた集
   積回路装置において、 上記トリガ信号および上記内部クロック信号が入力さ
   れ、上記内部クロック信号の分周クロック信号を生成
   し、その分周クロック信号でトリガ信号をラッチし、更
   に、そのラッチされたトリガ信号がアサートされている
   期間、上記内部クロック信号を出力するテスト用同期回
   路を設け、上記カウンタのテスト時には、このテスト用
   同期回路の出力を上記カウントソースパルスの替わりに
   当該カウンタに入力することを特徴とする集積回路装
   置。
2. 【請求項２】 データ書き換え可能で当該データに応じ
   たスタート信号を出力するスタートビットレジスタを設
   け、テスト用同期回路にはトリガ信号の替わりにこのス
   タート信号が入力されることを特徴とする請求項１記載
   の集積回路装置。
3. 【請求項３】 トリガ入力端子と同期回路との間のトリ
   ガ信号経路上に設けられ、テスト時にはテスト用同期回
   路の出力を当該トリガ入力端子に接続するモニタスイッ
   チを設けたことを特徴とする請求項２記載の集積回路装
   置。
4. 【請求項４】 トリガ信号が入力されるトリガ入力端子
   と、内部クロック信号を出力する内部クロック出力回路
   と、上記トリガ信号および上記内部クロック信号が入力
   され、上記トリガ信号がアサートされている期間、上記
   内部クロック信号をカウントソースパルスとして出力す
   る同期回路と、当該カウントソースパルスが入力され、
   その入力パルス数をカウントするカウンタとを備えた集
   積回路装置において、 外部クロック信号が入力される外部クロック入力端子
   と、内部クロック出力回路と同期回路との間の内部クロ
   ック信号経路上に設けられ、テスト時には当該内部クロ
   ック信号の替わりに上記外部クロック信号を当該同期回
   路に供給するクロックセレクタとを設けたことを特徴と
   する集積回路装置。
5. 【請求項５】 トリガ信号が入力されるトリガ入力端子
   と、内部クロック信号を出力する内部クロック出力回路
   と、上記トリガ信号および上記内部クロック信号が入力
   され、上記トリガ信号がアサートされている期間、上記
   内部クロック信号をカウントソースパルスとして出力す
   る同期回路と、当該カウントソースパルスが入力され、
   その入力パルス数をカウントするカウンタとを備えた集
   積回路装置において、 上記内部クロック出力回路は上記内部クロック信号の分
   周クロック信号を出力するとともに、上記トリガ信号お
   よび上記分周クロック信号が入力され、その分周クロッ
   ク信号でトリガ信号をラッチするトリガ信号同期回路を
   設け、上記カウンタのテスト時には、このトリガ信号同
   期回路の出力をトリガ信号の替わりに上記同期回路に入
   力することを特徴とする集積回路装置。
6. 【請求項６】 トリガ信号が入力されるトリガ入力端子
   と、内部クロック信号を出力する内部クロック出力回路
   と、上記トリガ信号および上記内部クロック信号が入力
   され、上記トリガ信号がアサートされている期間、上記
   内部クロック信号をカウントソースパルスとして出力す
   る同期回路と、当該カウントソースパルスが入力され、
   その入力パルス数をカウントするカウンタとを備えた集
   積回路装置において、 上記カウンタのテスト時に、トリガ入力端子とカウンタ
   とを直接接続するテスト用信号線を設けたことを特徴と
   する集積回路装置。