JP2718402B2 - インサーキット・エミュレータ内蔵用の時間測定回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はインサーキット・エ
ミュレータ内蔵用の時間測定回路に係わり、特にエミュ
レーション時におけるデバッグプログラムの所定の２点
間の処理時間を測定する測定時間に応じて分解能を変更
することができるインサーキット・エミュレータ内蔵用
の時間測定回路に関する。

【０００２】

【従来の技術】この種の従来の時間測定回路について図
面を参照しながら説明する。図８は従来のインサーキッ
ト・エミュレータ内蔵用の時間測定回路のブロック図で
ある。

【０００３】同図を参照すると、インサーキット・エミ
ュレータ５０とはマイクロコンピュータのプログラムを
デバッグするための装置である。インサーキット・エミ
ュレータ５０は、一般にマイクロコンピュータの開発中
のプログラムを実行させる機能（エミュレーション機
能）、エミュレーション中のプログラム実行履歴を格納
する機能（トレース機能）、エミュレーションを一時中
断させる機能（ブレーク機能）、マイクロコンピュータ
の内部メモリをダンプする機能（メモリダンプ機能）、
プログラムの実行時間を測定する機能（パフォーマンス
機能）などを持っている。

【０００４】以下にこのインサーキット・エミュレータ
５０の持つ実行時間を測定する機能について説明する。
エミュレーションブロック５１は一般にエバチップと呼
ばれるデバッグ機能を内蔵したマイクロコンピュータを
プログラム実行させるブロックであり、インサーキット
・エミュレータ５０ではこのエバチップが出力する各信
号をモニタすることにより、種々のデバッグ機能を実現
させている。

【０００５】イベント検出ブロック５２はエミュレーシ
ョンブロック５１から出力される現在プログラムが実行
しているアドレス、ステータスなどを監視し、イベント
検出ブロック５２内にあらかじめ設定されている値と一
致した時にイベントを発生させるブロックである。

【０００６】イベント検出ブロック２で発生したイベン
トはインサーキット・エミュレータ５０内の各デバッグ
回路５３をコントロールするために使用される。たとえ
ば１００ｈ番地を実行したところでトレースを開始した
い場合は、あらかじめスーパーバイザ６０からイベント
検出ブロック５２の所定のレジスタに１００ｈを設定し
ておくと、イベント検出ブロック５２ではエミュレーシ
ョンブロック５１からの信号を監視して、１００ｈ番地
を実行したところでイベントを発生する。ここで発生し
たイベントはトレースをコントロールする機能に割り振
られているためイベント発生と同期してトレースが開始
される。

【０００７】スーパーバイザ６０はインサーキット・エ
ミュレータ５０全体の制御を行っているブロックであ
り、スーパーバイザＣＰＵ、メモリ、外部インターフェ
ース回路などで構成されている。 時間測定回路５４は
イベント検出ブロック５２に設定した時間測定のスター
トイベントとストップイベントから作られるカウントイ
ネーブル信号がハイレベルの期間の時間を測定する回路
である。

【０００８】以下に従来例の時間測定回路５４の回路構
成について説明する。時間測定回路５４を動作させるた
めの基本クロックを発生する発振器５５は、１ＭＨｚの
周波数で発振する水晶発振器である。分周回路５６は発
振器５５のクロックを１／１〜１／１２８に分周する回
路である。セレクタ５７はプリスケーラ５８からの出力
信号により分周比を選択してカウンタ５７に出力する回
路である。プリスケーラ５８はスーパーバイザ６０から
読み書き可能なレジスタであり３ビットのラッチで構成
されている。

【０００９】このためプリスケーラ６０にはあらかじめ
測定時間に応じた分周比を設定する必要がある。たとえ
ば、プリスケーラ５８に０００Ｂを設定する場合は分周
比１／１が、００１Ｂを設定している場合は分周比１／
２が、以下１１１Ｂを設定している場合は分周比１／１
２８が選択される。

【００１０】時間測定回路５４の構成図を示した図９を
参照すると、カウンタ５９は１６ビットの非同期カウン
タであり、カウントイネーブル信号がハイレベルの間に
カウントを行い、ローレベルの間はカウントを行わずカ
ウント値を保持している。カウント値はカウントが停止
中にスーパーバイザ６０から読むことができ、またカウ
ンタのクリアはスーパバイザ６１からのリセット信号で
行うことができる。

【００１１】従来例の時間測定回路５４では、プリスケ
ーラ５８にあらかじめ設定したデータによってカウンタ
５９の分解能、最大測定時間が一意的に決まる。また測
定時間は下記の計算式で算出される。

【００１２】測定時間＝分解能×カウンタの値 従来例のカウンタの分解能と最大測定時間を示した図１
０を参照すると、最小の分解能である１μＳで測定した
場合は、６５，５３６μＳまで測定可能であるが、それ
以上の時間の測定をする場合は、プリスケーラ５８に設
定するデータを０ｈ〜７ｈまで変更することによりより
分解能が１２８μｓｅｃで、最大測定時間が８，３８
８，６０８μｓｅｃまでの長時間の測定を行うことがで
きる。

【００１３】カウンタ５９がＦＦＦＦｈになるとオーバ
ーフローフラグ６１がセットされ、このオーバーフロー
フラグ６１がセットされている状態ではカウンタの最大
測定時間を越えており、正しい測定結果が得られないこ
とを意味する。

【００１４】インサーキット・エミュレータ５０では、
時間測定機能はプログラムのある２点間の処理時間を測
定するために使用される。一般にその２点間の測定時間
が長いほど分解能は低くてもよく、短いほど分解能の高
い測定が要求されるが、望ましいのは測定可能な限り分
解能は高い方が良い。従来の技術ではその分解能をあら
かじめユーザがプリスケーラ５８に設定しなくてはなら
ないため最適な分解能での測定が困難である。

【発明が解決しようとする課題】上述したように、従来
の技術ではカウンタクロックの分周比をあらかじめプリ
スケーラに設定しておかなければならないが、時間を測
定する前に最適な分解能を決定するのは困難であるとい
う問題点がある。このため、最適な分解能で測定するた
めにはプリスケーラへの設定を試行錯誤で行わなければ
ならなくなり、デバッグの効率が悪くなるという問題点
があった。

【００１５】本発明の目的は、上述した問題点に鑑みな
されたものであり、マイクロコンピュータのエミュレー
ションにおけるデバッグプログラムの所定の２点間の処
理時間を測定するときに、その測定時間に応じて分解能
を変更することができ、かつ測定時間に応じて自動的に
最適な分解能で測定できる時間測定回路を提供すること
にある。

【００１６】

【課題を解決するための手段】本発明のインサーキット
・エミュレータ内蔵用の時間測定回路の特徴は、一定の
周波数のクロックを発生させる手段と、前記クロックを
あらかじめ定めた複数の分周比で分周する分周手段と、
この分周手段によって分周された前記分周比に対応する
複数のクロックから１つのクロックの選択を行う選択手
段と、前記選択手段にて選択するクロックの前記分周比
の指定値を格納する分周比指定値格納手段と、前記分周
比選択手段で選択された分周比のクロックによってカウ
ント動作を行うカウント手段とを有するイサーキット・
エミュレータ内蔵用の時間測定回路において、カウント
中に前記カウント手段がオーバーフローをするたびに、
このオーバーフロー信号で前記分周比指定値格納手段を
書き換えて前記分周比選択手段が出力するクロックの分
周比を変更しこの分周比に応答して前記カウント手段の
カウント動作を開始させる第１のカウント時間設定手段
または前記オーバーフローで前記分周比選択手段の出力
する分周比の変化に応答してカウント開始する時の前記
カウント手段の初期値が全カウント値の１／２の値とな
る第２のカウント時間設定手段のいずれかを有すること
にある。

【００１７】また、前記第１のカウント時間設定手段
は、前記分周比指定値格納手段が複数ビットのフリップ
フロップ回路を従属接続したカウンタであって、かつ前
記カウント手段があかじめ定める所定ビットのフリップ
フロップ回路を従属接続してなり前記第１のカウンタの
前記指示に応じて前記選択手段が選択出力するクロック
をカウントしかつ前記所定ビットのフリップフロップ回
路それぞれの出力信号が供給される論理回路の出力をオ
ーバーフロー信号として出力するカウンタであるとき
に、前記オーバーフロー信号を前記分周比指定値格納手
段のカウンタがカウントし、そのカウント結果の並列出
力を前記選択手段の所定の分周比を指定するための指定
値とするとともに、前記カウント手段のカウンタは、全
ビットがロウレベルの状態を初期値として前記指定値で
変更された分周比のクロックをカウントするように構成
することができる。

【００１８】さらに、前記第２のカウント時間設定手段
は、前記分周比指定値格納手段が複数ビットのフリップ
フロップ回路を従属接続したカウンタであって、かつ前
記カウント手段が所定ビットのフリップフロップ回路と
最終段にラッチ回路とを従属接続しかつ全ビットの並列
出力を入力する論理回路の出力を前記オーバーフロー信
号として出力するカウンタであるときに、オーバーフロ
ーしたときの最上位ビットのハイレベルを前記ラッチ回
路が記憶しかつ前記オーバーフロー信号を前記分周比指
定値格納手段のカウンタがカウントし、そのカウント結
果の並列出力を前記選択手段の所定の分周比を変更する
ための指定値とするとともに、前記カウント手段のカウ
ンタは、前記ラッチ回路が記憶した最上位ビットのみが
ハイレベルにある状態を初期値として前記指定値で変更
された分周比のクロックをカウントするように構成する
こともできる。

【００１９】

【発明の実施の形態】実施例１の時間測定回路について
図面を参照しながら説明する。

【００２０】図１は第１の実施の形態におけるインサー
キット・エミュレータ内蔵用の時間測定回路ブロック図
である。インサーキット・エミュレータ１とは、マイク
ロコンピュータのプログラムをデバッグするための装置
である。インサーキット・エミュレータ１は、一般にマ
イクロコンピュータの開発中のプログラムを実行させる
機能（エミュレーション機能）、エミュレーション中の
プログラム実行履歴を格納する機能（トレース機能）、
エミュレーションを一時中断させる機能（ブレーク機
能）、マイクロコンピュータの内部のメモリをダンプす
る機能（メモリダンプ機能）、およびプログラムの実行
時間を測定する機能（パフォーマンス測定機能）などを
持っている。以下にこのインサーキット・エミュレータ
１の持つ実行時間を測定する機能について説明する。

【００２１】エミュレーションブロック２は、一般にエ
バチップと呼ばれるデバッグ機能を内蔵したマイクロコ
ンピュータをプログラム実行させるブロックであり、イ
ンサーキット・エミュレータ１ではこのエバチップが出
力する各信号をモニタすることにより、種々のデバッグ
機能を実現させている。

【００２２】イベント検出ブロック３は、エミュレーシ
ョンブロック１から出力される現在プログラムが実行し
ているアドレスおよび（ステータスなどを監視し、イベ
ント検出ブロック３内にあらかじめ設定されている値と
一致した時にイベントを発生させるブロックである。

【００２３】イベント検出ブロック３で発生したイベン
トは、インサーキット・エミュレータ１内の各デバッグ
回路４をコントロールするために使用される。たとえば
１００ｈ番地を実行したところでトレースを開始したい
場合は、あらかじめスーパーバイザ１１からイベント検
出ブロック３の所定のレジスタに１００ｈを設定してお
くと、イベント検出ブロック３ではエミュレーションブ
ロック２からあ与えられる信号を監視して、１００ｈ番
地を実行したところでイベントを発生する。ここで発生
したイベントは、トレースをコントロールする機能に割
り振られているためイベント発生と同期してトレースが
開始される。

【００２４】スーパバイザ１１はインサーキット・エミ
ュレータ１全体の制御を行っているブロックであり、ス
ーパーバイザＣＰＵ、メモリおよび外部インターフェー
ス回路などで構成されている。

【００２５】間測定回路５は、イベント検出ブロック３
に設定した時間測定のスタートイベントとストップイベ
ントから作られるカウントイネーブル信号とがハイレベ
ルの期間の時間を測定する回路である。以下に第１の実
施の形態における時間測定回路５の回路構成について説
明する。

【００２６】時間測定回路５を動作させるための基本ク
ロックを発生する発振器６は、１ＭＨｚの周波数で発振
する水晶発振器である。分周回路７は発振器６のクロッ
クを１／１〜１／１２８に分周する回路である。

【００２７】セレクタ８はプリスケーラ９からの出力信
号により分周比を選択してカウンタ５７に出力する回路
である。

【００２８】プリスケーラ９は、スーパーバイザ・バス
から読み書き可能なレジスタであり、Ｊ−Ｋフリップフ
ロップ回路（以下、ＪＫＦＦと称す）９１〜９３を従属
接続しそのＪ−Ｋ端子を抵抗素子Ｒ１によりプルアップ
した公知の３ビットのカウンタで構成される。たとえ
ば、プリスケーラ９に０００Ｂが設定している場合は分
周比１／１が、００１Ｂが設定されている場合は分周比
１／２が、以下１１１Ｂが設定されている場合は分周比
１／１２８がそれぞれ選択される。

【００２９】時間測定回路５の構成図を示した図２を参
照すると、カウンタ１０は１６ビットのＪＫＦＦ１１１
〜１２６を従属接続し、Ｊ−Ｋ端子を抵抗素子Ｒ１によ
りプルアップするとともに、イベント検出ブロック３の
カウントイネーブル信号３３およびセレクタ８の選択出
力（分周比）３２が供給されるＡＮＤ回路１２８出力を
クロック入力とし、それぞれのカウンタ出力信号３４を
ＮＡＮＤ回路１２７で論理をとり、その出力をオーバー
フロー信号３５としてプリスケーラ９のＪＫＦＦ９１〜
９３のクロック端子とするように構成される公知の非同
期カウンタである。

【００３０】カウントイネーブル信号３３が論理レベル
のハイレベルの間にカウントを行い、ローレベルの間は
カウントを行わずカウント値を保持している。このカウ
ント値はカウントが停止中に信号３４を介してスーパー
バイザ１１から読むことができる。また、カウンタのク
リアはスーパバイザ１１からのリセット信号３６で行う
ことができる。

【００３１】本発明の時間測定回路５では、プリスケー
ラ９にあらかじめ分周比を設定するのではなく、カウン
タ１０がオーバーフローすると、そのオーバーフロー信
号３５がプリスケーラ９のクロックとして供給されるの
で、その度にカウントアップし、設定されているデータ
を＋１する構成になっている。

【００３２】第１の実施の形態における時間測定回路の
動作説明用タイミングチャートを示した図３を参照する
と、プリスケーラ９には初期状態で０００Ｂが書き込ま
れているため、プリスケーラ出力信号３１も０００Ｂが
出力されている。このため、セレクタ８は分周比１／１
のクロックをセレクタ出力３２としてカウンタ１０のＡ
ＮＤ回路１２８に出力している。

【００３３】カウンタ１０はカウントイネーブル信号３
３がハイレベルのときセレクタ出力３２をクロックとし
てカウント動作を行うが、カウンタの値がＦＦＦＦｈに
なるとオーバーフロー信号３５がロウレベルになり、プ
リスケーラ９を＋１する。プリスケーラ出力信号３１が
００１Ｂになると、セレクタ８は分周比１／２のクロッ
クをセレクタ出力３２に出力し、カウンタ１０は０００
０ｈからカウントを始める。この動作を繰り返すことに
よりプリスケーラ９がオーバーフローするまで時間測定
を行うことができる。

【００３４】以上の説明のように本発明の時間測定回路
では、あらかじめプリスケーラに分周比を設定する必要
がなく、さらに短い時間の測定では分解能が高く、長い
時間の測定も自動的に分解能を低くして行える。時間測
定終了後にスーパーバイザ１１からカウンタ１０とプリ
スケーラ９の値を読むことにより、測定時間は下記の計
算式で一意的に決まる。

【００３５】測定時間＝カウンタの値×現在の分解能＋
ＺここでＺは現在のカウント値以前までの分解能のカウ
ント数の累積変数であり、図４にプリスケーラの値、ク
ロック数端数および分解能との対応を示す。

【００３６】この式から最大測定時間は１６，７１１，
６８０μＳとなる。

【００３７】上述の測定時間の計算は、多少複雑にはな
っているがスーパーバイザ１１が行うため、全く問題な
く算出することができる。

【００３８】このように、本発明ではプリスケーラ９を
カウンタ構成にすることにより、あらかじめ分解能を決
定する必要なく、適当な分解能で時間測定を行うことが
できるメリットがある。また、従来と比較してもハード
ウェアの規模を大きくする必要がない。

【００３９】次に第２の実施の形態を図面を参照しなが
ら説明する。第２の実施の形態における時間測定回路３
０の構成図を示した図５を参照すると、第１の実施の形
態との相違点はカウンタ２９の構成が１５ビットのＪＫ
ＦＦ１１１〜１２５と１ビットのＬＡＴＣＨ１２９で構
成されていることである。

【００４０】ＬＡＴＣＨ１２９はカウンタ２９の最上位
ビットに割り当てられており、リセット状態のロウレベ
ルから１度ハイレベルになるとリセット以外ではロウレ
ベルにならない。またこの回路でも第１の実施の形態同
様にカウンタ２９がオーバーフローする度にプリスケー
ラ９を＋１する。

【００４１】しかし、ここでのカウンタ２９はオーバー
フロー後もＬＡＴＣＨ１２９がハイレベルにあるため、
ＪＫＦＦ１０１〜１２５がＦＦＦＦｈの次のタイミング
でロウレベルに遷移しても最上位ビットはハイレベルを
維持し、したがってカウンタ値は８０００ｈを指してい
る。

【００４２】第２の実施の形態における時間測定回路３
０の動作説明用タイミングチャートを示した図６を参照
すると、プリスケーラ９には初期状態で０００Ｂが書き
込まれているため、プリスケーラ出力信号３１も０００
Ｂが出力されている。このため、セレクタ８は分周比１
／１のクロックをセレクタ出力３２として出力してい
る。

【００４３】上述したようにカウンタ２９はセレクタ出
力３２をクロックとしてカウント動作を行うが、カウン
タ２９の値がＦＦＦＦｈになるとオーバーフロー信号３
５がロウレベルになり、この信号をクロック入力とする
プリスケーラ９を＋１する。

【００４４】＋１されてプリスケーラ出力信号３１が０
００Ｂから００１Ｂになると、セレクタ８は分周比１／
２のクロックをセレクタ出力３２として出力する。この
ときに最上位ビットのＬＡＴＣＨ１２９の出力３９がハ
イレベルを維持しているため８０００ｈ、すなわち全カ
ウント数の１／２の値からカウントを始める。カウンタ
２９が８０００ｈからカウントを始めるということは、
直前の分周比でカウントした分もあらかじめ含んだ状態
でカウントを行うことになるのでカウント終了後の測定
時間の算出が容易にできる。

【００４５】第２の実施の形態における時間測定回路３
０の測定時間、分解能を示した図７を参照すると、時間
測定回路３０では、あらかじめプリスケーラ９に分周比
を設定する必要がなく、さらに短い時間の測定では分解
能が高く、長い時間の測定も自動的に分解能を低くして
行える。さらに時間測定終了後にスーパーバイザ１１か
らカウンタ２９とプリスケーラ９の値を読むことによ
り、測定時間は下記の計算式で一意的に決まる。

【００４６】測定時間＝現在の分解能×カウンタの値 上述の測定時間の計算は、従来の技術と同じ計算式で算
出できるためスーパーバイザの制御プログラムを容易に
作成できるというメリットがある。また、従来と比較し
てもハードウェアの規模を大きくする必要がない。

【００４７】なお、上述の第１および第２の実施の形態
においては、プリスケーラ９の構成を３ビットカウンタ
で、カウンタ１０および２９は１６ビットでそれぞれ説
明したが、３ビットおよび１６ビットに限定されるもの
ではない。

【００４８】

【発明の効果】以上説明したように本発明のインサーキ
ットエミュレータ内蔵用の時間測定回路は、カウンタの
分周比を決めているプリスケーラの値をカウンタのオー
バーフロー信号によってインクリメントするように構成
にすることによって、測定時間が短い場合は高分解能の
測定が可能であり、長い場合は分解能は低いがより長時
間の測定が可能になるという利点がある。また、プリス
ケーラへの設定は自動的に行われるため、ユーザがあら
かじめプリスケーラに分周比を設定する必要がないとい
う利点もある。

【図面の簡単な説明】

【図１】第１の実施の形態を内蔵するインサーキット・
エミュレータの要部のブロック図である。

【図２】第１の実施の形態の時間測定回路の構成図であ
る。

【図３】第１の実施の形態の動作説明用タイミングチャ
ートである。

【図４】第１の実施の形態における累積変数Ｚを示す図
である。

【図５】第２の実施の形態の時間測定回路の構成図であ
る。

【図６】第２の実施の形態の動作説明用タイミングチャ
ートである。

【図７】第２の実施の形態における測定時間、分解能を
示す図である。

【図８】従来例の時間測定回路を内蔵するインサーキッ
ト・エミュレータの要部のブロック図である。

【図９】従来例の時間測定回路のブロック図である。

【図１０】

【符号の説明】

１，５０ インサーキット・エミュレータ ２，５１ エミュレーション・ブロック ３，５２ イベント検出ブロック ４，５３ デバッグ回路 ５，５４ 時間測定回路 ６，５５ 発振器 ７，５６ 分周回路 ８，５７ セレクタ ９，５８ プリスケーラ １０，２９，５９ カウンタ １１，６０ スーパーバイザ ３０ 実施例２の時間測定回路 ３１ プリスケーラ出力信号 ３２ セレクタ出力信号 ３３ カウントイネーブル信号 ３４ カウンタ出力信号 ３５ オーバーフロー信号 ３６ ＪＫＦＦ２５の出力信号 ３７ ＪＫＦＦ２６の出力信号 ３８ ＪＫＦＦ２５の出力信号 ３９ ＬＡＴＣＨ２７の出力信号 ５０ ーパーバイザ ６１ オーバーフローフラグ １０１〜１２５ ＪＫフリップフロップ １２６ ＬＡＴＣＨ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 一定の周波数のクロックを発生させる手
   段と、前記クロックをあらかじめ定めた複数の分周比で
   分周する分周手段と、この分周手段によって分周された
   前記分周比に対応する複数のクロックから１つのクロッ
   クの選択を行う選択手段と、前記選択手段にて選択する
   クロックの前記分周比の指定値を格納する分周比指定値
   格納手段と、前記分周比選択手段で選択された分周比の
   クロックによってカウント動作を行うカウント手段とを
   有するイサーキット・エミュレータ内蔵用の時間測定回
   路において、カウント中に前記カウント手段がオーバー
   フローをするたびに、このオーバーフロー信号で前記分
   周比指定値格納手段を書き換えて前記分周比選択手段が
   出力するクロックの分周比を変更しこの分周比に応答し
   て前記カウント手段のカウント動作を開始させる第１の
   カウント時間設定手段または前記オーバーフローで前記
   分周比選択手段の出力する分周比の変化に応答してカウ
   ント開始する時の前記カウント手段の初期値が全カウン
   ト値の１／２の値となる第２のカウント時間設定手段の
   いずれかを有するインサーキット・エミュレータ内蔵用
   の時間測定回路。
2. 【請求項２】 前記第１のカウント時間設定手段は、前
   記分周比指定値格納手段が複数ビットのフリップフロッ
   プ回路を従属接続したカウンタであって、かつ前記カウ
   ント手段があかじめ定める所定ビットのフリップフロッ
   プ回路を従属接続してなり前記第１のカウンタの前記指
   示に応じて前記選択手段が選択出力するクロックをカウ
   ントしかつ前記所定ビットのフリップフロップ回路それ
   ぞれの出力信号が供給される論理回路の出力をオーバー
   フロー信号として出力するカウンタであるときに、前記
   オーバーフロー信号を前記分周比指定値格納手段のカウ
   ンタがカウントし、そのカウント結果の並列出力を前記
   選択手段の所定の分周比を指定するための指定値とする
   とともに、前記カウント手段のカウンタは、全ビットが
   ロウレベルの状態を初期値として前記指定値で変更され
   た分周比のクロックをカウントするように構成される請
   求項１記載のインサーキット・エミュレータ内蔵用の時
   間測定回路。
3. 【請求項３】 前記第２のカウント時間設定手段は、前
   記分周比指定値格納手段が複数ビットのフリップフロッ
   プ回路を従属接続したカウンタであって、かつ前記カウ
   ント手段が所定ビットのフリップフロップ回路と最終段
   にラッチ回路とを従属接続しかつ全ビットの並列出力を
   入力する論理回路の出力を前記オーバーフロー信号とし
   て出力するカウンタであるときに、オーバーフローした
   ときの最上位ビットのハイレベルを前記ラッチ回路が記
   憶しかつ前記オーバーフロー信号を前記分周比指定値格
   納手段のカウンタがカウントし、そのカウント結果の並
   列出力を前記選択手段の所定の分周比を変更するための
   指定値とするとともに、前記カウント手段のカウンタ
   は、前記ラッチ回路が記憶した最上位ビットのみがハイ
   レベルにある状態を初期値として前記指定値で変更され
   た分周比のクロックをカウントするように構成される請
   求項１記載のインサーキット・エミュレータ内蔵用の時
   間測定回路。