JP2773546B2 - パルス発生回路 - Google Patents
パルス発生回路Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G06F1/14—Time supervision arrangements, e.g. real time clock
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パルス発生回路に関す
る。
る。
【０００２】
【従来の技術】パルスを出力する回路構成には種々のも
のが存在するが、その中の一つとして、タイマを利用し
て時間もしくはイベント計測をすることで、所定タイミ
ングで信号を出力し、パルスを発生させる構成のものが
ある。
のが存在するが、その中の一つとして、タイマを利用し
て時間もしくはイベント計測をすることで、所定タイミ
ングで信号を出力し、パルスを発生させる構成のものが
ある。
【０００３】本タイマ構成にも複数の実現方法が存在す
る。通常、時間計測またはイベント計測をするタイマ
に、所定のタイミングで一致信号を発生するコンペアレ
ジスタが接続され、事前に所望の時間カウント値、また
はイベントカウント値をこのコンペアレジスタに設定し
ておき、タイマがカウントを開始して、コンペアレジス
タに格納された値と一致がとれたところで一致信号を発
生する。この一致信号が、フリップフロップをアクティ
ブにすることで、外部にパルスを発生する構成をとる。
る。通常、時間計測またはイベント計測をするタイマ
に、所定のタイミングで一致信号を発生するコンペアレ
ジスタが接続され、事前に所望の時間カウント値、また
はイベントカウント値をこのコンペアレジスタに設定し
ておき、タイマがカウントを開始して、コンペアレジス
タに格納された値と一致がとれたところで一致信号を発
生する。この一致信号が、フリップフロップをアクティ
ブにすることで、外部にパルスを発生する構成をとる。
【０００４】通常、一つのタイマに複数のコンペアレジ
スタが接続され、この複数のコンペアレジスタからの一
致信号の組合せで種々のパルスを発生させている。この
場合、タイマがカウントするカウントクロックは、時間
の場合と、外部イベントの場合があるが、どちらでも利
用できるように選択可として、モード設定で指定できる
ような構成になっていることが多い。
スタが接続され、この複数のコンペアレジスタからの一
致信号の組合せで種々のパルスを発生させている。この
場合、タイマがカウントするカウントクロックは、時間
の場合と、外部イベントの場合があるが、どちらでも利
用できるように選択可として、モード設定で指定できる
ような構成になっていることが多い。
【０００５】しかし、通常、利用前にモード設定にて時
間か、外部イベントかを決定させて使うため、１つの出
力パルス内で、時間と外部イベントとを混在させる用途
の時にはタイマ構成に工夫が必要となる。
間か、外部イベントかを決定させて使うため、１つの出
力パルス内で、時間と外部イベントとを混在させる用途
の時にはタイマ構成に工夫が必要となる。
【０００６】図５のタイマ構成例は、従来採っている構
成の１つの例である。図６は、図５のタイマを利用した
時のパルス出力波形の例である。以下、図５のタイマ構
成と図６を例にとって、時間、外部イベント混在のパル
ス出力の従来方法について説明を加える。
成の１つの例である。図６は、図５のタイマを利用した
時のパルス出力波形の例である。以下、図５のタイマ構
成と図６を例にとって、時間、外部イベント混在のパル
ス出力の従来方法について説明を加える。
【０００７】このタイマは、タイマ１、タイマ１３、外
部イベントでタイマ１をクリアしてカウントを開始する
基準信号ＩＮＴＰ２、カウントクロックとしての時間入
力Φ３、カウントクロックとしての外部イベントＴＩ
４、コンペアレジスタ１０と１１、コンペアレジスタ１
０の一致信号５のタイミングでタイマ１３の値を採り込
むキャプチャレジスタ１２、ＲＳフリップフロップ６、
パルス出力信号ＴＯ７とから構成されている。つまり、
図５のタイマは、時間計測用のタイマ１３と、外部イベ
ント計測用のタイマ１の２系統のタイマを有している。
部イベントでタイマ１をクリアしてカウントを開始する
基準信号ＩＮＴＰ２、カウントクロックとしての時間入
力Φ３、カウントクロックとしての外部イベントＴＩ
４、コンペアレジスタ１０と１１、コンペアレジスタ１
０の一致信号５のタイミングでタイマ１３の値を採り込
むキャプチャレジスタ１２、ＲＳフリップフロップ６、
パルス出力信号ＴＯ７とから構成されている。つまり、
図５のタイマは、時間計測用のタイマ１３と、外部イベ
ント計測用のタイマ１の２系統のタイマを有している。
【０００８】図６のＴＯ７波形におけるＴ１は、基準点
ＩＮＴＰの発生からの外部イベントベースのカウント値
を表しており、同様にＴ２は出力パルスがアクティブに
なってからインアクティブになるまでの時間ベースのカ
ウント値を表している。
ＩＮＴＰの発生からの外部イベントベースのカウント値
を表しており、同様にＴ２は出力パルスがアクティブに
なってからインアクティブになるまでの時間ベースのカ
ウント値を表している。
【０００９】Ｔ１は事前にコンペアレジスタ１０に格納
しておく。外部イベントＩＮＴＰ２の発生でタイマ１が
外部イベントＴＩ４のカウント動作を開始する。タイマ
１がカウントアップしていき、コンペアレジスタ１０に
格納されているカウント値Ｔ１との一致がとれたところ
で、一致信号５を発生する。
しておく。外部イベントＩＮＴＰ２の発生でタイマ１が
外部イベントＴＩ４のカウント動作を開始する。タイマ
１がカウントアップしていき、コンペアレジスタ１０に
格納されているカウント値Ｔ１との一致がとれたところ
で、一致信号５を発生する。
【００１０】一致信号５は割込みコントローラに対する
割込み信号ＩＮＴであり、且つキャプチャレジスタ１２
に対して採り込みタイミングを与える信号でもある。
尚、割込みコントローラは、数々の割込みを受け付け、
優先順位制御等の制御を行なった後にＣＰＵに対して、
割込みを与えるユニットであるが、本発明の主旨とは直
接関係ないため、図示と動作説明は省略する。
割込み信号ＩＮＴであり、且つキャプチャレジスタ１２
に対して採り込みタイミングを与える信号でもある。
尚、割込みコントローラは、数々の割込みを受け付け、
優先順位制御等の制御を行なった後にＣＰＵに対して、
割込みを与えるユニットであるが、本発明の主旨とは直
接関係ないため、図示と動作説明は省略する。
【００１１】一致信号５の発生タイミングで、ＲＳフリ
ップフロップ６はセットされ、パルス出力信号ＴＯ７は
アクティブ状態となる。また同時に、キャプチャレジス
タ１２には、時間Φ３をカウントしているタイマ１３の
値が採り込まれる。そして同時に割込み信号ＩＮＴを発
生するため、割込みを受け付けたＣＰＵは、割込み処理
の中で、キャプチャレジスタ１２に格納されている値を
採り込み、この値にＴ２を加算したカウント値をコンペ
アレジスタ１１に格納する処理を行なう。
ップフロップ６はセットされ、パルス出力信号ＴＯ７は
アクティブ状態となる。また同時に、キャプチャレジス
タ１２には、時間Φ３をカウントしているタイマ１３の
値が採り込まれる。そして同時に割込み信号ＩＮＴを発
生するため、割込みを受け付けたＣＰＵは、割込み処理
の中で、キャプチャレジスタ１２に格納されている値を
採り込み、この値にＴ２を加算したカウント値をコンペ
アレジスタ１１に格納する処理を行なう。
【００１２】コンペアレジスタ１１に格納された値とタ
イマ１３との一致がとれると、その一致信号は、ＲＳフ
リップフロップ６をリセットし、パルス出力信号ＴＯ７
をインアクティブにする。
イマ１３との一致がとれると、その一致信号は、ＲＳフ
リップフロップ６をリセットし、パルス出力信号ＴＯ７
をインアクティブにする。
【００１３】このような処理を行なうことで、時間と外
部イベントの異なるカウントクロックを、１つのパルス
出力に混在させることができる。尚、この例では外部の
基準信号ＩＮＴＰ２からのディレイを外部イベントベー
スで、パルス出力信号の幅を時間ベースで与える例を提
示したが、これを逆にする構成とすることも当然可能で
ある。
部イベントの異なるカウントクロックを、１つのパルス
出力に混在させることができる。尚、この例では外部の
基準信号ＩＮＴＰ２からのディレイを外部イベントベー
スで、パルス出力信号の幅を時間ベースで与える例を提
示したが、これを逆にする構成とすることも当然可能で
ある。
【００１４】尚、本構成のタイマ例としては、ＮＥＣ製
の１６ビットマイクロコンピュータであるμＰＤ７８６
０２／７８６００のユーザズマニュアルに詳細が記述さ
れている。
の１６ビットマイクロコンピュータであるμＰＤ７８６
０２／７８６００のユーザズマニュアルに詳細が記述さ
れている。
【００１５】
【発明が解決しようとする課題】以上説明した構成で、
時間と外部イベントの異なるカウントクロックを、１つ
のパルス出力に混在させることが可能にはなるが、これ
は１つのパルス出力を生成するために２つをタイマで利
用しなければならず、ハードウェア量が多くなり、経済
的ではない。また、この傾向はパルス出力信号の本数が
増大するにつれ顕著になってくる。
時間と外部イベントの異なるカウントクロックを、１つ
のパルス出力に混在させることが可能にはなるが、これ
は１つのパルス出力を生成するために２つをタイマで利
用しなければならず、ハードウェア量が多くなり、経済
的ではない。また、この傾向はパルス出力信号の本数が
増大するにつれ顕著になってくる。
【００１６】本発明の目的は、タイマ１つだけで外部イ
ベントと時間混在のパルス出力信号を生成するパルス出
力回路を提供することにある。
ベントと時間混在のパルス出力信号を生成するパルス出
力回路を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るパルス発生回路は、第１のパルス信号
と第２のパルス信号とを選択する選択手段と、 前記選択
手段により選択されたパルス信号を計数する計数手段
と、 所定値を記憶すると共に前記計数手段の計数値と比
較して値が一致すると一致信号を出力する第１の記憶・
比較手段及び第２の記憶・比較手段とを有し、 前記第１
のパルス信号を前記計数手段で計数して前記第１の記憶
・比較手段より出力する前記一致信号により前記選択手
段を切り換えて前記第２のパルス信号を前記計数手段で
計数し、該計数値を前記第２の記憶・比較手段により比
較一致検出するようにしたものである。
め、本発明に係るパルス発生回路は、第１のパルス信号
と第２のパルス信号とを選択する選択手段と、 前記選択
手段により選択されたパルス信号を計数する計数手段
と、 所定値を記憶すると共に前記計数手段の計数値と比
較して値が一致すると一致信号を出力する第１の記憶・
比較手段及び第２の記憶・比較手段とを有し、 前記第１
のパルス信号を前記計数手段で計数して前記第１の記憶
・比較手段より出力する前記一致信号により前記選択手
段を切り換えて前記第２のパルス信号を前記計数手段で
計数し、該計数値を前記第２の記憶・比較手段により比
較一致検出するようにしたものである。
【００１８】また、前記第１の記憶・比較手段により記
憶する所定値と前記計数手段の計数値と比較して一致し
た前記一致信号により前記計数手段を初期化する機能を
有するものである。
憶する所定値と前記計数手段の計数値と比較して一致し
た前記一致信号により前記計数手段を初期化する機能を
有するものである。
【００１９】また、前記第２の記憶・比較手段に記憶す
る所定値を、該パルス発生回路の動作中にＣＰＵからの
出力信号により変更処理する機能を有するものである。
る所定値を、該パルス発生回路の動作中にＣＰＵからの
出力信号により変更処理する機能を有するものである。
【００２０】また前記第１の記憶・比較手段より出力す
る一致信号により第１の状態を記憶し、前記第２の記憶
・比較手段より出力する一致信号により第２の状態を記
憶する記憶手段を有し、 前記記憶手段より記憶状態に従
った論理レベルを出力するようにしたものである。
る一致信号により第１の状態を記憶し、前記第２の記憶
・比較手段より出力する一致信号により第２の状態を記
憶する記憶手段を有し、 前記記憶手段より記憶状態に従
った論理レベルを出力するようにしたものである。
【００２１】
【作用】タイマに、外部イベントまたは時間をカウント
クロックとして選択するクロック選択機能を付与し、特
定のコンペアレジスタからの一致信号で、前記タイマの
クロック選択機能を操作することによって、前記カウン
トクロックを、前記外部イベントまたは時間に切り換え
る。
クロックとして選択するクロック選択機能を付与し、特
定のコンペアレジスタからの一致信号で、前記タイマの
クロック選択機能を操作することによって、前記カウン
トクロックを、前記外部イベントまたは時間に切り換え
る。
【００２２】
【実施例】以下、本発明について図を用いて説明する。
【００２３】（実施例１）図１は、本発明の実施例１を
示すブロック図、図２は、図１のパルス発生回路を利用
した時のパルス出力波形を示す波形図である。
示すブロック図、図２は、図１のパルス発生回路を利用
した時のパルス出力波形を示す波形図である。
【００２４】図１において、本実施例に係るパルス発生
回路は、一つのタイマ１と、複数のコンペアレジスタ１
０，１１と、ＲＳフリップフロップ６とを有している。
また、本発明に係るパルス発生回路は、マイクロコンピ
ュータのＣＰＵと単一半導体基板上に内蔵されている。
また、それらを作動させる信号として、外部イベントで
タイマ１をクリアしてカウントを開始する基準信号ＩＮ
ＴＰ（外部イベント信号）２、カウントクロックとして
の時間入力Φ（時間信号）３と、カウントクロックとし
ての外部イベントＴＩ（外部イベント信号）４と、コン
ペアレジスタ１０の一致信号５と、パルス出力信号ＴＯ
７とを備えている。
回路は、一つのタイマ１と、複数のコンペアレジスタ１
０，１１と、ＲＳフリップフロップ６とを有している。
また、本発明に係るパルス発生回路は、マイクロコンピ
ュータのＣＰＵと単一半導体基板上に内蔵されている。
また、それらを作動させる信号として、外部イベントで
タイマ１をクリアしてカウントを開始する基準信号ＩＮ
ＴＰ（外部イベント信号）２、カウントクロックとして
の時間入力Φ（時間信号）３と、カウントクロックとし
ての外部イベントＴＩ（外部イベント信号）４と、コン
ペアレジスタ１０の一致信号５と、パルス出力信号ＴＯ
７とを備えている。
【００２５】また、タイマ１に入力されているカウント
クロック機能は、時間入力Φ３と外部イベントＴＩ４に
切り換えられるような構成になっており、先の一致信号
５がこの切り換えタイミングを与えている。
クロック機能は、時間入力Φ３と外部イベントＴＩ４に
切り換えられるような構成になっており、先の一致信号
５がこの切り換えタイミングを与えている。
【００２６】図２のパルス出力信号ＴＯ７波形における
外部イベントＴ１は、基準点ＩＮＴＰの発生からの外部
イベントベースのカウント値を表しており、同様にＴ２
は出力パルスがアクティブになってからインアクティブ
になるまでの時間ベースのカウント値を表している。
外部イベントＴ１は、基準点ＩＮＴＰの発生からの外部
イベントベースのカウント値を表しており、同様にＴ２
は出力パルスがアクティブになってからインアクティブ
になるまでの時間ベースのカウント値を表している。
【００２７】外部イベントＴ１は事前にコンペアレジス
タ１０に格納しておく。また、タイマ１のカウントクロ
ック機能は最初、外部イベントＴＩ４側が選択されてい
るものとする。
タ１０に格納しておく。また、タイマ１のカウントクロ
ック機能は最初、外部イベントＴＩ４側が選択されてい
るものとする。
【００２８】外部イベントＩＮＴＰ２の発生でタイマ１
が外部イベントＴＩ４のカウント動作を開始する。タイ
マ１がカウントアップしていき、コンペアレジスタ１０
に格納されているカウント値Ｔ１との一致がとれたとこ
ろで、一致信号５を発生する。従来例での説明同様、一
致信号５は割込みコントローラに対する割込み信号ＩＮ
Ｔでもある。尚、割込みコントローラとＣＰＵに関して
は、本発明の主旨とは直接関係ないため、図示と動作説
明は省略する。
が外部イベントＴＩ４のカウント動作を開始する。タイ
マ１がカウントアップしていき、コンペアレジスタ１０
に格納されているカウント値Ｔ１との一致がとれたとこ
ろで、一致信号５を発生する。従来例での説明同様、一
致信号５は割込みコントローラに対する割込み信号ＩＮ
Ｔでもある。尚、割込みコントローラとＣＰＵに関して
は、本発明の主旨とは直接関係ないため、図示と動作説
明は省略する。
【００２９】一致信号５の発生タイミングで、ＲＳフリ
ップフロップ６はセットされ、パルス出力信号ＴＯ７は
アクティブ状態となる。また同時に、この一致信号５
が、時間入力Φ３と外部イベントＴＩ４の切り換え回路
に作用し、外部イベントＴＩ４から、時間入力Φにカウ
ントクロックを切り換える。
ップフロップ６はセットされ、パルス出力信号ＴＯ７は
アクティブ状態となる。また同時に、この一致信号５
が、時間入力Φ３と外部イベントＴＩ４の切り換え回路
に作用し、外部イベントＴＩ４から、時間入力Φにカウ
ントクロックを切り換える。
【００３０】そして同時に割込み信号ＩＮＴを発生する
ため、割込みを受け付けたＣＰＵは、割込み処理の中
で、コンペアレジスタ１０に格納されている値を採り込
み、この値にＴ２を加算したカウント値をコンペアレジ
スタ１１に格納する処理を行なう。
ため、割込みを受け付けたＣＰＵは、割込み処理の中
で、コンペアレジスタ１０に格納されている値を採り込
み、この値にＴ２を加算したカウント値をコンペアレジ
スタ１１に格納する処理を行なう。
【００３１】コンペアレジスタ１１に格納された値とタ
イマ１との一致がとれると、その一致信号は、ＲＳフリ
ップフロップ６をリセットし、パルス出力信号ＴＯ７を
インアクティブにする。
イマ１との一致がとれると、その一致信号は、ＲＳフリ
ップフロップ６をリセットし、パルス出力信号ＴＯ７を
インアクティブにする。
【００３２】一つのタイマに入力するカウントクロック
を切り換えるだけで、時間と外部イベントの異なるカウ
ントクロックを、１つのパルス出力に混在させることが
できる。尚、この例では外部の基準信号ＩＮＴＰ２から
のディレイを外部イベントベースで、パルス出力信号の
幅を時間ベースで与える例を提示したが、これを逆にす
る構成とすることも当然可能である。
を切り換えるだけで、時間と外部イベントの異なるカウ
ントクロックを、１つのパルス出力に混在させることが
できる。尚、この例では外部の基準信号ＩＮＴＰ２から
のディレイを外部イベントベースで、パルス出力信号の
幅を時間ベースで与える例を提示したが、これを逆にす
る構成とすることも当然可能である。
【００３３】（実施例２）図３は、本発明の実施例２を
示すブロック図、図４は、図３のパルス発生回路を利用
した時のパルス出力波形を示す波形図である。
示すブロック図、図４は、図３のパルス発生回路を利用
した時のパルス出力波形を示す波形図である。
【００３４】本実施例のパルス発生回路は、基本的には
実施例１で示した構成とほとんど同じ構成なので、個々
の詳細説明は省略する。異なる点は、コンペアレジスタ
１０の一致信号５で、タイマ１を再度クリアし、カウン
トを開始させる構成となっている点である。
実施例１で示した構成とほとんど同じ構成なので、個々
の詳細説明は省略する。異なる点は、コンペアレジスタ
１０の一致信号５で、タイマ１を再度クリアし、カウン
トを開始させる構成となっている点である。
【００３５】図４のパルス出力信号ＴＯ７の波形におけ
る外部イベントＴ１が、基準点ＩＮＴＰの発生からの外
部イベントベースのカウント値を表しており、同様にＴ
２が出力パルスがアクティブになってからインアクティ
ブになるまでの時間ベースのカウント値を表している点
は、実施例１と同様であるが、タイマ１のカウントアッ
プ動作が異なっており、外部イベントＴ１を経過した
後、パルス出力信号ＴＯ７がアクティブになったタイミ
ングで、タイマ１は再度クリアされてカウントアップ動
作を０から再開している。
る外部イベントＴ１が、基準点ＩＮＴＰの発生からの外
部イベントベースのカウント値を表しており、同様にＴ
２が出力パルスがアクティブになってからインアクティ
ブになるまでの時間ベースのカウント値を表している点
は、実施例１と同様であるが、タイマ１のカウントアッ
プ動作が異なっており、外部イベントＴ１を経過した
後、パルス出力信号ＴＯ７がアクティブになったタイミ
ングで、タイマ１は再度クリアされてカウントアップ動
作を０から再開している。
【００３６】外部イベントＴ１、Ｔ２は、事前にそれぞ
れコンペアレジスタ１０、１１にそれぞれ格納してお
く。また、タイマ１のカウントクロックは最初、外部イ
ベントＴＩ４側が選択されているものとする。
れコンペアレジスタ１０、１１にそれぞれ格納してお
く。また、タイマ１のカウントクロックは最初、外部イ
ベントＴＩ４側が選択されているものとする。
【００３７】外部イベントＩＮＴＰ２の発生でタイマ１
が外部イベントＴＩ４のカウント動作を開始する。タイ
マ１がカウントアップしていき、コンペアレジスタ１０
に格納されているカウント値Ｔ１との一致がとれたとこ
ろで、一致信号５を発生する。
が外部イベントＴＩ４のカウント動作を開始する。タイ
マ１がカウントアップしていき、コンペアレジスタ１０
に格納されているカウント値Ｔ１との一致がとれたとこ
ろで、一致信号５を発生する。
【００３８】一致信号５の発生タイミングで、ＲＳフリ
ップフロップ６はセットされ、パルス出力信号ＴＯ７は
アクティブ状態となる。また同時に、この一致信号５
が、時間入力Φ３と外部イベントＴＩ４の切り換え回路
に作用し、外部イベントＴＩ４から、時間入力Φ３にカ
ウントクロックを切り換える。且つ、タイマ１をクリア
して再度カウントアップを開始する。ここでは割込み信
号は発生せず、ＣＰＵによるソフトウェア処理はない。
ップフロップ６はセットされ、パルス出力信号ＴＯ７は
アクティブ状態となる。また同時に、この一致信号５
が、時間入力Φ３と外部イベントＴＩ４の切り換え回路
に作用し、外部イベントＴＩ４から、時間入力Φ３にカ
ウントクロックを切り換える。且つ、タイマ１をクリア
して再度カウントアップを開始する。ここでは割込み信
号は発生せず、ＣＰＵによるソフトウェア処理はない。
【００３９】コンペアレジスタ１１に格納された値とタ
イマ１との一致がとれると、その一致信号は、ＲＳフリ
ップフロップ６をリセットし、パルス出力信号ＴＯ７を
インアクティブにする。
イマ１との一致がとれると、その一致信号は、ＲＳフリ
ップフロップ６をリセットし、パルス出力信号ＴＯ７を
インアクティブにする。
【００４０】このように、一つのタイマに入力するカウ
ントクロックを切り換えるだけで、時間と外部イベント
の異なるカウントクロックを、１つのパルス出力に混在
させることができる。また、一致信号５でタイマ１に再
スタートをかける構成をとることで、割込み処理等のソ
フトウェアオーバヘッド無しにパルス出力を実現するこ
とができる。
ントクロックを切り換えるだけで、時間と外部イベント
の異なるカウントクロックを、１つのパルス出力に混在
させることができる。また、一致信号５でタイマ１に再
スタートをかける構成をとることで、割込み処理等のソ
フトウェアオーバヘッド無しにパルス出力を実現するこ
とができる。
【００４１】尚、この例では外部の基準信号ＩＮＴＰ２
からのディレイを外部イベントベースで、パルス出力信
号の幅を時間ベースで与える例を提示したが、これを逆
にする構成とすることも当然可能である。
からのディレイを外部イベントベースで、パルス出力信
号の幅を時間ベースで与える例を提示したが、これを逆
にする構成とすることも当然可能である。
【００４２】
【発明の効果】以上説明したように本発明によれば、一
つのタイマに入力されるカウントクロックを、コンペア
レジスタの一致タイミングで切り換えることにより、時
間と外部イベントの異なるカウントクロックを、１つの
パルス出力に混在させることができる。
つのタイマに入力されるカウントクロックを、コンペア
レジスタの一致タイミングで切り換えることにより、時
間と外部イベントの異なるカウントクロックを、１つの
パルス出力に混在させることができる。
【００４３】また、コンペアレジスタの一致信号でタイ
マに再スタートをかける構成をとることにより、割込み
処理等のソフトウェアオーバヘッド無しにパルス出力を
実現することができる。
マに再スタートをかける構成をとることにより、割込み
処理等のソフトウェアオーバヘッド無しにパルス出力を
実現することができる。
【００４４】このような構成をとると、複数のタイマを
利用することなく、一つのタイマだけで時間ベースと、
外部イベントベース混在のパルス出力信号を生成するこ
とが可能になり、ハードウェア量の削減、ソフトウェア
処理の負担軽減など経済的効果が大きい。
利用することなく、一つのタイマだけで時間ベースと、
外部イベントベース混在のパルス出力信号を生成するこ
とが可能になり、ハードウェア量の削減、ソフトウェア
処理の負担軽減など経済的効果が大きい。
【図１】本発明の実施例１を示すブロック図である。
【図２】図１のパルス出力信号の波形図である。
【図３】本発明の実施例２を示すブロック図である。
【図４】図３のパルス出力信号の波形図である。
【図５】従来例を示すブロック図である。
【図６】従来例のパルス出力信号の波形図である。
１ タイマ ２ 外部イベント信号 ３ 時間信号 ４ 外部イベント信号 ５ 一致信号 ６ ＲＳフリップフロップ ７ パルス出力信号 １０ コンペアレジスタ １１ コンペアレジスタ １２ キャプチャレジスタ １３ タイマ
Claims (4)
- 【請求項１】 第１のパルス信号と第２のパルス信号と
を選択する選択手段と、 前記選択手段により選択されたパルス信号を計数する計
数手段と、 所定値を記憶すると共に前記計数手段の計数値と比較し
て値が一致すると一致信号を出力する第１の記憶・比較
手段及び第２の記憶・比較手段とを有し、 前記第１のパルス信号を前記計数手段で計数して前記第
１の記憶・比較手段より出力する前記一致信号により前
記選択手段を切り換えて前記第２のパルス信号を前記計
数手段で計数し、該計数値を前記第２の記憶・比較手段
により比較一致検出するようにしたものである ことを特
徴とするパルス発生回路。 - 【請求項２】 前記第１の記憶・比較手段により記憶す
る所定値と前記計数手段の計数値と比較して一致した前
記一致信号により前記計数手段を初期化する機能を有す
ることを特徴とする請求項１記載のパルス発生回路。 - 【請求項３】 前記第２の記憶・比較手段に記憶する所
定値を、該パルス発生回路の動作中にＣＰＵからの出力
信号により変更処理する機能を有することを特徴とする
請求項１記載のパルス発生回路。 - 【請求項４】 前記第１の記憶・比較手段より出力する
一致信号により第１の状態を記憶し、前記第２の記憶・
比較手段より出力する一致信号により第２の状態を記憶
する記憶手段を有し、 前記記憶手段より記憶状態に従った論理レベルを出力す
るようにしたものであることを特徴とする請求項１記載
の パルス発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142161A JP2773546B2 (ja) | 1992-05-07 | 1992-05-07 | パルス発生回路 |
| US08/057,847 US5371770A (en) | 1992-05-07 | 1993-05-07 | Pulse generating circuit for microcomputers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142161A JP2773546B2 (ja) | 1992-05-07 | 1992-05-07 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05313776A JPH05313776A (ja) | 1993-11-26 |
| JP2773546B2 true JP2773546B2 (ja) | 1998-07-09 |
Family
ID=15308785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4142161A Expired - Fee Related JP2773546B2 (ja) | 1992-05-07 | 1992-05-07 | パルス発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5371770A (ja) |
| JP (1) | JP2773546B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504876B1 (en) | 1998-09-17 | 2003-01-07 | Nec Corporation | Pulse signal generating apparatus and pulse signal generating method |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2271232B (en) * | 1992-10-03 | 1997-05-07 | Motorola Inc | Pulse generation/sensing arrangement for use in a microprocessor system |
| JP2906966B2 (ja) * | 1993-12-08 | 1999-06-21 | ヤマハ株式会社 | パルス切換回路 |
| US5627784A (en) * | 1995-07-28 | 1997-05-06 | Micron Quantum Devices, Inc. | Memory system having non-volatile data storage structure for memory control parameters and method |
| US5579356A (en) * | 1995-07-28 | 1996-11-26 | Micron Quantum Devices, Inc. | Timer circuit with programmable decode circuitry |
| US5629644A (en) * | 1995-07-28 | 1997-05-13 | Micron Quantum Devices, Inc. | Adjustable timer circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983254A (ja) * | 1982-11-04 | 1984-05-14 | Oki Electric Ind Co Ltd | ウオツチドツグタイマ |
| EP0370528B1 (en) * | 1988-11-25 | 1995-03-01 | Nec Corporation | Serial clock generating circuit |
| US4912734A (en) * | 1989-02-14 | 1990-03-27 | Ail Systems, Inc. | High resolution event occurrance time counter |
| JPH0828659B2 (ja) * | 1989-11-29 | 1996-03-21 | 沖電気工業株式会社 | 分周比切り替えが可能な分周装置 |
| JPH0534474A (ja) * | 1991-08-01 | 1993-02-09 | Mitsubishi Electric Corp | 計測タイマ装置 |
-
1992
- 1992-05-07 JP JP4142161A patent/JP2773546B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-07 US US08/057,847 patent/US5371770A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504876B1 (en) | 1998-09-17 | 2003-01-07 | Nec Corporation | Pulse signal generating apparatus and pulse signal generating method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5371770A (en) | 1994-12-06 |
| JPH05313776A (ja) | 1993-11-26 |
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