JPH0720963A

JPH0720963A - クロック発振器の動作制御回路

Info

Publication number: JPH0720963A
Application number: JP5164565A
Authority: JP
Inventors: Nobuo Yoshii; 信夫吉井; Takeshi Mizuta; 毅志水田
Original assignee: OKAMOTO MUSEN DENKI KK; Sharp Corp
Current assignee: OKAMOTO MUSEN DENKI KK; Sharp Corp
Priority date: 1993-07-02
Filing date: 1993-07-02
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】信号入力がないときはシステムクロックを停止
させて、電力消費を低減する回路の改良に係る。【構成】外部信号１が入力すると、まず発振制御回路３
が発振回路４を起動する。これにより、ノイズ除去回路
２や入力信号処理回路７が動作を開始する。ノイズ除去
回路２は、入力された信号が正規の信号であるかノイズ
であるかを判定して所定の信号を出力する。正規の信号
であれば、入力オン信号を出力する。この信号により、
発振制御回路３は発振回路４の動作を保持し、入力され
る信号が継続して入力信号処理回路７で処理可能なよう
にする。一方、入力された信号がノイズであった場合に
は、ノイズ除去回路２が入力オン信号を出力しないた
め、信号の入力が無くなったことにより、発振回路４の
動作が停止し、無駄な電力消費がない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、集積回路等でのシス
テムの消費電力をおえさえるための、システム制御用の
クロック発振器の動作制御回路に関する。

【０００２】

【従来の技術】コンピュータシステムでは、入力待ち状
態時におけるＣＰＵの消費電力を低減するため、従来、
入力装置等から信号が入力されないときは動作周波数
を低下させることによってＣＰＵの動作を維持しつつ消
費電力の低減を図る方式（特開平４−８５６０９号，特
開平４−１８１７号等）が提案されている。この方式で
は、外部入力の検出をソフトウェアによって判定してい
るためコンピュータシステムに限定されていた。また、
システムクロックを停止させる方式では、ＣＰＵや周辺
回路が停止してしまうため、外部入力を検出できない欠
点があった。

【０００３】そこで、ソフトウェアによらず、ハード回
路で外部入力を検出する方式としてＣＰＵが動作しな
いときには自動停止するシステムクロックに加えて、常
時動作する外部信号検出用のクロックを設ける方式（特
開平４−１５２４１１号）が提案されている。

【０００４】

【発明が解決しようとする課題】しかし、上記の方式
では、ＣＰＵは常時動作しているため、それほど消費電
力の低減につながらない欠点があり、の方式では、発
振回路が２個必要となるため回路構成が大きくなる欠点
があった。さらに、の方式では入力された信号が正規
の信号かノイズかをソフトウェアによって判定していた
ため、ＣＰＵを内蔵したコンピュータシステムに限ら
れ、の方式では常時動作するクロックがあるため十分
な消費電力の低減を図ることができないという欠点があ
った。

【０００５】この発明は、外部入力に信号が入ったか否
かを１つのクロック回路を用いハード回路で検出するよ
うにしたことにより上記課題を解決したＣＰＵのないハ
ード回路のみのシステムにも適用を可能にしたクロック
発振器の動作制御回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】この出願の請求項１の発
明は、入力した信号の持続時間に基づきその信号が正規
の信号であるかノイズであるかを判定する信号判定回路
部と、この信号判定回路およびデータ処理システムの動
作クロックを発生する発振回路部と、外部から信号が入
力されたとき前記発振回路部を起動し，前記信号判定回
路部が当該信号が正規の信号であると判定した場合には
前記発振回路部の動作を保持し，当該信号をノイズであ
ると判定した場合には前記発振回路部の動作を停止する
発振制御回路部と、を備えたことを特徴とする。

【０００７】この出願の請求項２の発明は、請求項１記
載の発振制御回路において、前記信号判定回路部に正規
の信号が終了したことを判定する信号終了判定回路を設
け、前記信号判定回路部が正規の信号の終了を判定した
のち一定時間が経過したとき前記発振回路部の動作を制
止させる動作停止回路部と、を設けたことを特徴とす
る。

【０００８】

【作用】この発明のクロック発振器の動作制御回路は、
以下のように動作する。

【０００９】入力信号があれば、発振制御回路部が仮に
発振回路部を起動する。この発振回路の起動により、信
号判定回路部およびデータ処理システムが起動する。信
号判定回路部は、入力された信号が正規の信号かノイズ
かを判定する。この判定に基づき前記発振制御回路部
が、発振回路部の動作を保持するか停止するかの制御を
行う。これにより、正規の信号であれば、信号入力時か
らデータ出力システムが動作しており、欠けることなく
データを取り込んでデータ処理をすることができる。ま
た、ノイズであれば、即座に全ての回路が停止するた
め、電力消費が殆どない。

【００１０】また、この発明のクロック発振器の動作制
御回路は、正規の信号が終了したこと検出する。この検
出ののち、一定時間経過したのち動作停止回路部が発振
回路部の動作を停止させる。これにより、データ処理の
終了を待って全ての回路の動作を停止することができ
る。

【００１１】

【実施例】図１はこの発明の実施例である発振器の動作
制御回路のブロック図である。この回路は、集積回路に
内蔵され、たとえば、キー入力を監視する回路として使
用される。

【００１２】外部信号１は、ノイズ除去回路２および発
振制御回路３に入力される。

【００１３】ノイズ除去回路２は、入力された外部信号
１の波形を整形するとともに、その信号がノイズである
か否かを判定する回路である。このノイズ除去回路２
は、外部信号１の入力端子２１、入力した外部信号１が
正規の信号であると判定されたとき“Ｈ”が出力される
入力オン信号出力端子２２，外部信号１の入力が無くな
ったと判定したとき“Ｈ”が出力される入力オフ信号出
力端子２３、この回路の動作クロックであるＣＬ１の入
力端子２４、および、この回路を初期状態にセットする
セット信号が入力されるセット信号入力端子２５を有し
ている。

【００１４】発振制御回路３は、外部信号の入力の有無
等に基づいて発振回路４の動作を制御する回路であり、
外部信号が入力されるトリガ入力端子３１、入力オフ信
号入力端子３２、入力オン信号入力端子３３、オフタイ
マ信号入力端子３４、発振許可信号出力端子３５、およ
び、セット信号出力端子３６を有している。

【００１５】発振回路４は、システムクロックの２倍の
周波数の基本クロックを発振する回路であり、発振許可
信号入力端子４１，基本クロック出力端子４２を有して
いる。基本クロック出力端子４２から出力される基本ク
ロックは分周回路５に入力される。

【００１６】分周回路５は、入力された基本クロックを
分周して３種類のクロック信号（システムクロック、Ｃ
Ｌ１、および、ＣＬ２（オフタイマ回路６のクロック))
を生成する。このため分周回路５は、基本クロック入力
端子５１，ＣＬ１出力端子５２，ＣＬ２出力端子５３、
および、システムクロック出力端子５４を有している。

【００１７】オフタイマ回路６は、ノイズ除去回路２か
ら入力オン信号が出力されなくなり、且つ、システムの
動作が終了してから一定時間をカウントし、発振制御回
路３に対して発振回路４のオフを指示するタイマ信号を
出力する回路である。このためオフタイマ回路６は、タ
イマリセット入力端子６１、システム信号入力端子６
２，オフタイマ信号出力端子６３、および、ＣＬ２入力
端子６４を有している。

【００１８】また、入力信号処理回路７は、入力端子７
１を有し、ノイズ除去回路２からノイズ除去された外部
信号を取り込んで、その信号に基づくデータ処理を行う
回路である。

【００１９】ノイズ除去回路２が出力する入力オン信号
は、入力オン信号出力端子２２から入力オン信号入力端
子３３、リセット端子６１、および、外部信号入力端子
７１を介して、発振制御回路３、オフタイマ回路６、お
よび、入力信号処理回路７に入力される。また、入力オ
フ信号は、入力オフ信号出力端子２３から発振制御回路
３の入力オフ信号入力端子３２に入力される。

【００２０】オフタイマ回路６が出力するオフタイマ信
号は、オフタイマ信号出力端子６３発振制御回路３のオ
フタイマ信号入力端子３４に入力される。発振制御回路
３の発振許可信号は、発振許可信号出力端子３５から発
振回路４の発振許可信号入力端子４１に入力される。発
振回路４の基本クロック出力端子４２は分周回路５の基
本クロック入力端子５１に接続され、これを介して基本
クロックが供給される。分周回路５で分周された各クロ
ックは、ＣＬ１出力端子５２からノイズ除去回路２のＣ
Ｌ１入力端子２４、ＣＬ２出力端子５３からオフタイマ
回路６のＬＣ２入力端子６４にそれぞれ供給され、シス
テムクロック出力端子５４から出力されるシステムクロ
ックはデータ処理を行うシステムに供給される。

【００２１】外部信号１がアクティブになると、この信
号をトリガ端子３１より入力している発振制御回路３
は、発振許可信号を発振許可信号出力端子３５から出力
して、発振回路４を起動させる。これにより発振回路４
は基本クロック信号を基本クロック出力端子４２から出
力する。この基本クロック信号は分周回路５の基本クロ
ック入力端子５１に入力される。分周回路５は、この基
本クロック信号を分周してクロックＣＬ１を生成し、こ
れをＣＬ１出力端子５２よりノイズ除去回路２（ＣＬ１
入力端子２４）に供給する。ノイズ除去回路２では外部
信号入力端子２１より入力した外部信号をＣＬ１に同期
して取り込み、信号が安定するのを待って信号の有無
（正規の信号か否か）を判定する。信号入力無しと判定
した場合は、入力オフ信号出力端子２３から入力オフ信
号を発振制御回路３（入力オフ信号入力端子３２）に出
力する。発振制御回路３では、この信号の入力に基づき
発振許可信号出力端子３５の出力（発振許可信号）を直
ちに“Ｌ”にし、発振回路４の動作を停止させる。一
方、ノイズ除去回路２が信号入力有りと判定した場合
は、入力オン信号出力端子２２より入力オン信号を出力
する。発振制御回路３は、この信号を入力オン信号入力
端子３３より取り込み、発振許可信号（端子３５の出
力）をオンに固定し、発振回路４の動作を保持する。こ
れにより、入力オン信号出力端子２２より出力される波
形整形された外部信号は入力処理回路７にて発振回路４
の発振状態下で処理される。

【００２２】外部信号１がアクティブから非アクティブ
に戻った場合は、ノイズ除去回路２の入力オフ信号出力
端子２３より入力オフ信号が、発振制御回路３の端子３
２に出力されるが、入力オン信号入力端子３３に入力オ
ン信号が入力され発振許可信号がオンに固定された後に
おいては、入力オフ信号は無視され、後述のオフタイマ
信号が入力されるまで発振回路４の発振動作は継続す
る。

【００２３】また、オフタイマ回路６は、分周回路５か
ら入力されるＣＬ２を所定回数カウントしたとき、オフ
タイマ信号出力端子６３からオフタイマ信号を出力す
る。この信号は、外部信号の取り込みおよびデータ処理
が終了し、発振回路４を停止することを許可する信号で
あり、外部信号の取り込みを開始したのちは、このオフ
タイマ信号が出力されるまで発振制御回路３の発振許可
信号はオンに固定されており、発振回路４は発振を継続
している。ＣＬ２は、分周回路５がＣＬ１よりも低い周
波数に分周したクロック信号である。また、オフタイマ
回路６のリセット端子６１には入力オン信号が入力され
る。したがって、外部信号１がアクティブの間はオフタ
イマ回路６のタイマ値はリセットされている。その後、
外部信号１が非アクティブになると、入力オン信号がオ
フになりリセットは解除され、オフタイマ回路６はカウ
ント動作を開始する。オフタイマ回路６のカウント値が
所定の値になるとオフタイマ信号出力端子６４よりオフ
タイマ信号が出力され、発振制御回路３のオフタイマ信
号入力３４に入力される。この信号により、発振制御回
路３は発振許可信号をオフして発振回路４の発振動作を
停止させる。なお、オフタイマ回路６には、もう一つの
リセット端子であるシステム信号入力端子６２が設けら
れている。システム信号は、前記入力信号処理装置７等
のシステムが動作中であることを示す信号である。シス
テムは分周回路５（システムクロック出力端子５４）か
ら出力されるシステムクロックで動作するが、外部信号
が終了したのちもデータ処理を完了するまで発振回路４
の動作を継続するため、システムがデータ処理を行って
いる間はこの信号を出力している。したがって、オフタ
イマ回路６は外部出力のオフまたはシステムの動作終了
のうち遅い方が終了したのち所定時間をカウントしてオ
フタイマ信号を出力することになる。

【００２４】図２に同発振制御回路の詳細な回路図を示
す。また、図３〜図６は同発振制御回路の各部の信号の
タイミングチャートである。なお、図２の回路図では、
電源投入時等の初期化のための回路は省略しているが、
各ゲートの入力および出力状態は電源投入時に非アクテ
ィブに設定されるものとする。

【００２５】前記ノイズ除去回路２は２段のＤラッチ２
０３，ＮＡＮＤゲート２０４，２０５，ＳＲラッチ２０
１，３段のＤラッチ２０２および３入力のＮＯＲゲート
２０６からなっている。発振制御回路３は、ＳＲラッチ
３０４，ＯＲゲート３０３，ＮＯＲゲート３０５，Ｄラ
ッチ３０２からなっている。分周回路５は、複数段のフ
リップフロップで構成されている。オフタイマ回路は、
複数段のフリップフロップおよびインバータ，３入力Ｏ
Ｒゲートで構成されている。また、発振回路４はＮＡＮ
Ｄゲート４０３を含む論理ゲートのほか、ＮＡＮＤゲー
ト４０３の出力を入力側にフィードバックするためのコ
ンデンサ４０２，充放電用の抵抗４０１で構成されたＣ
Ｒ発振回路になっている。

【００２６】外部信号１が“Ｈ”になると(t₁)、発振制
御回路３のＳＲラッチ３０４がセットされ、発振許可信
号出力端子３５が“Ｈ”になる。この信号は発振許可信
号入力端子４１を介して発振回路４に入力される。発振
回路４ではこの信号でＮＡＮＤゲート４０３がオンにな
り、抵抗４０１およびコンデンサ４０２に信号がフィー
ドバックされることにより、ＣＲ発振動作が開始される
（ＮＡＮＤゲート４０３の出力が振動する）。この発振
出力が基本クロック信号として基本クロック出力端子４
２から分周回路５の基本クロック入力端子５１に供給さ
れる。分周回路５では、この基本クロック信号を複数段
のフリップフロップ５０１により分周し、それぞれ異な
る分周段数の３種類のクロック信号（システムクロッ
ク，ＣＬ１およびＣＬ２）を生成する。ＣＬ１はＣＬ１
出力端子５２よりノイズ除去回路２のＣＬ１入力端子２
４に供給され、３段のＤラッチ２０２のクロックとして
用いられる。ＣＬ２はＣＬ２出力端子５３よりオフタイ
マ回路６のＣＬ２入力端子６４に供給され、オフタイマ
のカウント用に用いられる。システムクロックはシステ
ムクロック出力端子５４よりシステムに供給される。

【００２７】上記のように分周回路５からノイズ除去回
路２にＣＬ１が入力されるときは、外部信号が入力した
（発振制御回路３をトリガした）ときであるため、ＣＬ
１に同期して入力端子２１から入力される信号が２段の
Ｄラッチ２０３に取り込まれる。入力端子２１の“Ｈ”
レベル入力が２クロック分続くと、ＮＡＮＤゲート２０
４の“Ｌ”出力によりＳＲラッチ２０１がセットされ、
入力オン信号出力端子２２から入力オン信号が“Ｈ”出
力される(t₂)。また、こののち入力端子２１に“Ｌ”レ
ベルが２クロック分続くと、ＮＡＮＤゲート２０５の
“Ｌ”出力により、ＳＲラッチ２０１がリセットされ入
力オン信号は“Ｌ”になる(t₃)。

【００２８】さらに、ＳＲラッチ２０１の出力は３段の
Ｄラッチ２０２のデータ入力に取り込まれる。Ｄラッチ
２０２の各段の出力は後述の発振制御回路３からのセッ
ト信号（ＳＲラッチ３０４の＊Ｑ信号）によってプリセ
ットされている。各段のＤラッチ２０２の出力は３入力
のＮＯＲゲート２０６に入力される。ＣＬ１が入力した
のちＳＲラッチ２０１の出力が３クロック分“Ｌ”であ
ると、ＮＯＲゲート２０６の出力が“Ｈ”となり出力オ
フ信号出力端子２３より出力される(t₄)。すなわち、外
部信号１がノイズの場合ではＳＲラッチ２０１の最初の
２クロック分の出力は必ず“Ｌ”であるため、Ｄラッチ
２０１の初段のＤ入力は最初の２クロック分が“Ｌ”，
“Ｌ”となって３クロック目外部信号１が非アクティブ
であることを反映したＳＲラッチからの“Ｌ”信号が入
力されない限り、ＮＯＲゲート２０６の出力が“Ｈ”と
ならない（図５参照）。

【００２９】ここで、ＣＬ１は、数ミリ秒周期のクロッ
クであり、外部信号１は、たとえば、キー入力等の数十
ミリ秒〜数秒の信号であるため、ＣＬ１の２クロック分
に満たない信号はノイズであると判定することができ
る。

【００３０】ノイズ除去回路２（入力オン信号出力端子
２２）から出力された入力オン信号は、発振制御回路３
のＤラッチ３０２のクロック端子ＣＫに入力される。Ｄ
ラッチ３０２のデータ端子ＤはＶccに接続されているた
め、入力オン信号の立ち上がりでＤラッチ３０２のＱ出
力３０１は“Ｈ”に固定される（図４参照）。これによ
り、発振許可信号出力３５の発振許可信号が“Ｈ”に固
定される。これにより、外部信号が２クロック以上
“Ｈ”が継続した場合には、正規の信号であるとして、
発振回路４の動作が固定継続し、外部信号１の以後の取
り込みを継続する。

【００３１】この信号は入力オン信号出力端子２２から
波形整形されたデータ信号として出力され、入力信号処
理回路７の入力端子７１に入力される。入力信号処理回
路７はこの信号を処理する。

【００３２】また、ノイズ除去回路２（入力オフ信号出
力端子２３）から出力される入力オフ信号は、入力オフ
信号入力端子３２から発振制御回路３に取り込まれて、
ＮＯＲゲート３０５に入力される。ＮＯＲゲート３０５
の出力はＳＲラッチ３０４のリセット入力となってお
り、この入力オフ信号の入力より、外部信号１の入力に
よってセットされたＳＲラッチ３０４をリセットする。
また、外部信号がＣＬ１の２クロック分“Ｈ”を継続し
なかった場合は、Ｄラッチ３０２のＱ出力３０１は
“Ｈ”に固定されず、入力された外部信号はノイズであ
ったと判断してＳＲラッチ３０４をリセットする(t₅)。
これにより、トリガ端子３１からノイズが入力されたこ
とによる発振動作は直ちに停止される（図５参照）。ま
た、このときＳＲラッチ３０４の＊Ｑ信号が端子３６−
端子２５を介してノイズ除去回路２のＤラッチ２０２に
入力され、３段のＤラッチ２０２がセット状態（Ｑ出力
が“Ｈ”の状態）にされる。これにより、入力オフ信号
が停止される。

【００３３】また、外部信号１により発振が開始された
のち、入力オン信号が出力され発振動作が固定継続して
いる状態では、分周回路５の端子５３から出力されるＣ
Ｌ２がオフタイマ回路６の端子６４を介してカウンタ６
０１を構成するラッチのクロックに供給されるが、カウ
ンタ６０１のリセット端子６１にはノイズ除去回路２か
ら入力オン信号が印加されるため、入力オン信号が
“Ｈ”の間は、カウンタ６０１はリセットされ、ＣＬ２
の入力に拘らずカウント動作は停止させられている。端
子２２の入力オン信号が“Ｌ”になると、カウンタ６０
１はＣＬ２に同期してカウント動作を開始する。カウン
タ６０１がオーバフローすると、オフタイマ信号出力端
子６３の出力（オフタイマ信号）が“Ｈ”になる。この
信号が発振制御回路３のオフタイマ信号入力端子３４よ
り入力され、Ｄラッチ３０２がリセットされる。このと
き時点では、すでに外部入力が終了しており、ＮＯＲゲ
ート２０６の“Ｈ”出力（入力オフ信号）で、ＳＲラッ
チ３０４はリセットされているため、発振許可信号（Ｏ
Ｒゲート３０３の出力）が“Ｌ”となり、発振回路４の
発振動作は停止する(t₆:図６参照）。

【００３４】このときトリガ入力端子３１が“Ｈ”の場
合は、上述の初期状態からの外部入力信号１のアクティ
ブ時の動作を繰り返すことになる。

【００３５】なお、オフタイマ回路６のカウント動作
は、分周回路５のシステムクロック出力端子５４のシス
テムクロックによりシステムが動作中の場合には、自動
オフ用タイマ回路６の制御入力端子６２に“Ｈ”レベル
を入力することによりカウンタ６０１をリセットし、発
振動作を継続させることができる。

【００３６】図７は、この発明の発振回路の動作制御回
路の他の実施例である。この実施例では、複数個の外部
入力端子の入力に基づいて発振動作を制御している。な
お、この実施例において、図２の実施例と同一番号を付
したものは同一構成の回路であるため、説明を省略す
る。

【００３７】図７において、ノイズ除去回路２′は、３
系統の波形整形回路（Ｄラッチ−ＳＲラッチからなる回
路）２０００，２００１，２００２を備えている。各波
形整形回路２０００，２００１，２００２には、外部信
号，外部信号，外部信号が入力される。波形整形
回路２０００，２００１，２００２は、分周回路５のＣ
Ｌ１に同期して外部信号を取り込む。波形整形回路は、
２クロック分同じレベル状態が続くことを条件として波
形を整形することによりノイズを除去し、この信号を端
子２２１，２２２，２２３からデータ信号として入力信
号処理回路７′に出力する。また、この信号はＯＲゲー
ト２０３に各出力は論理和され入力オン信号とされる。
入力オン信号は、端子２２０から外部出力され、発振回
路３およびオフタイマ回路６に入力される。

【００３８】ＯＲゲート２０３の出力はＤラッチ２０４
のデータに入力され、ＣＬ１に同期して取り込まれ、図
２の実施例と同様に“Ｌ”レベルが３クロック分継続す
ると（外部入力信号，，のすべてが３クロック分
非アクティブの場合）、端子２３より入力オフ信号が
“Ｈ”出力される。外部入力信号，，はＯＲゲー
ト３００で論理和され、発振制御回路３のトリガ入力端
子３１に入力される。

【００３９】以上のように入力した外部信号が正規の信
号であるかノイズであるか、をノイズ除去回路２等のハ
ード回路で構成したことにより、入力信号処理部７のＣ
ＰＵ等のシステムの負担を軽減することができる。ま
た、ノイズ除去回路２を内蔵していることにより、ＣＰ
Ｕが停止していても、外部に特別な回路を設けることな
く、内部で信号の判定をすることができる。また、ＣＰ
Ｕを動作させるクロックとこのハード回路を駆動するク
ロックとを同じ発振回路４および分周回路５で生成した
ことにより、回路構成が簡単になる。

【００４０】

【発明の効果】データ処理システムを駆動する発振回路
部を必要なときにのみ起動させるため、消費電力を少な
くすることができる。また、ハードウェアのみで構成す
るため、信号入力の検出やノイズ除去にソフトウェア処
理を必要とせず、また、外部にノイズ除去用の部品や内
部にノイズ除去用のクロックをシステムの動作停止時も
別途必要としない発振制御回路が得られる。

【図面の簡単な説明】

【図１】この発明の実施例である発振制御回路のブロッ
ク図

【図２】同発振制御回路の回路図

【図３】同発振制御回路の各部の信号のタイミングチャ
ート

【図４】同発振制御回路の各部の信号のタイミングチャ
ート

【図５】同発振制御回路の各部の信号のタイミングチャ
ート

【図６】同発振制御回路の各部の信号のタイミングチャ
ート

【図７】この発明の他の実施例である発振制御回路の回
路図

【符号の説明】

２−ノイズ除去回路３−発振制御回路４−発振回路５−分周回路６−オフタイマ回路

Claims

【特許請求の範囲】

【請求項１】入力した信号の持続時間に基づき、その
信号が正規の信号であるかノイズであるかを判定する信
号判定回路部と、この信号判定回路部およびデータ処理システムの動作ク
ロックを発生する発振回路部と、外部から信号が入力されたとき、前記発振回路部を起動
し、前記信号判定回路部が当該信号が正規の信号である
と判定した場合には前記発振回路部の動作を保持し、当
該信号をノイズであると判定した場合には前記発振回路
部の動作を停止する発振制御回路部と、を備えたことを特徴とするクロック発振器の動作制御回
路。
【請求項２】請求項１記載の発振制御回路において、前記信号判定回路部に、正規の信号が終了したことを判
定する信号終了判定回路を設け、前記信号判定回路部が正規の信号の終了を判定したのち
一定時間が経過したとき、前記発振回路部の動作を制止
させる動作停止回路部と、を設けたことを特徴とするクロック発振器の動作制御回
路。