JPH0844594A

JPH0844594A - データ処理装置

Info

Publication number: JPH0844594A
Application number: JP6182121A
Authority: JP
Inventors: Yasunori Kukisawa; 安▲徳▼ 柊澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-08-03
Filing date: 1994-08-03
Publication date: 1996-02-16
Also published as: DE69522871T2; EP0695987B1; DE69522871D1; EP0695987A1; US5680593A

Abstract

(57)【要約】【目的】外部トリガ入力に応答して、タイマのスター
トとクリアを行うことによりリアルタイム性の向上を計
る。【構成】データ処理装置中のタイマユニットにおい
て、カウントイネーブル信号１２０がローレベルの期間
はＦＦ１２３をセットし、オアゲート１２４，１２５の
出力をハイレベルとすることでプリスケーラー１１３、
タイマ１１４をクリアし停止させる。カウントイネーブ
ル信号１２０がハイとなると、外部トリガ信号のレベル
変化によりエツジ検出回路１１８が検出パルスを出力
し、そのパルスによってＦＦ１２３をリセットし、プリ
スケーラー１１３の動作を開始させカウントクロック１
１２をタイマ１１４に供給し、カウント動作を開始す
る。またカウント動作中に外部トリガ信号のレベル変化
があればプリスケーラー１１３、タイマ１１４を一旦初
期化したのちカウント動作を継続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に関し、
特にタイマカウンタを有するデータ処理装置に関する。

【０００２】

【従来の技術】一般的なこの種のデータ処理装置の概略
ブロック図を図５に示す。このデータ処理装置１０は、
外部または内部に格納されたプログラム（図示せず）を
実行するＣＰＵ（中央処理装置）１と、この当該ＣＰＵ
１の指令及び外部トリガ端子３からのトリガ信号に応答
してカウント動作を開始するタイマユニット２と、この
タイマユニット２から出力されるタイマパルスを導出す
るパルス出力端子４と、ＣＰＵ１及びタイマユニット２
が接続される内部バス５とを含んで構成されている。

【０００３】ＣＰＵ１は予めプログラムされた動作手順
に従って内部バス５を介してタイマユニット２の動作制
御を行うと共に、内部バス５を介して外部トリガ端子３
のレベルを読むことが可能となっている。尚、特に図示
しないが、データ処理装置１０はシステムリセットによ
り初期化されるものとする。

【０００４】図６にタイマユニット２の具体的構成のブ
ロック図を示す。このタイマユニット２は、システムク
ロックｆCLK １１１を所定分周比で分周したクロックＣ
ＬＫ１１２を出力するプリスケーラー１１３と、このク
ロックＣＬＫ１１２をカウントするタイマ１１４と、こ
のタイマ１１４の出力値と予め設定されている値（ｎ）
との一致比較を行って、コンペア一致信号を出力する第
１のコンペア・レジスタ１１５と、同じくタイマ１１４
に接続されこのタイマの値と予め設定された値（ｍ）と
の一致比較を行いコンペア一致信号を出力する第２のコ
ンペア・レジスタ１１６と、第１のコンペア・レジスタ
１１５からのコンペア一致信号をセット入力とし、第２
のコンペア・レジスタ１１６からのコンペア一致信号を
リセット入力とするフリツプフロップ（以下ＦＦ）１１
７と、外部トリガ端子３に接続され外部トリガ信号のレ
ベル変化を検出するエッジ検出回路１１８と、タイマ１
１４及びプリスケーラー１１３の動作を制御する制御レ
ジスタ１１９と、この制御レジスタ１１９の任意のビッ
トに割り当てられ、そのビット状態により信号レベルが
規定されるカウントイネーブル信号（以下ＣＥ）１２０
と、このＣＥ１２０を入力とするインバータ１２１と、
エッジ検出回路１１８の出力とインバータ１２１の出力
とのオアをとるオアゲート１２４及び１２５とを備えて
いる。

【０００５】オアゲート１２４の出力はプリスケーラ１
１３のクリア入力に接続され、オアゲート１２５の出力
はタイマ１１４のクリア入力に接続されている。

【０００６】なお、エッジ検出回路３１８に入力される
外部トリガ信号は図５に示した外部トリガ入力端子３か
ら入力され，ＦＦ１１７の出力は図５のパルス出力端子
４より出力される。また、図６では特に図示しないが、
コンペア・レジスタ１１５，１１６，制御レジスタ１１
９は内部バス５に接続されＣＰＵ１のプログラム処理に
よりデータの設定が行なえるものとする。

【０００７】次に図７のタイミング図を参照して、図６
の動作について説明する。まずカウントイネーブル状態
を示すＣＥ１２０が“ロー”レベルの時、インバータ１
２１の出力は“ハイ”レベルとなり、オアゲート１２
４，１２５の出力は共に“ハイ”レベルでプリスケーラ
ー１３１とタイマ１１４は共にクリアされており停止し
ている。この時、外部トリガ信号の入力レベルを“ハ
イ”レベルとしておく。

【０００８】外部トリガ信号のレベル変化を、例えば一
定時間間隔ごとにＣＰＵ１が内部バス５を介して外部ト
リガ入力端子３のレベルを読みとるプログラム処理によ
り検出し、もし外部トリガ信号のレベル変化を検出する
とプログラム処理により内部バス５を介して制御レジス
タ１１９へのデータ設定を行いＣＥ１２０を“ハイ”レ
ベルとするようなプログラムを予め定めておく。

【０００９】いま、外部トリガ信号のレベル変化が“ハ
イ”レベルから“ロー”レベルに変化すると、ＣＰＵ１
はその変化をプログラム処理により検出し、さらにプロ
グラム処理により制御レジスタ１１９へのデータ設定を
行いＣＥ１２０を“ハイ”レベルとする。すると、イン
バータ１２１の出力は“ロー”レベルに変化する。

【００１０】この時点で、外部トリガ信号のレベルが
“ロー”レベルからさらに変化しなければ、一般にはエ
ッジ検出回路１１８のパルス出力のアクティブ幅は制御
レジスタ１１９へのデータ設定するプログラム処理の実
行時間に比べ十分短いので、既に“ロー”レベルに戻っ
ており、オアゲート１２４，１２５の出力は共に“ロ
ー”レベルとなり、プリスケーラー１１３とタイマ１１
４は共にクリアが解除され、プリスケーラ１１３はシス
テムクロックｆCLK １１１を予め定められた分周比で分
周したクロックＣＬＫ１１２を出力する。このクロック
ＣＬＫ１１２に応答してタイマ１１４はインクリメント
動作を行っていく。

【００１１】いま、コンペア・レジスタ１１５及び１１
６の値が“ｎ”，“ｍ”に夫々設定されており、双方の
値の間にｎ＜ｍの関係が成り立っているとする。先ずタ
イマ１１４のカウント値が“ｎ”になると、コンペア・
レジスタ１１５のコンペア一致出力によりＦＦ１１７が
セットされパルス出力端子４は“ハイ”レベルとなる。

【００１２】更にカウントが続きタイマ１１３のカウン
ト値が“ｍ”になるとコンペア・レジスタ１１６のコン
ペア一致出力によりＦＦ１１７がリセットされパルス出
力端子４は“ロー”レベルとなる。さらにタイマ１１４
はクロックＣＬＫ１１２に応答してカウントアップを続
けていく。

【００１３】タイミング図中には特に示していないが、
外部トリガ信号及びＣＥ１２０が共に変化しなければ、
タイマ１１４はカウントをし続け、ついにはオーバーフ
ローして“０”となり再び“０”よりインクリメントを
行い、以降コンペア・レジスタ１１５，１１６に夫々設
定されている値に応じたタイミングでパルス出力のセッ
ト及びリセットが行なわれ続ける。

【００１４】さて、いま任意のタイミングで外部トリガ
信号のレベルが変化するとエッジ検出回路１１８により
“ハイ”レベルのエッジ検出パルス信号が出力される。
これによりオアゲート１２４，１２５は共に“ハイ”レ
ベルのパルス信号を出力し、これによりプリスケーラー
１１３及びタイマ１１４は共にクリアされる。ここで、
エッジ検出パルス信号のアクティブ幅は、プリスケーラ
ー１１３及びタイマ１１４を初期化するのに十分な幅が
あるものとする。

【００１５】プリスケーラー１１３及びタイマ１１４は
クリアにより初期化された後再びカウント動作を行い上
述したのと同様のパルス出力動作を行っていく。外部ト
リガ信号のエッジ検出からクリア、再スタート迄の一連
の動作は全てハードウェアの構成にのみ依存するため、
外部トリガ信号の有効エッジ入力から出力パルスが変化
するまでの期間は、コンペア・レジスタ１１５，１１６
の各設定値とクロックＣＬＫ１１２の周期により定まる
一意な期間“Ｔ０”に定まるので、外部トリガ信号によ
りリアルタイムにパルス出力の変化タイミングをコント
ロールすることができる。

【００１６】しかしながら、ＣＥ１２０を“ロー”レベ
ルから“ハイ”レベルにすることによりスタートする場
合については、外部トリガ信号のレベル変化の検出から
ＣＥ１２０の出力レベルを制御する制御レジスタ１１９
への設定までを、ＣＰＵ１のプログラム処理によって内
部バス５を介して行う。

【００１７】外部トリガ信号のレベル変化から実際にＣ
Ｅ１２０が“ハイ”となるまでの期間“Ｔｘ”は、プロ
グラム処理の実行時間により左右されるため、外部から
そのタイミングを完全には特定できない。従って、外部
トリガ信号のレベル変化からパルス出力の変化タイミン
グの期間も一意に精度良くコントロールすることは困難
であった。

【００１８】また、通常動作時は外部トリガ信号によっ
てのみ動作制御されるためプログラム処理にかかる負担
はほとんどないが、初期ルーチンにおいてはプログラム
処理によって、例えば外部トリガ信号のレベル変化を検
出し制御レジスタの設定を行うなどのようなプログラム
処理によりパルス出力のコントロールをする必要があ
り、通常動作時と初期スタート時とでその制御方法を区
別する必要があった。

【００１９】尚、ＣＰＵ１が外部トリガ信号のレベル変
化を読取り実際にＣＥ１２０を“ハイ”とするまでのプ
ログラムのフローチャートの例を図８に示している。

【００２０】タイマスタートの制御をプログラム処理に
よらずハードウェアによる手段として特開平３−４０１
８５号公報にその一手法が示されている。以下に他の従
来例としてその内容について説明する。

【００２１】図９はこの従来例のタイマユニットのブロ
ック構成図を示す。このタイマユニットは、出力ＯＵＴ
をもつカウンタ４０１と、カウンタクロックを入力とし
カウンタ４０１にクロックＣＬＫを供給するかしないか
を切り替える入力スイッチ４０２と、外部入力ＩＮが接
続されその出力が入力スイッチ４０２に接続され入力ス
イッチ４０２の動作制御を行う入力制御回路４０３より
構成されている。

【００２２】次にこの従来例の動作について図１０を参
照して説明する。システムリセット後、入力制御回路４
０３により入力スイッチ４０２が必ず切れ、同時に外部
入力ＩＮを受け付けない状態となるように構成されてい
る。初期設定完了後、入力制御回路４０３が外部入力Ｉ
Ｎを受付可能状態となり、外部入力ＩＮが有効となる
と、入力制御回路４０３は入力スイッチ４０２をつな
ぎ、カウンタ４０１へクロックＣＬＫを供給し、カンウ
タ４０１はカウント動作を開始する。

【００２３】以上のように、本従来例では、システムリ
セット後にカウンタ４０１の動作を禁止状態としてお
き、カウンタ４０１の動作開始を外部入力ＩＮにより直
接ハードウェアにより制御することにより、カウント動
作開始時のリアルタイム性の向上と、プログラム処理に
よるＣＰＵ負荷の軽減とを計っている。

【００２４】

【発明が解決しようとする課題】上述したように、図６
に示した従来例のタイマユニットは停止状態からのタイ
マスタートはプログラム処理によって制御されるカウン
トイネーブル信号によって制御されているため、外部ト
リガに同期したパルス出力制御を行おうとする場合、外
部からのスタートトリガからタイマスタートまでの間に
行われるプログラム処理の実行時間のばらつきが生じて
精度よいパルス出力が得られず、さらにスタート時と継
続動作時とで制御方法が異なり、制御性が悪かった。

【００２５】また、図９の従来例においては初期状態か
らのスタートしか想定しておらず、外部トリガによって
その動作を繰り返し制御する場合には不十分なものであ
った。

【００２６】本発明の目的は、タイマスタート時とその
後の継続動作時とで同じ制御方法を採用することにより
精度の良いタイマ出力を得ることが可能なデータ処理装
置を提供することである。

【００２７】

【課題を解決するための手段】本発明によれば、外部か
ら供給される外部トリガ信号に応答してカウント動作を
開始するタイマ手段を有するデータ処理装置であって、
前記タイマ手段は、クロックをカウントするカウンタ手
段と、このカウンタ手段のカウント動作許可状態を設定
記憶するカウント許可記憶手段と、前記カウント許可記
憶手段がカウント動作許可状態を示しているときに前記
外部トリガ信号の入力に応答して前記カウンタ手段のカ
ウント動作の開始を制御する制御手段とを含むことを特
徴とするデータ処理装置が得られる。

【００２８】更に、本発明によれば、外部から供給され
る外部トリガ信号に応答してカウント動作を開始するタ
イマ手段を有するデータ処理装置であって、前記タイマ
手段は、クロックをカウントするカウンタ手段と、シス
テムリセットに応答してリセットされて前記カウンタ手
段のカウント動作不許可を指示し、前記外部トリガ信号
に応答してセットされてカウント動作許可を指示するカ
ウント許可フラグ手段と、前記カウント許可フラグ手段
のフラグ状態に応じて前記クロックの発生制御をなす手
段と、前記外部トリガ信号の入力に応答して前記カウン
タ手段を初期値からカウント開始せしめる制御手段とを
有することを特徴とするデータ処理装置が得られる。

【００２９】

【作用】カウンタのカウント動作許可状態を設定してお
き、この設定時に外部トリガ信号が供給されるとカウン
タのクロックカウントを開始するようにすることで、プ
ログラムはカウント動作状態の設定制御のみで良いこと
になり、後はハードウェア処理のみとなってタイマスタ
ート時も継続動作時と同じ正確なタイマ出力を得ること
ができるようになる。

【００３０】

【実施例】以下、図面を用いて本発明の実施例について
説明する。

【００３１】図１は本発明の一実施例のタイマユニット
のブロック図であり、図６と同等部分は同一符号により
示されている。尚、本実施例におけるデータ処理装置の
ブロックについては、図５のそれと同一であるものとす
る。

【００３２】このタイマユニットは、システムクロック
ｆCLK １１１を所定分周比により分周したクロックＣＬ
Ｋ１１２を出力するプリスケーラー１１３と、このクロ
ックＣＬＫ１１２をカウントするタイマ１１４と、この
タイマ１１４の出力値と設定値ｎとの一致比較を行いコ
ンペア一致信号を出力する第１のコンペア・レジスタ１
１５と、同じくタイマ１１４の出力値と設定値ｍとの一
致比較を行いコンペア一致信号を出力する第２のコンペ
ア・レジスタ１１６と、コンペア・レジスタ１１５から
のコンペア一致信号をセット入力としコンペア・レジス
タ１１６からのコンペア一致信号をリセット入力とする
ＦＦ１１７と、外部トリガ信号のレベル変化を検出する
エッジ検出回路１１８と、タイマ１１４及びプリスケー
ラー１１３の動作を制御する制御レジスタ１１９と、こ
の制御レジスタ１１９の任意のビットに割り当てられそ
のビット状態により信号レベルが規定されるカウント許
可信号ＣＥ１２０と、このＣＥ１２０を入力とするイン
バータ１２１と、エッジ検出回路１１８の出力とインバ
ータ１２１の出力との論理積をとるアンドゲート１２２
と、インバータ１２１の出力をセット入力としアンドゲ
ート１２２の出力をリセット入力とするＦＦ１２３と、
エッジ検出回路１１８の出力とＦＦ１２３の出力との論
理和をとるオアゲート１２４と、エッジ検出回路１１８
の出力とインバータ１２１の出力の論理和をとるオアゲ
ート１２５を備えている。

【００３３】このオアゲート１２４の出力はプリスケー
ラー１１３のクリア入力に接続され、オアゲート１２５
の出力はタイマ１１４のクリア入力に接続されている。

【００３４】尚、図では特に示さないが、コンペア・レ
ジスタ１１５，１１６、制御レジスタ１１９は内部バス
５（図５参照）に接続されＣＰＵ１のプログラム処理に
よりデータの設定が行えるものとする。

【００３５】図２のタイミング図をも参照して動作につ
いて説明する。カウント許可信号ＣＥ１２０が“ロー”
レベルの期間は、インバータ１２１の出力が“ハイ”レ
ベルとなるから、ＦＦ１２３はセット状態となりその出
力が“ハイ”レベルとなる。従って、オアゲート１２４
の出力は“ハイ”レベルとなる。

【００３６】また、インバータ１２１の出力が“ハイ”
レベルであることからオアゲート１２５の出力も“ハ
イ”レベルとなり、これらよりプレスケーラー１１３、
タイマ１１４は共にクリア状態となっている。この時、
外部トリガ信号の入力レベルは“ハイ”レベルとする。

【００３７】次に、ＣＰＵ１のプログラム処理により制
御レジスタ１１９へデータを設定することによりカウン
ト許可信号ＣＥ１２０を“ハイ”レベルとすると、オア
ゲート１２５の出力は、“ロー”レベルとなりタイマ１
１４のクリアは解除される。しかし、オアゲート１２４
の出力は依然として“ハイ”レベルのままで、プリスケ
ーラ１１３はクリアのままであり、従ってクロックＣＬ
Ｋ１１２は“ロー”レベルのままであるから、タイマ１
１４はカウント動作を行わず停止している。

【００３８】さて、いま外部トリガ信号の入力レベルが
“ハイ”レベルが“ロー”レベルに変化すると、エッジ
検出回路１１８がこのレベル変化を検出しワンショット
のパルス信号を出力する。すると、アンドゲート１２２
の出力は“ハイ”レベルとなるのでＦＦ１２３はリセッ
トされ、オアゲート１２４の出力はエッジ検出回路１１
８の出力パルスが“ロー”レベルになると、“ロー”レ
ベルとなり、プリスケーラー１１３のクリアは解除され
システムクロックｆCLK １１１を所定の分周比に分周さ
れたクロックＣＬＫ１１２をタイマ１１４に供給し始め
る。タイマ１１４はクロックＣＬＫ１１２に応答してカ
ウントを行う。

【００３９】いま、コンペア・レジスタ１１５及び１１
６の値が“ｎ”，“ｍ”に夫々設定されており、双方の
値の間にｎ＜ｍの関係が成り立っているとする。まず、
タイマ１１４のカウント値が“ｎ”になるとコンペア・
レジスタ１１５のコンペア一致出力によりＦＦ１１７が
セットされパルス出力端子のレベルは“ハイ”レベルと
なる。

【００４０】さらに、カウントが続きタイマ１１４のカ
ウント値が“ｍ”になるとコンペア・レジスタ１１６の
コンペア一致出力によりＦＦ１１７がリセットされパル
ス出力端子４のレベルは“ロー”レベルとなる。さらに
タイマ１１４はクロックＣＬＫ１１２に応答してカウン
トアップを続けていく。

【００４１】図２には示されていないが、この後外部ト
リガ入力レベルに変化がなければタイマ１１４はいずれ
オーバーフローして“０”よりカウントアップする動作
を繰り返していく。

【００４２】さて、いまタイマ１１４がオーバフローす
る前に外部トリガ信号のレベルが“ロー”レベルから
“ハイ”レベルに変化した時の動作について考える。外
部トリガ信号のレベルが“ロー”レベルから“ハイ”レ
ベルに変化すると、エッジ検出回路１１８がこのレベル
変化を検出しワンショットのエッジ検出パルス信号が出
力される。

【００４３】すると、オアゲート１２４，１２５の出力
がエッジ検出パルス信号と同一の期間アクティブとなり
プリスケーラー１１３，タイマ１１４を共にクリアによ
り初期化する。クリア解除後プリスケーラー１１３から
のクロックＣＬＫ１１２が出力されるまでの期間は常に
一意に定まるので、外部トリガ入力のレベル変化による
初期後クロックＣＬＫ１１２が出力されるまでの期間は
常に一意に定まる。よって、外部トリガ信号のエッジ入
力からタイマ１１４がクリアされ“０”から再びカウン
トアップを始めるまでの時間は、タイマ１１４が停止状
態から外部トリガ信号のエッジ入力によりスタートさせ
た場合と全く同一となる。

【００４４】従って、コンペア・レジスタ１１５，１１
６の各値ｎ，ｍが変化しなければ、外部トリガ信号のエ
ッジ入力タイミングからパルス出力変化のタイミングは
常に一定となる。また設定値ｎ，ｍを変化させる場合で
も、その設定値に応じたパルス出力変化タイミングは一
意に定まる。

【００４５】即ち、タイマ１１４が停止状態にあるかカ
ウント動作中であるかにかかわらずカウント許可信号Ｃ
Ｅ１２０が“ハイ”レベルであれば、外部トリガ信号の
エッジ入力タイミングのみによって常にパルス出力タイ
ミングを定めることができ、そのため外部トリガ信号に
応答したパルス出力が常にリアルタイムに正確に行え
る。

【００４６】また上述したように、カウント許可信号Ｃ
Ｅ１２０のレベルが“ロー”レベルであれば外部トリガ
信号のレベル変化を無視し、カウント許可信号ＣＥ１２
０のレベルが“ハイ”レベルとなると、外部トリガ信号
のレベル変化を受け付けるため、プログラム処理により
カウント許可信号ＣＥ１２０レベルを制御するだけで外
部トリガ信号によるタイマのスタートの許可、禁止を行
うことができる。そのために、システムリセット直後だ
けでなく、動作中のあらゆる場面においてタイマスター
トの動作制御が行えることになる。

【００４７】図３は本発明の第２の実施例のタイマユニ
ットのブロック図であり、図１と同等部分は同一符号に
より示されている。図１と異なる部分についてのみ説明
すると、タイマ１１４はオーバーフローするとオーバー
フロー信号ＯＶＦ１２７を生成するものであり、このオ
ーバーフロー信号ＯＶＦ１２７は２入力オアゲート１２
６の一入力とされている。このオアゲート１２６の他入
力にはインバータ１２１の出力が印加されており、この
オアゲート１２６の出力によりＦＦ１２３がセットされ
るようになっている。

【００４８】図４のタイミング図を参照して動作につい
て説明する。カウント許可信号ＣＥ１２０が“ロー”レ
ベルの期間は、インバータ１２１の出力が“ハイ”レベ
ルとなり、従ってオアゲート１２６の出力も“ハイ”レ
ベルとなりＦＦ１２３はセットされ、出力が“ハイ”レ
ベルとなる。よって、オアゲート１２４の出力もまた
“ハイ”レベルとなる。

【００４９】また、インバータ１２１の出力が“ハイ”
レベルであるから、オアゲート１２５の出力も“ハイ”
レベルとなり、これらよりプリスケーラー１１３、タイ
マ１１４は共にクリア状態となっている。この時、外部
トリガ信号の入力レベルは“ハイ”レベルになっている
とする。

【００５０】次に、ＣＰＵのプログラム処理により制御
レジスタ１１９へデータを設定することによりカウント
許可信号ＣＥ１２０を“ハイ”レベルとすると、インバ
ータ１２１の出力が“ロー”レベルとなる。

【００５１】この時、外部トリガ信号の入力レベルが一
定であれば、エッジ検出回路１１８の出力は“ロー”レ
ベルであり、従って、オアゲート１２５の出力が“ロ
ー”レベルとなるから、タイマ１１４のクリアは解除さ
れる。また、タイマ１１４がクリア状態で停止していた
ため、オーバーフロー信号ＯＶＦ１２７も“ハイ”レベ
ルであるからオアゲート１２６の出力が“ロー”レベル
となって、ＦＦ１２３のセット入力が“ロー”レベルと
なる。

【００５２】この時点では、エッジ検出回路１１８の出
力が“ロー”レベルであるからアンドゲート１２２は
“ロー”レベルのままであり、ＦＦ１２３はリセットさ
れずに“ハイ”レベルを保持して出力し、従ってオアゲ
ート１２４は“ハイ”レベルのままで、プリスケーラー
１１３は依然としてクリアされている。従って、クロッ
クＣＬＫ１１２は“ロー”レベルのまま（停止状態）で
あるからタイマ１１４はカンウト動作を行わず依然とし
て停止している。

【００５３】さて、いま外部トリガ信号の入力レベルが
“ハイ”レベルから“ロー”レベルに変化すると、エッ
ジ検出回路１１８がこのレベル変化を検出しワンショッ
トのパルス信号を出力する。すると、アンドゲート１２
２の出力は“ハイ”レベルとなるのでＦＦ１２３はリセ
ットされ、オアゲート１２４の出力は、エッジ検出回路
１１８の出力パルスが“ロー”レベルになると、“ロ
ー”レベルとなり、プリスケーラー１１３のクリアは解
除される。よって、システムクロックｆCLK １１１が所
定の分周比に分周されたクロックＣＬＫ１１２がタイマ
１１４に供給開始される。タイマ１１４はクロックＣＬ
Ｋ１１２に応答してカウントを行う。

【００５４】いまコンペア・レジスタ１１５，１１６の
各値が“ｎ”，“ｍ”にそれぞれ設定されており、双方
の値の間にｎ＜ｍの関係が成り立っているとすると、ま
ずタイマ１１４のカウント値が“ｎ”になるとコンペア
・レジスタ１１５のコンペア一致出力によりＦＦ１１７
がセットされ、パルス出力端子４のレベルは“ハイ”レ
ベルとなる。

【００５５】さらにカウントが続きタイマ１１４のカウ
ント値が“ｍ”になると、コンペア・レジスタ１１６の
コンペア一致出力によりＦＦ１１７がリセットされ、パ
ルス出力端子４のレベルは“ロー”レベルとなる。さら
にタイマ１１４はクロックＣＬＫ１１２に応答してカウ
ントアップを続けていく。

【００５６】ここまでの動作については、第１の実施例
に述べた動作と同一である。また、この後タイマ１１４
がオーバーフローする前に外部トリガ信号の入力レベル
変化があれば、エッジ検出回路１１８のエッジ検出パル
ス信号によりオアゲート１２４，１２５が共に“ハイ”
レベルとなり、プリスケーラー１１３及びタイマ１１４
がクリアされ、再び“０”からカウントを始める動作も
第１の実施例に述べたのと全く同一である。

【００５７】さて、いま外部トリガ信号のレベルが変化
なく一定の状態でタイマ１１４がカウントアップを続け
ていくと、タイマ１１４はいずれオーバーフローしオー
バーフロー信号ＯＶＦ１２７が“ハイ”レベルのパルス
信号となる。すると、オアゲート１２６の出力は“ハ
イ”レベルとなり、ＦＦ１２３がセットされる。ＦＦ１
２３の出力が“ハイ”レベルとなると、オアゲート１２
４の出力も“ハイ”レベルとなり、プリスケーラー１１
３はクリアされる。

【００５８】この後、オーバーフロー信号ＯＶＦ１２７
のレベルが“ロー”レベルとなっても、外部トリガ信号
のレベルが一定でエッジ検出回路１１８から有効エッジ
検出パルス信号の出力がされなければ、アンドゲート１
２２の出力は“ロー”レベルのままであるから、ＦＦ１
２３はリセットされず、“ハイ”レベルを出力し続け
る。

【００５９】従って、オアゲート１２４の出力も“ハ
イ”レベルを出力し続けプリスケーラー１１３はクリア
され続けているため、クロックＣＬＫ１１２はインアク
ティブレベルのままとなり、タイマ１１４はカウントを
停止する。この時、タイマ１１４の値は、オーバーフロ
ーして停止しているので“０”になっている。

【００６０】この時の状態はカウント許可信号ＣＥ１２
０を“ローレベルから“ハイ”レベルに変化させた直後
の状態と同じであり、既に上述したように外部トリガ信
号のレベル変化により再びタイマ１１４のカウントをス
タートすることができる。

【００６１】本実施例と第１の実施例との相違は、第１
の実施例では外部トリガ信号のレベル変化がなければタ
イマがオーバーフローしてもタイマはカウントを続け周
期的なパルスを出力し続けるが、本実施例ではタイマが
オーバーフローするとタイマはカウントを停止する。従
って、外部トリガ信号のレベル変化トリガ１回につき、
１回のパルス出力を行う制御を行うことができる。

【００６２】

【発明の効果】以上説明したように本発明によれば、初
期のカウント停止状態からのカウントスタート時にプロ
グラム処理によりカウント動作そのものをスタートさせ
るのではなく、単に外部トリガ入力を有効とするだけ
で、実際のカウントスタートのタイミング制御を外部ト
リガ信号のみでハードウェアによって行うことによりリ
アルタイムにカウントスタートを行えるという効果があ
る。

【００６３】また、同一外部トリガ信号によって同時に
クリア制御も行えることから、外部トリガを基準とした
パルス出力を１入力端子によって精度良く行え、しかも
スタート制御に関するタイマユニットへのプログラム処
理による制御は基本的にコンペアレジスタや制御レジス
タへの設定といったデータ設定処理だけで、外部トリガ
の入力タイミングにリアルタイムに応答するなどといっ
たタイミング制御に関わる部分が含まれないので、プロ
グラム処理の負荷が低減でき、その結果プログラム自体
も単純化されるのでプログラム自体の大きさ、つまりは
プログラムを記憶しておくメモリ容量も削減できる。

【００６４】更にはまた、プログラムの作成自体の必要
工数も削減できるなど、性能及び経済性に優れたデータ
処理装置を提供できるため、本発明の実用効果は極めて
高いものとなる。

【図面の簡単な説明】

【図１】本発明の一実施例のタイマユニットのブロック
図である。

【図２】図１のブロックの動作を示すタイミングチャー
トである。

【図３】本発明の他の実施例のタイマユニットのブロッ
ク図である。

【図４】図３のブロックの動作を示すタイミングチャー
トである。

【図５】タイマを有するデータ処理装置の概略ブロック
図である。

【図６】図５のタイマユニットの従来例を示すブロック
図である。

【図７】図６のブロックの動作を示すタイミングチャー
トである。

【図８】図５のタイマユニットの初期動作時のＣＰＵの
動作プログラムのフローチャートである。

【図９】従来のタイマユニットの他の例を示すブロック
図である。

【図１０】図９のブロックの動作を示すタイミングチャ
ートである。

【符号の説明】

１ＣＰＵ２タイマユニット３外部トリガ信号端子４パルス出力端子５内部バス１０データ処理装置１１１システムクロック１１２分周クロック１１３プリスケーラー１１４タイマ１１５，１１６コンペア・レジスタ１１７，１２３ＦＦ１１８エッジ検出回路１１９制御レジスタ１２１インバータ１２２アンドゲート１２４，１２５，１２６オアゲート

Claims

【特許請求の範囲】

【請求項１】外部から供給される外部トリガ信号に応
答してカウント動作を開始するタイマ手段を有するデー
タ処理装置であって、前記タイマ手段は、クロックをカウントするカウンタ手段と、このカウンタ手段のカウント動作許可状態を設定記憶す
るカウント許可記憶手段と、前記カウント許可記憶手段がカウント動作許可状態を示
しているときに前記外部トリガ信号の入力に応答して前
記カウンタ手段のカウント動作の開始を制御する制御手
段と、を含むことを特徴とするデータ処理装置。
【請求項２】前記制御手段は、前記外部トリガ信号の
入力に応答して前記カウンタ手段を初期化すると同時に
前記カウンタ手段への前記クロックの供給を開始する手
段を有することを特徴とする請求項１記載のデータ処理
装置。
【請求項３】前記制御手段は、前記カウンタ手段のカ
ウントオーバーフロー信号の発生に応答して前記クロッ
クの供給を停止制御する手段を有することを特徴とする
請求項１または２記載のデータ処理装置。
【請求項４】外部から供給される外部トリガ信号に応
答してカウント動作を開始するタイマ手段を有するデー
タ処理装置であって、前記タイマ手段は、クロックをカウントするカウンタ手段と、システムリセットに応答してリセットされて前記カウン
タ手段のカウント動作不許可を指示し、前記外部トリガ
信号に応答してセットされてカウント動作許可を指示す
るカウント許可フラグ手段と、前記カウント許可フラグ手段のフラグ状態に応じて前記
クロックの発生制御をなす手段と、前記外部トリガ信号の入力に応答して前記カウンタ手段
を初期値からカウント開始せしめる制御手段と、を有することを特徴とするデータ処理装置。
【請求項５】前記制御手段は、前記カウンタ手段のカ
ウントオーバーフロー信号の発生に応答して前記カウン
ト許可フラグ手段のリセット制御をなす手段を有するこ
とを特徴とする請求項４記載のデータ処理装置。