JP2015075824A - 複数の分周クロックの出力が可能なチップ - Google Patents
複数の分周クロックの出力が可能なチップ Download PDFInfo
- Publication number
- JP2015075824A JP2015075824A JP2013210229A JP2013210229A JP2015075824A JP 2015075824 A JP2015075824 A JP 2015075824A JP 2013210229 A JP2013210229 A JP 2013210229A JP 2013210229 A JP2013210229 A JP 2013210229A JP 2015075824 A JP2015075824 A JP 2015075824A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- prescaler
- gaming machine
- external
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
また、パチンコ台等の遊技機は、風俗営業法に基づき国家公安委員会の規則に従い遊技機の認定及び型式の検定を受けて合格しなければならないが、その検定項目には遊技機アプリケーションプログラムで使用できるプログラムステップ数は上限を含んでいる。したがって、魅力ある遊技機アプリケーションプログラムほど高度化又は複雑になる傾向を考慮すると、クロック又は分周回路の設定に関して要求されるプログラムステップはできるだけ少なくしたいというニーズも生じていた。
CPU2のバスを介して、内蔵ROM3、内蔵RAM4、及び以下に述べる遊技機制御用チップ1内に設けられたいくつかの回路が接続される。
クロック回路11は、クロック入力端子(EXTAL端子)に入力されるクロックを例えば2分周し、内部システムクロックとして各回路に供給するとともに、このクロックをクロック出力端子(E端子)から出力する回路である。
タイマー回路5は、例えばザイログ社のZ80−CTC互換のタイマー回路である。アドレスデコード回路12は、ユーザプログラムの外部デバイス用のデコード回路であり、チップセレクト信号(*CSIO)を出力する。リセット制御回路6は、各種リセットと、外部からの割込み要求と内蔵タイマー回路5からの割込み要求を制御する回路である。
なお、外部クロック信号(EX)を1/2分周しているのは外部クロック信号(EX)のデューティ比を整えるためであり、外部クロック信号(EX)の元々のデューティ比が高く理想的なパルス列に近いものであれば必ずしも分周器20で1/2分周する必要はない。さらに、クロック入力端子(EX端子)を用いずにメインチップ内で内部システムクロックを生成する内部クロック回路を実装した構成の場合は、当該内部クロック生成回路からのSCLKがプリスケーラ21及びタイマー回路5に渡されるようにすることもある。
一方、内部システムクロック(SCLK)によって設定されたタイマー回路5は、その設定に基づくタイムアウト信号を例えば1/2に分周し、第2の外部信号(ESCK)として出力する。一般に、タイマー回路5の出力を分周したものは、低い周波数が対象となるため、タイマー22から出力されるESCKはESCKに比べて遅いクロックを生成するという機能に区別することができる。
2 CPU
3 内蔵ROM
4 内蔵RAM
5 タイマー回路
6 リセット制御回路
10 外部バス制御回路
11クロック回路
20 分周器
21 プリスケーラ
22 セレクト回路
23 セレクト回路
Claims (3)
- 遊技機に用いる遊技機用コンピュータチップであって、少なくとも、
CPUと、
クロック生成回路と、
前記クロック生成回路により生成された内部システムクロックを分周するプリスケーラであって、前記内部システムクロックを所定の分周比で分周した複数の分周クロックの中から選択して外部クロックとして出力する当該プリスケーラと、
前記クロック生成回路により生成された内部システムクロックを分周するタイマー回路とを含み、
当該遊技機用コンピュータチップの外部クロックとして、前記プリスケーラからの第1の出力信号及び前記タイマー回路からの第2の出力信号を含む複数の外部クロックを供給する遊技機用コンピュータチップ。 - 前記遊技機で実行される遊技機アプリケーションプログラムに所望の分周比の外部クロックを得るためのプログラムコードを指定することで、又はプログラム管理エリアに設定された複数の分周比を識別する値を指定することで、前記プリスケーラは、指定された値に対応する分周クロックを出力する、請求項1に記載の遊技機用コンピュータチップ。
- 周波数の高いクロックに関して前記プリスケーラからの第1の出力信号、周波数の低いクロックに関して前記タイマー回路からの第2の出力信号が前記遊技機アプリケーションプログラムにより使用される、請求項1又は2に記載の遊技機用コンピュータチップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013210229A JP6283858B2 (ja) | 2013-10-07 | 2013-10-07 | 複数の分周クロックの出力が可能なチップ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013210229A JP6283858B2 (ja) | 2013-10-07 | 2013-10-07 | 複数の分周クロックの出力が可能なチップ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015075824A true JP2015075824A (ja) | 2015-04-20 |
JP6283858B2 JP6283858B2 (ja) | 2018-02-28 |
Family
ID=53000662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013210229A Expired - Fee Related JP6283858B2 (ja) | 2013-10-07 | 2013-10-07 | 複数の分周クロックの出力が可能なチップ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6283858B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0589261A (ja) * | 1991-09-30 | 1993-04-09 | Nec Ic Microcomput Syst Ltd | マイクロコンピユータ |
JPH0844594A (ja) * | 1994-08-03 | 1996-02-16 | Nec Corp | データ処理装置 |
JPH08234865A (ja) * | 1995-02-24 | 1996-09-13 | Canon Inc | マイクロコンピュータを有する機器 |
JPH11312026A (ja) * | 1998-04-28 | 1999-11-09 | Nec Corp | クロック信号切替方法およびクロック信号切替システム |
JP2001022692A (ja) * | 1999-07-06 | 2001-01-26 | Hitachi Ltd | マイクロコンピュータ及び制御システム |
JP2012115565A (ja) * | 2010-12-02 | 2012-06-21 | Le Tekku:Kk | 回胴式遊技機のリール制御回路およびそれを有する遊技機制御用チップ |
-
2013
- 2013-10-07 JP JP2013210229A patent/JP6283858B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0589261A (ja) * | 1991-09-30 | 1993-04-09 | Nec Ic Microcomput Syst Ltd | マイクロコンピユータ |
JPH0844594A (ja) * | 1994-08-03 | 1996-02-16 | Nec Corp | データ処理装置 |
JPH08234865A (ja) * | 1995-02-24 | 1996-09-13 | Canon Inc | マイクロコンピュータを有する機器 |
JPH11312026A (ja) * | 1998-04-28 | 1999-11-09 | Nec Corp | クロック信号切替方法およびクロック信号切替システム |
JP2001022692A (ja) * | 1999-07-06 | 2001-01-26 | Hitachi Ltd | マイクロコンピュータ及び制御システム |
JP2012115565A (ja) * | 2010-12-02 | 2012-06-21 | Le Tekku:Kk | 回胴式遊技機のリール制御回路およびそれを有する遊技機制御用チップ |
Also Published As
Publication number | Publication date |
---|---|
JP6283858B2 (ja) | 2018-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6839654B2 (en) | Debug interface for an event timer apparatus | |
US7954101B2 (en) | Skipping non-time-critical task according to control table when operating frequency falls | |
JP2762670B2 (ja) | データ処理装置 | |
US10037063B2 (en) | Semiconductor integrated circuit including a system controlling circuit | |
JP6283858B2 (ja) | 複数の分周クロックの出力が可能なチップ | |
EP2736040A2 (en) | Display method of OSD system | |
US8571502B2 (en) | Adjusting PLL clock source to reduce wireless communication interference | |
JP6492969B2 (ja) | 位相ロックループ回路制御装置及び位相ロックループ回路の制御方法 | |
KR20180078558A (ko) | 시스템 온 칩의 구동 방법, 이를 수행하는 시스템 온 칩 및 이를 포함하는 전자 시스템 | |
JP2007188213A (ja) | 半導体集積回路装置 | |
US7484035B2 (en) | Microcomputer with built-in flash memory | |
JPH0439691B2 (ja) | ||
CN114442735A (zh) | 时钟频率控制方法、装置、设备及存储介质 | |
US20180059648A1 (en) | Techniques for network charting and configuration in a welding or cutting system | |
JP4265440B2 (ja) | マイクロコンピュータ及びエミュレーション装置 | |
US7206957B2 (en) | Clock distribution circuit | |
US10359829B2 (en) | Semiconductor device for generating a clock by partially enabling or disabling a source clock signal | |
JP6537450B2 (ja) | デジタルクロックソースを有するマイクロコントローラ | |
JP3516661B2 (ja) | 消費電力制御装置 | |
CN111092618A (zh) | 片上系统调频设备的频率调整方法及装置 | |
JPS6271331A (ja) | クロツク発生回路 | |
TW201827978A (zh) | 系統晶片、半導體系統以及時鐘信號輸出電路 | |
JP2004264999A (ja) | タイマ回路、電子機器及び当該タイマ回路のカウンタ制御方法 | |
JP2007249611A (ja) | タイマ装置 | |
JP2005250850A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161007 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170710 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170908 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171004 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171204 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180104 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180110 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6283858 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |