JP2001022692A - マイクロコンピュータ及び制御システム - Google Patents
マイクロコンピュータ及び制御システムInfo
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Abstract
(57)【要約】
【課題】 複数のクロック同期式デバイスが存在する場
合に、各クロック同期式デバイスに適切なバスクロッ
ク、及びバス制御信号の供給を可能とすることにある。 【解決手段】 クロック制御回路（１８）と、アクセス
する各アドレスエリアの外部バスクロック信号にタイミ
ングを合わせて外部バス制御信号を形成するためのバス
ステートコントローラ（１９）とを設けることで、互い
に周波数が異なる複数の外部バスクロック信号の出力を
可能にする。このとき、バスステートコントローラは、
アクセスする各アドレスエリアの外部バスクロック信号
にタイミングを合わせて外部バス制御信号を形成する。
このことが、複数のクロック同期式デバイスが存在する
場合に、各クロック同期式デバイスに適切なバスクロッ
ク、及びバス制御信号の供給を可能とし、システム全体
の実行速度の向上を達成する。
合に、各クロック同期式デバイスに適切なバスクロッ
ク、及びバス制御信号の供給を可能とすることにある。 【解決手段】 クロック制御回路（１８）と、アクセス
する各アドレスエリアの外部バスクロック信号にタイミ
ングを合わせて外部バス制御信号を形成するためのバス
ステートコントローラ（１９）とを設けることで、互い
に周波数が異なる複数の外部バスクロック信号の出力を
可能にする。このとき、バスステートコントローラは、
アクセスする各アドレスエリアの外部バスクロック信号
にタイミングを合わせて外部バス制御信号を形成する。
このことが、複数のクロック同期式デバイスが存在する
場合に、各クロック同期式デバイスに適切なバスクロッ
ク、及びバス制御信号の供給を可能とし、システム全体
の実行速度の向上を達成する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ及びそれを具備して成る制御システムに関する。
ータ及びそれを具備して成る制御システムに関する。
【０００２】
【従来の技術】マイクロコンピュータ応用システムの一
例としてプリンタシステムを挙げることができる。この
プリンタシステムにおける制御系には、マイクロコンピ
ュータの他に、このマイクロコンピュータによってアク
セス可能な各種メモリや、クロック同期回路が含まれ
る。クロック同期回路は、ＡＳＩＣ（Ａｐｐｌｉｃａｔ
ｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）によって構成される。また、各種メモリ
には、上記マイクロコンピュータにおける演算処理にお
ける作用領域などとして使用されるＳＤＲＡＭ（シンク
ロナス・ダイナミック・ランダム・アクセス・メモリ）
や、アウトラインフォントデータなどが読み出し専用形
式で格納されたＲＯＭ（リード・オンリー・メモリ）が
含まれる。
例としてプリンタシステムを挙げることができる。この
プリンタシステムにおける制御系には、マイクロコンピ
ュータの他に、このマイクロコンピュータによってアク
セス可能な各種メモリや、クロック同期回路が含まれ
る。クロック同期回路は、ＡＳＩＣ（Ａｐｐｌｉｃａｔ
ｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）によって構成される。また、各種メモリ
には、上記マイクロコンピュータにおける演算処理にお
ける作用領域などとして使用されるＳＤＲＡＭ（シンク
ロナス・ダイナミック・ランダム・アクセス・メモリ）
や、アウトラインフォントデータなどが読み出し専用形
式で格納されたＲＯＭ（リード・オンリー・メモリ）が
含まれる。
【０００３】尚、プリンタシステムに関して記載された
文献の例としては、昭和５４年３月３０日に、株式会社
オーム社から発行された「電子通信ハンドブック（第１
２３８頁）」がある。
文献の例としては、昭和５４年３月３０日に、株式会社
オーム社から発行された「電子通信ハンドブック（第１
２３８頁）」がある。
【０００４】
【発明が解決しようとする課題】プリンタシステムにお
ける制御系（これを「プリンタ制御システム」という）
などのボード上で同期式回路を組むことについて本願発
明者が検討した。
ける制御系（これを「プリンタ制御システム」という）
などのボード上で同期式回路を組むことについて本願発
明者が検討した。
【０００５】例えば、外部バスクロック出力を１本しか
持たないマイクロコンピュータと動作周波数の高いクロ
ック同期式デバイスＡと動作周波数の低いクロック同期
式デバイスＢを接続する場合、マイクロコンピュータの
外部バスクロックをクロック同期式デバイスＡの動作周
波数に合わせて出力し、他方のクロック同期式デバイス
Ｂにはマイクロコンピュータの外部クロックを外部の分
周回路を通して周波数を下げてから入力する。このよう
にすることで、クロック同期式デバイスＡ，Ｂに対して
各々の最高周波数に応じたクロック信号を供給すること
ができる。
持たないマイクロコンピュータと動作周波数の高いクロ
ック同期式デバイスＡと動作周波数の低いクロック同期
式デバイスＢを接続する場合、マイクロコンピュータの
外部バスクロックをクロック同期式デバイスＡの動作周
波数に合わせて出力し、他方のクロック同期式デバイス
Ｂにはマイクロコンピュータの外部クロックを外部の分
周回路を通して周波数を下げてから入力する。このよう
にすることで、クロック同期式デバイスＡ，Ｂに対して
各々の最高周波数に応じたクロック信号を供給すること
ができる。
【０００６】しかしながら、その場合、外部の分周回路
を通して生成されたクロック周波数とマイクロコンピュ
ータのバス制御信号はタイミングが合わないため、クロ
ック同期式デバイスＢとの間でデータ転送を行うことが
できない。このため、上記のケースでは、外部クロック
の周波数をクロック同期式デバイスＢの周波数に合わせ
ることにより、高速動作デバイスを低速で動作させるこ
とになり、システム全体のパフォーマンス向上を阻害し
てしまう。
を通して生成されたクロック周波数とマイクロコンピュ
ータのバス制御信号はタイミングが合わないため、クロ
ック同期式デバイスＢとの間でデータ転送を行うことが
できない。このため、上記のケースでは、外部クロック
の周波数をクロック同期式デバイスＢの周波数に合わせ
ることにより、高速動作デバイスを低速で動作させるこ
とになり、システム全体のパフォーマンス向上を阻害し
てしまう。
【０００７】本発明の目的は、複数のクロック同期式デ
バイスが存在する場合に、各クロック同期式デバイスに
適切なバスクロック、及びバス制御信号を供給するため
の技術を提供することにある。
バイスが存在する場合に、各クロック同期式デバイスに
適切なバスクロック、及びバス制御信号を供給するため
の技術を提供することにある。
【０００８】本発明の別の目的は、複数のクロック同期
式デバイスが存在する場合に、各クロック同期式デバイ
スに適切なバスクロック、及びバス制御信号を供給する
ことにより、システム全体の実行速度の向上を図るため
の技術を提供することにある。
式デバイスが存在する場合に、各クロック同期式デバイ
スに適切なバスクロック、及びバス制御信号を供給する
ことにより、システム全体の実行速度の向上を図るため
の技術を提供することにある。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、所定の演算処理を行うための中
央処理装置と、上記中央処理装置によって制御され、入
力されたクロック信号に基づいて互いに周波数が異なる
複数の外部バスクロック信号を形成するためのクロック
制御回路と、アクセスする各アドレスエリアの外部バス
クロック信号にタイミングを合わせて外部バス制御信号
を形成するためのバスステートコントローラとを設け
る。
央処理装置と、上記中央処理装置によって制御され、入
力されたクロック信号に基づいて互いに周波数が異なる
複数の外部バスクロック信号を形成するためのクロック
制御回路と、アクセスする各アドレスエリアの外部バス
クロック信号にタイミングを合わせて外部バス制御信号
を形成するためのバスステートコントローラとを設け
る。
【００１１】上記した手段によれば、クロック制御回路
は、互いに周波数が異なる複数の外部バスクロック信号
を出力する。このとき、バスステートコントローラは、
外部バスクロック信号毎にタイミングを合わせて外部バ
ス制御信号を形成する。このことが、複数のクロック同
期式デバイスが存在する場合に、各クロック同期式デバ
イスに適切なバスクロック、及びバス制御信号の供給を
可能とし、システム全体の実行速度の向上を達成する。
は、互いに周波数が異なる複数の外部バスクロック信号
を出力する。このとき、バスステートコントローラは、
外部バスクロック信号毎にタイミングを合わせて外部バ
ス制御信号を形成する。このことが、複数のクロック同
期式デバイスが存在する場合に、各クロック同期式デバ
イスに適切なバスクロック、及びバス制御信号の供給を
可能とし、システム全体の実行速度の向上を達成する。
【００１２】このとき、外部から与えられたクロック信
号を分周又は逓倍するための任意の倍率を設定可能な制
御レジスタと、制御レジスタの設定情報に従って、外部
クロック信号に同期したクロック信号を形成するための
ＰＬＬ回路と、上記ＰＬＬ回路の出力信号を分周するた
めの分周回路とを含んで上記クロック制御回路を構成す
ることができる。
号を分周又は逓倍するための任意の倍率を設定可能な制
御レジスタと、制御レジスタの設定情報に従って、外部
クロック信号に同期したクロック信号を形成するための
ＰＬＬ回路と、上記ＰＬＬ回路の出力信号を分周するた
めの分周回路とを含んで上記クロック制御回路を構成す
ることができる。
【００１３】上記構成のマイクロコンピュータと、マイ
クロコンピュータから出力される外部クロック信号及び
それにタイミングが整合されたバス制御信号に基づいて
動作される複数のデバイスとを含んで制御システムを構
成することができる。
クロコンピュータから出力される外部クロック信号及び
それにタイミングが整合されたバス制御信号に基づいて
動作される複数のデバイスとを含んで制御システムを構
成することができる。
【００１４】
【発明の実施の形態】図２には本発明にかかる制御シス
テムの一例であるプリンタ制御システムが示される。
テムの一例であるプリンタ制御システムが示される。
【００１５】図２に示されるプリンタ制御システムは、
マイクロコンピュータ１、ＳＤＲＡＭ（シンクロナス・
ダイナミック・ランダム・アクセス・メモリ）２、ＲＯ
Ｍ（リード・オンリ・メモリ）３、ＡＳＩＣクロック同
期回路４、及びＳＲＡＭ（スタティック・ランダム・ア
クセス・メモリ）５を含む。
マイクロコンピュータ１、ＳＤＲＡＭ（シンクロナス・
ダイナミック・ランダム・アクセス・メモリ）２、ＲＯ
Ｍ（リード・オンリ・メモリ）３、ＡＳＩＣクロック同
期回路４、及びＳＲＡＭ（スタティック・ランダム・ア
クセス・メモリ）５を含む。
【００１６】マイクロコンピュータ１は、プリンタの動
作制御に関する所定の演算処理を行うもので、アドレス
バス及びデータバス６を介して複数のデバイス、例えば
上記ＳＤＲＡＭ２、ＲＯＭ３、ＡＳＩＣクロック同期回
路４、ＳＲＡＭ５に結合されることで、互いに信号のや
り取りが可能にされている。そして、このマイクロコン
ピュータ１は、第１外部バスクロック信号ＣＫＩＯ−Ａ
を出力するための第１クロック出力端子と、第２外部バ
スクロック信号ＣＫＩＯ−Ｂを出力するための第２クロ
ック出力端子と、バス制御信号を出力するためのバス制
御信号出力端子とを有する。第１クロック信号ＣＫＩＯ
−Ａは、特に制限されないが、比較的高い周波数とさ
れ、クロック同期式デバイスの一例である上記ＳＤＲＡ
Ｍ２に伝達される。また、第２外部バスクロック信号Ｃ
ＫＩＯ−Ｂは、上記第１クロック信号ＣＫＩＯ−Ａより
も周波数が低く設定され、上記ＡＳＩＣクロック同期回
路４に伝達される。外部バス制御信号には、ＳＤＲＡＭ
２を選択するためのチップセレクト信号ＣＳ０＊（＊は
ローアクティブを意味する）、ＡＳＩＣクロック同期回
路４を選択するためのチップセレクト信号ＣＳ１＊、リ
ードサイクルを指示するためのリード信号ＲＤ＊、ライ
トサイクルを指示するためのライト信号ＷＥ＊が含まれ
る。
作制御に関する所定の演算処理を行うもので、アドレス
バス及びデータバス６を介して複数のデバイス、例えば
上記ＳＤＲＡＭ２、ＲＯＭ３、ＡＳＩＣクロック同期回
路４、ＳＲＡＭ５に結合されることで、互いに信号のや
り取りが可能にされている。そして、このマイクロコン
ピュータ１は、第１外部バスクロック信号ＣＫＩＯ−Ａ
を出力するための第１クロック出力端子と、第２外部バ
スクロック信号ＣＫＩＯ−Ｂを出力するための第２クロ
ック出力端子と、バス制御信号を出力するためのバス制
御信号出力端子とを有する。第１クロック信号ＣＫＩＯ
−Ａは、特に制限されないが、比較的高い周波数とさ
れ、クロック同期式デバイスの一例である上記ＳＤＲＡ
Ｍ２に伝達される。また、第２外部バスクロック信号Ｃ
ＫＩＯ−Ｂは、上記第１クロック信号ＣＫＩＯ−Ａより
も周波数が低く設定され、上記ＡＳＩＣクロック同期回
路４に伝達される。外部バス制御信号には、ＳＤＲＡＭ
２を選択するためのチップセレクト信号ＣＳ０＊（＊は
ローアクティブを意味する）、ＡＳＩＣクロック同期回
路４を選択するためのチップセレクト信号ＣＳ１＊、リ
ードサイクルを指示するためのリード信号ＲＤ＊、ライ
トサイクルを指示するためのライト信号ＷＥ＊が含まれ
る。
【００１７】ＳＤＲＡＭ２は、比較的周波数の高い第１
クロック信号ＣＫＩＯ−Ａに同期して高速動作可能であ
り、マイクロコンピュータ１での演算処理における作業
領域として使用される。ＲＯＭ３は読み出し専用であ
り、印字のためのフォントデータ等が書き込まれてい
る。ＳＲＡＭ５は、データの一時的な記憶領域として使
用される。
クロック信号ＣＫＩＯ−Ａに同期して高速動作可能であ
り、マイクロコンピュータ１での演算処理における作業
領域として使用される。ＲＯＭ３は読み出し専用であ
り、印字のためのフォントデータ等が書き込まれてい
る。ＳＲＡＭ５は、データの一時的な記憶領域として使
用される。
【００１８】上記ＡＳＩＣクロック同期回路４は、ＡＳ
ＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉ
Ｃ）により形成されたもので、動作周波数が他のデバイ
スに比べて遅いため、マイクロコンピュータ１からの第
２外部バスクロック信号ＣＫＩＯ−Ｂに同期動作され
る。ここで、第２外部バスクロック信号ＣＫＩＯ−Ｂ
は、ＡＳＩＣクロック同期回路４の動作クロックとして
は適切なものとなるように制御レジスタ１８１の設定情
報に基づいて設定される。特に制限されないが、ＡＳＩ
Ｃクロック同期回路４は、図示されないモータを駆動す
るためのモータ駆動ユニット４ａ、印字ヘッドを駆動す
るためのヘッド駆動ユニット４ｂ、印字ヘッドの位置検
出を行うためのセンサー回路４ｃ、パラレルインタフェ
ース回路４ｄ、シリアルインタフェース回路４ｅ、ＵＳ
Ｂ（Universal Serial Bus）インタフェース回路４ｆが
含まれる。
ＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉ
Ｃ）により形成されたもので、動作周波数が他のデバイ
スに比べて遅いため、マイクロコンピュータ１からの第
２外部バスクロック信号ＣＫＩＯ−Ｂに同期動作され
る。ここで、第２外部バスクロック信号ＣＫＩＯ−Ｂ
は、ＡＳＩＣクロック同期回路４の動作クロックとして
は適切なものとなるように制御レジスタ１８１の設定情
報に基づいて設定される。特に制限されないが、ＡＳＩ
Ｃクロック同期回路４は、図示されないモータを駆動す
るためのモータ駆動ユニット４ａ、印字ヘッドを駆動す
るためのヘッド駆動ユニット４ｂ、印字ヘッドの位置検
出を行うためのセンサー回路４ｃ、パラレルインタフェ
ース回路４ｄ、シリアルインタフェース回路４ｅ、ＵＳ
Ｂ（Universal Serial Bus）インタフェース回路４ｆが
含まれる。
【００１９】上記モータ駆動ユニット４ａには、モータ
駆動情報を一時的に保持するためのレジスタが設けら
れ、このレジスタの情報に基づいてモータ駆動が行われ
る。上記ヘッド駆動ユニット４ｂには印字データを一時
的に記憶するためのレジスタが設けられており、このレ
ジスタに書き込まれたデータに基づいて印字ヘッドが駆
動される。パラレルインタフェース回路４ｂは、図示さ
れないパーソナルコンピュータからパラレル形式で伝達
されたバイトデータを一時的に保持するためのレジスタ
を含み、シリアルインタフェース回路４ｅ及びＵＳＢイ
ンタフェース回路４ｆは、それぞれ図示されないパーソ
ナルコンピュータからのシリアルデータを順次取り込ん
でパラレル形式のデータに変換するためのレジスタを含
む。上記モータ駆動ユニット４ａ、ヘッド駆動ユニット
４ｂ、センサー回路４ｃのそれぞれに含まれるレジスタ
や、各インタフェース回路４ｄ〜４ｆにおけるレジスタ
は、マイクロコンピュータ１によってリード・ライト可
能にされている。
駆動情報を一時的に保持するためのレジスタが設けら
れ、このレジスタの情報に基づいてモータ駆動が行われ
る。上記ヘッド駆動ユニット４ｂには印字データを一時
的に記憶するためのレジスタが設けられており、このレ
ジスタに書き込まれたデータに基づいて印字ヘッドが駆
動される。パラレルインタフェース回路４ｂは、図示さ
れないパーソナルコンピュータからパラレル形式で伝達
されたバイトデータを一時的に保持するためのレジスタ
を含み、シリアルインタフェース回路４ｅ及びＵＳＢイ
ンタフェース回路４ｆは、それぞれ図示されないパーソ
ナルコンピュータからのシリアルデータを順次取り込ん
でパラレル形式のデータに変換するためのレジスタを含
む。上記モータ駆動ユニット４ａ、ヘッド駆動ユニット
４ｂ、センサー回路４ｃのそれぞれに含まれるレジスタ
や、各インタフェース回路４ｄ〜４ｆにおけるレジスタ
は、マイクロコンピュータ１によってリード・ライト可
能にされている。
【００２０】上記ＡＳＩＣクロック同期回路４は、マイ
クロコンピュータ１からのチップセレクト信号ＣＳ１＊
によって選択される。また、ＡＳＩＣクロック同期回路
４内の各ユニットあるいは各インタフェース回路はアド
レスバッファを介して入力されたアドレス信号の一部を
デコードして得られた信号に基づいて選択される。具体
的には、マイクロコンピュータ１からのチップセレクト
信号ＣＳ１＊と、アドレスバスを介して入力されたアド
レス信号の一部をデコードして得られた信号との論理積
が求められ、その論理積結果に基づいて、ＡＳＩＣクロ
ック同期回路４内の各ユニットあるいは各インタフェー
ス回路が選択されるようになっている。
クロコンピュータ１からのチップセレクト信号ＣＳ１＊
によって選択される。また、ＡＳＩＣクロック同期回路
４内の各ユニットあるいは各インタフェース回路はアド
レスバッファを介して入力されたアドレス信号の一部を
デコードして得られた信号に基づいて選択される。具体
的には、マイクロコンピュータ１からのチップセレクト
信号ＣＳ１＊と、アドレスバスを介して入力されたアド
レス信号の一部をデコードして得られた信号との論理積
が求められ、その論理積結果に基づいて、ＡＳＩＣクロ
ック同期回路４内の各ユニットあるいは各インタフェー
ス回路が選択されるようになっている。
【００２１】図１にはマイクロコンピュータ１の構成例
が示される。
が示される。
【００２２】図１に示されるように、このマイクロコン
ピュータ１は、ＣＰＵ（中央処理装置）１１、ＲＯＭ１
２、ＤＭＡＣ（ダイレクトメモリアクセスコントロー
ラ）１３、ＲＡＭ（ランダムアクセスメモリ）１４、Ｄ
／Ａ（ディジタル／アナログ）変換器１５、タイマ１
６、Ａ／Ｄ（アナログ／ディジタル）変換器１７、クロ
ック制御回路１８、バスステートコントローラ１９を含
む。
ピュータ１は、ＣＰＵ（中央処理装置）１１、ＲＯＭ１
２、ＤＭＡＣ（ダイレクトメモリアクセスコントロー
ラ）１３、ＲＡＭ（ランダムアクセスメモリ）１４、Ｄ
／Ａ（ディジタル／アナログ）変換器１５、タイマ１
６、Ａ／Ｄ（アナログ／ディジタル）変換器１７、クロ
ック制御回路１８、バスステートコントローラ１９を含
む。
【００２３】ＣＰＵ１１から内部バス１０が引き出さ
れ、この内部バス１０を介してＲＯＭ１２、ＤＭＡＣ１
３、ＲＡＭ１４、Ｄ／Ａ変換器１５、タイマ１６、Ａ／
Ｄ変換器１７、クロック制御回路１８が結合されてい
る。ＲＯＭ１２には、ＣＰＵ１１で実行されるプログラ
ムが格納される。ＤＭＡＣ１３は、ＣＰＵ１１が介在す
ることなしにＲＡＭ１４と外部装置との間のデータ転送
を可能とする。ＲＡＭ１４はＣＰＵ１１での演算処理の
作業領域として使用される。Ｄ／Ａ変換器１５は、入力
されたディジタル信号をアナログ信号に変換する機能を
有する。タイマ１６は時間計測に使用される。Ａ／Ｄ変
換器１７は入力されたアナログ信号をディジタル信号に
変換する機能を有する。クロック制御回路１８によって
システムクロックが形成され、それがバスステートコン
トローラ１９に伝達される。バスステートコントローラ
１９により、アドレスＡ２０−Ａ０、データＤ３１−Ｄ
０、及び外部バス制御信号（ＲＤ＊、ＷＥ＊、ＣＳ０
＊、ＣＳ１＊）のバスステートが制御される。特に、本
例においては、外部バス（アドレスバス及びデータバス
６）を介して行われるデータ転送おける外部バスクロッ
ク信号の周波数に応じて上記外部バス制御信号が形成さ
れるようになっており、それが本例の特徴点の一つとな
っている。
れ、この内部バス１０を介してＲＯＭ１２、ＤＭＡＣ１
３、ＲＡＭ１４、Ｄ／Ａ変換器１５、タイマ１６、Ａ／
Ｄ変換器１７、クロック制御回路１８が結合されてい
る。ＲＯＭ１２には、ＣＰＵ１１で実行されるプログラ
ムが格納される。ＤＭＡＣ１３は、ＣＰＵ１１が介在す
ることなしにＲＡＭ１４と外部装置との間のデータ転送
を可能とする。ＲＡＭ１４はＣＰＵ１１での演算処理の
作業領域として使用される。Ｄ／Ａ変換器１５は、入力
されたディジタル信号をアナログ信号に変換する機能を
有する。タイマ１６は時間計測に使用される。Ａ／Ｄ変
換器１７は入力されたアナログ信号をディジタル信号に
変換する機能を有する。クロック制御回路１８によって
システムクロックが形成され、それがバスステートコン
トローラ１９に伝達される。バスステートコントローラ
１９により、アドレスＡ２０−Ａ０、データＤ３１−Ｄ
０、及び外部バス制御信号（ＲＤ＊、ＷＥ＊、ＣＳ０
＊、ＣＳ１＊）のバスステートが制御される。特に、本
例においては、外部バス（アドレスバス及びデータバス
６）を介して行われるデータ転送おける外部バスクロッ
ク信号の周波数に応じて上記外部バス制御信号が形成さ
れるようになっており、それが本例の特徴点の一つとな
っている。
【００２４】クロック制御回路１８は、マイクロコンピ
ュータ１の外部から取り込まれた外部クロックに同期し
て所定周波数のクロック信号を形成するためのＰＬＬ
（フェーズ・ロックド・ループ）回路１８２、このＰＬ
Ｌ回路１８２の出力信号を分周することにより、互いに
周波数が異なる２系統のクロック信号ＣＫＩＯ−Ａ，Ｃ
ＫＩＯ−Ｂを形成するための分周回路１８３、上記ＰＬ
Ｌ回路１８２や分周回路１８３の制御情報を保持するた
めの制御レジスタ１８１を含む。この制御レジスタ１８
３に設定された情報に従って、ＰＬＬ回路１８２での倍
率や、分周器１８３での分周比が決定される。例えば制
御レジスタ１８３に設定された情報に従ってＰＬＬ回路
１８２での倍率として、「×１」が設定された場合に
は、外部からＰＬＬ回路１８２へ入力される外部クロッ
ク信号の周波数に等しい周波数でクロック信号が生成さ
れ、それが後段の分周回路１８３へ伝達される。また、
制御レジスタ１８３に設定された情報に従ってＰＬＬ回
路１８２での倍率として、「×２」が設定された場合に
は、外部からＰＬＬ回路１８２へ入力される外部クロッ
ク信号の周波数に対して２倍の周波数でクロック信号が
生成され、それが後段の分周回路１８３へ伝達される。
同様に制御レジスタ１８３に設定された情報に従って、
４倍、８倍の周波数でクロック信号が生成され、それが
後段の分周回路１８３へ伝達される。そして、制御レジ
スタ１８１に設定された情報に従って分周回路１８３で
の分周比として、×１、１／２、１／４、１／８の選択
が可能であり、それにより、第１クロック信号ＣＫＩＯ
−Ａや、第２外部バスクロック信号ＣＫＩＯ−Ｂの周波
数が決定される。また、クロック制御回路１８からは、
第１外部バスクロック信号ＣＫＩＯ−Ａによるリード
（又はライト）サイクルか、第２外部クロック信号ＣＫ
ＩＯ−Ｂによるリード（又はライト）サイクルかに応じ
たシステムクロックがバスステートコントローラ１９に
供給される。バスステートコントローラ１９では、この
システムクロックに基づいて、バスステートを制御す
る。
ュータ１の外部から取り込まれた外部クロックに同期し
て所定周波数のクロック信号を形成するためのＰＬＬ
（フェーズ・ロックド・ループ）回路１８２、このＰＬ
Ｌ回路１８２の出力信号を分周することにより、互いに
周波数が異なる２系統のクロック信号ＣＫＩＯ−Ａ，Ｃ
ＫＩＯ−Ｂを形成するための分周回路１８３、上記ＰＬ
Ｌ回路１８２や分周回路１８３の制御情報を保持するた
めの制御レジスタ１８１を含む。この制御レジスタ１８
３に設定された情報に従って、ＰＬＬ回路１８２での倍
率や、分周器１８３での分周比が決定される。例えば制
御レジスタ１８３に設定された情報に従ってＰＬＬ回路
１８２での倍率として、「×１」が設定された場合に
は、外部からＰＬＬ回路１８２へ入力される外部クロッ
ク信号の周波数に等しい周波数でクロック信号が生成さ
れ、それが後段の分周回路１８３へ伝達される。また、
制御レジスタ１８３に設定された情報に従ってＰＬＬ回
路１８２での倍率として、「×２」が設定された場合に
は、外部からＰＬＬ回路１８２へ入力される外部クロッ
ク信号の周波数に対して２倍の周波数でクロック信号が
生成され、それが後段の分周回路１８３へ伝達される。
同様に制御レジスタ１８３に設定された情報に従って、
４倍、８倍の周波数でクロック信号が生成され、それが
後段の分周回路１８３へ伝達される。そして、制御レジ
スタ１８１に設定された情報に従って分周回路１８３で
の分周比として、×１、１／２、１／４、１／８の選択
が可能であり、それにより、第１クロック信号ＣＫＩＯ
−Ａや、第２外部バスクロック信号ＣＫＩＯ−Ｂの周波
数が決定される。また、クロック制御回路１８からは、
第１外部バスクロック信号ＣＫＩＯ−Ａによるリード
（又はライト）サイクルか、第２外部クロック信号ＣＫ
ＩＯ−Ｂによるリード（又はライト）サイクルかに応じ
たシステムクロックがバスステートコントローラ１９に
供給される。バスステートコントローラ１９では、この
システムクロックに基づいて、バスステートを制御す
る。
【００２５】図３には主要部の動作タイミングが示され
る。
る。
【００２６】図３に示される動作タイミングによれば、
先ずＣＫＩＯ−Ｂのリードサイクルが起動され、次にＣ
ＫＩＯ−Ａのライトサイクルが起動され、続いてＣＫＩ
Ｏ−Ａのリードサイクルが起動され、そして、ＣＫＩＯ
−Ｂのライトサイクルが起動される。これにより、例え
ば図示されないパーソナルコンピュータからデータがパ
ラレルインタフェース４ｄ内のレジスタに書き込まれた
データがＳＤＲＡＭ２に転送され、さらにそのデータが
ＳＤＲＡＭ２から読み出されて、マイクロコンピュータ
１で処理された後に、印字のためにヘッド駆動ユニット
４ｂ内のバッファに書き込まれる、という一連のステッ
プが実現される。
先ずＣＫＩＯ−Ｂのリードサイクルが起動され、次にＣ
ＫＩＯ−Ａのライトサイクルが起動され、続いてＣＫＩ
Ｏ−Ａのリードサイクルが起動され、そして、ＣＫＩＯ
−Ｂのライトサイクルが起動される。これにより、例え
ば図示されないパーソナルコンピュータからデータがパ
ラレルインタフェース４ｄ内のレジスタに書き込まれた
データがＳＤＲＡＭ２に転送され、さらにそのデータが
ＳＤＲＡＭ２から読み出されて、マイクロコンピュータ
１で処理された後に、印字のためにヘッド駆動ユニット
４ｂ内のバッファに書き込まれる、という一連のステッ
プが実現される。
【００２７】第２外部バスクロック信号ＣＫＩＯ−Ｂの
リードサイクルについて説明する。
リードサイクルについて説明する。
【００２８】第２外部バスクロック信号ＣＫＩＯ−Ｂの
リードサイクルでは、チップセレクト信号ＣＳ１＊がロ
ーレベルにアサートされることで、ＡＳＩＣクロック同
期回路４が選択される。そして、バスステートコントロ
ーラ１９により、第２外部バスクロック信号ＣＫＩＯ−
Ｂの波形Ｔ１の立ち下がりエッジに同期してリード信号
ＲＤ＊がローレベルにアサートされ、波形Ｔ２の立ち下
がりエッジに同期してリード信号ＲＤ＊がハイレベルに
ネゲートされる。波形Ｔ２の立ち下がりエッジに同期し
てＡＳＩＣクロック同期回路４内のレジスタの保持デー
タがマイクロコンピュータ１によってリードされ、ＣＰ
Ｕ内部の汎用レジスタに格納される。このリードサイク
ルにおいては、ＡＳＩＣクロック同期回路４の動作周波
数に適した第２外部バスクロック信号ＣＫＩＯ−Ｂと、
それに対応する外部バス制御信号とに基づいて適切に行
われる。
リードサイクルでは、チップセレクト信号ＣＳ１＊がロ
ーレベルにアサートされることで、ＡＳＩＣクロック同
期回路４が選択される。そして、バスステートコントロ
ーラ１９により、第２外部バスクロック信号ＣＫＩＯ−
Ｂの波形Ｔ１の立ち下がりエッジに同期してリード信号
ＲＤ＊がローレベルにアサートされ、波形Ｔ２の立ち下
がりエッジに同期してリード信号ＲＤ＊がハイレベルに
ネゲートされる。波形Ｔ２の立ち下がりエッジに同期し
てＡＳＩＣクロック同期回路４内のレジスタの保持デー
タがマイクロコンピュータ１によってリードされ、ＣＰ
Ｕ内部の汎用レジスタに格納される。このリードサイク
ルにおいては、ＡＳＩＣクロック同期回路４の動作周波
数に適した第２外部バスクロック信号ＣＫＩＯ−Ｂと、
それに対応する外部バス制御信号とに基づいて適切に行
われる。
【００２９】尚、このとき、チップセレクト信号ＣＳ０
＊はハイレベルにネゲートされた状態であるため、ＳＤ
ＲＡＭ２は非選択状態とされている。
＊はハイレベルにネゲートされた状態であるため、ＳＤ
ＲＡＭ２は非選択状態とされている。
【００３０】次に、第１クロック信号ＣＫＩＯ−Ａのラ
イトサイクルについて説明する。
イトサイクルについて説明する。
【００３１】バスステートコントローラ１９により第１
クロック信号ＣＫＩＯ−Ａにおける波形Ｔ１の立ち上が
りエッジに同期してチップセレクト信号ＣＳ０＊がロー
レベルにアサートされることにより、ＳＤＲＡＭ２が選
択される。第１クロック信号ＣＫＩＯ−Ａにおける波形
Ｔ１の立ち下がりエッジに同期してライト信号ＷＥ＊が
ローレベルにアサートされ、波形Ｔ２の立ち下がりエッ
ジに同期してハイレベルにネゲートされる。このライト
信号ＷＥ＊がローレベルにアサートされた期間に、上記
ＣＰＵ内部の汎用レジスタに格納されているデータがＳ
ＤＲＡＭ２へライトされる。このライトサイクルにおい
ては、ＳＤＲＡＭ２の動作周波数に適した第１外部バス
クロック信号ＣＫＩＯ−Ａと、それに対応する外部バス
制御信号とに基づいて適切に行われる。
クロック信号ＣＫＩＯ−Ａにおける波形Ｔ１の立ち上が
りエッジに同期してチップセレクト信号ＣＳ０＊がロー
レベルにアサートされることにより、ＳＤＲＡＭ２が選
択される。第１クロック信号ＣＫＩＯ−Ａにおける波形
Ｔ１の立ち下がりエッジに同期してライト信号ＷＥ＊が
ローレベルにアサートされ、波形Ｔ２の立ち下がりエッ
ジに同期してハイレベルにネゲートされる。このライト
信号ＷＥ＊がローレベルにアサートされた期間に、上記
ＣＰＵ内部の汎用レジスタに格納されているデータがＳ
ＤＲＡＭ２へライトされる。このライトサイクルにおい
ては、ＳＤＲＡＭ２の動作周波数に適した第１外部バス
クロック信号ＣＫＩＯ−Ａと、それに対応する外部バス
制御信号とに基づいて適切に行われる。
【００３２】尚、このとき、チップセレクト信号ＣＳ１
＊はハイレベルにネゲートされた状態であるため、ＡＳ
ＩＣクロック同期回路４は非選択状態とされている。
＊はハイレベルにネゲートされた状態であるため、ＡＳ
ＩＣクロック同期回路４は非選択状態とされている。
【００３３】第１クロック信号ＣＫＩＯ−Ａのリードサ
イクルについて説明する。
イクルについて説明する。
【００３４】バスステートコントローラ１９により第１
クロック信号ＣＫＩＯ−Ａにおける波形Ｔ１の立ち上が
りエッジに同期してチップセレクト信号ＣＳ０＊がロー
レベルにアサートされることにより、ＳＤＲＡＭ２が選
択される。そして、バスステートコントローラ１９によ
り、第１クロック信号ＣＫＩＯ−Ａの波形Ｔ１の立ち下
がりエッジに同期してリード信号ＲＤ＊がローレベルに
アサートされ、波形Ｔ２の立ち下がりエッジに同期して
リード信号ＲＤ＊がハイレベルにネゲートされる。波形
Ｔ２の立ち下がりエッジに同期してＳＤＲＡＭ２からの
読み出しデータがマイクロコンピュータ１内のＣＰＵ内
部の汎用レジスタに取り込まれる。このリードサイクル
においては、ＳＤＲＡＭ２の動作周波数に適した第１外
部バスクロック信号ＣＫＩＯ−Ａと、それに対応する外
部バス制御信号に基づいて適切に行われる。
クロック信号ＣＫＩＯ−Ａにおける波形Ｔ１の立ち上が
りエッジに同期してチップセレクト信号ＣＳ０＊がロー
レベルにアサートされることにより、ＳＤＲＡＭ２が選
択される。そして、バスステートコントローラ１９によ
り、第１クロック信号ＣＫＩＯ−Ａの波形Ｔ１の立ち下
がりエッジに同期してリード信号ＲＤ＊がローレベルに
アサートされ、波形Ｔ２の立ち下がりエッジに同期して
リード信号ＲＤ＊がハイレベルにネゲートされる。波形
Ｔ２の立ち下がりエッジに同期してＳＤＲＡＭ２からの
読み出しデータがマイクロコンピュータ１内のＣＰＵ内
部の汎用レジスタに取り込まれる。このリードサイクル
においては、ＳＤＲＡＭ２の動作周波数に適した第１外
部バスクロック信号ＣＫＩＯ−Ａと、それに対応する外
部バス制御信号に基づいて適切に行われる。
【００３５】尚、このとき、チップセレクト信号ＣＳ１
＊はハイレベルにネゲートされた状態であるため、ＡＳ
ＩＣクロック同期回路４は非選択状態とされている。
＊はハイレベルにネゲートされた状態であるため、ＡＳ
ＩＣクロック同期回路４は非選択状態とされている。
【００３６】第２外部バスクロック信号ＣＫＩＯ−Ｂの
ライトサイクルについて説明する。
ライトサイクルについて説明する。
【００３７】バスステートコントローラ１９により第２
クロック信号ＣＫＩＯ−Ｂにおける波形Ｔ１の立ち上が
りエッジに同期してチップセレクト信号ＣＳ１＊がロー
レベルにアサートされることにより、ＡＳＩＣクロック
同期回路４が選択される。第２クロック信号ＣＫＩＯ−
Ｂにおける波形Ｔ１の立ち下がりエッジに同期してライ
ト信号ＷＥ＊がローレベルにアサートされ、波形Ｔ２の
立ち下がりエッジに同期してハイレベルにネゲートされ
る。このライト信号ＷＥ＊がローレベルにアサートされ
た期間に、上記ＣＰＵ内部の汎用レジスタ内のデータが
ＡＳＩＣクロック同期回路４におけるヘッド駆動ユニッ
ト４ｂへの書き込みが行われる。このライトサイクルで
は、ＡＳＩＣクロック同期回路４の動作周波数に適した
第２外部バスクロック信号ＣＫＩＯ−Ｂと、それに対応
する外部バス制御信号とに基づいて適切に行われる。
クロック信号ＣＫＩＯ−Ｂにおける波形Ｔ１の立ち上が
りエッジに同期してチップセレクト信号ＣＳ１＊がロー
レベルにアサートされることにより、ＡＳＩＣクロック
同期回路４が選択される。第２クロック信号ＣＫＩＯ−
Ｂにおける波形Ｔ１の立ち下がりエッジに同期してライ
ト信号ＷＥ＊がローレベルにアサートされ、波形Ｔ２の
立ち下がりエッジに同期してハイレベルにネゲートされ
る。このライト信号ＷＥ＊がローレベルにアサートされ
た期間に、上記ＣＰＵ内部の汎用レジスタ内のデータが
ＡＳＩＣクロック同期回路４におけるヘッド駆動ユニッ
ト４ｂへの書き込みが行われる。このライトサイクルで
は、ＡＳＩＣクロック同期回路４の動作周波数に適した
第２外部バスクロック信号ＣＫＩＯ−Ｂと、それに対応
する外部バス制御信号とに基づいて適切に行われる。
【００３８】尚、このとき、チップセレクト信号ＣＳ０
＊はハイレベルにネゲートされた状態であるため、ＳＤ
ＲＡＭ２は非選択状態とされている。
＊はハイレベルにネゲートされた状態であるため、ＳＤ
ＲＡＭ２は非選択状態とされている。
【００３９】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【００４０】（１）クロック制御回路１８と、アクセス
する各アドレスエリアの外部バスクロック信号にタイミ
ングを合わせて外部バス制御信号を形成するためのバス
ステートコントローラ１９とが設けられているので、互
いに周波数が異なる複数の外部バスクロック信号の出力
が可能になり、また、バスステートコントローラ１９に
より、アクセスする各アドレスエリアの外部バスクロッ
ク信号にタイミングを合わせて外部バス制御信号が形成
される。それにより、複数のクロック同期式デバイスが
存在する場合に、各クロック同期式デバイスに適切なバ
スクロック、及びバス制御信号の供給が可能となるた
め、システム全体の実行速度の向上を図ることができ
る。
する各アドレスエリアの外部バスクロック信号にタイミ
ングを合わせて外部バス制御信号を形成するためのバス
ステートコントローラ１９とが設けられているので、互
いに周波数が異なる複数の外部バスクロック信号の出力
が可能になり、また、バスステートコントローラ１９に
より、アクセスする各アドレスエリアの外部バスクロッ
ク信号にタイミングを合わせて外部バス制御信号が形成
される。それにより、複数のクロック同期式デバイスが
存在する場合に、各クロック同期式デバイスに適切なバ
スクロック、及びバス制御信号の供給が可能となるた
め、システム全体の実行速度の向上を図ることができ
る。
【００４１】（２）外部から与えられたクロック信号を
分周又は逓倍するための任意の倍率を設定可能な制御レ
ジスタ１８１と、制御レジスタの設定情報に従って、外
部クロック信号に同期したクロック信号を形成するため
のＰＬＬ回路１８２と、上記ＰＬＬ回路の出力信号を分
周して互いに異なる複数系統の外部バスクロック信号を
出力するための分周回路１８３とを含むことにより、上
記機能を有するクロック制御回路１８を容易に構成する
ことができる。
分周又は逓倍するための任意の倍率を設定可能な制御レ
ジスタ１８１と、制御レジスタの設定情報に従って、外
部クロック信号に同期したクロック信号を形成するため
のＰＬＬ回路１８２と、上記ＰＬＬ回路の出力信号を分
周して互いに異なる複数系統の外部バスクロック信号を
出力するための分周回路１８３とを含むことにより、上
記機能を有するクロック制御回路１８を容易に構成する
ことができる。
【００４２】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００４３】例えば、ＰＬＬ回路１８２における倍率
や、分周回路１８３における分周比は任意に設定するこ
とができる。また、分周回路１８３から出力される外部
バスクロック信号は２系統に限定されず、より多くの外
部バスクロック信号を出力させることができる。
や、分周回路１８３における分周比は任意に設定するこ
とができる。また、分周回路１８３から出力される外部
バスクロック信号は２系統に限定されず、より多くの外
部バスクロック信号を出力させることができる。
【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるプリン
タ制御システムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種制御システ
ムに広く適用することができる。
なされた発明をその背景となった利用分野であるプリン
タ制御システムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種制御システ
ムに広く適用することができる。
【００４５】本発明は、少なくともクロック同期式デバ
イスを含むことを条件に適用することができる。
イスを含むことを条件に適用することができる。
【００４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４７】すなわち、クロック制御回路と、アクセス
する各アドレスエリアの外部バスクロック信号にタイミ
ングを合わせて外部バス制御信号を形成するためのバス
ステートコントローラとを設けることで、互いに周波数
が異なる複数の外部バスクロック信号の出力を可能にす
るとともに、バスステートコントローラにより、アクセ
スする各アドレスエリアの外部バスクロック信号にタイ
ミングを合わせて外部バス制御信号を形成することによ
り、複数のクロック同期式デバイスが存在する場合に、
各クロック同期式デバイスに適切なバスクロック、及び
バス制御信号の供給が可能となり、システム全体の実行
速度の向上を図ることができる。
する各アドレスエリアの外部バスクロック信号にタイミ
ングを合わせて外部バス制御信号を形成するためのバス
ステートコントローラとを設けることで、互いに周波数
が異なる複数の外部バスクロック信号の出力を可能にす
るとともに、バスステートコントローラにより、アクセ
スする各アドレスエリアの外部バスクロック信号にタイ
ミングを合わせて外部バス制御信号を形成することによ
り、複数のクロック同期式デバイスが存在する場合に、
各クロック同期式デバイスに適切なバスクロック、及び
バス制御信号の供給が可能となり、システム全体の実行
速度の向上を図ることができる。
【図１】本発明にかかるマイクロコンピュータの構成例
ブロック図である。
ブロック図である。
【図２】上記マイクロコンピュータを含む制御システム
の一例であるプリンタシステムの構成例ブロック図であ
る。
の一例であるプリンタシステムの構成例ブロック図であ
る。
【図３】上記プリンタシステムにおける主要部の動作タ
イミング図である。
イミング図である。
１ マイクロコンピュータ ２ ＳＤＲＡＭ ３ ＲＯＭ ４ ＡＳＩＣクロック同期回路 ４ａ モータ駆動ユニット ４ｂ ヘッド駆動ユニット ４ｃ センサー回路 ４ｄ パラレルインタフェース回路 ４ｅ シリアルインタフェース回路 ４ｆ ＵＳＢインタフェース回路 ５ ＳＲＡＭ ６ アドレスバス及びデータバス １０ 内部バス １１ ＣＰＵ １２ ＲＯＭ １３ ＤＭＡＣ １４ ＲＡＭ １５ Ｄ／Ａ変換器 １６ タイマ １７ Ａ／Ｄ変換器 １８ クロック制御回路 １９ バスステートコントローラ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B062 AA03 HH01 5B077 FF11 GG14 MM02 5B079 BA20 BB04 BC03 DD03 DD05 DD20
Claims (3)
- 【請求項１】 所定の演算処理を行うための中央処理装
置と、 上記中央処理装置によって制御され、入力されたクロッ
ク信号に基づいて互いに周波数が異なる複数系統の外部
バスクロック信号を形成し、それをクロック同期式デバ
イスに供給するためのクロック制御回路と、 上記外部バスを介して行われるデータ転送における各種
バス制御信号を、アクセス対象とされるクロック同期式
デバイスに供給される上記外部バスクロック信号のタイ
ミングに整合された外部バス制御信号を形成するための
バスステートコントローラと、 を含むことを特徴とするマイクロコンピュータ。 - 【請求項２】 上記クロック制御回路は、入力されたク
ロック信号を逓倍又は分周するための情報を設定可能な
制御レジスタと、 上記制御レジスタの設定情報に従って、外部クロック信
号に同期したクロック信号を形成するためのＰＬＬ回路
と、 上記ＰＬＬ回路の出力信号を分周して互いに異なる複数
系統の外部バスクロック信号を出力するための分周回路
と、 を含んで成る請求項１記載のマイクロコンピュータ。 - 【請求項３】 請求項１又は２記載のマイクロコンピュ
ータと、上記マイクロコンピュータから出力される外部
クロック信号及びそれにタイミングが整合されたバス制
御信号に基づいて動作される複数のクロック同期式デバ
イスとを含んで成る制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191607A JP2001022692A (ja) | 1999-07-06 | 1999-07-06 | マイクロコンピュータ及び制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191607A JP2001022692A (ja) | 1999-07-06 | 1999-07-06 | マイクロコンピュータ及び制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001022692A true JP2001022692A (ja) | 2001-01-26 |
Family
ID=16277461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11191607A Pending JP2001022692A (ja) | 1999-07-06 | 1999-07-06 | マイクロコンピュータ及び制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001022692A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10127424B4 (de) * | 2001-06-06 | 2004-09-02 | Infineon Technologies Ag | Elektronische Schaltung mit asynchroner Taktung von Peripherieeinheiten |
| US7161703B2 (en) | 2002-10-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Image processing system having a storage section being accessed directly |
| US7206957B2 (en) | 2001-04-26 | 2007-04-17 | Nec Electronics Corporation | Clock distribution circuit |
| JP2015075824A (ja) * | 2013-10-07 | 2015-04-20 | 株式会社エルイーテック | 複数の分周クロックの出力が可能なチップ |
-
1999
- 1999-07-06 JP JP11191607A patent/JP2001022692A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206957B2 (en) | 2001-04-26 | 2007-04-17 | Nec Electronics Corporation | Clock distribution circuit |
| DE10127424B4 (de) * | 2001-06-06 | 2004-09-02 | Infineon Technologies Ag | Elektronische Schaltung mit asynchroner Taktung von Peripherieeinheiten |
| US7428651B2 (en) | 2001-06-06 | 2008-09-23 | Infineon Technologies Ag | Electronic circuit with asynchronous clocking of peripheral units |
| US7161703B2 (en) | 2002-10-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Image processing system having a storage section being accessed directly |
| JP2015075824A (ja) * | 2013-10-07 | 2015-04-20 | 株式会社エルイーテック | 複数の分周クロックの出力が可能なチップ |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040910 |
|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
| A02 | Decision of refusal |
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