JP3715716B2 - 半導体メモリ装置のクロック発生回路 - Google Patents

半導体メモリ装置のクロック発生回路 Download PDF

Info

Publication number
JP3715716B2
JP3715716B2 JP16986696A JP16986696A JP3715716B2 JP 3715716 B2 JP3715716 B2 JP 3715716B2 JP 16986696 A JP16986696 A JP 16986696A JP 16986696 A JP16986696 A JP 16986696A JP 3715716 B2 JP3715716 B2 JP 3715716B2
Authority
JP
Japan
Prior art keywords
clock
control signal
generation circuit
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP16986696A
Other languages
English (en)
Other versions
JPH0934580A (ja
Inventor
又燮 鄭
奎泓 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH0934580A publication Critical patent/JPH0934580A/ja
Application granted granted Critical
Publication of JP3715716B2 publication Critical patent/JP3715716B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、外部からのシステムクロックに同期して動作する同期式の半導体メモリ装置に関し、特にそのクロック発生回路に関する。
【０００２】
【従来の技術】
同期式ＤＲＡＭは、ＣＰＵ等の外部からのシステムクロックに同期してデータを高速アクセスする。同期式ＤＲＡＭとしては例えば、本願出願人による１９９３年４月２７日付出願の韓国特許出願９３−７１２７号に記載のものなどがある。
【０００３】
このような同期式ＤＲＡＭは、外部からのシステムクロックに同期した内部クロックを発生する内部のクロック発生回路を有している。このクロック発生回路により発生した内部クロックは、チップ内のクロックを必要とする各機能ブロックの動作クロック源として、例えば、データ出力バッファ、ローアドレス入力バッファ、カラムアドレス入力バッファ等のクロックを必要とする回路をもつ多数の機能ブロックへ提供される。従来、チップ内には１つのクロック発生回路が備えられ、これによりチップ内回路を制御してシステムクロックに同期させている。図１に、一般的なクロック発生回路を示す。
【０００４】
図示のように従来のクロック発生回路は、システムクロックＣＬＫを入力してこれに同期した内部クロックφＣＬＫを発生するクロック発生器１２と、そのクロックφＣＬＫを駆動して多数の機能ブロック１４，１６，…，１６ｉ（ｉは自然数）へ分配供給するクロックバッファ１８と、から構成される。多数の機能ブロック１４，１６，…，１６ｉのそれぞれは、その固有機能の動作制御のための制御信号ＦＣＴＬ１４，１６，…，１６ｉが活性化されると、これに応じてクロックφＣＬＫに従い信号を処理する。例えば、機能ブロック１４がデータ出力に関連したブロックの場合、制御信号ＦＣＴＬ１４は読出動作制御信号であり、機能ブロック１４は制御信号ＦＣＴＬ１４の活性化に応答して記憶データをアクセスし、クロックバッファ１８から供給されるクロックφＣＬＫに同期してアクセスされた読出データを出力パッドへ出力する。
【０００５】
図２は、図１に示したクロック発生回路の出力タイミング図である。システムクロックＣＬＫがクロック発生回路に入力されると、クロック発生器１２からシステムクロックＣＬＫに同期してクロックφＣＬＫが発生されてクロックバッファ１８へ入力される。クロックバッファ１８は、入力されるクロックφＣＬＫをバッファリングして各機能ブロック１４，１６，…，１６ｉへ送る。そして機能ブロック１４，１６，…，１６ｉはそれぞれバッファリングされたクロックφＣＬＫを入力し、該当する制御信号ＦＣＴＬ１４，１６，…，１６ｉの活性化でクロックφＣＬＫに同期して機能を遂行する。
【０００６】
【発明が解決しようとする課題】
従来のクロック発生回路は、多数の機能ブロックに対し、１つのクロック発生器１２をもってクロックφＣＬＫを発生させるため、クロック発生器１２の負荷が大きい。従って、バッファリング駆動するクロックバッファ１８が必須となるが、クロックバッファ１８を通じた後のクロックφＣＬＫはシステムクロックＣＬＫに対し遅れが生じることになる。その結果、速度損失（Speed loss）の影響が出ることになり、機能ブロック１４，１６，…，１６ｉがシステムクロックＣＬＫに対応する高速性能をもっていても十分に活かせない事態が生じる。
【０００７】
また、クロックφＣＬＫの使用目的が異なる多数の機能ブロック１４，１６，…，１６ｉに対し、１つのクロック発生器１２の出力のみを共通に提供するようにしてあるため、システムクロックＣＬＫが入力されている限り恒常的にトグリング（toggling）動作している必要がある。これにより消費される電流は多く、ノイズの原因ともなるので、解決課題としてあげられている。
【０００８】
このような従来技術に鑑み本発明は、速度損失を最小限に抑えられ、また、消費電力が少なくノイズの心配もないようなクロック発生回路を提供する。
【０００９】
【課題を解決するための手段】
この目的のために本発明によれば、入力されるシステムクロックに基づき内部クロックを発生する半導体メモリ装置のクロック発生回路において、内部クロック提供先の機能ブロックの動作時にのみ動作するクロック発生器を、前記機能ブロックごとに備えることを特徴とする。このような各クロック発生器は、対応する機能ブロックの動作を制御する制御信号に従い動作するようにしておくとよい。これにより、クロック発生回路は、各機能ブロックが動作する必要時にのみ動作して内部クロックを発生するものとできる。
【００１０】
また特に、入力されるシステムクロックに基づき内部クロックを発生する半導体メモリ装置のクロック発生回路において、データ出力系回路の動作を制御する制御信号に従い動作して前記データ出力系回路へ内部クロックを提供するクロック発生器を備えることを特徴とする。このようなデータ出力系回路に専用のクロック発生器を備えることで、速度損失を防ぐことができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、共通する部分には同じ符号を使用して説明する。
【００１２】
図３に、クロック発生回路の構成をブロック図で示す。図示のように、多数の機能ブロック１４，１６，…，１６ｉごとにそれぞれ設けたクロック発生器１２，２０，…，２０ｉをもち、各クロック発生器１２，２０，…，２０ｉは、その担当する機能ブロック１４，１６，…，１６ｉの制御信号ＦＣＴＬ１４，１６，…，１６ｉによる動作制御を受けている。制御信号発生回路２２は、チップへ入力される各種信号、例えば書込制御信号ＷＲ、読出制御信号ＲＤ、アドレスストローブ信号などに従い動作モードを感知し、機能ブロック１４，１６，…，１６ｉを制御するための制御信号ＦＣＴＬ１４，ＦＣＴＬ１６，…，ＦＣＴＬ１６ｉを発生する。つまりこの制御信号発生回路２２は、同期式ＤＲＡＭの動作モード対応機能を遂行するための各種制御信号を発生する。
【００１３】
本実施形態のクロック発生回路の出力タイミングの一例を図４に示している。即ち、各自担当する機能ブロック１４，１６，…，１６ｉの制御信号ＦＣＴＬ１４，１６，…，１６ｉが活性化されるときにクロック発生器１２，２０，…，２０ｉはそれぞれ動作し、その活性期間でのみ、システムクロックＣＬＫに同期した内部クロックφＣＬＫ１４，１６，…，１６ｉを発生して担当の機能ブロック１４，１６，…，１６ｉへ提供する。
【００１４】
例えば、機能ブロック１４を動作させる制御信号ＦＣＴＬ１４が活性化（論理ハイ）されると、これに応じてクロック発生器１２からシステムクロックＣＬＫに同期したクロックφＣＬＫ１４が発生し、機能ブロック１４へ提供される。そして機能ブロック１４は、制御信号ＦＣＴＬ１４及びクロックφＣＬＫ１４に従い動作してその機能を遂行する。また、機能ブロック１６を動作させる制御信号ＦＣＴＬ１６が活性化されると、クロック発生器２０からシステムクロックＣＬＫに同期したクロックφＣＬＫ１６が発生して機能ブロック１６へ提供され、機能ブロック１６がこれに応じて動作する。
【００１５】
図３において、機能ブロック１４がデータ出力バッファなどを含んだデータ出力系回路であるとすれば、このデータ出力系回路１４は同期式ＤＲＡＭの動作モード中の読出モードの場合に動作する。読出モードでは、読出モードを指定する信号がチップへ入力され、制御信号発生回路２２により制御信号ＦＣＴＬ１４が活性化される。これに従いクロック発生器１２が制御信号ＦＣＴＬ１４の活性化期間でシステムクロックＣＬＫに同期したクロックφＣＬＫ１４を発生し、データ出力系回路１４へ提供する。これにより、メモリセルから読出されるデータがクロックφＣＬＫ１４に従い出力パッドへ出力される。このとき、データ出力に無関係の他の機能ブロック１６，…，１６ｉ及びクロック発生器２０，…，２０ｉの動作は抑止されている。
【００１６】
【発明の効果】
本発明のクロック発生回路によれば、メモリ内の多数の機能ブロックのそれぞれについて、その動作時にのみ動作するクロック発生器を設け、各機能ブロックへ独立的に内部クロックを提供するようにしている。従って、１つ１つのクロック発生器の負担は軽くなるので、従来のようにクロックバッファなどを設けて駆動する必要がなく、これによる速度損失の心配はない。また、制御信号に応じて必要なクロック発生器が必要な時にのみ動作して内部クロックを発生するようにしてあるので、常時動作する従来回路に比べ消費する電流は少なく、ノイズも抑えられる。従って、より高速動作対応の低消費電力型で安定した半導体メモリ装置を提供可能である。
【図面の簡単な説明】
【図１】従来のクロック発生回路を示すブロック図。
【図２】図１に示したクロック発生回路の動作波形図。
【図３】本発明によるクロック発生回路を示すブロック図。
【図４】図３に示したクロック発生回路の動作波形図。
【符号の説明】
１２，２０，２０ｉ クロック発生器
１４，１６，１６ｉ 機能ブロック
ＣＬＫ システムクロック
φＣＬＫ１４，１６，１６ｉ 内部クロック
ＦＣＴＬ１４，１６，１６ｉ 制御信号

Claims (2)

  1. 入力されるシステムクロックに基づき内部クロックを発生する半導体メモリ装置のクロック発生回路において、
    半導体メモリ装置内に配置された複数の機能ブロックと、
    前記複数の機能ブロックごとにそれぞれ設けられた複数のクロック発生器と、
    前記複数の機能ブロックの各機能ブロック及びそれに対応するクロック発生器に共通の制御信号を提供する制御信号発生回路と、
    を備え、
    前記制御信号は、書込制御信号及び読出制御信号を含み、
    前記各機能ブロックは、前記制御信号が活性化して、対応するクロック発生器からシステムクロックに同期した内部クロックが提供されているときに、前記制御信号に従ってその機能を遂行することを特徴とするクロック発生回路。
  2. 前記機能ブロックは、データ出力系回路であることを特徴とする請求項１記載のクロック発生回路。
JP16986696A 1995-06-30 1996-06-28 半導体メモリ装置のクロック発生回路 Expired - Lifetime JP3715716B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950018972A KR0142968B1 (ko) 1995-06-30 1995-06-30 반도체 메모리 장치의 클럭 발생 장치
KR1995P18972 1995-06-30

Publications (2)

Publication Number Publication Date
JPH0934580A JPH0934580A (ja) 1997-02-07
JP3715716B2 true JP3715716B2 (ja) 2005-11-16

Family

ID=19419376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16986696A Expired - Lifetime JP3715716B2 (ja) 1995-06-30 1996-06-28 半導体メモリ装置のクロック発生回路

Country Status (3)

Country Link
US (1) US5768213A (ja)
JP (1) JP3715716B2 (ja)
KR (1) KR0142968B1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4090088B2 (ja) * 1996-09-17 2008-05-28 富士通株式会社 半導体装置システム及び半導体装置
JP3703241B2 (ja) * 1997-01-28 2005-10-05 Ｎｅｃエレクトロニクス株式会社 半導体メモリ装置
US6263448B1 (en) * 1997-10-10 2001-07-17 Rambus Inc. Power control system for synchronous memory device
US6154821A (en) 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
US6194926B1 (en) 1998-04-16 2001-02-27 Matsushita Electric Industrial Co., Ltd. Operation timing controllable system
JP2000030456A (ja) * 1998-07-14 2000-01-28 Fujitsu Ltd メモリデバイス
JP2000187981A (ja) * 1998-12-22 2000-07-04 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100301054B1 (ko) * 1999-04-07 2001-10-29 윤종용 데이터 입출력 버스의 전송 데이터율을 향상시키는 반도체 메모리장치 및 이를 구비하는 메모리 모듈
JP2000347761A (ja) * 1999-06-02 2000-12-15 Alps Electric Co Ltd 制御回路
JP3878431B2 (ja) * 2000-06-16 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置
DE60034345D1 (de) * 2000-11-03 2007-05-24 St Microelectronics Srl Abschaltprotokoll für integrierte Schaltungen
DE60034346D1 (de) * 2000-11-03 2007-05-24 St Microelectronics Srl Vorrichtung und Verfahren zur selektiven Abschaltung integrierter Schaltungsblöcke
US6898683B2 (en) 2000-12-19 2005-05-24 Fujitsu Limited Clock synchronized dynamic memory and clock synchronized integrated circuit
US7000130B2 (en) * 2000-12-26 2006-02-14 Intel Corporation Method and apparatus for thermal throttling of clocks using localized measures of activity
JP2003007056A (ja) * 2001-06-18 2003-01-10 Mitsubishi Electric Corp 半導体記憶装置
JP2003296296A (ja) * 2002-01-30 2003-10-17 Oki Electric Ind Co Ltd マイクロコントローラ
US6985041B2 (en) * 2002-05-02 2006-01-10 Intel Corporation Clock generating circuit and method
JP4242787B2 (ja) * 2004-01-20 2009-03-25 富士通株式会社 情報処理装置
US7251193B2 (en) * 2005-11-17 2007-07-31 Qualcomm Incorporated Pseudo-dual port memory where ratio of first to second memory access is clock duty cycle independent
US7643591B2 (en) * 2006-07-26 2010-01-05 International Business Machines Corproation Transition balancing for noise reduction /Di/Dt reduction during design, synthesis, and physical design
US7778624B2 (en) * 2006-09-01 2010-08-17 Wanda Ying Li Outdoor umbrella with audio system
US7802118B1 (en) 2006-12-21 2010-09-21 Nvidia Corporation Functional block level clock-gating within a graphics processor
US7797561B1 (en) * 2006-12-21 2010-09-14 Nvidia Corporation Automatic functional block level clock-gating
US7958483B1 (en) * 2006-12-21 2011-06-07 Nvidia Corporation Clock throttling based on activity-level signals
US7823107B2 (en) * 2007-10-19 2010-10-26 International Business Machines Corporation Transition balancing for noise reduction/Di/Dt reduction during design, synthesis, and physical design
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory
KR100940838B1 (ko) * 2008-06-04 2010-02-04 주식회사 하이닉스반도체 반도체 집적회로의 클럭 신호 발생 장치 및 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2701030B2 (ja) * 1987-10-09 1998-01-21 株式会社日立製作所 高速記憶装置の書込制御回路
US4953131A (en) * 1988-09-07 1990-08-28 Unisys Corporation Unconditional clock and automatic refresh logic
JP2925600B2 (ja) * 1989-11-07 1999-07-28 富士通株式会社 半導体記憶装置
US5563843A (en) * 1995-03-09 1996-10-08 Intel Corporation Method and circuitry for preventing propagation of undesired ATD pulses in a flash memory device

Also Published As

Publication number Publication date
US5768213A (en) 1998-06-16
KR0142968B1 (ko) 1998-08-17
JPH0934580A (ja) 1997-02-07
KR970003207A (ko) 1997-01-28

Similar Documents

Publication Publication Date Title
JP3715716B2 (ja) 半導体メモリ装置のクロック発生回路
JP2697633B2 (ja) 同期型半導体記憶装置
KR960012012A (ko) 동기형 반도체 기억 장치
JP2001167580A (ja) 半導体記憶装置
JPH10283779A (ja) 同期型半導体記憶装置
JP3725715B2 (ja) クロック同期システム
JP3942074B2 (ja) データ入出力装置、メモリ・システム、データ入出力回路およびデータ入出力方法
JP2003317477A (ja) 半導体記憶装置
JP3244035B2 (ja) 半導体記憶装置
KR20050086525A (ko) 정보 기억 장치, 정보 기억 방법 및 정보 기억 프로그램
JP3014632B2 (ja) 半導体メモリ装置の自動テスト回路
TWI220525B (en) SRAM-compatible memory device employing DRAM cells
KR20070036637A (ko) 내부 어드레스 생성장치 및 그의 구동방법
JPH09190238A (ja) 節電クロッキング・システム
JP2004535035A (ja) ２倍速のデータ転送速度で半導体メモリを動作させる方法
JP3219964B2 (ja) パワーダウンメモリ制御ユニット
JP2008225775A (ja) メモリ制御装置
JPH11259356A (ja) メモリ初期化装置
JP2845038B2 (ja) タイミング制御装置
JP2001022692A (ja) マイクロコンピュータ及び制御システム
JP2009259114A (ja) システム半導体装置
JP4071933B2 (ja) 半導体集積回路と信号取り込み方法
KR100228422B1 (ko) 고효율 고속동기형 마스크 롬
JP2661310B2 (ja) マイクロコンピュータ
JP2004158166A (ja) 集積回路装置、データを供給するための方法およびメモリアレイにデータを書込むための方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040527

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20040902

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041029

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050128

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050805

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050826

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080902

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090902

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100902

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110902

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120902

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130902

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term