JP3014632B2 - 半導体メモリ装置の自動テスト回路 - Google Patents
半導体メモリ装置の自動テスト回路Info
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- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
の正常動作の可否を確認するためのテスト回路に関し、
特に、ＤＲＡＭがライト（WRITE ）及びリード（READ）
動作を行う間、正常的に動作するか否かをテストするこ
とができる半導体メモリ装置の自動テスト回路に関す
る。
の正常動作の可否を確認するためのテスト回路に関し、
特に、ＤＲＡＭがライト（WRITE ）及びリード（READ）
動作を行う間、正常的に動作するか否かをテストするこ
とができる半導体メモリ装置の自動テスト回路に関す
る。
【０００２】
【従来の技術および発明が解決しようとする課題】通
常、メモリ装置はテスト モードでは外部からテストす
るアドレスが直接入力されデータをライト及びリードし
た。しかし、前記メモリ装置を備えたシステムはテスト
モードに遷移した後、データをライトしたりリードす
る場合、ローアドレスストロボ信号及びカラムアドレス
ストロボ信号を交互に供給しなければならないため、こ
のようなシステムを設計するということは非常に困難な
ことであった。
常、メモリ装置はテスト モードでは外部からテストす
るアドレスが直接入力されデータをライト及びリードし
た。しかし、前記メモリ装置を備えたシステムはテスト
モードに遷移した後、データをライトしたりリードす
る場合、ローアドレスストロボ信号及びカラムアドレス
ストロボ信号を交互に供給しなければならないため、こ
のようなシステムを設計するということは非常に困難な
ことであった。
【０００３】従って、本発明の目的は、メモリ装置テス
ト速度の向上を図ると共に、メモリ装置を含んだシステ
ムのレイアウト（LAYOUT）の簡素化を実現することにあ
る。
ト速度の向上を図ると共に、メモリ装置を含んだシステ
ムのレイアウト（LAYOUT）の簡素化を実現することにあ
る。
【０００４】
【課題を解決するための手段】目的を達成するために本
発明の半導体メモリ装置の自動テスト回路の第１の特徴
は、外部からのローアドレスストロボ信号、カラムアド
レスストロボ信号及びライト信号とリード信号を受信し
てテスト命令信号を発生するテスト命令信号発生手段
と、前記テスト命令信号発生手段からの前記テスト命令
信号及び前記外部からのローアドレスストロボ信号によ
り、一定周期のクロック信号及びローアドレス信号を生
成するローアドレス信号発生手段と、前記ローアドレス
信号発生手段からの信号及び前記テスト命令信号発生手
段からのテスト命令信号により一定周期のクロック信号
と、カラムアドレス信号を生成するカラムアドレス信号
発生手段とを備え、前記ローアドレス発生信号発生手段
は、前記テスト命令信号発生手段からの信号及び前記外
部からのローアドレスストロボ信号を受信する第１感知
手段と、前記第１感知手段から出力される信号を受信し
て一定周期のクロック信号を発生する第１クロック発生
手段と、前記外部からのローアドレスストロボ信号を緩
衝して前記第１感知手段に供給し、前記第１クロック発
生手段からの信号を緩衝して内部ローアドレスストロボ
信号を発生する第１緩衝手段と、前記第１クロック発生
手段からのクロック信号を受信してローアドレス信号を
発生するローアドレス信号カウンタ手段とを含み、前記
カラムアドレス信号発生手段は、前記テスト命令発生手
段からの信号及び前記第１緩衝手段からの信号を受信す
る第２感知手段と、前記第２感知手段から出力される信
号を受信して一定周期のクロック信号を発生する第２ク
ロック手段と、前記第２クロック発生手段からの信号を
緩衝して内部カラムアドレスストロボ信号を生成する第
２緩衝手段と、前記第２クロック発生手段からのクロッ
ク信号を受信し、カラムアドレス信号を発生するカラム
アドレス信号カウンタ手段とを含むことにある。
発明の半導体メモリ装置の自動テスト回路の第１の特徴
は、外部からのローアドレスストロボ信号、カラムアド
レスストロボ信号及びライト信号とリード信号を受信し
てテスト命令信号を発生するテスト命令信号発生手段
と、前記テスト命令信号発生手段からの前記テスト命令
信号及び前記外部からのローアドレスストロボ信号によ
り、一定周期のクロック信号及びローアドレス信号を生
成するローアドレス信号発生手段と、前記ローアドレス
信号発生手段からの信号及び前記テスト命令信号発生手
段からのテスト命令信号により一定周期のクロック信号
と、カラムアドレス信号を生成するカラムアドレス信号
発生手段とを備え、前記ローアドレス発生信号発生手段
は、前記テスト命令信号発生手段からの信号及び前記外
部からのローアドレスストロボ信号を受信する第１感知
手段と、前記第１感知手段から出力される信号を受信し
て一定周期のクロック信号を発生する第１クロック発生
手段と、前記外部からのローアドレスストロボ信号を緩
衝して前記第１感知手段に供給し、前記第１クロック発
生手段からの信号を緩衝して内部ローアドレスストロボ
信号を発生する第１緩衝手段と、前記第１クロック発生
手段からのクロック信号を受信してローアドレス信号を
発生するローアドレス信号カウンタ手段とを含み、前記
カラムアドレス信号発生手段は、前記テスト命令発生手
段からの信号及び前記第１緩衝手段からの信号を受信す
る第２感知手段と、前記第２感知手段から出力される信
号を受信して一定周期のクロック信号を発生する第２ク
ロック手段と、前記第２クロック発生手段からの信号を
緩衝して内部カラムアドレスストロボ信号を生成する第
２緩衝手段と、前記第２クロック発生手段からのクロッ
ク信号を受信し、カラムアドレス信号を発生するカラム
アドレス信号カウンタ手段とを含むことにある。
【０００５】目的を達成するために本発明の半導体メモ
リ装置の自動テスト回路の第２の特徴は、メモリ装置の
電源電圧が安定した後に、外部からのロードアドレスス
トロボ信号のクロック信号を入力してタイミング信号を
発生する制御信号入力部と、前記制御信号入力部から出
力される前記タイミング信号と、外部からの電源電圧安
定化信号を受信してテスト命令を発生するテスト命令信
号発生手段と、前記テスト命令信号発生手段からのテス
ト命令信号により一定周期のクロック信号である内部ロ
ーアドレスストロボ信号と、ローアドレス信号を発生す
るローアドレス信号発生手段と、前記ローアドレス発生
手段からの前記内部ローアドレスストロボ信号により一
定周期のクロック信号である内部カラムアドレスストロ
ボ信号と、カラムアドレス信号を生成するカラムアドレ
ス信号発生手段とを備える。
リ装置の自動テスト回路の第２の特徴は、メモリ装置の
電源電圧が安定した後に、外部からのロードアドレスス
トロボ信号のクロック信号を入力してタイミング信号を
発生する制御信号入力部と、前記制御信号入力部から出
力される前記タイミング信号と、外部からの電源電圧安
定化信号を受信してテスト命令を発生するテスト命令信
号発生手段と、前記テスト命令信号発生手段からのテス
ト命令信号により一定周期のクロック信号である内部ロ
ーアドレスストロボ信号と、ローアドレス信号を発生す
るローアドレス信号発生手段と、前記ローアドレス発生
手段からの前記内部ローアドレスストロボ信号により一
定周期のクロック信号である内部カラムアドレスストロ
ボ信号と、カラムアドレス信号を生成するカラムアドレ
ス信号発生手段とを備える。
【０００６】
【発明の実施の形態】以下、本発明を添付図を参照して
詳しく説明する。
詳しく説明する。
【０００７】図１は、本発明の実施形態による自動テス
ト回路のブロック図である。
ト回路のブロック図である。
【０００８】この自動テスト回路は、外部からのローア
ドレスストロボ信号、カラムアドレスストロボ信号及び
ライト信号とリード信号が入力されると、テスト命令信
号を発生するテスト命令信号発生部（１００）と、内部
ローアドレスストロボ信号と、ローアドレス信号を発生
するローアドレス信号発生部（２００）と、内部カラム
アドレスストロボ信号を発生するカラムアドレス信号発
生部（３００）とを備える。
ドレスストロボ信号、カラムアドレスストロボ信号及び
ライト信号とリード信号が入力されると、テスト命令信
号を発生するテスト命令信号発生部（１００）と、内部
ローアドレスストロボ信号と、ローアドレス信号を発生
するローアドレス信号発生部（２００）と、内部カラム
アドレスストロボ信号を発生するカラムアドレス信号発
生部（３００）とを備える。
【０００９】前記テスト命令信号発生部（１００）は、
外部からのローアドレスストロボ信号が入力される第１
入力ライン（２）と外部からのカラムアドレスストロボ
信号が入力される第２入力ライン（４）と、ライト及び
リード信号が入力される第３入力ライン（６）とを備
え、ローアドレス信号発生部（２００）及びカラムアド
レス信号発生部（３００）にテスト命令信号を供給す
る。
外部からのローアドレスストロボ信号が入力される第１
入力ライン（２）と外部からのカラムアドレスストロボ
信号が入力される第２入力ライン（４）と、ライト及び
リード信号が入力される第３入力ライン（６）とを備
え、ローアドレス信号発生部（２００）及びカラムアド
レス信号発生部（３００）にテスト命令信号を供給す
る。
【００１０】前記ローアドレス信号発生部（２００）
は、前記テスト命令信号発生部（１００）からのテスト
命令信号を感知する第１感知回路（２１）と、前記第１
感知回路（２１）からの出力信号を受けて一定周期
（例、１６μｓ）のクロック信号を発生する第１タイマ
（２２）と、前記第１タイマ（２２）からのクロック信
号を受信してローアドレス信号を生成するローアドレス
信号カウンタ（２４）と、外部からのローアドレススト
ロボ信号を緩衝して前記第１感知回路（２１）に供給
し、前記第１タイマ（２２）からのクロック信号を緩衝
して発生された内部ローアドレスストロボ信号を、前記
カラムアドレス発生手段（３００）に供給する第１緩衝
回路（２３）とを備える。
は、前記テスト命令信号発生部（１００）からのテスト
命令信号を感知する第１感知回路（２１）と、前記第１
感知回路（２１）からの出力信号を受けて一定周期
（例、１６μｓ）のクロック信号を発生する第１タイマ
（２２）と、前記第１タイマ（２２）からのクロック信
号を受信してローアドレス信号を生成するローアドレス
信号カウンタ（２４）と、外部からのローアドレススト
ロボ信号を緩衝して前記第１感知回路（２１）に供給
し、前記第１タイマ（２２）からのクロック信号を緩衝
して発生された内部ローアドレスストロボ信号を、前記
カラムアドレス発生手段（３００）に供給する第１緩衝
回路（２３）とを備える。
【００１１】前記第１感知回路（２１）は、前記テスト
命令信号発生部（１００）からテスト命令信号を受けた
場合に、前記第１緩衝回路（２３）から出力される緩衝
されたローアドレスストロボ信号（第１緩衝信号）を受
信すると前記第１タイマ（２２）を初期状態にリセット
するリセット信号を出力する。
命令信号発生部（１００）からテスト命令信号を受けた
場合に、前記第１緩衝回路（２３）から出力される緩衝
されたローアドレスストロボ信号（第１緩衝信号）を受
信すると前記第１タイマ（２２）を初期状態にリセット
するリセット信号を出力する。
【００１２】前記第１タイマ（２２）は前記第１感知回
路（２１）から出力されるリセット信号により所定のク
ロック信号を発生する。また、前記第１タイマ（２２）
は前記発生したクロック信号を第１緩衝回路（２３）及
びローアドレス信号カウンタ（２４）に供給する。
路（２１）から出力されるリセット信号により所定のク
ロック信号を発生する。また、前記第１タイマ（２２）
は前記発生したクロック信号を第１緩衝回路（２３）及
びローアドレス信号カウンタ（２４）に供給する。
【００１３】前記ローアドレス信号カウンタ（２４）は
非同期式カウンタ回路でアドレス信号発生数（例、１３
個）と同数のビット カウンタを含む。
非同期式カウンタ回路でアドレス信号発生数（例、１３
個）と同数のビット カウンタを含む。
【００１４】前記ビット カウンタは通常のビット カ
ウンタでそれぞれのビット カウンタは一つずつの出力
ラインを有し、前記出力ラインは次の段の入力ラインと
なる。
ウンタでそれぞれのビット カウンタは一つずつの出力
ラインを有し、前記出力ラインは次の段の入力ラインと
なる。
【００１５】前記ビット カウンタの中で、１番目のビ
ット カウンタは前記第１タイマ（２２）からのクロッ
ク信号の２倍（例、３２μｓ）の周期を有する信号を出
力し、２番目のビット カウンタは前記１番目のビット
カウンタの出力信号の２倍の周期（例、６４μｓ）を
有する信号を出力する。従って、各ビット カウンタは
前段のビット カウンタの２倍周期を有する信号を出力
すると言える。
ット カウンタは前記第１タイマ（２２）からのクロッ
ク信号の２倍（例、３２μｓ）の周期を有する信号を出
力し、２番目のビット カウンタは前記１番目のビット
カウンタの出力信号の２倍の周期（例、６４μｓ）を
有する信号を出力する。従って、各ビット カウンタは
前段のビット カウンタの２倍周期を有する信号を出力
すると言える。
【００１６】前記ビット カウンタ等の各出力ラインを
介してはローアドレス信号が出力され、そのローアドレ
ス信号はローアドレス ディコーダー（DECODER 、図示
せず）に供給される。
介してはローアドレス信号が出力され、そのローアドレ
ス信号はローアドレス ディコーダー（DECODER 、図示
せず）に供給される。
【００１７】前記第１タイマ（２２）からのクロック信
号が入力される前記第１緩衝回路（２３）は、緩衝され
たクロック信号（第２緩衝信号）である内部ローアドレ
スストロボ信号を前記カラムアドレス発生部（３００）
に供給する。
号が入力される前記第１緩衝回路（２３）は、緩衝され
たクロック信号（第２緩衝信号）である内部ローアドレ
スストロボ信号を前記カラムアドレス発生部（３００）
に供給する。
【００１８】前記カラムアドレス信号発生部（３００）
は、前記第１緩衝回路（２３）から内部ローアドレスス
トロボ信号及び前記テスト命令信号発生部（１００）か
らテスト命令信号を感知してリセット信号を受信して一
定周期（例、４０μｓ）のクロック信号を発生する第２
タイマ（３２）と、前記第２タイマ（３２）からのクロ
ック信号を受信して一定数（例、９個）のカラムアドレ
ス信号を発生するカラムアドレス信号カウンタ（３３）
と、前記第２タイマ（３２）からのクロック信号を緩衝
して内部カラムアドレスストロボ信号を生成する第２緩
衝回路（３４）を駆動する。
は、前記第１緩衝回路（２３）から内部ローアドレスス
トロボ信号及び前記テスト命令信号発生部（１００）か
らテスト命令信号を感知してリセット信号を受信して一
定周期（例、４０μｓ）のクロック信号を発生する第２
タイマ（３２）と、前記第２タイマ（３２）からのクロ
ック信号を受信して一定数（例、９個）のカラムアドレ
ス信号を発生するカラムアドレス信号カウンタ（３３）
と、前記第２タイマ（３２）からのクロック信号を緩衝
して内部カラムアドレスストロボ信号を生成する第２緩
衝回路（３４）を駆動する。
【００１９】前記第２感知回路（３１）は、前記第１緩
衝回路（２３）からの内部ローアドレスストロボ信号と
テスト命令信号発生部（１００）からのテスト命令信号
とを受信するとリセット信号を出力して前記第２タイマ
（３２）を駆動する。
衝回路（２３）からの内部ローアドレスストロボ信号と
テスト命令信号発生部（１００）からのテスト命令信号
とを受信するとリセット信号を出力して前記第２タイマ
（３２）を駆動する。
【００２０】前記第２タイマ（３２）は安定周期のクロ
ック列（clock train ）を前記第２緩衝回路（３４）と
カラムアドレス信号カウンタ（３３）に供給する。
ック列（clock train ）を前記第２緩衝回路（３４）と
カラムアドレス信号カウンタ（３３）に供給する。
【００２１】前記カラムアドレス信号カウンタ（３３）
は、非同期式カウンタ回路としてアドレス信号発生数
（例、９個）と同数のビットカウンタを含む。
は、非同期式カウンタ回路としてアドレス信号発生数
（例、９個）と同数のビットカウンタを含む。
【００２２】前記ビットカウンタは前記ローアドレス信
号カウンタ（２４）のビットカウンタと同様な構造を有
し、それに対する詳細な説明は省略する。
号カウンタ（２４）のビットカウンタと同様な構造を有
し、それに対する詳細な説明は省略する。
【００２３】前記カラムアドレス信号カウンタ（３３）
は、生成されたカラムアドレス信号をカラムアドレスデ
ィコーダー（DECODER 、図示せず）側に供給する。
は、生成されたカラムアドレス信号をカラムアドレスデ
ィコーダー（DECODER 、図示せず）側に供給する。
【００２４】また、前記第２緩衝回路（３４）は前記第
２タイマ（３２）からのクロック信号を緩衝して内部カ
ラムアドレスストロボ信号を生成する。
２タイマ（３２）からのクロック信号を緩衝して内部カ
ラムアドレスストロボ信号を生成する。
【００２５】前記第２タイマ（３２）は前記第１タイマ
（２２）のクロック信号の周期の間、一定倍数（例、25
6 ）のクロック信号を発生する。従って、各ローアドレ
ス信号に対し一定倍数（例、256 倍数）のカラムアドレ
ス信号がトグリングしながらライト及びリード動作が繰
り返されることになる。
（２２）のクロック信号の周期の間、一定倍数（例、25
6 ）のクロック信号を発生する。従って、各ローアドレ
ス信号に対し一定倍数（例、256 倍数）のカラムアドレ
ス信号がトグリングしながらライト及びリード動作が繰
り返されることになる。
【００２６】図２は、本発明の他の実施態様による半導
体メモリ装置の自動テスト回路のブロック図である。
体メモリ装置の自動テスト回路のブロック図である。
【００２７】図２の自動テスト回路は、メモリ装置の電
源電圧が安定した後に、外部からのローアドレスストロ
ボ信号のクロック信号を受信してタイミング信号を発生
する制御信号入力部（４００）と、外部からのメモリ装
置の電源電圧安定化信号及び前記制御信号入力部（４０
０）からの出力信号を論理演算し、テスト命令信号を発
生するテスト命令信号発生部（５００）と、内部ローア
ドレスストロボ信号とローアドレス信号を発生するロー
アドレス信号発生部（６００）と、内部カラムアドレス
ストロボ信号とカラムアドレス信号を発生するカラムア
ドレス信号発生部（７００）とを備える。
源電圧が安定した後に、外部からのローアドレスストロ
ボ信号のクロック信号を受信してタイミング信号を発生
する制御信号入力部（４００）と、外部からのメモリ装
置の電源電圧安定化信号及び前記制御信号入力部（４０
０）からの出力信号を論理演算し、テスト命令信号を発
生するテスト命令信号発生部（５００）と、内部ローア
ドレスストロボ信号とローアドレス信号を発生するロー
アドレス信号発生部（６００）と、内部カラムアドレス
ストロボ信号とカラムアドレス信号を発生するカラムア
ドレス信号発生部（７００）とを備える。
【００２８】図３の回路図を参照し、前記制御信号入力
部（４００）及びテスト信号発生部（５００）の動作を
考察してみる。前記制御信号入力部（４００）は、第１
ビットカウンタ回路（４１）と、前記第ビットカウンタ
回路（４１）からの信号を受信する第２ビットカウンタ
回路（４２）と、前記第２ビットカウンタ回路（４２）
からの信号を受信する第３ビットカウンタ回路（４３）
と、第３ビットカウンタ回路（４３）からの信号を受信
する第４ビットカウンタ（４４）とを備える。
部（４００）及びテスト信号発生部（５００）の動作を
考察してみる。前記制御信号入力部（４００）は、第１
ビットカウンタ回路（４１）と、前記第ビットカウンタ
回路（４１）からの信号を受信する第２ビットカウンタ
回路（４２）と、前記第２ビットカウンタ回路（４２）
からの信号を受信する第３ビットカウンタ回路（４３）
と、第３ビットカウンタ回路（４３）からの信号を受信
する第４ビットカウンタ（４４）とを備える。
【００２９】前記第１ビットカウンタ回路（４１）は、
図４（Ｂ）のような外部からのローアドレスストロボ信
号のクロック信号を入力すると、その周期の２倍の周期
を有する図４（ｃ）のような信号を出力する。前記第２
ビットカウンタ回路（４２）は、前記第１ビットカウン
タ回路（４１）からのクロック信号の２倍の周期を有す
る信号を出力する。従って、前記第４カウンタ回路（４
４）は、前記図４（Ｄ）のように、外部からのクロック
信号の８番目の周期でハイレベルに進入する信号を前記
テスト命令信号発生部（５００）に伝送する。
図４（Ｂ）のような外部からのローアドレスストロボ信
号のクロック信号を入力すると、その周期の２倍の周期
を有する図４（ｃ）のような信号を出力する。前記第２
ビットカウンタ回路（４２）は、前記第１ビットカウン
タ回路（４１）からのクロック信号の２倍の周期を有す
る信号を出力する。従って、前記第４カウンタ回路（４
４）は、前記図４（Ｄ）のように、外部からのクロック
信号の８番目の周期でハイレベルに進入する信号を前記
テスト命令信号発生部（５００）に伝送する。
【００３０】前記テスト命令信号発生部（５００）は、
外部からの電源電圧安定化信号及び前記制御信号入力部
（４００）のカウンタ（４４）からの信号をインバータ
（５１）を介して受信するNOR ゲート（５２）と、前記
NOR ゲート（５２）からの信号を遅延及び緩衝し出力ラ
イン（５５）を経てローアドレス信号発生部（６００）
側に供給するインバータ（５４、５５）とを備える。
外部からの電源電圧安定化信号及び前記制御信号入力部
（４００）のカウンタ（４４）からの信号をインバータ
（５１）を介して受信するNOR ゲート（５２）と、前記
NOR ゲート（５２）からの信号を遅延及び緩衝し出力ラ
イン（５５）を経てローアドレス信号発生部（６００）
側に供給するインバータ（５４、５５）とを備える。
【００３１】さらに、図２のブロック図を参照すると、
前記ローアドレス信号発生部（６００）は、前記テスト
命令信号発生部（５００）からのテスト命令信号を感知
するとリセット信号を出力する第１感知回路（６１）
と、前記第１感知回路（６１）からの信号を受信して一
定周期（例、１６μｓ）のクロック信号を発生する第１
タイマ（６２）と、前記第１タイマ（６２）からのクロ
ック信号を受信してローアドレス信号を生成するローア
ドレス信号カウンタ（６３）と、前記第１タイマ（６
２）からのクロック信号を緩衝して内部ローアドレスス
トロボ信号を出力する第１緩衝回路（６４）とを備え
る。
前記ローアドレス信号発生部（６００）は、前記テスト
命令信号発生部（５００）からのテスト命令信号を感知
するとリセット信号を出力する第１感知回路（６１）
と、前記第１感知回路（６１）からの信号を受信して一
定周期（例、１６μｓ）のクロック信号を発生する第１
タイマ（６２）と、前記第１タイマ（６２）からのクロ
ック信号を受信してローアドレス信号を生成するローア
ドレス信号カウンタ（６３）と、前記第１タイマ（６
２）からのクロック信号を緩衝して内部ローアドレスス
トロボ信号を出力する第１緩衝回路（６４）とを備え
る。
【００３２】前記第１感知回路（６１）は、前記テスト
命令信号発生部（５００）からテスト命令信号を受けた
場合にリセット信号を出力して前記第１タイマ（６２）
を駆動してテストモードの初期化動作をする。前記第１
タイマ（６２）は、クロック信号を前記第１緩衝回路
（６４）側に供給すると共に、前記ローアドレスカウン
タ（６３）側に供給する。
命令信号発生部（５００）からテスト命令信号を受けた
場合にリセット信号を出力して前記第１タイマ（６２）
を駆動してテストモードの初期化動作をする。前記第１
タイマ（６２）は、クロック信号を前記第１緩衝回路
（６４）側に供給すると共に、前記ローアドレスカウン
タ（６３）側に供給する。
【００３３】前記ローアドレスカウンタ（６３）は、非
同期式カウンタ回路としてアドレス信号発生数（例、１
３個）と同数のビットカウンタを含む。前記ビットカウ
ンタは、通常のビットカウンタで、それぞれのビットカ
ウンタは一つずつの出力ラインを有し、前記出力ライン
は次の段の入力ラインとなる。前記ビットカウンタの中
で、１番目のビットカウンタは、前記第１タイマ（６
２）からのクロック信号の２倍（例、32μｓ）の周期を
有する信号を出力し、２番目のビットカウンタは前記１
番目のビットカウンタの出力信号の２倍の周期（例、64
μｓ）を有する信号を出力する。従って、各ビットカウ
ンタは前段のビットカウンタの２倍の周期を有する信号
を出力すると言える。前記ビットカウンタ等の各出力ラ
インはそれぞれローアドレス信号を生成し、前記生成さ
れたローアドレス信号はローアドレスディコーダー（DE
CODER 、図示せず）に供給される。
同期式カウンタ回路としてアドレス信号発生数（例、１
３個）と同数のビットカウンタを含む。前記ビットカウ
ンタは、通常のビットカウンタで、それぞれのビットカ
ウンタは一つずつの出力ラインを有し、前記出力ライン
は次の段の入力ラインとなる。前記ビットカウンタの中
で、１番目のビットカウンタは、前記第１タイマ（６
２）からのクロック信号の２倍（例、32μｓ）の周期を
有する信号を出力し、２番目のビットカウンタは前記１
番目のビットカウンタの出力信号の２倍の周期（例、64
μｓ）を有する信号を出力する。従って、各ビットカウ
ンタは前段のビットカウンタの２倍の周期を有する信号
を出力すると言える。前記ビットカウンタ等の各出力ラ
インはそれぞれローアドレス信号を生成し、前記生成さ
れたローアドレス信号はローアドレスディコーダー（DE
CODER 、図示せず）に供給される。
【００３４】前記第１緩衝回路（６４）は、前記第１タ
イマ（６２）からのクロック信号を緩衝して内部ローア
ドレスストロボ信号を発生すると共に、前記カラムアド
レス発生手段（７００）側にその信号を出力する。
イマ（６２）からのクロック信号を緩衝して内部ローア
ドレスストロボ信号を発生すると共に、前記カラムアド
レス発生手段（７００）側にその信号を出力する。
【００３５】前記カラムアドレス信号発生部（７００）
は、前記第１緩衝回路（６４）からの内部ローアドレス
ストロボ信号を感知するとリセット信号を出力する第２
感知回路（７１）と、前記第２感知回路（７１）からの
リセット信号を受信して一定周期（例、40ns）のクロッ
ク信号を発生する第２タイマ（７２）と、前記第２タイ
マ（７２）からクロック信号を入力して一定個数（例、
９個）のカラムアドレス信号を発生するカラムアドレス
信号カウンタ（７３）と、前記第２タイマ（７２）から
のクロック信号を緩衝して内部カラムアドレスストロボ
信号に変換する第２緩衝回路（７４）とを備える。
は、前記第１緩衝回路（６４）からの内部ローアドレス
ストロボ信号を感知するとリセット信号を出力する第２
感知回路（７１）と、前記第２感知回路（７１）からの
リセット信号を受信して一定周期（例、40ns）のクロッ
ク信号を発生する第２タイマ（７２）と、前記第２タイ
マ（７２）からクロック信号を入力して一定個数（例、
９個）のカラムアドレス信号を発生するカラムアドレス
信号カウンタ（７３）と、前記第２タイマ（７２）から
のクロック信号を緩衝して内部カラムアドレスストロボ
信号に変換する第２緩衝回路（７４）とを備える。
【００３６】前記第２感知回路（７１）は、前記第１緩
衝回路（６４）からの内部ローアドレスストロボ信号を
受信するとリセット信号を出力して第２タイマ（７２）
を駆動させる。前記第２タイマ（７２）は、クロック信
号を前記第２緩衝回路（７４）側に戻すと共に、前記カ
ラムアドレスカウンタ（７３）側にも供給する。前記カ
ラムアドレス信号カウンタ（７３）は、非同期式カウン
タ回路でアドレス信号発生数（例、９個）と同数のビッ
トカウンタを含む。前記ビットカウンタは前記ローアド
レス信号カウンタ（６３）のビットカウンタと同様な構
造を有し、詳細な説明は省略する。前記第２緩衝回路
（７４）は前記第２タイマ（７２）からのクロック信号
を緩衝して内部カラムアドレスストロボ信号を生成す
る。
衝回路（６４）からの内部ローアドレスストロボ信号を
受信するとリセット信号を出力して第２タイマ（７２）
を駆動させる。前記第２タイマ（７２）は、クロック信
号を前記第２緩衝回路（７４）側に戻すと共に、前記カ
ラムアドレスカウンタ（７３）側にも供給する。前記カ
ラムアドレス信号カウンタ（７３）は、非同期式カウン
タ回路でアドレス信号発生数（例、９個）と同数のビッ
トカウンタを含む。前記ビットカウンタは前記ローアド
レス信号カウンタ（６３）のビットカウンタと同様な構
造を有し、詳細な説明は省略する。前記第２緩衝回路
（７４）は前記第２タイマ（７２）からのクロック信号
を緩衝して内部カラムアドレスストロボ信号を生成す
る。
【００３７】前記第２タイマ（７２）は、前記第１タイ
マ（６２）からクロック信号の周期の間、一定倍数
（例、256 個）のクロック信号を発生する。従って、各
ローアドレス信号に対し一定倍数（例、256 倍数個）の
カラムアドレス信号がトグリングしながらリード及びラ
イト動作が繰り返されることになる。
マ（６２）からクロック信号の周期の間、一定倍数
（例、256 個）のクロック信号を発生する。従って、各
ローアドレス信号に対し一定倍数（例、256 倍数個）の
カラムアドレス信号がトグリングしながらリード及びラ
イト動作が繰り返されることになる。
【００３８】
【発明の効果】上述した実施例の本発明の自動テスト回
路は、半導体メモリ装置に含まれメモリ装置の内部でテ
ストのためのアドレス信号を発生するので、前記信号に
よりライト（WRITE ）及びリード（READ）動作が行わ
れ、従って、メモリ素子のテスト速度が向上し、前記メ
モリ装置を含むシステムのレイアウト（LAYOUT）が簡素
化する長所を有する。
路は、半導体メモリ装置に含まれメモリ装置の内部でテ
ストのためのアドレス信号を発生するので、前記信号に
よりライト（WRITE ）及びリード（READ）動作が行わ
れ、従って、メモリ素子のテスト速度が向上し、前記メ
モリ装置を含むシステムのレイアウト（LAYOUT）が簡素
化する長所を有する。
【図１】図１は、本発明の実施例による自動テスト回路
のブロック図。
のブロック図。
【図２】図２は、本発明の他の実施例による自動テスト
回路のブロック図。
回路のブロック図。
【図３】図３は、図２による自動テスト回路の一部回路
図。
図。
【図４】図４は、前記図３に示した回路の入出力波形
図。
図。
１００…テスト命令信号発生部 ２００、６００…ローアドレス信号発生部 ３００、７００…カラムアドレス信号発生部 ４００…制御信号発生部 ５００…テスト命令信号発生部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−298100（ＪＰ，Ａ) 特開 平５−47200（ＪＰ，Ａ) 特開 平４−114400（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 G01R 31/28
Claims (6)
- 【請求項１】 外部からのローアドレスストロボ信号、
カラムアドレスストロボ信号及びライト信号とリード信
号を受信してテスト命令信号を発生するテスト命令信号
発生手段と、 前記テスト命令信号発生手段からの前記テスト命令信号
及び前記外部からのローアドレスストロボ信号により、
一定周期のクロック信号及びローアドレス信号を生成す
るローアドレス信号発生手段と、 前記ローアドレス信号発生手段からの信号及び前記テス
ト命令信号発生手段からのテスト命令信号により一定周
期のクロック信号と、カラムアドレス信号を生成するカ
ラムアドレス信号発生手段とを備え、 前記ローアドレス発生信号発生手段は、 前記テスト命令信号発生手段からの信号及び前記外部か
らのローアドレスストロボ信号を受信する第１感知手段
と、 前記第１感知手段から出力される信号を受信して一定周
期のクロック信号を発生する第１クロック発生手段と、 前記外部からのローアドレスストロボ信号を緩衝して前
記第１感知手段に供給し、前記第１クロック発生手段か
らの信号を緩衝して内部ローアドレスストロボ信号を発
生する第１緩衝手段と、 前記第１クロック発生手段からのクロック信号を受信し
てローアドレス信号を発生するローアドレス信号カウン
タ手段とを含み、 前記カラムアドレス信号発生手段は、 前記テスト命令発生手段からの信号及び前記第１緩衝手
段からの信号を受信する第２感知手段と、 前記第２感知手段から出力される信号を受信して一定周
期のクロック信号を発生する第２クロック手段と、 前記第２クロック発生手段からの信号を緩衝して内部カ
ラムアドレスストロボ信号を生成する第２緩衝手段と、 前記第２クロック発生手段からのクロック信号を受信
し、カラムアドレス信号を発生するカラムアドレス信号
カウンタ手段とを含むことを特徴とする自動テスト回
路。 - 【請求項２】 前記第２クロック発生手段のクロック信
号の周期が、前記第１クロック発生手段のクロック手段
の周期より一定倍数長いことを特徴とする請求項１記載
の自動テスト回路。 - 【請求項３】 前記第１クロック発生手段及び前記第２
クロック発生手段が、タイマであることを特徴とする請
求項１記載の自動テスト回路。 - 【請求項４】 メモリ装置の電源電圧が安定した後に、
外部からのロードアドレスストロボ信号のクロック信号
を入力してタイミング信号を発生する制御信号入力部
と、 前記制御信号入力部から出力される前記タイミング信号
と、外部からの電源電圧安定化信号を受信してテスト命
令を発生するテスト命令信号発生手段と、 前記テスト命令信号発生手段からのテスト命令信号によ
り一定周期のクロック信号である内部ローアドレススト
ロボ信号と、ローアドレス信号を発生するローアドレス
信号発生手段と、 前記ローアドレス発生手段からの前記内部ローアドレス
ストロボ信号により一定周期のクロック信号である内部
カラムアドレスストロボ信号と、カラムアドレス信号を
生成するカラムアドレス信号発生手段とを備えたことを
特徴とする半導体メモリ装置の自動テスト回路。 - 【請求項５】 前記ローアドレス信号発生手段は、 前記テスト命令信号発生手段からのテスト命令信号を受
信してリセット信号を出力する第１感知手段と、 前記第１感知手段から出力される前記リセット信号を受
信して一定周期のクロック信号を発生する第１クロック
発生手段と、 前記第１クロック発生手段からのクロック信号を緩衝し
た信号である内部ローアドレスストロボ信号を発生する
第１緩衝手段と、 第１クロック手段からのクロック手段を受信してローア
ドレス信号を発生するローアドレス信号カウンタ手段と
を含み、 前記カラムアドレス発生手段は、 前記第１緩衝手段からの前記内部ローアドレスストロボ
信号を受信してリセット信号を出力する第２感知手段
と、 前記第２感知手段から出力される前記リセット信号を受
信して一定周期のクロック信号を発生する第２クロック
発生手段と、 前記第２クロック発生手段からのクロック信号を緩衝し
た信号である内部カラムアドレスストロボ信号を生成す
る第２緩衝手段と、 第２クロック手段からのクロック信号を受信し、カラム
アドレス信号を発生するカラムアドレス信号カウンタ手
段とを含むことを特徴とする請求項４記載の自動テスト
回路。 - 【請求項６】 前記テスト命令発生手段が、メモリ装置
の電源電圧が安定した後に、前記外部からのローアドレ
スストロボ信号のクロック手段のクロック信号を受信し
て一定時間の間カウント後、タイミング信号を発生する
カウンタ手段を含むことを特徴とする請求項４記載の自
動テスト回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940029344A KR970011583B1 (ko) | 1994-11-09 | 1994-11-09 | 자동 테스트 회로 |
| KR94-29344 | 1994-11-09 | ||
| KR94-29345 | 1994-11-09 | ||
| KR1019940029345A KR970011584B1 (ko) | 1994-11-09 | 1994-11-09 | 자동 테스트 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273396A JPH08273396A (ja) | 1996-10-18 |
| JP3014632B2 true JP3014632B2 (ja) | 2000-02-28 |
Family
ID=26630682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7291409A Expired - Fee Related JP3014632B2 (ja) | 1994-11-09 | 1995-11-09 | 半導体メモリ装置の自動テスト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5579271A (ja) |
| JP (1) | JP3014632B2 (ja) |
| GB (1) | GB2295038B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7921345B2 (en) * | 2005-05-19 | 2011-04-05 | Hewlett-Packard Development Company, L.P. | Automated test system |
| KR100864624B1 (ko) * | 2007-03-31 | 2008-10-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| JP5206487B2 (ja) * | 2009-02-25 | 2013-06-12 | 富士通セミコンダクター株式会社 | 半導体集積回路の制御方法および半導体集積回路 |
| JP5138735B2 (ja) * | 2010-06-23 | 2013-02-06 | 株式会社沖データ | 電源装置及びこれを用いた画像形成装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298100A (ja) * | 1986-06-17 | 1987-12-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2568455B2 (ja) * | 1990-08-16 | 1997-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04114400A (ja) * | 1990-09-05 | 1992-04-15 | Nec Corp | 組み込み自己テスト方式 |
| JP2727807B2 (ja) * | 1991-08-14 | 1998-03-18 | 日本電気株式会社 | ダイナミックｒａｍ |
-
1995
- 1995-11-07 US US08/554,698 patent/US5579271A/en not_active Expired - Lifetime
- 1995-11-08 GB GB9522877A patent/GB2295038B/en not_active Expired - Fee Related
- 1995-11-09 JP JP7291409A patent/JP3014632B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08273396A (ja) | 1996-10-18 |
| GB2295038A (en) | 1996-05-15 |
| GB2295038B (en) | 1999-06-16 |
| US5579271A (en) | 1996-11-26 |
| GB9522877D0 (en) | 1996-01-10 |
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