KR100864624B1 - 반도체 메모리 소자 - Google Patents

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KR100864624B1 KR1020070032053A KR20070032053A KR100864624B1 KR 100864624 B1 KR100864624 B1 KR 100864624B1 KR 1020070032053 A KR1020070032053 A KR 1020070032053A KR 20070032053 A KR20070032053 A KR 20070032053A KR 100864624 B1 KR100864624 B1 KR 100864624B1
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Abstract

본 발명은 반도체 메모리의 테스트 동작시 테스트 장치 특성에 일치하도록 tRCD(RAS to CAS Delay)를 조절할 수 있는 회로에 관한 것으로서, 컬럼 커맨드 신호에 응답하여 컬럼 어드레스 스트로브 펄스를 생성하기 위한 컬럼 어드레스 스트로브 펄스 생성부와, 테스트 모드 신호에 응답하여 액티브 커맨드 신호 또는 상기 컬럼 커맨드 신호를 받아 로우 어드레스 스트로브 펄스를 생성하기 위한 로우 어드레스 스트로브 펄스 생성부를 구비하는 반도체 메모리 소자를 제공한다.
어드레스 더블 펌프, 테스트, tRCD

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 구성요소 중 컬럼 어드레스 스트로브 펄스 출력부를 상세히 도시한 회로도.
도 3A는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로에서 사용되는 신호 및 펄스의 변동타이밍을 도시한 타이밍 다이어그램.
도 3B은 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로를 어드레스 더블 펌프(ADDRESS DOUBLE PUMP)를 사용하는 반도체 메모리 소자에 적용하였을 경우 사용되는 신호 및 펄스의 변동타이밍을 도시한 타이밍 다이어그램.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로를 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 어드 레스 스트로브 펄스 생성회로의 구성요소 중 컬럼 펄스 생성부를 상세히 도시한 도면.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 구성요소 중 로우 어드레스 스트로브 펄스 출력부를 상세히 도시한 도면이다.
도 7은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로에서 사용되는 신호 및 펄스의 논리레벨 변동타이밍을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 400 : 컬럼 어드레스 스트로브 펄스 생성부
110, 410 : 컬럼 펄스 생성부
120, 420 : 컬럼 어드레스 스트로브 펄스 출력부
140, 440 : 로우 어드레스 스트로브 펄스 생성부
150, 450 : 액티브 펄스 생성부
160, 460 : 로우 어드레스 스트로브 펄스 출력부
180, 480 : 클럭 펄스 생성부
본 발명은 반도체 설계기술에 관한 것으로서, 자세히는 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로에 관한 것이며, 더 자세히는 반도체 메모리의 테스트 동작시 테스트 장치 특성에 일치하도록 tRCD(RAS to CAS Delay)를 조절할 수 있는 회로에 관한 것이다.
일반적인 반도체 메모리 소자, 특히, DRAM에서 액티브 명령(ACT)에 의해 발생하는 로우 어드레스 스트로브 신호(Row Address Strobe : RAS)와 리드 명령(Read Command) 또는 라이트 명령(Write Command)에 의해 발생하는 컬럼 어드레스 스트로브 신호(Column Address Strobe : CAS) 사이에는 항상 일정범위 이내의 지연시간을 가져야 한다는 사양(SPEC)이 존재하고, 이와 같은 지연시간을 당업자들은 tRCD라 칭해 사용하고 있다.
도 1은 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로는, 액티브 커맨드 신호(ACT) 및 클럭 펄스(CLK_P)에 응답하여 로우 어드레스 스트로브 펄스(RAS)를 생성하기 위한 로우 어드레스 스트로브 펄스 생성부(140)과, 컬럼 커맨드 신호(RD) 및 클럭 펄스(CLK_P)에 응답하여 컬럼 어드레스 스트로브 펄스(CAS)를 생성하기 위한 컬럼 어드레스 스트로브 펄스 생성부(100)를 구비하고, 클럭 신호(CLK)에 응답하여 클럭 신호(CLK)와 같은 주파수를 갖으며, 예정된 활성화구간을 갖는 클럭 펄스(CLK_P)를 생성하기 위한 클럭 펄스 생성부(180) 을 더 구비한다.
여기서, 로우 어드레스 스트로브 펄스 생성부(140)는, 액티브 커맨드 신호(ACT)와 클럭 펄스(CLK_P)를 래치하여 액티브 펄스(ACT_P)를 생성하기 위한 액티브 펄스 생성부(150), 및 파워 업 신호(PWRUP)에 응답하여 액티브 펄스(ACT_P)를 로우 어드레스 스트로브 펄스(RAS)로서 출력하기 위한 로우 어드레스 스트로브 펄스 출력부(160)을 구비한다.
또한, 컬럼 어드레스 스트로브 펄스 생성부(100)는, 컬럼 커맨드 신호(RD)와 클럭 펄스(CLK_P)를 래치하여 컬럼 펄스(RD_P)를 생성하기 위한 컬럼 펄스 생성부(110), 및 파워 업 신호(PWRUP)에 응답하여 컬럼 펄스(RD_P)를 컬럼 어드레스 스트로브 펄스(CAS)로서 출력하기 위한 컬럼 어드레스 스트로브 펄스 출력부(120)을 구비한다.
그리고, 전술한 컬럼 커맨드 신호(RD)는, DRAM의 동작에서 컬럼 어드레스가 사용되는 모든 동작에서 입력되는 신호이다. 즉, 도면에 도시된 도면부호'RD'는 리드 커맨드를 의미하는 것이고, 그 이외에도 라이트 커맨드(WR)도 컬럼 커맨드 신호에 포함될 수 있다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 구성요소 중 컬럼 어드레스 스트로브 펄스 출력부를 상세히 도시한 회로도이다.
도 2를 참조하면, 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 구성요소 중 컬럼 어드레스 스트로브 펄스 출력부(120)는, 입 력(IN)단을 통해 입력받은 컬럼 펄스(RD_P)에 응답하여 출력노드(OUT_NODE)를 구동하기 위한 구동부(122), 및 파워 업 신호의 반전신호(PWRUPB)에 응답하여 출력노드(OUT_NODE)에 인가된 펄스를 컬럼 어드레스 스트로브 펄스(CAS)로서 출력하기 위한 펄스 출력부(124)를 구비한다.
여기서, 구동부(122)는, 전원전압(VDD)단과 접지전압(VSS)단 사이에 PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)를 구비하고, PMOS트랜지스터(P1)는 입력(IN)단과 접속된 게이트를 통해 입력받은 컬럼 펄스(RD_P)에 응답하여 전원전압(VDD)단과 출력노드(OUT_NODE)가 연결되는 것을 제어하며, NMOS트랜지스터(N1)는 입력(IN)단과 접속된 게이트를 통해 입력받은 컬럼 펄스(RD_P)에 응답하여 출력노드(OUT_NODE)와 접지전압(VSS)단이 연결되는 것을 제어한다.
또한, 펄스 출력부(124)는, 출력노드(OUT_NODE)에 인가된 펄스를 입력받아 출력하는 제1인버터(INV1)와, 제1인버터(INV1)의 출력신호와 파워 업 신호의 반전신호(PWRUPB)를 입력받아 출력노드(OUT_NODE)에 출력하는 낸드게이트(NAND)와, 제1인버터(INV1)의 출력신호를 입력받아 출력하는 제2인버터(INV2), 및 제2인버터(INV2)의 출력신호를 입력받아 출력(OUT)단을 통해 컬럼 어드레스 스트로브 펄스(CAS)로서 출력하는 제3인버터(INV3)를 구비한다.
그리고, 도시되지는 않았지만 로우 어드레스 스트로브 펄스 출력부(160)와 컬럼 어드레스 스트로브 펄스 출력부(120)의 구성은 유사하다. 즉, 컬럼 어드레스 스트로브 펄스 출력부(120)에서 입력(IN)단으로 컬럼 펄스(RD_P)가 입력되고, 출력(OUT)단으로 컬럼 어드레스 스트로브 펄스(CAS)가 출력되었는데 반해, 로우 어드 레스 스트로브 펄스 출력부(160)에서는 입력(IN)단으로 액티브 펄스(ACT_P)가 입력되고, 출력(OUT)단으로 로우 어드레스 스트로브 펄스(RAS)가 출력된다는 점이 다르다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 동작을 설명하면 다음과 같다.
먼저, 클럭 펄스 생성부(180)는, 입력되는 클럭 신호(CLK)가 반도체 메모리 소자의 외부에서 입력되는 신호이므로, 반도체 메모리 소자가 동작하는 환경의 영향으로 인해 클럭 신호(CLK)의 활성화구간이 변동하여 반도체 메모리 소자가 오동작하는 것을 방지하기 위한 구성요소이다.
즉, 입력되는 클럭 신호(CLK)의 활성화에 응답하여 활성화되고, 항상 일정한 시간 동안 활성화된 후에 비활성화되는 클럭 펄스(CLK_P)를 출력한다.
그리고, 컬럼 어드레스 스트로브 펄스 생성부(100)는, 컬럼 커맨드 신호(RD)에 응답하여 컬럼 어드레스 스트로브 펄스(CAS)를 생성하는데, 이때, 컬럼 어드레스 스트로브 펄스(CAS)는 클럭 펄스(CLK_P)와 같은 활성화구간을 갖도록 제어된다.
또한, 컬럼 어드레스 스트로브 펄스 생성부(100)는, 파워 업 신호(PWRUP)에 응답하여 동작이 제어되도록 구성되는데, 이는 파워 업 신호(PWRUP)가 활성화되기 전에 잘못된 컬럼 어드레스 스트로브 펄스(CAS)가 발생하는 것을 방지하기 위함이다.
그리고, 로우 어드레스 스트로브 펄스 생성부(140)는, 액티브 커맨드 신호(ACT)에 응답하여 로우 어드레스 스트로브 펄스(RAS)를 생성하는데, 이때, 로우 어드레스 스트로브 펄스(RAS)는 클럭 펄스(CLK_P)와 같은 활성화구간을 갖도록 제어된다.
또한, 로우 어드레스 스트로브 펄스 생성부(140)는, 파워 업 신호(PWRUP)에 응답하여 동작이 제어되도록 구성되는데, 이는 파워 업 신호(PWRUP)가 활성화되기 전에 잘못된 로우 어드레스 스트로브 펄스(RAS)가 발생하는 것을 방지하기 위함이다.
전술한 바와 같은 구성과 동작을 갖는 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로에서는 tRCD의 사양(SPEC)을 만족시키기 위해서 액티브 커맨드 신호(ACT)와 컬럼 커맨드 신호(RD)를 입력하는 시점을 서로 다르게 하는 방법을 사용하였다.
따라서, 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로를 바탕으로 다음과 같은 동작 타이밍 다이어그램을 도시할 수 있다.
도 3A는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로에서 사용되는 신호 및 펄스의 변동타이밍을 도시한 타이밍 다이어그램이다.
도 3A를 참조하면, 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로는 다음과 같은 순서로 동작한다.
먼저, 클럭 신호(CLK)에 응답하여 클럭 펄스(CLK_P)가 출력된다(①).
그리고, 액티브 명령(Active)에 대응하여 액티브 커맨드 신호(ACT)가 입력된다(②).
이러한, 액티브 커맨드 신호(ACT)와 클럭 펄스(CLK_P)를 래치하여 액티브 펄스(ACT_P)를 출력한다(③).
그 후, 액티브 펄스(ACT_P)에 응답하여 로우 어드레스 스트로브 펄스(RAS)가 출력된다.
그리고, 로우 어드레스 스트로브 펄스(RAS)가 출력되는 과정과 상관없이 액티브 명령(Active)에 대응하여 액티브 커맨드 신호(ACT)가 입력된 후 예정된 tRCD 지연시간 - 도면에서는 클럭 신호(CLK)의 한 주기 만큼의 시간 - 만큼이 흐르면 리드 명령(Read)에 대응하여 컬럼 커맨드 신호(RD)가 입력된다(⑤).
이러한, 컬럼 커맨드 신호(RD)와 클럭 펄스(CLK_P)를 래치하여 컬럼 펄스(RD_P)를 출력한다(⑥).
그 후, 컬럼 펄스(RD_P)에 응답하여 컬럼 어드레스 스트로브 펄스(CAS)가 출력된다.
이렇게, 도 3A에서 도시된 바와 같이 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로에서는 입력되는 액티브 커맨드 신호(ACT)와 컬럼 커맨드 신호(RD) 사이에 걸리는 시간이 곧 그 DRAM의 tRCD였다.
한편, DRAM의 용량이 커짐에 따라, DRAM에 속하는 다수의 메모리 셀(CELL) 들을 효과적으로 어드레싱하기 위한 기술인 어드레스 더블 펌프(Address Double Pump)를 적용한 DRAM이 개발되기 시작하였다.
여기서, 어드레스 더블 펌프(Address Double Pump)를 간단하게 설명하면, DRAM의 용량이 증가하는 것에 비례하여 어드레스 핀들의 개수도 늘어나야 하는데, 이때, 어드레스 핀들의 개수를 무한정 늘리는 것이 아니라 예정된 어드레스 핀만을 공유하여 사용하는 방법을 의미한다.
예를 들면, DRAM에서 필요한 어드레스의 핀의 개수가 A0-A11의 12개인 경우, 12개를 모두 사용하는 것이 아니라 예정된 A0-A5의 6개 핀만을 사용하되, 한 번의 완성된 12비트의 주소를 입력받기 위해서 6비트씩 두 번 입력받는 방법을 의미한다.
그런데, 어드레스 더블 펌프를 사용하는 DRAM의 경우에는 다음과 같이 tRCD의 최소 지연 값이 제한되는 현상이 발생한다.
도 3B은 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로를 어드레스 더블 펌프(ADDRESS DOUBLE PUMP)를 사용하는 반도체 메모리 소자에 적용하였을 경우 사용되는 신호 및 펄스의 변동타이밍을 도시한 타이밍 다이어그램이다.
도 3B를 참조하면, 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로를 어드레스 더블 펌프(ADDRESS DOUBLE PUMP)를 사용하는 반도체 메모리 소자에 적용하였을 경우 사용되는 신호 및 펄스(ACT, ACT_P, RD, RD_P, RAS, CAS)의 변동타이밍(① ~ ⑦)이 도 3A에 도시된 종래기술에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로에서 사용되는 신호 및 펄스(ACT, ACT_P, RD, RD_P, RAS, CAS)의 변동타이밍(① ~ ⑦)과 완전히 같게 동작하는 것을 알 수 있다.
하지만, 도 3A에서 액티브 커맨드 신호(ACT)가 입력된 직후 바로 다음 클럭 에서 리드 커맨드 신호(RD)가 입력되었던 것에 비해, 도 3B에서 액티브 커맨드 신호(ACT)가 입력된 직후 바로 다음 클럭에서 리드 커맨드 신호(RD)가 바로 입력될 수 없다.
이는, 액티브 커맨드 신호(ACT)에 대응하여 입력되는 로우 어드레스가 어드레스 더블 펌프 동작으로 인해 액티브 커맨드 신호(ACT)가 입력된 후 다음 클럭에서 까지 끝나지 않기 때문이다.
따라서, 어드레스 더블 펌프를 사용하지 않는 DRAM의 경우에는 tRCD의 최소한의 지연시간이 한 클럭 만큼의 시간이었던 것에 비해 어드레스 더블 펌프를 사용하는 DRAM의 경우에는 tRCD가 갖는 최소한의 지연시간이 두 클럭 만큼의 시간이 되는 현상이 일어난다.
이렇게, 어드레스 더블 펌프를 사용하는 DRAM가 노말 모드로 동작할 때에는 tRCD의 최소값이 제한되어도 실제 DRAM의 사양이 달라지는 것일 뿐 동작하는데 있어 오동작을 유발하는 원인이 되지는 않는다.
하지만, 공정을 통해 실제 DRAM을 생산하는 과정에서는 웨이퍼(Wafer) 레벨에서 생산된 DRAM이 예정된 사양에 맞는 tRCD 값을 갖는지에 대한 테스트를 수행하여야 한다.
또한, 일반적으로 테스트를 수행할 때에는 테스트를 통과한 DRAM이 실제로 사용될 때 오동작할 확률을 최소한으로 유지하기 위해서 실제 DRAM이 사용되는 환경 또는 조건보다 더 가혹한 환경 또는 조건을 적용하여 테스트를 수행하는 방법을 사용한다.
이는, DRAM의 tRCD를 테스트하는 경우에도 적용되어서 실제 DRAM의 tRCD 지연시간의 사양이 15ns 라고 가정하면, 그보다 낮은 10ns ~ 12ns 정도의 tRCD 지연시간을 기준으로 테스트를 수행하여 10ns ~ 12ns보다 높은 tRCD 지연시간을 갖는 DRAM을 tRCD fail로 분류하는 방법을 사용한다.
따라서, 어드레스 더블 펌프를 사용하는 DRAM을 생산하는 과정에서 예정된 사양에 맞는 tRCD 값을 갖는지에 대한 테스트를 수행할 때, 어드레스 더블 펌프를 사용하는 DRAM이 이미 최소한의 tRCD 지연시간으로 설정되어 있는 상태이면, 최소한의 tRCD 지연시간보다 낮은 지연시간으로 테스트를 수행할 수 없기 때문에, 원활한 테스트를 수행하는 것이 불가능하다는 문제점이 발생한다.
이로 인해, 테스트를 수행하기 위해 설계를 변경해야하는 문제점이 추가로 발생하며, 결국 어드레스 더블 펌프를 사용하는 DRAM을 개발하는데 있어서, 개발시간이 길어지는 문제점이 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 어드레스 더블 펌프를 사용하는 반도체 메모리 소자의 테스트 동작시 입력되는 어드레스와 상관없이 tRCD(RAS to CAS Delay)를 독립적으로 조절할 수 있는 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 컬럼 커맨드 신호에 응답하여 컬럼 어드레스 스트로브 펄스를 생성하기 위한 컬럼 어드레스 스트로브 펄스 생성수단과, 테스트 모드 신호에 응답하여 액티브 커맨드 신호 또는 상기 컬럼 커맨드 신호를 받아 로우 어드레스 스트로브 펄스를 생성하기 위한 로우 어드레스 스트로브 펄스 생성수단을 구비하는 반도체 메모리 소자를 제공한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 컬럼 커맨드 신호에 응답하여 컬럼 어드레스 스트로브 펄스를 생성하는 단계; 및 테스트 모드 신호에 응답하여 액티브 커맨드 신호 또는 상기 컬럼 커맨드 신호를 받아 로우 어드레스 스트로브 펄스를 생성하는 단계을 포함하는 반도체 메모리 소자의 동작방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하고자 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
참고로, 이하에서 설명되는 본 발명의 실시예에 따른 반도체 메모리 소자는 어드레스 더블 펌프가 적용된 반도체 메모리 소자임을 가정한다. 구체적으로 예를 들면 GDDR4 방식을 사용하는 DRAM을 가정할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로를 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로는, 컬럼 커맨드 신호(RD)에 응답하여 컬럼 어드레스 스트로브 펄스(CAS)를 생성하기 위한 컬럼 어드레스 스트로브 펄스 생성부(400)과, 테스트 모드 신호(TM_RDTRCD)에 응답하여 액티브 커맨드 신호(ACT) 또는 컬럼 커맨드 신호(RD)를 받아 로우 어드레스 스트로브 펄스(RAS)를 생성하기 위한 로우 어드레스 스트로브 펄스 생성부(440)을 구비하고, 클럭 신호(CLK)에 응답하여 클럭 신호(CLK)와 같은 주파수를 갖으며, 예정된 활성화구간을 갖는 클럭 펄스(CLK_P)를 생성하기 위한 클럭 펄스 생성부(480)을 더 구비한다.
여기서, 컬럼 어드레스 스트로브 펄스 생성부(400)는, 컬럼 커맨드 신호(RD)에 응답하여 제1 및 제2 컬럼 펄스(RD_C, RD_P) - 제1 컬럼 펄스(RD_C)가 제2 컬럼 펄스(RD_P)보다 먼저 생성됨 - 를 생성하기 위한 컬럼 펄스 생성부(410), 및 파워 업 신호(PWRUP)에 응답하여 제2 컬럼 펄스(RD_P)를 컬럼 어드레스 스트로브 펄스(CAS)로서 출력하기 위한 컬럼 어드레스 스트로브 펄스 출력부(420)를 구비한다.
또한, 로우 어드레스 스트로브 펄스 생성부(440)는, 액티브 커맨드 신호(ACT)에 응답하여 액티브 펄스(ACT_P)를 생성하기 위한 액티브 펄스 생성부(450), 및 테스트 모드 신호(TM_RDTRCD) 및 파워 업 신호(PWRUP)에 응답하여 액티브 펄스(ACT_P) 또는 제1 컬럼 펄스(RD_C)를 로우 어드레스 스트로브 펄스(RAS) 로서 출력하기 위한 로우 어드레스 스트로브 펄스 출력부(460)를 구비한다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 구성요소 중 컬럼 펄스 생성부를 상세히 도시한 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 구성요소 중 컬럼 펄스 생성부(410)는, 제1입력(IN1)단 및 제1반전입력(IN1_B)단을 통해 입력받은 컬럼 커맨드 신호(RD) 및 컬럼 커맨드 신호의 반전신호(RD_B)를 클럭 펄스(CLKP)에 따라 래치하여 제1출력단(OUT1)을 통해 제1 컬럼 펄스(RD_C)로 출력하기 위한 제1 래치부(412), 및 제1 래치부(412)에서 출력된 제1 컬럼 펄스(RD_C) 및 그의 반전신호(RD_CB)를 제2입력(IN2)단 및 제2반전입력(IN2_B)단을 통해 입력받아 클럭 펄스(CLKP)에 따라 래치하여 제2 출력(OUT2)단을 통해 제2 컬럼 펄스(RD_P)로 출력하기 위한 제2 래치부(414)를 구비한다.
그리고, 로우 어드레스 스트로브 펄스 생성부(440)의 구성요소 중 액티브 펄스 생성부(450)는, 도면에는 도시하지 않았지만 컬럼 어드레스 스트로브 펄스 생성부(400)의 구성요소 중 컬럼 펄스 생성부(410)와 유사한 구성을 갖는다.
즉, 액티브 펄스 생성부(450)는, 컬럼 커맨드 신호(RD) 대신 액티브 커맨드 신호(ACT)가 제1입력(IN1)단 및 제1반전입력(IN1_B)단으로 입력되고, 제1 출력(OUT1)단에서 제1 컬럼 펄스(RD_C)를 출력하는 대신 제1 출력(OUT1)단을 제2입력(IN2)단 및 제2반전입력(IN2_B)단과 바로 연결하며, 제2출력(OUT2)단을 통해 제2 컬럼 펄스(RD_P)를 출력하는 대신 액티브 펄스(ACT_P)가 출력된다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 구성요소 중 로우 어드레스 스트로브 펄스 출력부를 상세히 도시한 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 구성요소 중 로우 어드레스 스트로브 펄스 출력부(460)는, 테스트 모드 신호(TMRDTRCD, TMRDTRCDB)에 응답하여 액티브 펄스(ACT_P)가 출력노드(OUT_NODE)에 인가되는 것을 제어하는 액티브 펄스 출력제어부(462)와, 테스트 모드 신호(TMRDTRCD, TMRDTRCDB)에 응답하여 제1 컬럼 펄스(RD_C)가 출력노드(OUT_NODE)에 인가되는 것을 제어하는 컬럼 펄스 출력제어부(464), 및 파워 업 신호의 반전신호(PWRUPB)에 응답하여 출력노드(OUT_NODE)에 인가된 펄스를 로우 어드레스 스트로브 펄스(RAS)로서 출력하기 위한 펄스 출력부(466)를 구비한다.
여기서, 액티브 펄스 출력제어부(462)는, 테스트 모드 신호(TMRDTRCD)와 액티브 펄스(ACT_P)에 응답하여 출력노드(OUT_NODE)를 풀 업 구동하기 위한 풀 업 구동부(462A), 및 테스트 모드 신호의 반전신호(TMRDTRCDB)와 액티브 펄스(ACT_P)에 응답하여 출력노드(OUT_NODE)를 풀 다운 구동하기 위한 풀 다운 구동부(462B)를 구비한다.
또한, 액티브 펄스 출력제어부(462)의 구성요소 중 풀 업 구동부(462A)는, 전원전압(VDD)단과 출력노드(OUT_NODE) 사이에 제1 및 제2PMOS트랜지스터(P1, P2)를 구비하고, 제1PMOS트랜지스터(P1)는 게이트로 입력받은 테스트 모드 신 호(TMRDTRCD)에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 전달노드(ND1)가 연결되는 것을 제어하며, 제2PMOS트랜지스터(P2)는 게이트로 입력받은 액티브 펄스(ACT_P)에 응답하여 소스-드레인 접속된 전달노드(N1)와 출력노드(OUT_NODE)가 연결되는 것을 제어한다.
또한, 액티브 펄스 출력제어부(462)의 구성요소 중 풀 다운 구동부(462B)는, 출력노드(OUT_NODE)와 접지전압(VSS)단 사이에 제1 및 제2NMOS트랜지스터(N1, N2)를 구비하고, 제1NMOS트랜지스터(N1)는 게이트로 입력받은 액티브 펄스(ACT_P)에 응답하여 드레인-소스 접속된 출력노드(OUT_NODE)와 전달노드(ND2)가 연결되는 것을 제어하며, 제2NMOS트랜지스터(N2)는 게이트로 입력받은 테스트 모드 신호의 반전신호(TMRDTRCDB)에 응답하여 드레인-소스 접속된 전달노드(ND2)와 접지전압(VSS)단이 연결되는 것을 제어한다.
그리고, 컬럼 펄스 출력 제어부(464)는, 테스트 모드 신호의 반전신호(TMRDTRCDB)와 제1 컬럼 펄스(RD_C)에 응답하여 출력노드(OUT_NODE)를 풀 업 구동하기 위한 풀 업 구동부(464A), 및 테스트 모드 신호(TMRDTRCD)와 제1 컬럼 펄스(RD_C)에 응답하여 출력노드(OUT_NODE)를 풀 다운 구동하기 위한 풀 다운 구동부(464B)를 구비한다.
또한, 컬럼 펄스 출력 제어부(464)의 구성요소 중 풀 업 구동부(464A)는, 전원전압(VSS)단과 출력노드(OUT_NODE) 사이에 제1 및 제2PMOS트랜지스터(P3, P4)를 구비하고, 제1PMOS트랜지스터(P3)는 게이트로 입력받은 테스트 모드 신호의 반전신호(TMRDTRCDB)에 응답하여 소스-드레인 접속된 전원전압(VSS)단과 전달노드(ND3)가 연결되는 것을 제어하며, 제2PMOS트랜지스터(P4)는 게이트로 입력받은 제1 컬럼 펄스(RD_C)에 응답하여 소스-드레인 접속된 전달노드(ND3)와 출력노드(OUT_NODE)가 연결되는 것을 제어한다.
또한, 컬럼 펄스 출력 제어부(464)의 구성요소 중 풀 다운 구동부(464B)는, 출력노드(OUT_NODE)와 접지전압(VSS)단 사이에 제1 및 제2NMOS트랜지스터(N3, N4)를 구비하고, 제1NMOS트랜지스터(N3)는 게이트로 입력받은 상기 제1 컬럼 펄스(RD_C)에 응답하여 드레인-소스 접속된 출력노드(OUT_NODE)와 전달노드(ND4)가 연결되는 것을 제어하며, 제2NMOS트랜지스터(N4)는 게이트로 입력받은 테스트 모드 신호(TMRDTRCD)에 응답하여 드레인-소스 접속된 전달노드(ND4)와 접지전압(VSS)단이 연결되는 것을 제어한다.
그리고, 펄스 출력부(466)는, 출력노드(OUT_NODE)에 인가된 펄스를 입력받아 출력하는 제1인버터(INV1)와, 제1인버터(INV1)의 출력신호와 파워 업 신호의 반전신호(PWRUPB)를 입력받아 출력노드(OUT_NODE)에 출력하는 낸드게이트(NAND)와, 제1인버터(INV1)의 출력신호를 입력받아 출력하는 제2인버터(INV2), 및 제2인버터(INV2)의 출력신호를 입력받아 로우 어드레스 스트로브 펄스(RAS)로서 출력하는 제3인버터(INV3)를 구비한다.
그리고, 컬럼 어드레스 스트로브 펄스 생성부(400)의 구성요소 중 컬럼 어드레스 스트로브 펄스 출력부(420)는, 종래기술에서 설명한 구성을 그대로 유지한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로의 동작을 설명하면 다음과 같다.
먼저, 클럭 펄스 생성부(480)는, 입력되는 클럭 신호(CLK)가 반도체 메모리 소자의 외부에서 입력되는 신호이므로, 반도체 메모리 소자가 동작하는 환경의 영향으로 인해 클럭 신호(CLK)의 활성화구간이 변동하여 반도체 메모리 소자가 오동작하는 것을 방지하기 위한 구성요소이다.
즉, 입력되는 클럭 신호(CLK)의 활성화에 응답하여 활성화되고, 항상 일정한 시간 동안 활성화된 후에 비활성화되는 클럭 펄스(CLK_P)를 출력한다.
그리고, 컬럼 어드레스 스트로브 펄스 생성부(400)의 구성요소 중 컬럼 펄스 생성부(410)는, 컬럼 커맨드 신호(RD)에 응답하여 활성화되는 시점이 서로 다른 제1 및 제2 컬럼 펄스(RD_C, RD_P)를 생성하는데, 이때, 제1 컬럼 펄스(RD_C)는 제2 컬럼 펄스(RD_P)보다 먼저 생성된다.
여기서, 제1 컬럼 펄스(RD_C)와 제2 컬럼 펄스(RD_P)는 각각 클럭 펄스(CLK_P)와 래치되어 생성되므로 제1 컬럼 펄스(RD_C)와 제2 컬럼 펄스(RD_P) 및 클럭 펄스(CLK_P)는 같은 활성화구간을 갖는다.
그리고, 컬럼 어드레스 스트로브 펄스 생성부(400)의 구성요소 중 컬럼 어드레스 스트로브 펄스 출력부(420)는, 파워 업 신호(PWRUP)가 활성화된 구간에서 제2 컬럼 펄스(RD_P)를 컬럼 어드레스 스트로브 펄스(CAS)로서 출력한다. 이는, 파워 업 신호(PWRUP)가 활성화되기 전에 예정되지 않은 컬럼 어드레스 스트로브 펄스(CAS)가 발생하는 것을 방지하기 위함이다.
그리고, 로우 어드레스 스트로브 펄스 생성부(440)의 구성요소 중 액티브 펄스 생성부(450)는, 액티브 커맨드 신호(ACT)에 응답하여 액티브 펄스(ACT_P)를 생 성한다. 이때, 액티브 펄스(ACT_P)는 클럭 펄스(CLK_P)와 래치되어 생성되므로 액티브 펄스(ACT_P)와 클럭 펄스(CLK_P)는 같은 활성화구간을 갖는다.
그리고, 로우 어드레스 스트로브 펄스 생성부(440)의 구성요소 중 로우 어드레스 스트로브 펄스 출력부(460)는, 테스트 모드 신호(TM_RDTRCD)에 응답하여 컬럼 펄스 생성부(410)에서 출력된 제1 컬럼 펄스(RD_C) 또는 액티브 펄스 생성부(450)에서 출력된 액티브 펄스(ACT_P)를 로우 어드레스 스트로브 펄스(RAS)로서 출력한다.
즉, 테스트 모드 신호(TM_RDTRCD)가 로직'하이'(High)로 활성화되면, 제1 컬럼 펄스(RD_P)를 로우 어드레스 스트로브 펄스(RAS)로서 출력하고, 테스트 모드 신호(TM_RDTRCD)가 로직'로우'(Low)로 비활성화되면, 액티브 펄스(ACT_P)를 로우 어드레스 스트로브 펄스(RAS)로서 출력한다.
도 7은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로에서 사용되는 신호 및 펄스의 논리레벨 변동타이밍을 도시한 타이밍 다이어그램이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 어드레스 스트로브 펄스 생성회로는 테스트 모드 신호(TM_RDTRCD)의 논리레벨에 따라 다른 순서로 동작하는 것을 알 수 있다.
먼저, 테스트 모드 신호(TM_RDTRCD)가 로직'로우'(Low)로 비활성화된 경우를 살펴보면, 클럭 신호(CLK)에 응답하여 클럭 펄스(CLK_P)가 출력된다(①).
그리고, 액티브 명령(Active)에 대응하여 액티브 커맨드 신호(ACT)가 입력된 다(②).
이러한, 액티브 커맨드 신호(ACT)와 클럭 펄스(CLK_P)를 래치하여 액티브 펄스(ACT_P)를 출력한다(③).
그 후, 액티브 펄스(ACT_P)에 응답하여 로우 어드레스 스트로브 펄스(RAS)가 출력된다.
그리고, 로우 어드레스 스트로브 펄스(RAS)가 출력되는 과정과 상관없이 액티브 명령(Active)에 대응하여 액티브 커맨드 신호(ACT)가 입력된 후 예정된 tRCD 지연시간 - 도면에서는 어드레스 더블 펌프가 적용된 반도체 메모리 소자이므로 클럭 신호(CLK)의 두 주기 만큼의 시간 - 만큼이 흐르면 리드 명령(Read)에 대응하여 컬럼 커맨드 신호(RD)가 입력된다(⑤).
이러한, 컬럼 커맨드 신호(RD)와 클럭 펄스(CLK_P)를 래치하여 제1 컬럼 펄스(RD_C)를 활성화하고(⑥), 제1 컬럼 펄스(RD_C)가 활성화된 후 일정시간 - 도면에서는 클럭 신호(CLK) 한 주기 만큼의 시간 - 이 지난 후에 컬럼 커맨드 신호(RD)와 클럭 펄스(CLK_P)를 래치하여 제2 컬럼 펄스(RD_P)를 활성화한다(⑦).
그 후, 테스트 모드 신호(TM_RDTRCD)가 로직'로우'(Low)로 비활성화되어있으므로 제1 컬럼 펄스(RD_C)가 활성화되는 것은 무시되고, 제2 컬럼 펄스(RD_P)에 응답하여 컬럼 어드레스 스트로브 펄스(CAS)가 출력된다(⑧).
따라서, 로우 어드레스 스트로브 펄스(RAS)와 컬럼 어드레스 스트로브 펄스(CAS)는, 액티브 커맨드 신호(ACT)와 컬럼 커맨드 신호(RD)가 입력되는 시간 차이만큼의 시간 - 도면에서는 클럭 신호(CLK) 두 주기 만큼의 시간 - 차이를 유지하 면서 활성화된다.
그리고, 테스트 모드 신호(TM_RDTRCD)가 로직'하이'(High)로 활성화된 경우를 살펴보면, 먼저, 클럭 신호(CLK)에 응답하여 클럭 펄스(CLK_P)가 출력된다(⑨).
그리고, 액티브 명령(Active)에 대응하여 액티브 커맨드 신호(ACT)가 입력된다(⑩).
이러한, 액티브 커맨드 신호(ACT)와 클럭 펄스(CLK_P)를 래치하여 액티브 펄스(ACT_P)를 활성화한다(⑪). 하지만, 테스트 모드 신호(TM_RDTRCD)가 로직'하이'(High)로 활성화되어 있으므로 액티브 펄스(ACT_P)는 무시된다.
그리고, 액티브 펄스(ACT_P)가 활성화되는 것과 상관없이 액티브 명령(Active)에 대응하여 액티브 커맨드 신호(ACT)가 입력된 후 예정된 tRCD 지연시간 - 도면에서는 어드레스 더블 펌프가 적용된 반도체 메모리 소자이므로 클럭 신호(CLK)의 두 주기 만큼의 시간 - 만큼이 흐르면 리드 명령(Read)에 대응하여 컬럼 커맨드 신호(RD)가 입력된다(⑫).
이러한, 컬럼 커맨드 신호(RD)와 클럭 펄스(CLK_P)를 래치하여 제1 컬럼 펄스(RD_C)를 활성화되며, 활성화된 제1 컬럼 펄스(RD_C)에 응답하여 로우 어드레스 스트로브 펄스(RAS)가 출력된다.(⑬)
이후, 제1 컬럼 펄스(RD_C)가 활성화된 후 일정시간 - 도면에서는 클럭 신호(CLK) 한 주기 만큼의 시간 - 이 지난 후에 컬럼 커맨드 신호(RD)와 클럭 펄스(CLK_P)를 래치하여 제2 컬럼 펄스(RD_P)를 활성화되고, 활성화된 제2 컬럼 펄스(RD_P)에 응답하여 컬럼 어드레스 스트로브 펄스(CAS)가 출력된다(⑭).
따라서, 로우 어드레스 스트로브 펄스(RAS)와 컬럼 어드레스 스트로브 펄스(CAS)는, 액티브 커맨드 신호(ACT)와 컬럼 커맨드 신호(RD)가 입력되는 시간 차이만큼의 시간 - 도면에서는 클럭 신호(CLK) 두 주기 만큼의 시간 - 보다 더 짧은 시간 - 도면에서는 클럭 신호(CLK) 한 주기 만큼의 시간 - 만큼의 시간차이를 유지하면서 활성화된다.
즉, 로우 어드레스 스트로브 펄스(RAS)와 컬럼 어드레스 스트로브 펄스(CAS)는, 제1 컬럼 펄스(RD_C)가 활성화된 후 제2 컬럼 펄스(RD_P)가 활성화되기까지의 일정시간을 유지하면서 활성화된다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 어드레스 더블 펌핑을 사용하는 반도체 메모리 소자에서 로우 및 컬럼 어드레스 스트로브 신호(RAS, CAS)를 생성하는 경우에, 테스트 모드 신호(TM_RDTRCD)를 사용하여 로우 어드레스 스트로브 신호(RAS)가 활성화되는 시점과 컬럼 어드레스 스트로브 신호(CAS)가 활성화되는 시점을 조절할 수 있으므로, 어드레스 더블 펌프로 인해 갖게되는 반도체 메모리 소자의 최소 tRCD 지연시간보다 낮은 지연시간으로 테스트를 수행할 수 있다.
따라서, 테스트를 수행하기 위해 설계를 변경하지 않아도 되므로 어드레스 더블 펌프를 사용하는 반도체 메모리 소자를 개발하는데 있어서, 개발시간을 단축시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 어드레스 더블 펌핑을 사용하는 반도체 메모리 소자에서 테스트를 수행하는 경우, 어드레스 더블 펌핑으로 인해 최소값이 결정되어 있는 tRCD를 테스트 모드 신호를 사용하여 조절함으로써 원활한 테스트 수행이 가능하도록 하는 효과가 있다.
이로 인하여, 설계를 변경하지 않고도 어드레스 더블 펌핑을 사용하는 반도체 메모리 소자의 테스트를 수행할 수 있으므로 어드레스 더블 펌핑을 사용하는 반도체 메모리 소자 개발하는데 필요한 시간을 단축시키는 효과가 있다.

Claims (16)

  1. 컬럼 커맨드 신호에 응답하여 컬럼 어드레스 스트로브 펄스를 생성하기 위한 컬럼 어드레스 스트로브 펄스 생성수단과,
    테스트 모드 신호에 응답하여 액티브 커맨드 신호 또는 상기 컬럼 커맨드 신호를 받아 로우 어드레스 스트로브 펄스를 생성하기 위한 로우 어드레스 스트로브 펄스 생성수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 컬럼 어드레스 스트로브 펄스 생성수단은,
    상기 컬럼 커맨드 신호에 응답하여 제1 및 제2 컬럼 펄스 - 상기 제1 컬럼 펄스가 상기 제2 컬럼 펄스보다 먼저 생성됨 - 를 생성하기 위한 컬럼 펄스 생성부; 및
    파워 업 신호에 응답하여 상기 제2 컬럼 펄스를 상기 컬럼 어드레스 스트로브 펄스로서 출력하기 위한 컬럼 어드레스 스트로브 펄스 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 컬럼 펄스 생성부는,
    클럭 펄스에 응답하여 상기 컬럼 커맨드 신호를 래치하여 상기 제1 컬럼 펄스로서 출력하기 위한 제1 래치부; 및
    상기 클럭 펄스에 응답하여 상기 제1 래치부의 출력신호를 래치하여 제2 컬럼 펄스로서 출력하기 위한 제2 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 로우 어드레스 스트로브 펄스 생성수단은,
    상기 액티브 커맨드 신호에 응답하여 액티브 펄스를 생성하기 위한 액티브 펄스 생성부; 및
    상기 테스트 모드 신호 및 파워 업 신호에 응답하여 상기 액티브 펄스 또는 상기 제1 컬럼 펄스를 상기 로우 어드레스 스트로브 펄스로서 출력하기 위한 로우 어드레스 스트로브 펄스 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 로우 어드레스 스트로브 펄스 출력부는,
    상기 테스트 모드 신호에 응답하여 상기 액티브 펄스가 출력노드에 인가되는 것을 제어하는 액티브 펄스 출력제어부;
    상기 테스트 모드 신호에 응답하여 상기 제1 컬럼 펄스가 상기 출력노드에 인가되는 것을 제어하는 컬럼 펄스 출력제어부; 및
    상기 파워 업 신호의 반전신호에 응답하여 상기 출력노드에 인가된 펄스를 상기 로우 어드레스 스트로브 펄스로서 출력하기 위한 펄스 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 액티브 펄스 출력제어부는,
    상기 테스트 모드 신호와 상기 액티브 펄스에 응답하여 상기 출력노드를 풀 업 구동하기 위한 풀 업 구동부; 및
    상기 테스트 모드 신호의 반전신호와 상기 액티브 펄스에 응답하여 상기 출력노드를 풀 다운 구동하기 위한 풀 다운 구동부를 구비하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 풀 업 구동부는,
    전원전압단과 상기 출력노드 사이에 제1 및 제2PMOS트랜지스터를 구비하고,
    상기 제1PMOS트랜지스터는 게이트로 입력받은 상기 테스트 모드 신호에 응답하여 소스-드레인 접속된 전원전압단과 전달노드가 연결되는 것을 제어하며,
    상기 제2PMOS트랜지스터는 게이트로 입력받은 상기 액티브 펄스에 응답하여 소스-드레인 접속된 상기 전달노드와 상기 출력노드가 연결되는 것을 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 풀 다운 구동부는,
    출력노드와 접지전압단 사이에 제1 및 제2NMOS트랜지스터를 구비하고,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 액티브 펄스에 응답하여 드레인-소스 접속된 상기 출력노드와 전달노드가 연결되는 것을 제어하며,
    상기 제2NMOS트랜지스터는 게이트로 입력받은 상기 테스트 모드 신호의 반전신호에 응답하여 드레인-소스 접속된 상기 전달노드와 접지전압단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제5항에 있어서,
    상기 컬럼 펄스 출력 제어부는,
    상기 테스트 모드 신호의 반전신호와 상기 제1 컬럼 펄스에 응답하여 상기 출력노드를 풀 업 구동하기 위한 풀 업 구동부; 및
    상기 테스트 모드 신호와 상기 제1 컬럼 펄스에 응답하여 상기 출력노드를 풀 다운 구동하기 위한 풀 다운 구동부를 구비하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 풀 업 구동부는,
    전원전압단과 상기 출력노드 사이에 제1 및 제2PMOS트랜지스터를 구비하고,
    상기 제1PMOS트랜지스터는 게이트로 입력받은 상기 테스트 모드 신호의 반전신호에 응답하여 소스-드레인 접속된 전원전압단과 전달노드가 연결되는 것을 제어하며,
    상기 제2PMOS트랜지스터는 게이트로 입력받은 상기 제1 컬럼 펄스에 응답하여 소스-드레인 접속된 상기 전달노드와 상기 출력노드가 연결되는 것을 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제9항에 있어서,
    상기 풀 다운 구동부는,
    출력노드와 접지전압단 사이에 제1 및 제2NMOS트랜지스터를 구비하고,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 제1 컬럼 펄스에 응답하 여 드레인-소스 접속된 상기 출력노드와 전달노드가 연결되는 것을 제어하며,
    상기 제2NMOS트랜지스터는 게이트로 입력받은 상기 테스트 모드 신호에 응답하여 드레인-소스 접속된 상기 전달노드와 접지전압단이 연결되는 것을 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제5항에 있어서,
    상기 펄스 출력부는,
    상기 출력노드에 인가된 펄스를 입력받아 출력하는 제1인버터;
    상기 제1인버터의 출력신호와 상기 파워 업 신호의 반전신호를 입력받아 상기 출력노드에 출력하는 낸드게이트;
    상기 제1인버터의 출력신호를 입력받아 출력하는 제2인버터; 및
    상기 제2인버터의 출력신호를 입력받아 상기 로우 어드레스 스트로브 펄스로서 출력하는 제3인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 컬럼 커맨드 신호에 응답하여 컬럼 어드레스 스트로브 펄스를 생성하는 단계; 및
    테스트 모드 신호에 응답하여 액티브 커맨드 신호 또는 상기 컬럼 커맨드 신호를 받아 로우 어드레스 스트로브 펄스를 생성하는 단계
    을 포함하는 반도체 메모리 소자의 동작방법,
  14. 제13항에 있어서,
    상기 컬럼 어드레스 스트로브 펄스를 생성하는 단계는,
    상기 컬럼 커맨드 신호에 응답하여 제1 및 제2 컬럼 펄스 - 상기 제1 컬럼 펄스가 상기 제2 컬럼 펄스보다 먼저 생성됨 - 를 생성하는 단계; 및
    파워 업 신호에 응답하여 상기 제2 컬럼 펄스를 상기 컬럼 어드레스 스트로브 펄스로서 출력하는 단계를 포함하는 반도체 메모리 소자의 동작방법.
  15. 제14항에 있어서,
    상기 로우 어드레스 스트로브 펄스를 생성하는 단계는,
    상기 액티브 커맨드 신호에 응답하여 액티브 펄스를 생성하는 단계; 및
    상기 테스트 모드 신호 및 파워 업 신호에 응답하여 상기 액티브 펄스 또는 상기 제1 컬럼 펄스를 상기 로우 어드레스 스트로브 펄스로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  16. 제15항에 있어서,
    상기 로우 어드레스 스트로브 펄스로서 출력하는 단계는,
    상기 테스트 모드 신호에 응답하여 상기 액티브 펄스가 출력노드에 인가되는 것을 제어하는 단계;
    상기 테스트 모드 신호에 응답하여 상기 제1 컬럼 펄스가 상기 출력노드에 인가되는 것을 제어하는 단계; 및
    상기 파워 업 신호의 반전신호에 응답하여 상기 출력노드에 인가된 펄스를 상기 로우 어드레스 스트로브 펄스로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
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