CN114566205A - 存储芯片的测试方法、装置、存储介质与电子设备 - Google Patents

存储芯片的测试方法、装置、存储介质与电子设备 Download PDF

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Abstract

本公开提供了一种存储芯片的测试方法、装置、存储介质与电子设备，属于半导体技术领域。所述方法包括：在待测存储芯片的存储单元中写入测试数据；从所述存储单元中读取存储数据；根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；其中，从所述存储单元中读取存储数据过程中，行选通周期持续时间大于所述待测存储芯片的标准行选通周期持续时间，和/或，所述待测存储芯片当前的感测延迟时间小于所述待测存储芯片的标准感测延迟时间。本公开可以提高存储芯片的测试效率。

Description

存储芯片的测试方法、装置、存储介质与电子设备
技术领域
本公开涉及半导体技术领域，尤其涉及一种存储芯片的测试方法、存储芯片的测试装置、计算机可读存储介质与电子设备。
背景技术
存储芯片是大多数电子产品的重要组成部分。为了检验存储芯片的质量，保证存储芯片上线后的使用性能，制造厂商往往需要在存储芯片正式出厂前进行测试，从而发现制造过程中产生的良率较低的产品。
同时，随着电子产品精密化、细小化，使得各类存储芯片的复杂度越来越高，存储芯片内部的模块越来越多，制造工艺也是越来越先进，对应的失效模式越来越多，如何完整高效地测试整个存储芯片，在存储芯片的设计过程中具有十分重要的意义。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开提供了一种存储芯片的测试方法、存储芯片的测试装置、计算机可读存储介质与电子设备，进而至少在一定程度上改善现有技术存储芯片的测试效率不高的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的第一方面，提供一种存储芯片的测试方法，在待测存储芯片的存储单元中写入测试数据；从所述存储单元中读取存储数据；根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；其中，从所述存储单元中读取存储数据过程中，行选通周期持续时间大于所述待测存储芯片的标准行选通周期持续时间，和/或，所述待测存储芯片当前的感测延迟时间小于所述待测存储芯片的标准感测延迟时间。
在本公开的一种示例性实施方式中，在所述待测存储芯片的存储单元中写入测试数据之后到从所述存储单元中读取存储数据之前，控制所述待测存储芯片在预设时间内处于保持状态。
在本公开的一种示例性实施方式中，所述方法还包括：在控制所述待测存储芯片在预设时间内处于所述保持状态的前后，按照预设刷新周期对所述待测存储芯片的存储单元进行刷新处理。
在本公开的一种示例性实施方式中，所述待测存储芯片包括多列存储单元，每一列存储单元采用一个或者多个检测周期；所述在待测存储芯片的存储单元中写入测试数据，包括：在处于同一个检测周期内的存储单元中写入所述测试数据；所述从所述存储单元中读取存储数据，包括：从处于同一个检测周期内的存储单元中读取所述存储数据。
在本公开的一种示例性实施方式中，所述待测存储芯片的各列存储单元按照遍历的形式进行测试；其中，所述遍历的方向为Y轴方向。
在本公开的一种示例性实施方式中，所述待测存储芯片包括由多条字线和多条位线构成的存储阵列，且每个存储单元设置于任意一条字线和任意一条位线的相交处，所述从所述存储单元中读取存储数据，还包括：按照所述待测存储芯片的字线顺序，依次读取所述待测存储芯片中每个字线对应的存储单元中的存储数据。
在本公开的一种示例性实施方式中，所述方法还包括：在读取任一字线对应的存储单元的存储数据时，开启所述任一字线，按照突发长度单元读取所述任一字线对应的存储单元中的存储数据，直至完成所述任一字线对应的全部存储单元中的存储数据，然后关闭所述任一字线；开启下一字线，并读取所述下一字线对应的存储单元中的存储数据。
在本公开的一种示例性实施方式中，所述测试数据为具有相等数据位的多个二进制序列，且每个所述二进制序列具有不同的数据结构。
在本公开的一种示例性实施方式中，各行所述存储单元或者各列所述存储单元的位数大于所述测试数据的位数。
在本公开的一种示例性实施方式中，各行所述存储单元或者各列所述存储单元的位数为所述测试数据的位数的整数倍。
在本公开的一种示例性实施方式中，在按行分布的所述测试数据的每个所述二进制序列中，每个“0”数据位周围分布“1”数据位。
在本公开的一种示例性实施方式中，所述测试数据包括多组子测试数据，且每组子测试数据包括两种二进制序列，所述方法还包括：在向所述待测存储芯片的存储单元中写入任意一组子测试数据时，从所述存储单元中读取存储数据，并根据所述任意一组子测试数据与所述存储数据，生成所述待测存储芯片关于所述任意一组子测试数据的测试结果。
在本公开的一种示例性实施方式中，所述根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果，包括：对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读写错误；其中，若所述待测存储芯片的存储单元发生读写错误，则根据所述对比结果确定发生读写错误的位数；根据所述待测存储芯片的存储单元是否发生读写错误的确定结果，生成所述待测存储芯片的测试结果。
根据本公开的第二方面，提供一种存储芯片的测试装置，所述装置包括：写入模块，用于在待测存储芯片的存储单元中写入测试数据；读取模块，用于从所述存储单元中读取存储数据；生成模块，用于根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；其中，从所述存储单元中读取存储数据过程中，行选通周期持续时间大于所述待测存储芯片的标准行选通周期持续时间，和/或，所述待测存储芯片当前的感测延迟时间小于所述待测存储芯片的标准感测延迟时间。
在本公开的一种示例性实施方式中，在所述待测存储芯片的存储单元中写入测试数据之后到从所述存储单元中读取存储数据之前，所述写入模块还用于控制所述待测存储芯片在预设时间内处于保持状态。
在本公开的一种示例性实施方式中，所述写入模块还用于在控制所述待测存储芯片在预设时间内处于所述保持状态的前后，按照预设刷新周期对所述待测存储芯片的存储单元进行刷新处理。
在本公开的一种示例性实施方式中，所述待测存储芯片包括多列存储单元，每一列存储单元采用一个或者多个检测周期；所述写入模块用于在处于同一个检测周期内的存储单元中写入所述测试数据；所述读取模块用于从处于同一个检测周期内的存储单元中读取所述存储数据。
在本公开的一种示例性实施方式中，所述待测存储芯片的各列存储单元按照遍历的形式进行测试；其中，所述遍历的方向为Y轴方向。
在本公开的一种示例性实施方式中，所述待测存储芯片包括由多条字线和多条位线构成的存储阵列，且每个存储单元设置于任意一条字线和任意一条位线的相交处，所述读取模块还用于按照所述待测存储芯片的字线顺序，依次读取所述待测存储芯片中每个字线对应的存储单元中的存储数据。
在本公开的一种示例性实施方式中，所述读取模块还用于在读取任一字线对应的存储单元的存储数据时，开启所述任一字线，按照突发长度单元读取所述任一字线对应的存储单元中的存储数据，直至完成所述任一字线对应的全部存储单元中的存储数据，然后关闭所述任一字线；开启下一字线，并读取所述下一字线对应的存储单元中的存储数据。
在本公开的一种示例性实施方式中，所述测试数据为具有相等数据位的多个二进制序列，且每个所述二进制序列具有不同的数据结构。
在本公开的一种示例性实施方式中，各行所述存储单元或者各列所述存储单元的位数大于所述测试数据的位数。
在本公开的一种示例性实施方式中，各行所述存储单元或者各列所述存储单元的位数为所述测试数据的位数的整数倍。
在本公开的一种示例性实施方式中，在按行分布的所述测试数据的每个所述二进制序列中，每个“0”数据位周围分布“1”数据位。
在本公开的一种示例性实施方式中，所述测试数据包括多组子测试数据，且每组子测试数据包括两种二进制序列，所述生成模块还用于在向所述待测存储芯片的存储单元中写入任意一组子测试数据时，从所述存储单元中读取存储数据，并根据所述任意一组子测试数据与所述存储数据，生成所述待测存储芯片关于所述任意一组子测试数据的测试结果。
在本公开的一种示例性实施方式中，所述生成模块用于对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读写错误；其中，若所述待测存储芯片的存储单元发生读写错误，则根据所述对比结果确定发生读写错误的位数；根据所述待测存储芯片的存储单元是否发生读写错误的确定结果，生成所述待测存储芯片的测试结果。
根据本公开的第三方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任意一种存储芯片的测试方法。
根据本公开的第四方面，提供一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述任意一种存储芯片的测试方法。
本公开具有以下有益效果：
根据本示例性实施方式中的存储芯片的测试方法、存储芯片的测试装置、计算机可读存储介质和电子设备，可以在待测存储芯片的存储单元中写入测试数据，从存储单元中读取存储数据，根据测试数据和存储数据，生成待测存储芯片的测试结果，其中，在从存储单元中读取存储数据的过程中，行选通周期持续时间大于待测存储芯片的标准行选通周期持续时间，当前的感测延迟时间小于待测存储芯片的标准感测延迟时间。由于在读取存储单元中的存储数据时，行选通周期持续时间大于待测存储芯片的标准行选通周期持续时间，且当前的感测延迟时间小于待测存储芯片的标准感测延迟时间，能够减小存储单元之间的电荷分享，增强存储单元之间的耦合效应，为待测存储芯片的读写测试创造双重恶劣的条件，便于失效单元尽快暴露，故可以提高对存储芯片的测试效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施方式，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出本示例性实施方式中一种存储芯片的测试方法的流程图；
图2示出本示例性实施方式中一种存储单元的结构图；
图3示出本示例性实施方式中一种测试数据的示例；
图4示出本示例性实施方式中一种存储单元的存储数据的示意图；
图5A～图5E示出本示例性实施方式中一种写入测试数据的示意图；
图6示出本示例性实施方式中另一种存储芯片的测试方法的流程图；
图7示出本示例性实施方式中一种存储芯片的测试装置的结构框图；
图8示出本示例性实施方式中一种用于实现上述方法的计算机可读存储介质；
图9示出本示例性实施方式中一种用于实现上述方法的电子设备。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
本公开的示例性实施方式首先提供了一种存储芯片的测试方法，该方法可以通过在存储芯片的存储单元中写入和读取测试数据，对存储芯片进行读写功能测试，来确定存储芯片的测试结果。本示例性实施方式中，待测存储芯片可以是DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)。
图1示出了本示例性实施方式的一种流程，可以包括以下步骤S110～S130：
步骤S110.在待测存储芯片的存储单元中写入测试数据。
待测存储芯片包括多个存储单元，每个存储单元是具有存储数据和读写数据功能的单元。具体来说，如图2所示，每个存储单元由一个晶体管和电容组成，利用电容内存储电荷的多寡可以代表一个二进制比特是0还是1。测试数据是指用于测试待测存储芯片的存储单元的读写功能而被写入存储单元的数据，同时，由于待测存储芯片中是以二进制形式来存储数据的，所以测试数据也可以是具有一定数据位长度的二进制序列，即测试数据可以是由0和1构成的任意序列，或者也可以是全0序列或全1序列。此外，测试数据的序列长度可以按照待测存储芯片的存储单元的数量，如列数或行数等设置为固定长度，或者也可以简单设置为任意长度。
为了检测待测存储芯片中每个存储单元的读写性能，可以首先在待测存储芯片的存储单元中写入测试数据。例如，可以将测试数据对应的二进制序列中的每个数据按照顺序依次写入至待测存储芯片的存储单元中，使得各存储单元中均被写入1位数据，即数据“0”或“1”。在测试数据写入存储单元时，也可以按照测试数据对应的二进制序列的序列长度和待测存储芯片的存储单元的数量的大小关系，将测试数据写入待测存储芯片的存储单元中，如在测试数据对应的二进制序列的序列长度N小于待测存储芯片的存储单元的单元数量M时，可以按照存储单元的顺序，在待测存储芯片的存储单元中重复写入测试数据，使得每N个存储单元中被写入一个完整的二进制序列。其中，M和N均为正整数。
在存储芯片的设计工艺中，存储单元可以被排布为任意形状。例如，存储单元可以被排布为多个列，由此，在一种可选的实施方式中，待测存储芯片可以包括多列存储单元，每一列存储单元可以采用一个或多个检测周期，在这种方式下，步骤S110可以通过在处于同一个检测周期内的存储单元中写入测试数据实现。其中，一个检测周期可以是完成一部分固定长度的测试数据在一列存储单元中的写入所需要的时间。例如，一个检测周期可以是一列存储单元被全部写入数据所需要的时间，即一列存储单元采用一个检测周期，也可以是在一列存储单元中写入固定序列长度所需要的时间，该固定序列长度小于一列存储单元的单元数量，如可以等于测试数据对应的二进制序列的序列长度。
相对应的，在一种可选的实施方式中，待测存储芯片也可以包括多行存储单元，每一行存储单元可以采用一个或多个检测周期，该检测周期可以是完成一部分固定长度的测试数据在一行存储单元中的写入所需要的时间。由此，步骤S110也可以通过在处于同一个检测周期内的存储单元中写入测试数据实现。此外，按照存储单元的排布形状和实际需求，一个检测周期也可以设置为其他时间，本示例性实施方式对此不做特殊限定。
通过上述在处于同一个检测周期内的存储单元中写入测试数据，可以确保测试数据被正确写入，而不会因某个存储单元未能正确写入而导致其他存储单元产生数据写入错误的问题。
本示例性实施方式中，测试数据可以根据测试需求进行自定义。具体而言，在一种可选的实施方式中，测试数据可以包括具有相等数据位的多个二进制序列，且每个二进制序列具有不同的数据结构。也就是说，测试数据可以包括多个二进制序列，每个二进制序列的序列长度均为正整数N，各二进制序列互不相同。在这种方式下，在向待测存储芯片的存储单元中写入测试数据时，可以将每个二进制序列写入待测存储芯片的同一列存储单元或同一行存储单元，使得每列存储单元或每行存储单元中均被写入同一种二进制序列，或者也可以将测试数据中的各个二进制序列依次写入待测存储芯片的一列或一行存储单元中，此时，当一列或一行存储单元的数量大于二进制序列的序列长度时，一列存储单元或一行存储单元中可以被写入多个不同的二进制序列。通过这种测试数据，可以为测试数据在存储单元中的写入提供便利，使得操作人员可以依据需求设置每一列或每一行存储单元写入的数据内容，能够较好地匹配存储芯片的测试需求。
进一步的，当测试数据包括多个具有相等数据位的二进制序列时，在一种可选的实施方式中，在按行分布的测试数据的每个二进制序列中，每个“0”数据位周围可以分布“1”数据位。其中，每个数据位的周围可以包括位于该数据位上下、左右的数据位。也就是说，在按行分布的多个二进制序列中，一个二进制序列中“0”数据位的上下、左右均分布“1”数据位。为便于说明，图3示出了多种测试数据的示例，如图所示，每个数据拓扑表示一种测试数据，并且在每个数据拓扑中包括两种二进制序列，其中一种为全1序列，另一种为由“0”和“1”构成的均匀序列，在均匀序列中，“0”和“1”分别可以位于均匀序列的奇数位或偶数位，如在数据拓扑1中，包括两种二进制序列，即“01010101”和“11111111”，对于第一种二进制序列“01010101”而言，“0”位于序列的奇数位，“1”位于序列的偶数位。
对于上述测试数据，在待测存储芯片的存储单元中写入测试数据时，可以将测试数据中的每个二进制序列写入一列存储单元或一行存储单元中，使得每相邻两列存储单元或相邻两行存储单元中可以存储不同的两个二进制序列。例如，在按列将图3所示的数据拓扑3写入待测存储芯片后，待测存储芯片中各列存储单元存储的数据如图4所示，即第一列和第三列写入“11111111”，第二列和第四列写入“01010101”。由于测试数据特殊的分布结构，相邻两列或相邻两行存储单元中，每个存储数据位“0”的存储单元的周围会分布存储数据位“1”的存储单元，这种方式可以增强存储单元之间的耦合效应，对于快速检测存储单元的性能状况提供了较大的帮助。
再例如，也可以将测试数据中的每个二进制序列按照一定顺序写入待测存储芯片的同一列存储单元或同一行存储单元，如可以将每个二进制序列循环写入同一列存储单元或同一行存储单元，使得每一列或每一行存储单元中可以被写入不同的二进制序列。在这种方式下，相邻两列或相邻两行所写入的测试数据可以是相同或不同的。
另外，在将上述测试数据写入存储单元时，可以按照存储单元的行列顺序，将测试数据中的每个二进制序列作为一组数据，依次写入每一行或每一列存储单元，以按列写入和上述数据拓扑1为例，参考图5A所示，可以首先在第一列的第一组存储单元，即1-8个存储单元中写入第一种二进制序列“01010101”，然后如图5B所示，在第一列的第二组存储单元，即9-16个存储单元中写入序列“01010101”，按照这种方式完成第一列存储单元的测试数据写入后，第一列存储单元写入的数据如图5C所示。接下来，在第二列的每组存储单元中写入第二种二进制序列“11111111”，得到如图5D所示的存储数据示例。通过上述方式，完成每一列存储单元的测试数据写入，如图5E所示，相邻两列存储单元中写入的二进制序列不同。
在一种可选的实施方式中，各行存储单元或者各列存储单元的位数可以大于测试数据的位数。此时，每一列存储单元或每一行存储单元可以被重复写入多个测试数据，每一列存储单元或每一行存储单元能够被写入至少一个完整的测试数据。
在一种可选的实施方式中，各行存储单元或者各列存储单元的位数可以为测试数据的位数的整数倍。在这种方式下，每一列存储单元或每一行存储单元均可以被写入整数个测试数据中的二进制序列。在进行测试数据的写入操作时，可以按照各存储单元与相应数据位的对应关系，将测试数据中的二进制序列中的每位数据写入对应的存储单元，能够防止测试数据写入出现错误，提高测试数据的写入效率。
步骤S120.从存储单元中读取存储数据。
其中，在从存储单元中读取存储数据过程中，行选通周期持续时间大于待测存储芯片的标准行选通周期持续时间，和/或，待测存储芯片当前的感测延迟时间小于待测存储芯片的标准感测延迟时间。行选通周期持续时间是指TRCD(RAS-to-CAS Delay)时序，该时间定义的是在存储芯片的一个rank中，行地址激活命令发出之后，存储芯片对行地址的操作所需要的时间。在向待测存储芯片的存储单元中写入测试数据时，首先需要对要执行写操作的存储单元进行寻址，在已知行地址时，在这一行中找到相应的列地址，便可以完成寻址，而从已知行地址到找到列地址所经过的时间就是行选通周期持续时间；标准行选通周期持续时间是指完成已知行地址到找到列地址所需要的标准时间，行选通周期持续时间大于标准行选通周期持续时间。待测存储芯片的感测延迟时间是指感测放大器的感应延迟时间，即也就是感测放大器检测和放大电压差的延迟时间。在待测存储芯片中，感测放大器包括一定数量的晶体管，其主要功能是将待测存储芯片的电容中存储的数据转换为逻辑1或者0所对应的电压，并进行呈现。
在向待测存储芯片的存储单元中写入测试数据后，可以按照待测存储芯片的行选通周期持续时间和感测延迟时间，从存储单元中读取存储数据。由于待测存储芯片的行选通周期持续时间大于标准行选通周期持续时间，增强了存储单元之间的耦合效应，同时由于当前的感测延迟时间小于标准感测延迟时间，减少了存储单元之间的电荷分享，使得待测存储芯片的读取操作处于更为严苛的状态，存储单元中的失效单元能够更好地暴露出来，有助于提高存储芯片的测试效率。
此外，本示例性实施方式中，行选通周期持续时间和感测延迟时间可以依据存储芯片的类型进行定义和调整，以行选通周期持续时间为例，可以按照一定步长设置标准行选通周期持续时间的增加值，来得到多个行选通周期持续时间，利用每个行选通周期持续时间进行测试，来确定一个最佳的行选通脉冲预充电时间。
进一步的，在读取存储单元中的存储数据之前，为了确保测试数据已完成在各存储单元中的写入，同时检测测试数据的存储情况，在一种可选的实施方式中，在向待测存储芯片的存储单元中写入测试数据之后到从存储单元中读取存储数据之前，还可以控制待测存储芯片在预设时间内处于保持状态。其中，保持状态是指待测存储芯片进入中止阶段，即待测存储芯片按照进入中止响应阶段前最后时刻的信号控制状态产生控制信号，持续保持该运行状态，并运行一段时间；预设时间是指每次控制待测存储芯片处于保持状态的时间，一般可以根据待测存储芯片的处理时序等进行设置。通过这一方式，可以确保待测存储芯片完成对各个存储单元的数据写入，避免数据写入出现不完全写入的问题。
由于待测存储芯片中存储数据的电容器的固有属性，存储在电容器中的数据会随着时间、温度等的变化逐渐丢失。因此，为了保持写入数据在存储单元中的存储，在一种可选的实施方式中，在控制待测存储芯片在预设时间内处于保持状态的前后，还可以按照预设刷新周期对待测存储芯片的存储单元进行刷新处理。其中，预设刷新周期可以由操作人员依据待测存储芯片的类型等进行设置，如可以设置为100μs。通过对待测存储芯片不断进行刷新处理，可以保持待测存储芯片中的电荷数量，实现写入数据的持续存储，避免发生数据泄露和丢失，因而也可以保证对存储单元的读写功能的测试准确性。
如前所述，在写入测试数据时，可以按照待测存储芯片的检测周期，在处于同一个检测周期内的存储单元中写入测试数据，相应的，在读取存储数据时，在一种可选的实施方式中，也可以从处于同一个检测周期内的存储单元中读取存储数据。例如，可以按照待测存储芯片的检测周期，从一个检测周期所对应的一列存储单元中读取存储数据，得到所有列存储单元中的存储数据，或者也可以按照检测周期所对应的测试数据长度，每次从待测存储芯片的一列或一行存储单元中读取相应测试数据长度的数据，来得到整个待测存储芯片的存储数据。由于检测周期的确定性，上述方法能够保证写入的数据和读取的数据的周期一致，确保读取数据的正确性。
为了完成对全部存储单元的测试，在一种可选的实施方式中，待测存储芯片的各列存储单元可以按照遍历的形式进行测试，其中，遍历的方向可以是Y方向。具体的，在对待测存储芯片进行读写测试时，可以首先沿Y方向对待测存储芯片的每一列存储单元中的各个单元进行遍历，在待测存储芯片的每一列存储单元中写入测试数据，使得全部存储单元中均被写入1位数据，然后可以沿Y方向对待测存储芯片的每一列存储单元中的各个单元进行遍历，读取每一列存储单元中写入的存储数据。
在另一种可选的实施方式中，也可以按照存储单元所在的行，对待测存储芯片的各行存储单元按照遍历的形式进行测试，此时，遍历的方向可以是X方向。即，在对待测存储芯片进行读写测试时，可以首先沿X方向对待测存储芯片的每一行存储单元中写入测试数据，在完成测试数据在待测存储芯片中的写入后，可以沿X方向对每一行存储单元进行遍历，读取每一行存储单元中写入的存储数据。
为了完成对待测存储芯片的全面测试，提高测试准确性，在一种可选的实施方式中，测试数据可以包括多组子测试数据，且每组子测试数据可以包括两种二进制序列，由此，还可以执行以下方法：
在向待测存储芯片的存储单元中写入任意一组子测试数据时，从存储单元中读取存储数据，并根据任意一组子测试数据与存储数据，生成待测存储芯片关于任意一组子测试数据的测试结果。
其中，测试数据中的每组子测试数据是指完成全部存储单元测试的最小单位的测试数据。在每组子测试数据中，具有两种二进制序列，这两种二进制序列构成使得每个数据位“0”周围分布数据位“1”。对于每组子测试数据，在完成任意一组子测试数据在存储单元中的写入后，便可以从存储单元中读取存储数据，依据该存储数据和上述任意一组子测试数据确定该组子测试数据所对应的测试结果。因此，一组子测试数据可以对应一个测试结果，通过对多组子测试数据的写入和读取，可以得到多组测试结果，而依据多组测试结果，可以更为全面和准确地判断待测存储芯片的读写性能。
在一种可选的实施方式中，待测存储芯片可以包括由多条字线和多条位线构成的存储阵列，且每个存储单元设置于任意一条字线和任意一条位线的相交处。其中，存储阵列是由许多存储单元排列而成的存储数据的主体，若干个存储单元组成一个信息单元。在待测存储芯片中，地址译码器有n条地址输入线，2n条译码输出线，每一条译码输出线称为字线，一个字线对应一个信息单元；假设一个字线上存储m位信息，读取该信息的每条数据输出线称为位线。在给定一组输入地址时，译码器只有一条输出字线被选中，该字线可以在存储阵列中找到一个信息单元，并将信息单元中的m位信息送至输出缓冲器。基于此，步骤S120也可以通过按照待测存储芯片的字线顺序，依次读取待测存储芯片中每个字线对应的存储单元中的存储数据实现。例如，可以按照待测存储芯片的字线顺序，从第一条字线或任意一条字线开始，依次读取待测存储芯片中各字线对应的存储单元中的存储数据，来得到待测存储芯片的存储数据。
进一步的，在一种可选的实施方式中，还可以执行以下方法：
在读取任一字线对应的存储单元的存储数据时，开启任一字线，按照突发长度单元读取任一字线对应的存储单元中的存储数据，直至完成上述任一字线对应的全部存储单元中的存储数据，然后关闭上述任一字线，开启下一字线，并读取下一字线对应的存储单元中的存储数据。
其中，突发长度单元是指在同一字线上相邻的存储单元连续进行数据传输时涉及到的存储单元的数量，在这一传输方式中，给定行地址后，只要指定起始列地址与突发长度，待测存储芯片就可以依次自动对后面相应数量的存储单元进行读取操作，而不需要控制器连续提供列地址。
在按照字线顺序对每个字线对应的存储单元进行读取操作时，可以按照字线顺序，开启当前需要读取的任一字线，然后每次读取任一字线上与突发长度单元一致数量的存储单元中的存储数据，直至完成该字线上的全部存储单元的数据读取，最后关闭任一字线。在读取下一字线时，同样执行上述方法，首先开启下一字线，然后按照突发长度单元读取下一字线上的存储单元中的存储数据。实际上，在按照该方式完成对每个字线的存储单元的存储数据的读取时，突发长度单元相当于是最小读取单元，即每次对同一字线上的固定数量的存储单元进行读取操作，所以不需要依次获取每个位线地址上的存储单元的存储数据，提高了读取存储数据的效率。
步骤S130.根据测试数据与存储数据，生成待测存储芯片的测试结果。
通过比对测试数据和存储数据，可以确定各存储单元的读写数据是否一致，得到待测存储芯片的测试结果。具体的，如果存在某个存储单元的读写数据不一致，说明这个存储单元的读写功能发生异常，无法正常存储数据，反之，如果存储单元的读写数据一致，说明这个存储单元的读写功能正常。
具体的，在一种可选的实施方式中，可以通过以下方法生成待测存储芯片的测试结果：
对比测试数据与存储数据，并根据对比结果确定待测存储芯片的存储单元是否发生读写错误；其中，若待测存储芯片的存储单元发生读写错误，则根据对比结果确定发生读写错误的位数；
根据待测存储芯片的存储单元是否发生读写错误的确定结果，生成待测存储芯片的测试结果。
对于待测存储芯片而言，将写入的测试数据和读取的存储数据进行比对，可以确定每个数据位对应的读写数据是否一致，然后将比对结果与待测存储芯片的存储单元建立对应关系，确定各存储单元的读写功能是否正常。对于发生读写错误的存储单元，则可以统计发生读写错误的存储单元的位数，确定整个待测存储芯片中发生读写错误的存储单元位数，来生成待测存储芯片的测试结果。
此外，在按照步骤S110向存储单元中写入测试数据时，为了减少不同字线间的存储单元之间的干扰，在一种可选的实施方式中，还可以执行以下方法：
开启任一字线，并在完成该字线上对应的存储单元的测试数据写入后，关闭该字线，然后开启下一字线，并在下一字线对应的存储单元中写入测试数据。这种方式可以降低相邻字线间写入数据时的干扰，提高待测存储芯片的测试准确度。
图6示出了本示例性实施方式中另一种存储芯片的测试方法，如图所示，可以包括以下方法：
步骤S610，在待测存储芯片的每一列存储单元中写入任意一组子测试数据。
其中，多组子测试数据构成测试数据，且每组子测试数据包括两种二进制序列，同时，在每组子测试数据的按行分布的二进制序列中，数据“0”周围分布数据“1”。例如，测试数据可以包括如图3所示的四种数据拓扑，每个数据拓扑构成一组子测试数据。
步骤S620，对待测存储芯片的存储单元进行刷新处理。
具体的，在向待测存储芯片的每一列存储单元中写入任意一组子测试数据时，可以按照预设刷新周期对待测存储芯片的存储单元进行刷新处理。此时，刷新处理可以是针对待测存储芯片中的全部存储单元的，也可以是针对待测存储芯片中已写入数据的存储单元的。
步骤S630，控制待测存储芯片按照预设时间进入保持状态。
在按照步骤S620完成每次刷新处理后，可以控制待测存储芯片进入保持状态，该保持状态持续预设时间。在保持状态下，待测存储芯片可以等待未完成写入操作的存储单元完成操作，因此，通过这一方式，可以保证多数或者全部存储单元完成数据写入，确保测试结果的准确性。
步骤S640，对待测存储芯片的存储单元进行刷新处理。
在待测存储芯片每次结束保持状态时，可以按照上述预设刷新周期继续对待测存储芯片进行刷新处理，以保持写入的数据在各个存储单元中的持续存储。
步骤S650，按照待测存储芯片的行选通周期持续时间和当前的感测延迟时间，从存储单元中读取存储数据。
在完成上述任意一组子测试数据在待测存储芯片的全部存储单元中的写入后，可以按照待测存储芯片的行选通周期持续时间产生行地址控制信号，同时按照当前的感测延迟时间对待测存储芯片的感测放大器进行时序控制，读取待测存储芯片的存储数据。然后，可以根据存储数据和上述任意一组子测试数据的比对结果确定待测存储芯片关于上述任意一组子测试数据的测试结果。
最后，可以继续执行步骤S610～S650，来向待测存储芯片的每一列存储单元中写入其他组子测试数据，并确定该其他组子测试数据所对应的测试结果，直至得到全部子测试数据的测试结果。
综上，根据本示例性实施方式中的存储芯片的测试方法，可以在待测存储芯片的存储单元中写入测试数据，从存储单元中读取存储数据，根据测试数据和存储数据，生成待测存储芯片的测试结果，其中，在从存储单元中读取存储数据的过程中，行选通周期持续时间大于待测存储芯片的标准行选通周期持续时间，当前的感测延迟时间小于待测存储芯片的标准感测延迟时间。由于在读取存储单元中的存储数据时，行选通周期持续时间大于待测存储芯片的标准行选通周期持续时间，且当前的感测延迟时间小于待测存储芯片的标准感测延迟时间，能够减小存储单元之间的电荷分享，增强存储单元之间的耦合效应，即为待测存储芯片的读写测试创造双重恶劣的条件，便于失效单元尽快暴露，故可以提高对存储芯片的测试效率。
本示例性实施方式还提供了一种存储芯片的测试装置，参考图7所示，存储芯片的测试装置700可以包括：写入模块710，用于在待测存储芯片的存储单元中写入测试数据；读取模块720，用于从存储单元中读取存储数据；生成模块730，用于根据测试数据与存储数据，生成待测存储芯片的测试结果；其中，从存储单元中读取存储数据过程中，行选通周期持续时间大于待测存储芯片的标准行选通周期持续时间，和/或，待测存储芯片当前的感测延迟时间小于待测存储芯片的标准感测延迟时间。
在本公开的一种示例性实施方式中，在待测存储芯片的存储单元中写入测试数据之后到从存储单元中读取存储数据之前，写入模块710还可以用于控制待测存储芯片在预设时间内处于保持状态。
在本公开的一种示例性实施方式中，写入模块710还可以用于在控制待测存储芯片在预设时间内处于保持状态的前后，按照预设刷新周期对待测存储芯片的存储单元进行刷新处理。
在本公开的一种示例性实施方式中，待测存储芯片包括多列存储单元，每一列存储单元采用一个或者多个检测周期；写入模块710可以用于在处于同一个检测周期内的存储单元中写入测试数据；读取模块720可以用于从处于同一个检测周期内的存储单元中读取存储数据。
在本公开的一种示例性实施方式中，待测存储芯片的各列存储单元按照遍历的形式进行测试；其中，遍历的方向为Y轴方向。
在本公开的一种示例性实施方式中，待测存储芯片包括由多条字线和多条位线构成的存储阵列，且每个存储单元设置于任意一条字线和任意一条位线的相交处，读取模块720还可以用于按照待测存储芯片的字线顺序，依次读取待测存储芯片中每个字线对应的存储单元中的存储数据。
在本公开的一种示例性实施方式中，读取模块720还可以用于在读取任一字线对应的存储单元的存储数据时，开启任一字线，按照突发长度单元读取任一字线对应的存储单元中的存储数据，直至完成任一字线对应的全部存储单元中的存储数据，然后关闭任一字线；开启下一字线，并读取下一字线对应的存储单元中的存储数据。
在本公开的一种示例性实施方式中，测试数据为具有相等数据位的多个二进制序列，且每个二进制序列具有不同的数据结构。
在本公开的一种示例性实施方式中，各行存储单元或者各列存储单元的位数大于测试数据的位数。
在本公开的一种示例性实施方式中，各行存储单元或者各列存储单元的位数为测试数据的位数的整数倍。
在本公开的一种示例性实施方式中，在按行分布的测试数据的每个二进制序列中，每个“0”数据位周围分布“1”数据位。
在本公开的一种示例性实施方式中，测试数据包括多组子测试数据，且每组子测试数据包括两种二进制序列，生成模块730还可以用于在向待测存储芯片的存储单元中写入任意一组子测试数据时，从存储单元中读取存储数据，并根据任意一组子测试数据与存储数据，生成待测存储芯片关于任意一组子测试数据的测试结果。
在本公开的一种示例性实施方式中，生成模块730可以用于对比测试数据与存储数据，并根据对比结果确定待测存储芯片的存储单元是否发生读写错误；其中，若待测存储芯片的存储单元发生读写错误，则根据对比结果确定发生读写错误的位数；根据待测存储芯片的存储单元是否发生读写错误的确定结果，生成待测存储芯片的测试结果。
上述装置中各模块的具体细节在方法部分实施方式中已经详细说明，未披露的方案细节内容可以参见方法部分的实施方式内容，因而不再赘述。
所属技术领域的技术人员能够理解，本公开的各个方面可以实现为系统、方法或程序产品。因此，本公开的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
本公开的示例性实施方式还提供了一种计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本公开的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当程序产品在终端设备上运行时，程序代码用于使终端设备执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。
参考图8所示，描述了根据本公开的示例性实施方式的用于实现上述方法的程序产品800，其可以采用便携式紧凑盘只读存储器(CD-ROM)并包括程序代码，并可以在终端设备，例如个人电脑上运行。然而，本公开的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
程序产品800可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。
计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言的任意组合来编写用于执行本公开操作的程序代码，程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。
本公开的示例性实施方式还提供了一种能够实现上述方法的电子设备。下面参照图9来描述根据本公开的这种示例性实施方式的电子设备900。图9显示的电子设备900仅仅是一个示例，不应对本公开实施方式的功能和使用范围带来任何限制。
如图9所示，电子设备900可以以通用计算设备的形式表现。电子设备900的组件可以包括但不限于：上述至少一个处理单元910、上述至少一个存储单元920、连接不同系统组件(包括存储单元920和处理单元910)的总线930和显示单元940。
其中，存储单元920存储有程序代码，程序代码可以被处理单元910执行，使得处理单元910执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。例如，处理单元910可以执行图1和图6所示的方法步骤等。
存储单元920可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)921和/或高速缓存存储单元922，还可以进一步包括只读存储单元(ROM)923。
存储单元920还可以包括具有一组(至少一个)程序模块925的程序/实用工具924，这样的程序模块925包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线930可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
电子设备900也可以与一个或多个外部设备1000(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备900交互的设备通信，和/或与使得该电子设备900能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口950进行。并且，电子设备900还可以通过网络适配器960与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器960通过总线930与电子设备900的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备900使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的示例性实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
此外，上述附图仅是根据本公开示例性实施方式的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例性实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开示例性实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开示例性实施方式的方法。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施方式。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施方式仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

Claims (16)

1.一种存储芯片的测试方法，其特征在于，所述方法包括：
在待测存储芯片的存储单元中写入测试数据；
从所述存储单元中读取存储数据；
根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；
其中，从所述存储单元中读取存储数据过程中，行选通周期持续时间大于所述待测存储芯片的标准行选通周期持续时间，和/或，所述待测存储芯片当前的感测延迟时间小于所述待测存储芯片的标准感测延迟时间。
2.根据权利要求1所述的方法，其特征在于，在所述待测存储芯片的存储单元中写入测试数据之后到从所述存储单元中读取存储数据之前，控制所述待测存储芯片在预设时间内处于保持状态。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
在控制所述待测存储芯片在预设时间内处于所述保持状态的前后，按照预设刷新周期对所述待测存储芯片的存储单元进行刷新处理。
4.根据权利要求1所述的方法，其特征在于，所述待测存储芯片包括多列存储单元，每一列存储单元采用一个或者多个检测周期；所述在待测存储芯片的存储单元中写入测试数据，包括：
在处于同一个检测周期内的存储单元中写入所述测试数据；
所述从所述存储单元中读取存储数据，包括：
从处于同一个检测周期内的存储单元中读取所述存储数据。
5.根据权利要求4所述的方法，其特征在于，所述待测存储芯片的各列存储单元按照遍历的形式进行测试；其中，所述遍历的方向为Y轴方向。
6.根据权利要求4所述的方法，其特征在于，所述待测存储芯片包括由多条字线和多条位线构成的存储阵列，且每个存储单元设置于任意一条字线和任意一条位线的相交处，所述从所述存储单元中读取存储数据，还包括：
按照所述待测存储芯片的字线顺序，依次读取所述待测存储芯片中每个字线对应的存储单元中的存储数据。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在读取任一字线对应的存储单元的存储数据时，开启所述任一字线，按照突发长度单元读取所述任一字线对应的存储单元中的存储数据，直至完成所述任一字线对应的全部存储单元中的存储数据，然后关闭所述任一字线；开启下一字线，并读取所述下一字线对应的存储单元中的存储数据。
8.根据权利要求1所述的方法，其特征在于，所述测试数据为具有相等数据位的多个二进制序列，且每个所述二进制序列具有不同的数据结构。
9.根据权利要求8所述的方法，其特征在于，各行所述存储单元或者各列所述存储单元的位数大于所述测试数据的位数。
10.根据权利要求8所述的方法，其特征在于，各行所述存储单元或者各列所述存储单元的位数为所述测试数据的位数的整数倍。
11.根据权利要求8所述的方法，其特征在于，在按行分布的所述测试数据的每个所述二进制序列中，每个“0”数据位周围分布“1”数据位。
12.根据权利要求11所述的方法，其特征在于，所述测试数据包括多组子测试数据，且每组子测试数据包括两种二进制序列，所述方法还包括：
在向所述待测存储芯片的存储单元中写入任意一组子测试数据时，从所述存储单元中读取存储数据，并根据所述任意一组子测试数据与所述存储数据，生成所述待测存储芯片关于所述任意一组子测试数据的测试结果。
13.根据权利要求1所述的方法，其特征在于，所述根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果，包括：
对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读写错误；其中，若所述待测存储芯片的存储单元发生读写错误，则根据所述对比结果确定发生读写错误的位数；
根据所述待测存储芯片的存储单元是否发生读写错误的确定结果，生成所述待测存储芯片的测试结果。
14.一种存储芯片的测试装置，其特征在于，所述装置包括：
写入模块，用于在待测存储芯片的存储单元中写入测试数据；
读取模块，用于从所述存储单元中读取存储数据；
生成模块，用于根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；
其中，从所述存储单元中读取存储数据过程中，行选通周期持续时间大于所述待测存储芯片的标准行选通周期持续时间，和/或，所述待测存储芯片当前的感测延迟时间小于所述待测存储芯片的标准感测延迟时间。
15.一种电子设备，其特征在于，包括：至少一个处理器和存储器；
所述存储器存储计算机执行指令；
所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如权利要求1至13任一项所述的存储芯片的测试方法。
16.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如权利要求1至13任一项所述的存储芯片的测试方法。
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