WO2023178828A1 - 感应放大器感应边界确定方法及装置、介质及设备 - Google Patents

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WO2023178828A1
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长鑫存储技术有限公司
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    • G11C2029/1204—Bit line control

Definitions

  • the present disclosure relates to, but is not limited to, a method for determining a sensing boundary of an induction amplifier, a device for determining a sensing boundary of an induction amplifier, a computer-readable storage medium, and an electronic device.
  • DRAM Dynamic Random Access Memory
  • the purpose of this disclosure is to provide a method for determining the sensing boundary of an induction amplifier, a device for determining the sensing boundary of an induction amplifier, a computer-readable storage medium, and an electronic device.
  • a method for determining a sensing boundary of a sense amplifier includes: writing first data in a storage array; reading the first data in a first storage unit in the storage array. the first data, and reverse-write the second data in the first memory unit; after the preset row precharge time, read all the second memory cells on the bit line where the first memory unit is located.
  • the first data when the first data is read in the second storage unit, the second data is reversely written in the second storage unit, and the preset row precharge is changed. time, until the sense amplifier fails to correctly read the first data on the bit line, the corresponding critical row precharge time is determined as the row precharge time boundary value.
  • the method further includes: if the first data is not read in the second storage unit, rewriting all the data in the second storage unit. the second data, and changes the preset row precharge time tRP until the sense amplifier correctly reads the first data on the bit line, and precharges the corresponding previous preset row.
  • the charging time is determined as the row precharge time boundary value.
  • the second memory cell is a next memory cell on the bit line where the first memory cell is located.
  • the first memory cells are a plurality of memory cells on a first word line
  • the second memory cells are a plurality of memory cells on a second word line
  • the The first word line and the second word line share the same bit line.
  • the second word line is a next word line of the first word line.
  • the time for writing the first data in the storage array is a preset write recovery delay.
  • the corresponding written first data when the first data is 0, after the preset write recovery delay, the corresponding written first data is between 0 and 0.5. any value between.
  • the corresponding written first data when the first data is 1, after the preset write recovery delay, the corresponding written first data is between 0.5-1. any value between.
  • the determined row precharge time boundary value is any value between 5-20 ns.
  • the time for backwriting the second data in the first storage unit is the same as the time for backwriting the second data in the second storage unit.
  • writing the first data in the storage array includes: writing the first data in each storage unit of the storage array.
  • writing the first data in the memory array includes writing the first data in all memory cells on the bit line where the sense amplifier of the memory array is located.
  • writing the first data in all the memory cells on the bit line where the sense amplifier of the memory array is located includes: turning on a word line on the bit line. , sequentially write the first data in each of the memory cells on one of the word lines; close the word line, turn on the next word line, and sequentially write the first data in each of the memory cells on the next word line.
  • the first data is written into the memory unit until it is sequentially turned on and the first data is written on all word lines of the same bit line.
  • the method further includes: reducing the voltage applied to the word line of the first memory cell during the process of reverse writing the second data in the first memory cell. , so that the voltage of the second data written is insufficient.
  • a voltage applied to the first memory cell word line is equal to a voltage applied to the second memory cell word line.
  • a device for determining a sensing boundary of a sense amplifier includes: a data writing module for writing first data in a storage array; and a data reverse writing module for reading all data.
  • the first data in the first storage unit in the storage array, and the second data is reversely written in the first storage unit; a data reading module is used to read all the rows after the preset row precharge time.
  • a boundary value determination module configured to read the first data in the second storage unit, The second data is written back in the second memory unit, and the preset row precharge time is changed until the sense amplifier cannot correctly read the first data on the bit line.
  • the corresponding critical row precharge time is determined as the row precharge time boundary value.
  • a computer-readable storage medium on which a computer program is stored.
  • the computer program is executed by a processor, the method for determining the sensing boundary of an induction amplifier in the first direction is implemented.
  • an electronic device including: a processor; and a memory for storing executable instructions of the processor; wherein the processor is configured to perform the operation via executing the executable instructions.
  • the method for determining the sensing boundary of the sensing amplifier described in the first aspect is performed.
  • the potential on the bit line and the complementary bit line can be changed; and then after the preset row precharge time, the first data in the second memory cell on the bit line where the first memory cell is located is read.
  • the second data is reversely written in the second memory cell, and the preset row precharge time is changed until the sense amplifier cannot correctly read the first data on the bit line, indicating that At this time, the potential difference between the potential on the bit line and the complementary bit line reaches a certain critical value, and there will be a failure to sense or read the first data in the next memory cell. Therefore, the corresponding critical value can be changed.
  • the row precharge time is determined as the row precharge time boundary value, which is used to determine and measure the sensing boundary of the sense amplifier, so that it can be used to measure the sensing capability of the sense amplifier.
  • Figure 1 schematically shows a schematic structural diagram of a memory unit according to an exemplary embodiment of the present disclosure
  • Figure 2 schematically shows a structural diagram of the connection relationship between a sense amplifier and a memory unit according to an exemplary embodiment of the present disclosure
  • Figure 3 schematically shows a schematic diagram of the potential change of a sense amplifier normally reading data 0 according to an exemplary embodiment of the present disclosure
  • Figure 4 schematically shows a schematic diagram of the potential change of a sense amplifier abnormally reading data 0 according to an exemplary embodiment of the present disclosure
  • FIG. 5 schematically shows a comparison diagram of potential changes of data 1 read by a sense amplifier according to an exemplary embodiment of the present disclosure
  • FIG. 6 schematically illustrates a flow chart of a sensing boundary determination method for a sensing amplifier according to an exemplary embodiment of the present disclosure
  • Figure 7 schematically shows a schematic diagram of a storage array after writing first data according to an exemplary embodiment of the present disclosure
  • Figure 8 schematically shows the memory array in Figure 7 after the second data is written in reverse
  • FIG. 9 schematically shows the potential change of the sense amplifier in the process of reading data 0 according to an exemplary embodiment of the present disclosure
  • FIG. 10 schematically shows the potential change of the sense amplifier in the process of reading data 1 according to an exemplary embodiment of the present disclosure
  • Figure 11 schematically shows the memory array in Figure 8 after reading and reverse writing are performed
  • Figure 12 schematically shows a schematic diagram after reading and reverse writing are performed on the sense amplifier on the next bit line of the memory array in Figure 11;
  • FIG. 13 schematically illustrates another schematic diagram after performing reading and reverse writing on a memory array according to an exemplary embodiment of the present disclosure
  • FIG. 14 schematically illustrates a block diagram of a sense amplifier sensing boundary determination device according to an exemplary embodiment of the present disclosure
  • FIG. 15 schematically shows a module diagram of an electronic device according to an exemplary embodiment of the present disclosure.
  • Semiconductor memory is used in computers, servers, handheld devices such as mobile phones, printers, and many other electronic devices and applications.
  • Semiconductor memory includes a plurality of memory cells in a memory array, each memory cell storing at least one bit of information.
  • DRAM is an example of such a semiconductor memory. This solution is preferably used in DRAM. Accordingly, the following description of embodiments is made with reference to DRAM as a non-limiting example.
  • arrays of memory cells are typically arranged in rows and columns such that a specific memory cell can be addressed by specifying its row and column of the array.
  • the word lines connect the rows to a set of bit line sense amplifiers (SAs) that detect the data in the cells. Then in a read operation, a subset of the data in the sense amplifier is selected or "column selected" for output.
  • SAs bit line sense amplifiers
  • each memory cell 100 in DRAM generally includes a capacitor 110, a transistor 120, a word line (Word Line, WL) 130 and a bit line (Bit Line, BL) 140.
  • the gate of the transistor 120 is connected to the word line 130.
  • the drain of the transistor 120 is connected to the bit line 140, and the source of the transistor 120 is connected to the capacitor 110.
  • the voltage signal on the word line 130 can control the opening or closing of the transistor 120, and then the bit line 140 reads the data stored in the capacitor 110.
  • the data information, or the data information is written into the capacitor 110 through the bit line 140 for storage.
  • the memory array is composed of the above-mentioned multiple memory cells.
  • the memory array generally occupies 50-65% of the entire DRAM device area, and the remaining area of the DRAM device is mainly composed of peripheral circuits.
  • FIG. 2 a schematic structural diagram of the connection relationship between a sense amplifier and a memory unit is shown. It includes a bit line BL, a complementary bit line /BL, a word line WL, a sense amplifier 200 and a memory cell 100.
  • the gate of the memory cell 100 is connected to the word line WL, and the drain is connected to the bit line BL.
  • the sense amplifier 200 operates using the bit line BL and the complementary bit line /BL serving as a reference line to detect and amplify the voltage difference on a pair of bit lines BL and /BL.
  • a bit line balance module 210 is further provided between the bit line BL and the complementary bit line /BL, where the bit line balance module 210 is used to pinch the bit lines under the action of the bit line balance control signal BLEQ. BL and the complementary bit line /BL to close the read and write operations on the memory cell 100 .
  • the process of the sense amplifier 200 amplifying the data stored in the storage unit 100, such as data 0, will be described in detail below.
  • the VBLP voltage is provided to turn off the bit line balance control signal BLEQ (that is, BLEQ Off), separating the pinched bit line BL and the complementary bit line /BL; then, the word line WL Open (i.e. WL ON), the transistor connected to the word line WL is turned on, and the voltage on the capacitor connected to the transistor is released to the bit line BL through charge sharing.
  • the capacitor stores data 1 or data 0. .
  • the stored 0 is shared from the bit line BL to the capacitor terminal, resulting in a negative voltage difference ⁇ V, causing the voltage on the bit line BL to become VBLP- ⁇ V.
  • the complementary bit line / The voltage on BL is still VBLP.
  • the sense amplifier 200 in Figure 2 includes a first transistor 1, a second transistor 2, a third transistor 3 and a fourth transistor 4, where the first transistor 1 and the second transistor 2 are both NMOS (Negative channel Metal Oxide Semiconductor, N type metal oxide semiconductor) transistor, the third transistor 3 and the fourth transistor 4 are both PMOS (Positive channel Metal Oxide Semiconductor) transistors.
  • NMOS Native channel Metal Oxide Semiconductor, N type metal oxide semiconductor
  • PMOS Positive channel Metal Oxide Semiconductor
  • FIG. 3 a schematic diagram of the process of reading data 0 by the sense amplifier is shown.
  • the voltage on the bit line BL is VBLP- ⁇ V and the voltage on the complementary bit line /BL is VBLP
  • the first transistor 1 and the second transistor 1 Transistor 2 will be turned on. Since the first transistor 1 is turned on to a greater extent than the second transistor 2, the potential on the bit line BL is quickly pulled down to the voltage VSS at the node NCS.
  • bit line BL The potential on the bit line BL During the process of being pulled down, the second transistor 2 will be turned off, the fourth transistor 4 will be turned on, and the voltage VARY at the node PCS will be applied to the complementary bit line /BL, causing the potential on the complementary bit line /BL to be Pull up to VARY.
  • the word line can be turned off (i.e. WL OFF).
  • the sense amplifier is also turned off (i.e. SA OFF) and the bit line balance is turned on. Control signals (ie BLEQ ON) and other operations to complete the reading process of the storage unit 100.
  • precharge (PRE) process which is the so-called RAS Precharge Time precharge time tRP.
  • the size of the precharge time tRP of this row determines the potential level of the bit line BL and the complementary bit line /BL. As shown in Figure 3, if the row precharge time tRP is small, it is possible that the bit line BL and the complementary bit line /BL do not return to the same potential.
  • the sense amplifier sensing process (Sense Amplifier sensing, SA sensing) shown in Figure 3 belongs to the normal sensing 0 signal process of the sense amplifier.
  • FIG. 4 a schematic diagram of the potential change of an abnormally induced 0 signal of a sense amplifier is shown.
  • the sense amplifier senses the 0 signal
  • the potential of the bit line BL is pulled up to the voltage VARY, causing the read signal to be 1 instead of the actual stored signal 0.
  • a read error occurs. Get the error. In other words, based on whether the read data is correct or not, it can be judged whether the sense amplifier fails to sense 0.
  • the corresponding row precharge time tRP can be used as the sensing boundary of the sensing amplifier. A measure of the sensing capability of a sense amplifier.
  • the method for determining the sensing boundary of a sensing amplifier may include the following steps:
  • Step S610 Write the first data in the storage array
  • Step S620 Read the first data in the first storage unit in the storage array, and reversely write the second data in the first storage unit;
  • Step S630 After the preset row precharge time, read the first data in the second memory unit on the bit line where the first memory unit is located;
  • Step S640 When the first data is read in the second storage unit, the second data is reversely written in the second storage unit and the preset row precharge time is changed until the sense amplifier cannot read correctly on the bit line. When the first data is reached, the corresponding critical row precharge time is determined as the row precharge time boundary value.
  • the first data in the storage unit if the first data is read in the second storage unit, the second data is reversely written in the second storage unit, and the preset row precharge time tRP is changed until the sense amplifier is in place
  • the first data cannot be correctly read on the line, it means that the potential difference between the bit line BL and the complementary bit line/BL reaches a certain critical value, and the next memory cell cannot be sensed or cannot be read. In the case of failure of the first data in .
  • step S610 first data is written in the storage array.
  • writing the first data in the memory array may be by writing the first data in each memory unit of the memory array, or may be by writing the first data on the bit line where the sense amplifier of the memory array is located.
  • the first data is written into all cells, so that it is only used to determine the sensing boundary of the sensing amplifier.
  • the first data written in each storage unit may be 0 data or 1 data.
  • the first data may be written into each memory unit of the storage array one by one, or may be written according to the X-Fast-Write method.
  • the first data may include: turning on a word line on the bit line, and sequentially on the word line. Write the first data into each memory cell; then, turn off the word line, turn on the next word line, and sequentially write the first data into each memory cell on the next word line until the word line is turned on sequentially and the same word line is turned on.
  • the first data is written on all word lines of bit line BL. That is to say, the first data can be written to all word lines on the same bit line BL in a word line by word line manner.
  • the first data can also be written to all word lines on the next bit line (for example, YC+1) in the storage array in the above manner, until all word lines in the storage array have written first data, and the following is obtained: In the case where the written first data is 0 as shown in FIG. 7 , the first data can also be written in each memory unit of the memory array.
  • the first data can be written only on a certain bit line BL to be detected in the memory array, so that It is only used to determine the sensing boundary of the sense amplifier on the bit line BL.
  • the first data can also be written to any number of word lines on the bit lines BL in the memory array.
  • the exemplary embodiments of the present disclosure do not place a special limit on the number of bit lines BL to which the first data is written.
  • step S620 the first data in the first storage unit in the storage array is read, and the second data is reverse-written in the first storage unit.
  • the process of reading the first data may start from the first storage unit.
  • the first storage unit may be, for example, the first storage unit on a certain bit line BL, or may be the system A preset memory unit or an artificially designated memory unit.
  • the first memory unit may also be a plurality of memory cells on the first word line or the second word line.
  • the exemplary embodiments of the present disclosure are for the first memory unit. The specific location is not particularly limited.
  • the process of reading the first data in the first memory unit may be direct reading; when the first memory unit is multiple memory cells on a word line, Below, reading the first data in the first memory cell is equivalent to reading the first data in multiple memory cells on the word line at the same time.
  • the second data After reading the first data in the first storage unit, the second data needs to be written in reverse in the first storage unit. As shown in FIG. 8 , 1 is written in reverse.
  • the next memory unit of the memory unit is the first memory unit on the next word line. storage unit.
  • step S630 after the preset row precharge time tRP, the first data in the second memory cell on the bit line where the first memory cell is located is read.
  • the time for writing the first data 0 in the storage array may be the preset write recovery delay tWR; after the preset write recovery delay tWR, the time may be the normal row precharge time Normal tRP After that, the second data 1 is written back, and the duration of writing the second data 1 back is a normal write recovery delay Normal tWR.
  • 1-4 in Figure 9 is a continuous process, in which 1 and 2 are the processes of writing and reading the first data, 3 and 4 are the reverse writing of the second data, and reading the bit line where the first memory cell is located process on the first data in the second storage unit.
  • the row precharge time tRP needs to be strictly controlled. After the preset row precharge time tRP, read the first data in the adjacent second memory cell on the bit line where the first memory cell is located. , that is, read the data 0 in the first row and second column in Figure 8.
  • the first data in the second memory unit may be read after the preset row precharge time tRP.
  • the preset row precharge time tRP can be adjusted according to the actual situation, that is, the accuracy of the first data sensed by the sense amplifier can be changed through the card tRP, thereby being used to determine the sensing boundary of the sense amplifier.
  • the time for writing the first data 1 in the storage array may be the preset write recovery delay tWR; after the preset write recovery delay tWR, the time may be the normal row precharge time Normal tRP After that, the second data 0 is written back, and the duration of writing the second data 0 back is a normal write recovery delay Normal tWR.
  • 1-4 in Figure 10 is a continuous process, in which 1 and 2 are the processes of writing and reading the first data, 3 and 4 are the reverse writing of the second data, and reading the bit line where the first memory cell is located process on the first data in the second storage unit.
  • the row precharge time tRP needs to be strictly controlled. After the preset row precharge time tRP, read the first data in the adjacent second memory cell on the bit line where the first memory cell is located. , that is, read data 0.
  • the potential on the bit line BL is close to VARY at this time, that is, close to 1.
  • the potential on the bit line BL will decrease. Since the duration of the reverse writing of the second data 0 is a normal write recovery delay Normal tWR, the potential on the bit line BL is close to VSS, that is, close to at 0.
  • the first data in the second memory unit may be read after the preset row precharge time tRP.
  • the preset row precharge time tRP can be adjusted according to the actual situation, that is, the accuracy of the first data sensed by the induction amplifier can be changed through the card tRP, thereby being used to determine the induction boundary of the induction amplifier, that is, the critical row precharge time.
  • the first data in each memory unit is sequentially read and the second data is reversely written.
  • the write recovery delay Normal tWR for rewriting the second data in each storage unit is the same. That is to say, the write recovery delay Normal tWR for rewriting the second data in the first storage unit is the same as the write recovery delay Normal tWR for rewriting the second data in the first storage unit.
  • the write recovery delay Normal tWR for rewriting the second data in the unit is the same. Under the same write recovery delay tWR, the determined critical row precharge time is more accurate.
  • sequentially reading the first data in each memory cell may be based on the arrangement order of the memory cells or the arrangement order of the word lines, which is not specifically limited here.
  • the write recovery delay here can be either the normal row precharge time Normal tRP or the preset write recovery delay tWR.
  • the data read out is the first data and the data read out is the second data. situation.
  • step S640 when the first data is read in the second storage unit, the second data is reversely written in the second storage unit, and the preset row precharge time is changed until the sense amplifier cannot operate on the bit line.
  • the first data is read correctly, an error is detected, and the corresponding critical row precharge time is determined as the row precharge time boundary value.
  • the read data is the first data, it means that the reading is correct, then continue to write the second data in the second storage unit, change the preset row precharge time tRP, and read the next data in the second storage unit. From the first data in the storage unit until the sense amplifier fails to correctly read the first data on the bit line BL where it is located, the corresponding critical row precharge time is determined as the row precharge time boundary value.
  • the read data is the second data, that is, when the first data is not read in the second storage unit, it means that a reading error has occurred and it is abnormal data reading.
  • the corresponding critical value at this time can be The row precharge time is determined as the row precharge time boundary value. You can also continue to overwrite the second data and change the preset row precharge time tRP, that is, card tRP. Until the first data is correctly read, the corresponding upper data will be read.
  • a preset row precharge time tRP is determined as the row precharge time boundary value. Specifically, the size of the card tRP can be determined according to the actual situation, and the exemplary embodiments of the present disclosure do not specifically limit this.
  • next memory unit and the next memory unit can also be read for the third time.
  • One data is read and the second data is written back until the row precharge time boundary value of the sense amplifier on the bit line is determined.
  • the first data reading and the second data reverse writing can be performed starting from the first storage unit.
  • the first data in the second storage unit is read through the card tRP, and the second data is written back to the second storage unit.
  • the row precharge time boundary value of the sense amplifier corresponding to the first line is determined.
  • the same first data reading and second data rewriting process can be performed on the memory cell on the second bit line, and the data in the next memory cell can be read through the card tRP to determine the corresponding value of the second bit line. line precharge time boundary value of the sense amplifier.
  • the sensing capability of the sense amplifier can be measured based on the row precharge time boundary value. Under the same write recovery delay tWR, if the row precharge time boundary value is smaller, it means that the sensing capability of the sense amplifier is The stronger the ability. Taking sensing 0 data as an example, if the row precharge time boundary value is smaller, it means that the potential difference between the potential on the bit line BL and the complementary bit line /BL in the sensing area 910 in Figure 9 is larger, which means that the sense amplifier It has stronger fault tolerance and higher reliability.
  • the determined row precharge time boundary values are between 5-20 ns. any value of .
  • the memory cells used such as the above-mentioned first memory cell and the second memory cell, need to be the same line. memory cells on bit lines. Or, when the first memory unit is a plurality of memory cells on the first word line and the second memory unit is a plurality of memory cells on the second word line, the first word line and the second word line need to be on the same A bit line means sharing the same bit line.
  • the second storage unit is the next storage unit on the bit line where the first storage unit is located.
  • the first storage unit is written after the first storage unit is written.
  • the second storage unit is written, or after the data in the first storage unit is read, the data in the second storage unit is read.
  • the second word line is a word line next to the first word line, and after reading and writing the first word line, the second word line is read and written.
  • the preset write recovery delay tWR for writing the first data on the basis of the above-mentioned card tRP, that is, the card writes the first data.
  • a data preset tWR Presetting tWR by the card, for example, reducing the preset tWR, can cause insufficient data to be written, which is beneficial to the occurrence of sensing errors when the card tRP is reached.
  • the corresponding written first data is any value between 0 and 0.5, that is, area 920; in the first When the data is 1, after the preset write recovery delay, the corresponding first data written is any value between 0.5 and 1, that is, area 920.
  • the voltage applied to the word line in each memory cell is consistent, that is, the voltage applied to the word line of the first memory cell is the same as the voltage applied to the word line of the first memory cell.
  • the voltages on the word lines of the second memory cell are equal.
  • the exemplary embodiment of the present disclosure precharges the card preset row by writing the first data in the storage array, reading the first data in the storage unit, and reversely writing the second data.
  • the time tRP can change the potential difference between the potential on the bit line BL and the complementary bit line /BL. When the potential difference reaches a certain critical value, an error will occur when reading the first data.
  • the determined critical row precharge time is the row precharge time boundary value, which can be used to measure the sensing capability of the sense amplifier.
  • the sensing amplifier sensing boundary determination device 1400 may include: a data writing module 1410, a data inverse writing module 1420, a data reading module 1430 and a boundary value determination module 1440, wherein:
  • the data writing module 1410 can be used to write the first data in the storage array
  • the data reverse writing module 1420 can be used to read the first data in the first storage unit in the storage array and reverse write the second data in the first storage unit;
  • the data reading module 1430 may be used to read the first data in the second memory unit on the bit line where the first memory unit is located after the preset row precharge time;
  • the boundary value determination module 1440 can be used to read the first data in the second storage unit, reversely write the second data in the second storage unit, and change the preset row precharge time until the sense amplifier is in When the first data cannot be correctly read on the bit line, the corresponding critical row precharge time is determined as the row precharge time boundary value.
  • the boundary value determination module 1440 may also be used to determine whether the first data is read in the second storage unit when the first data is not read in the second storage unit.
  • the second data is written in reverse, and the preset row precharge time is changed until the sense amplifier correctly reads the first data on the bit line, and the corresponding previous precharge time is changed. Let the row precharge time be determined as the row precharge time boundary value.
  • the second memory cell is a next memory cell on the bit line where the first memory cell is located.
  • the first memory cells are a plurality of memory cells on a first word line
  • the second memory cells are a plurality of memory cells on a second word line
  • the The first word line and the second word line share the same bit line.
  • the second word line is a next word line of the first word line.
  • the time for writing the first data in the storage array is a preset write recovery delay.
  • the corresponding written first data when the first data is 0, after the preset write recovery delay, the corresponding written first data is between 0 and 0.5. any value between.
  • the corresponding written first data when the first data is 1, after the preset write recovery delay, the corresponding written first data is between 0.5-1. any value in between.
  • the determined row precharge time boundary value is any value between 5-20 ns.
  • the time for backwriting the second data in the first storage unit is the same as the time for backwriting the second data in the second storage unit.
  • the data writing module 1410 may be configured to write the first data in each memory unit of the storage array.
  • the data writing module 1410 may be configured to write the first data in all memory cells on the bit line where the sense amplifier of the memory array is located.
  • the data writing module 1410 may be used to turn on a word line on the bit line, and sequentially write in each memory cell on one of the word lines.
  • the first data turn off the word line, turn on the next word line, and sequentially write the first data in each of the memory cells on the next word line until it is turned on sequentially and at the same time.
  • the first data is written on all word lines of one bit line.
  • the data rewriting module 1420 may be used to reduce the amount of time applied to the word line of the first memory unit during the process of rewriting second data in the first memory unit.
  • the voltage on the device is insufficient so that the voltage for writing the second data is insufficient.
  • a voltage applied to the first memory cell word line is equal to a voltage applied to the second memory cell word line.
  • modules or units of the induction boundary determination device of the induction amplifier are mentioned in the above detailed description, this division is not mandatory. According to embodiments of the present disclosure, the features and functions of two or more modules or units described above may be embodied in one module or unit. Conversely, the features and functions of one module or unit described above may be further divided into being embodied by multiple modules or units.
  • an electronic device capable of implementing the above method is also provided.
  • FIG. 15 An electronic device 1500 according to this embodiment of the present disclosure is described below with reference to FIG. 15 .
  • the electronic device 1500 shown in FIG. 15 is only an example and should not bring any limitations to the functions and usage scope of the embodiments of the present disclosure.
  • electronic device 1500 is embodied in the form of a general computing device.
  • the components of the electronic device 1500 may include, but are not limited to: the above-mentioned at least one processing unit 1510, the above-mentioned at least one storage unit 1520, a bus 1530 connecting different system components (including the storage unit 1520 and the processing unit 1510), and the display unit 1540.
  • the storage unit 1520 stores program code, and the program code can be executed by the processing unit 1510, so that the processing unit 1510 performs various examples according to the present disclosure described in the "Example Method" section of this specification.
  • sexual implementation steps For example, the processing unit 1510 may perform step S610 as shown in FIG. 6 to write the first data in the storage array; step S620 to read the first data in the first storage unit in the storage array, and read the first data in the first storage unit in the storage array.
  • the second data is written in reverse in a memory cell; Step S630, after the preset row precharge time, read the first data in the second memory cell on the bit line where the first memory cell is located; Step S640, in the second memory cell When the first data is read in the cell, the second data is reversely written in the second memory cell, and the preset row precharge time is changed until the sense amplifier cannot correctly read the first data on the bit line.
  • the corresponding critical row precharge time is determined as the row precharge time boundary value.
  • the storage unit 1520 may include a readable medium in the form of a volatile storage unit, such as a random access storage unit (RAM) 15201 and/or a cache storage unit 15202, and may further include a read-only storage unit (ROM) 15203.
  • RAM random access storage unit
  • ROM read-only storage unit
  • Storage unit 1520 may also include a program/utility 15204 having a set of (at least one) program modules 15205 including, but not limited to: an operating system, one or more application programs, other program modules, and program data, Each of these examples, or some combination, may include the implementation of a network environment.
  • program/utility 15204 having a set of (at least one) program modules 15205 including, but not limited to: an operating system, one or more application programs, other program modules, and program data, Each of these examples, or some combination, may include the implementation of a network environment.
  • Bus 1530 may be a local area representing one or more of several types of bus structures, including a memory unit bus or memory unit controller, a peripheral bus, a graphics acceleration port, a processing unit, or using any of a variety of bus structures. bus.
  • Electronic device 1500 may also communicate with one or more external devices 1570 (e.g., keyboard, pointing device, Bluetooth device, etc.), may also communicate with one or more devices that enable a user to interact with electronic device 1500, and/or with Any device that enables the electronic device 1500 to communicate with one or more other computing devices (eg, router, modem, etc.). This communication may occur through input/output (I/O) interface 1550.
  • Electronic device 1500 may also communicate with one or more networks (eg, a local area network (LAN), a wide area network (WAN), and/or a public network, such as the Internet) through network adapter 1560. As shown, network adapter 1560 communicates with other modules of electronic device 1500 via bus 1530.
  • other hardware and/or software modules may be used in conjunction with electronic device 1500, including but not limited to: microcode, device drivers, redundant processing units, external disk drive arrays, RAID systems, tape drives, and data backup storage system, etc.
  • the example embodiments described here can be implemented by software, or can be implemented by software combined with necessary hardware. Therefore, the technical solution according to the embodiment of the present disclosure can be embodied in the form of a software product, which can be stored in a non-volatile storage medium (which can be a CD-ROM, U disk, mobile hard disk, etc.) or on the network , including several instructions to cause a computing device (which may be a personal computer, a server, a terminal device, a network device, etc.) to execute a method according to an embodiment of the present disclosure.
  • a computing device which may be a personal computer, a server, a terminal device, a network device, etc.
  • a computer-readable storage medium is also provided, on which a program product capable of implementing the method described above in this specification is stored.
  • various aspects of the present disclosure can also be implemented in the form of a program product, which includes program code.
  • the program product is run on a terminal device, the program code is used to cause the The terminal device performs the steps according to various exemplary embodiments of the present disclosure described in the above "Example Method" section of this specification.
  • the program product for implementing the above method according to an embodiment of the present disclosure may adopt a portable compact disk read-only memory (CD-ROM) and include program code, and may be run on a terminal device, such as a personal computer.
  • a readable storage medium may be any tangible medium containing or storing a program that may be used by or in conjunction with an instruction execution system, apparatus, or device.
  • the program product may take the form of any combination of one or more readable media.
  • the readable medium may be a readable signal medium or a readable storage medium.
  • the readable storage medium may be, for example, but not limited to, an electrical, magnetic, optical, electromagnetic, infrared, or semiconductor system, device or device, or any combination thereof. More specific examples (non-exhaustive list) of readable storage media include: electrical connection with one or more conductors, portable disk, hard disk, random access memory (RAM), read only memory (ROM), erasable programmable read-only memory (EPROM or flash memory), optical fiber, portable compact disk read-only memory (CD-ROM), optical storage device, magnetic storage device, or any suitable combination of the above.
  • a computer-readable signal medium may include a data signal propagated in baseband or as part of a carrier wave carrying readable program code therein. Such propagated data signals may take many forms, including but not limited to electromagnetic signals, optical signals, or any suitable combination of the above.
  • a readable signal medium may also be any readable medium other than a readable storage medium that can send, propagate, or transport the program for use by or in connection with an instruction execution system, apparatus, or device.
  • Program code embodied on a readable medium may be transmitted using any suitable medium, including but not limited to wireless, wireline, optical cable, RF, etc., or any suitable combination of the foregoing.
  • Program code for performing operations of the present disclosure may be written in any combination of one or more programming languages, including object-oriented programming languages such as Java, C++, etc., as well as conventional procedural Programming language—such as "C" or a similar programming language.
  • the program code may execute entirely on the user's computing device, partly on the user's device, as a stand-alone software package, partly on the user's computing device and partly on a remote computing device, or entirely on the remote computing device or server execute on.
  • the remote computing device may be connected to the user computing device through any kind of network, including a local area network (LAN) or a wide area network (WAN), or may be connected to an external computing device, such as provided by an Internet service. (business comes via Internet connection).
  • LAN local area network
  • WAN wide area network
  • the method for determining the sensing boundary of the sense amplifier provided by the embodiment of the present disclosure, by writing the first data in the storage array, and after reading the first data in the first storage unit in the storage array, by writing the first data in the first storage unit.
  • Reverse writing of the second data in the cell can change the potential of the bit line and the complementary bit line; and then after the preset row precharge time, the second data in the second memory cell on the bit line where the first memory cell is located is read.
  • the corresponding critical row precharge time can be determined as the row precharge time boundary value, which is used to determine and measure the sensing boundary of the sense amplifier, and thus can be used to measure the sensing capability of the sense amplifier.

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Abstract

一种感应放大器感应边界确定方法、感应放大器感应边界确定装置、计算机可读存储介质及电子设备，涉及集成电路技术领域。该感应放大器感应边界确定方法包括：在存储阵列中写入第一数据（S610）；读取存储阵列中第一存储单元中的第一数据，并在第一存储单元中反写第二数据（S620）；在预设行预充电时间之后，读取第一存储单元所在位线上的第二存储单元中的第一数据（S630）；在第二存储单元中读取到第一数据的情况下，在第二存储单元中反写第二数据，并改变预设行预充电时间，直到感应放大器在位线上无法正确读取到第一数据时，将对应的临界行预充电时间，确定为行预充电时间边界值（S640）。

Description

感应放大器感应边界确定方法及装置、介质及设备
本公开基于申请号为202210295229.7、申请日为2022年03月23日、申请名称为“感应放大器感应边界确定方法及装置、介质及设备”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及但不限于一种感应放大器感应边界确定方法、感应放大器感应边界确定装置、计算机可读存储介质及电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由于具有结构简单，密度高，功耗低，价格低廉等优点，在计算机领域和电子行业中受到了广泛的应用。
对于DRAM而言，在读写阶段往往需要通过感应放大器将位线上的微小电压变化放大，并转化成数字信号，以便于完成数据的读取。
然而，有的感应放大器在感应边界处，很容易发生感应出错，导致读取的数据错误。因此，确定感应放大器的感应边界，对于评估感应放大器的放大性能具有重要意义。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开的目的在于提供一种感应放大器感应边界确定方法、感应放大器感应边界确定装置、计算机可读存储介质及电子设备。
根据本公开的第一方面，提供一种感应放大器感应边界确定方法，其特征在于，所述方法包括：在存储阵列中写入第一数据；读取所述存储阵列中第一存储单元中的所述第一数据，并在所述第一存储单元中反写第二数据；在预设行预充电时间之后，读取所述第一存储单元所在位线上的第二存储单元中的所述第一数据；在所述第二存储单元中读取到所述第一数据的情况下，在所述第二存储单元中反写所述第二数据，并改变所述预设行预充电时间，直到所述感应放大器在所述位线上无法正确读取到所述第一数据时，将对应的临界行预充电时间，确定为行预充电时间边界值。
在本公开的一种示例性实施方式中，所述方法还包括：在所述第二存储单元中没有读取到所述第一数据的情况下，在所述第二存储单元中反写所述第二数据，并改变所述预设行预充电时间tRP，直到所述感应放大器在所述位线上正确读取到所述第一数据时，将对应的上一个所述预设行预充电时间，确定为所述行预充电时间边界值。
在本公开的一种示例性实施方式中，所述第二存储单元是所述第一存储单元所在所述位线上的下一个存储单元。
在本公开的一种示例性实施方式中，所述第一存储单元是第一字线上的多个存储单元，所述第二存储单元是第二字线上的多个存储单元，所述第一字线和所述第二字线共用同一所述位线。
在本公开的一种示例性实施方式中，所述第二字线是所述第一字线的下一个字线。
在本公开的一种示例性实施方式中，在所述存储阵列中写入所述第一数据的时间为预设写恢复延时。
在本公开的一种示例性实施方式中，在所述第一数据为0的情况下，在所述预设写恢复延时之后，对应的写入的所述第一数据为0-0.5之间的任一值。
在本公开的一种示例性实施方式中，在所述第一数据为1的情况下，在所述预设写恢复延时之后，对应的写入的所述第一数据为0.5-1之间的任一值。
在本公开的一种示例性实施方式中，确定的所述行预充电时间边界值为5-20ns之间的任一值。
在本公开的一种示例性实施方式中，在所述第一存储单元中反写所述第二数据的时间与在所述第二存储单元中反写所述第二数据的时间相同。
在本公开的一种示例性实施方式中，在存储阵列中写入第一数据包括：在所述存储阵列的各存储单元中均写入所述第一数据。
在本公开的一种示例性实施方式中，在存储阵列中写入第一数据包括：在所述存储阵列的所述感应放大器所在位线上的存储单元中均写入所述第一数据。
在本公开的一种示例性实施方式中，在所述存储阵列的所述感应放大器所在位线上的存储单元中均写入所述第一数据包括：开启所述位线上的一条字线，顺序在一条所述字线上的每个所述存储单元中写入所述第一数据；关闭所述字线，开启下一条字线，并顺序在所述下一条字线上的每个所述存储单元中写入所述第一数据，直到顺序开启并在同一条位线的所有字线上写完所述第一数据。
在本公开的一种示例性实施方式中，所述方法还包括：在所述第一存储单元中反写第二数据的过程中，减小施加在所述第一存储单元字线上的电压，以使写入的所述第二数据的电压不足。
在本公开的一种示例性实施方式中，施加在所述第一存储单元字线上的电压等于施加在所述第二存储单元字线上的电压。
根据本公开的第二方面，提供一种感应放大器感应边界确定装置，所述装置包括：数据写入模块，用于在存储阵列中写入第一数据；数据反写模块，用于读取所述存储阵列中第一存储单元中的所述第一数据，并在所述第一存储单元中反写第二数据；数据读取模块，用于在预设行预充电时间之后，读取所述第一存储单元所在位线上的第二存储单元中的所述第一数据；边界值确定模块，用于在所述第二存储单元中读取到所述第一数据的情况下，在所述第二存储单元中反写所述第二数据，并改变所述预设行预充电时间，直到所述感应放大器在所述位线上无法正确读取到所述第一数据时，将对应的临界行预充电时间，确定为行预充电时间边界值。
根据本公开的第三方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现第一方向所述的感应放大器感应边界确定方法。
根据本公开的第四方面，提供一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行第一方面所述的感应放大器感应边界确定方法。
本公开提供的技术方案可以包括以下有益效果：
本公开示例性实施方式中，通过在存储阵列中写入第一数据，在读取了该存储阵列中第一存储单元中的第一数据后，通过在第一存储单元中反写第二数据，可以改变位线和互补位线上的电位；再通过在预设行预充电时间之后，读取与第一存储单元所在位线上的第二存储单元中的第一数据，如果在第二存储单元中读取到第一数据，则在第二存储单元中反写第二数据，并改变预设行预充电时间，直到感应放大器在位线上无法正确读取到第一数据时，说明此时的位线上的电位与互补位线上的电位差达到某一临界值，会出现无法感应或者无法读取下一个存储单元中的第一数据的失败情况，从而，可以将对应的临界行预充电时间确定为行预充电时间边界值，用于对感应放大器的感应边界进行确定和衡量，从而可以用于衡量感应放大器的感应能力。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1示意性示出了根据本公开的示例性实施例的一种存储单元的结构示意图；
图2示意性示出了根据本公开的示例性实施例的一种感应放大器与存储单元连接关系结构示意图；
图3示意性示出了根据本公开的示例性实施例的一种感应放大器正常读取数据0的电位变化示意图；
图4示意性示出了根据本公开的示例性实施例的一种感应放大器非正常读取数据0的电位变化示意图；
图5示意性示出了根据本公开的示例性实施例的一种感应放大器读取数据1的电位变化对比示意图；
图6示意性示出了根据本公开的示例性实施例的感应放大器感应边界确定方法的流程图；
图7示意性示出了根据本公开的示例性实施例的一种存储阵列写入第一数据后的示意图；
图8示意性示出了图7中的存储阵列反写第二数据后的示意图；
图9示意性示出了根据本公开的示例性实施例的感应放大器在读取数据0的过程中的电位变化情况；
图10示意性示出了根据本公开的示例性实施例的感应放大器在读取数据1的过程中的电位变化情况；
图11示意性示出了图8中的存储阵列执行读出和反写后的示意图；
图12示意性示出了对图11中存储阵列的下一条位线上的感应放大器执行读出和反写后的示意图；
图13示意性示出了根据本公开的示例性实施例的另一种对存储阵列执行读出和反写后的示意图；
图14示意性示出了根据本公开的示例性实施例的感应放大器感应边界确定装置的方框图；
图15示意性示出了根据本公开的示例性实施例的一种电子设备的模块示意图。
具体实施方式
下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
半导体存储器用于计算机、服务器、诸如移动电话等手持设备、打印机和许多其他电子设备和应用。半导体存储器在存储器阵列中包括多个存储单元，每个存储单元存储信息的至少一位。DRAM为这种半导体存储器的实例。本方案优选地用于DRAM中。因此，接下来的实施例描述是参考作为非限制性示例的DRAM进行的。
在DRAM集成电路设备中，存储单元阵列典型地以行和列布置，使得特定的存储单元可以通过指定其阵列的行和列来寻址。字线将行连接到一组探测单元中数据 的位线感应放大器(Sense Amplifier，SA)。然后在读取操作中，选择或者“列选择”感应放大器中的数据子集用于输出。
参照图1，DRAM中的每个存储单元100通常包括电容器110、晶体管120、字线(Word Line，WL)130和位线(Bit Line，BL)140，晶体管120的栅极与字线130相连、晶体管120的漏极与位线140相连、晶体管120的源极与电容器110相连，字线130上的电压信号能够控制晶体管120的打开或关闭，进而通过位线140读取存储在电容器110中的数据信息，或者通过位线140将数据信息写入到电容器110中进行存储。存储阵列就是由上述的多个存储单元所组成，存储阵列一般会占用整个DRAM器件面积的50-65％，DRAM器件的其余面积则主要由外围电路所组成。
在对存储单元100中存储的数据读取过程中，需要通过感应放大器对位线上的微小电压变化进行放大，并转化成数字信号。参见图2，示出了一种感应放大器与存储单元连接关系结构示意图。其中包括位线BL、互补位线/BL、字线WL、感应放大器200及存储单元100，该存储单元100的栅极与字线WL相连、漏极与位线BL相连。感应放大器200利用位线BL和用作参考线的互补位线/BL来工作，以检测和放大一对位线BL和/BL上的电压差。
本公开示例性实施方式中，位线BL和互补位线/BL之间还设置有位线平衡模块210，其中，位线平衡模块210用于在位线平衡控制信号BLEQ作用下，捏合位线BL和互补位线/BL，以达到关闭对存储单元100的读写操作。
下面详细介绍感应放大器200对存储单元100中存储的数据，例如数据0，进行放大的过程进行详细说明。参考图3，在接收到激活信号ACT的时候，提供VBLP电压，使得位线平衡控制信号BLEQ关闭(即BLEQ Off)，将捏合的位线BL和互补位线/BL分开；接着，字线WL打开(即WL ON)，与字线WL连接的晶体管打开，与晶体管连接的电容上的电压通过电荷分享(Charge sharing)释放到位线BL上，电容中存储的是数据1，也可以是数据0。
以电容中存储的为数据0为例，存储0是从位线BL分享到电容端，产生负的电压差ΔV，使得位线BL上的电压变为VBLP-ΔV，此时，互补位线/BL上的电压仍然为VBLP。
图2中的感应放大器200包括第一晶体管①、第二晶体管②、第三晶体管③和第四晶体管④，其中，第一晶体管①和第二晶体管②均为NMOS(Negative channel Metal Oxide Semiconductor，N型金属氧化物半导体)晶体管，第三晶体管③和第四晶体管④均为PMOS(Positive channel Metal Oxide Semiconductor)晶体管。
参照图3，示出了感应放大器读取数据0的过程示意图，在位线BL上的电压为VBLP-ΔV、互补位线/BL上的电压为VBLP的情况下，第一晶体管①和第二晶体管②会被打开，由于第一晶体管①比第二晶体管②打开的程度更大，因此，位线BL上的电位快速地被拉低到节点NCS处的电压VSS，在位线BL上的电位被拉低的过程中，第二晶体管②会被关闭，第四晶体管④则会被打开，节点PCS处的电压VARY会施加在互补位线/BL上，使得互补位线/BL上的电位被拉高至VARY。此时，就可以进行正常的数据读取RD工作，在数据读取结束后，可以进行关闭字线(即WL OFF)，此时感应放大器也被关闭(即SA OFF)，并打开位线平衡控制信号(即BLEQ ON)等操作，完成存储单元100的读取过程。
需要说明的是，在下一个激活信号ACT到来之前，会有一个预充电(precharge，PRE)的过程，即所谓的RAS Precharge Time行预充电时间tRP。该行预充电时间tRP的大小决定了位线BL和互补位线/BL的电位高低。如图3所示，如果行预充电时间tRP较小，那么有可能出现位线BL和互补位线/BL没有恢复到同一电位的情况。
图3中所示的感应放大器感应过程(Sense Amplifier sensing，SA sensing)属于 感应放大器的正常感应0信号的过程。参照图4，示出了一种感应放大器的非正常感应0信号的电位变化示意图。图4中，感应放大器在感应0信号的过程中，会出现位线BL的电位被拉高到电压VARY的情况，导致读取的信号为1，而不是真正所存储的信号0，出现了读取错误。也就是说，根据读取数据的正确与否就可以判断感应放大器是否感应0失败。
对比图3和图4可以看出，感应放大器正常感应0信号的过程中，位线BL上的电位一直低于互补位线/BL上的电位，而感应放大器在非正常感应0信号时，会出现位线BL上的电位高于互补位线/BL上的电位的情况。基于此，本公开示例性实施方式提供了一种通过控制改变行预充电时间tRP的大小(即卡tRP)，以产生位线BL上的电位高于互补位线/BL上的电位的情况，进而可以对感应放大器的感应边界进行判断，从而可以对感应放大器的感应能力进行对比分析。
在控制改变行预充电时间tRP大小的过程中，随着行预充电时间tRP越来越小，位线BL上的电位会逐渐高于互补位线/BL上的电位，当位线BL上的电位高于互补位线/BL上的电位达到某一临界值时，会出现上述的感应0失败的情况，此时对应的行预充电时间tRP就可以用来作为感应放大器的感应边界，用于衡量感应放大器的感应能力。
与感应0失败相应的，还有一种感应1失败的情况。参照图5所示，感应放大器正常感应1信号的过程中，位线BL上的电位一直高于互补位线/BL上的电位，而感应放大器非正常感应1信号时，会出现位线BL上的电位低于互补位线/BL上的电位的情况。同样的，通过控制改变行预充电时间tRP的大小，以产生位线BL上的电位低于互补位线/BL上的电位的情况，进而可以对感应放大器的感应边界进行判断，从而可以对感应放大器的感应能力进行对比分析。
本公开示例性实施方式提供的感应放大器感应边界确定方法，参照图6，可以包括以下步骤：
步骤S610、在存储阵列中写入第一数据；
步骤S620、读取存储阵列中第一存储单元中的第一数据，并在第一存储单元中反写第二数据；
步骤S630、在预设行预充电时间之后，读取第一存储单元所在位线上的第二存储单元中的第一数据；
步骤S640、在第二存储单元中读取到第一数据的情况下，在第二存储单元中反写第二数据，改变预设行预充电时间，直到感应放大器在位线上无法正确读取到第一数据时，将对应的临界行预充电时间，确定为行预充电时间边界值。
本公开示例性实施方式提供的感应放大器感应边界确定方法中，通过在存储阵列中写入第一数据，在读取了该存储阵列中第一存储单元中的第一数据后，通过在第一存储单元中反写第二数据，可以改变位线BL和互补位线/BL上的电位；再通过在预设行预充电时间tRP之后，读取与第一存储单元所在位线上的第二存储单元中的第一数据，如果在第二存储单元中读取到第一数据，则在第二存储单元中反写第二数据，并改变预设行预充电时间tRP，直到感应放大器在位线上无法正确读取到第一数据时，说明此时的位线BL上的电位与互补位线/BL上的电位差达到某一临界值，会出现无法感应或者无法读取下一个存储单元中的第一数据的失败情况，可以将对应的临界行预充电时间确定为行预充电时间边界值，用于对感应放大器的感应边界进行确定和衡量，从而可以用于衡量感应放大器的感应能力。
在步骤S610中，在存储阵列中写入第一数据。
本公开示例性实施方式中，在存储阵列中写入第一数据，可以是在存储阵列的各存储单元中均写入第一数据，也可以是在存储阵列的感应放大器所在位线上的存 储单元中均写入第一数据，从而只用于对该感应放大器的感应边界进行确定。
需要说明的是，各存储单元中写入的第一数据可以是0数据，也可以是1数据。
在实际应用中，在存储阵列中写入第一数据的方式可以有多种。例如，在向存储阵列的各存储单元中均写入第一数据的方式可以是逐个写入的方式，也可以是按照X-Fast-Write的方式写入。
本公开示例性实施方式中，如果只是在感应放大器所在位线上的存储单元中均写入第一数据，则可以包括：开启所在位线上的一条字线，顺序在该条字线上的每个存储单元中写入第一数据；然后，关闭该字线，开启下一条字线，并顺序在下一条字线上的每个存储单元中写入第一数据，直到顺序开启并在同一条位线BL的所有字线上写完第一数据。也就是说，可以按照逐条字线的方式对同一条位线BL上所有字线均写入第一数据。
还可以按照上述方式对存储阵列中的下一条位线(例如，YC+1)上的所有字线均写入第一数据，直到存储阵列中的所有字线均写入第一数据，获得如图7所示的写入的第一数据为0的情况，也可以实现在存储阵列的各存储单元中均写入第一数据。
需要说明的是，如果只是在感应放大器所在位线BL上的所有字线上写入第一数据，则可以只对存储阵列中的某一条待检测的位线BL上写入第一数据，从而只用于对该位线BL上的感应放大器的感应边界进行确定。也可以对存储阵列中的任意多条位线BL上的字线写入第一数据，本公开示例性实施方式对于写入第一数据的位线BL的数量不作特殊限定。
在步骤S620中，读取存储阵列中第一存储单元中的第一数据，并在第一存储单元中反写第二数据。
在本公开示例性实施方式中，读取第一数据的过程，可以从第一存储单元开始，该第一存储单元例如可以是某一位线BL上的第一个存储单元，也可以是系统预先设定的存储单元或人为指定的存储单元，该第一存储单元还可以是第一个字线或第二个字线上面的多个存储单元，本公开示例性实施方式对于第一存储单元的具体位置不作特殊限定。
根据上述的第一存储单元是单个存储单元的情况下，读取第一存储单元中的第一数据的过程可以是直接读取；在第一存储单元是字线上的多个存储单元的情况下，读取第一存储单元中的第一数据相当于同时读取该字线上的多个存储单元中的第一数据。
在读取了第一存储单元中的第一数据后，需要在第一存储单元中反写第二数据，如图8所示，反写1。
其中，在按照存储单元的排列顺序读取第一数据的过程中，在存储单元为一条字线上的最后一个存储单元时，存储单元的下一个存储单元为下一条字线上的第一个存储单元。
在步骤S630中，在预设行预充电时间tRP之后，读取第一存储单元所在位线上的第二存储单元中的第一数据。
参照图9，示出了感应放大器在读取数据0和反写数据1的过程中的电位变化情况。本公开示例性实施方式中，在存储阵列中写入第一数据0的时间可以是预设写恢复延时tWR；在预设写恢复延时tWR之后，可以在正常的行预充电时间Normal tRP之后，再反写第二数据1，其中反写第二数据1的时长为一个正常的写恢复延时Normal tWR。图9中的①-④是一个连续的过程，其中，①和②是写入并读取第一数据的过程，③和④是反写第二数据，并读取第一存储单元所在位线上的第二存储单元中的第一数据的过程。在反写第二数据之后，需要严格控制行预充电时间tRP，在预设行预充电时间tRP之后，读取第一存储单元所在位线上的相邻的第二存储单元中 的第一数据，即读取图8中第一行第二列中的数据0。
在正常的行预充电时间Normal tRP之后，由于读取的数据是0，因此，此时位线BL上的电位接近Vss，即接近于0。在数据反写的过程中，位线BL上的电位会上升，由于反写第二数据1的时长为一个正常的写恢复延时Normal tWR，因此，位线BL上的电位接近VARY，即接近于1。在读取第一存储单元所在位线上的第二存储单元中的第一数据时，可以是在预设行预充电时间tRP之后，读取第二存储单元中的第一数据。其中，该预设行预充电时间tRP可以根据实际情况进行调整，即通过卡tRP可以改变感应放大器感应第一数据的准确性，从而用于确定感应放大器的感应边界。
参照图10，示出了感应放大器在读取数据1和反写数据0的过程中的电位变化情况。本公开示例性实施方式中，在存储阵列中写入第一数据1的时间可以是预设写恢复延时tWR；在预设写恢复延时tWR之后，可以在正常的行预充电时间Normal tRP之后，再反写第二数据0，其中反写第二数据0的时长为一个正常的写恢复延时Normal tWR。图10中的①-④是一个连续的过程，其中，①和②是写入并读取第一数据的过程，③和④是反写第二数据，并读取第一存储单元所在位线上的第二存储单元中的第一数据的过程。在反写第二数据之后，需要严格控制行预充电时间tRP，在预设行预充电时间tRP之后，读取第一存储单元所在位线上的相邻的第二存储单元中的第一数据，即读取数据0。
在正常的行预充电时间Normal tRP之后，由于读取的数据是1，因此，此时位线BL上的电位接近VARY，即接近于1。在数据反写的过程中，位线BL上的电位会下降，由于反写第二数据0的时长为一个正常的写恢复延时Normal tWR，因此，位线BL上的电位接近VSS，即接近于0。在读取第一存储单元所在位线上的第二存储单元中的第一数据时，可以是在预设行预充电时间tRP之后，读取第二存储单元中的第一数据。其中，该预设行预充电时间tRP可以根据实际情况进行调整，即通过卡tRP可以改变感应放大器感应第一数据的准确性，从而用于确定感应放大器的感应边界，即临界行预充电时间。
在实际确定临界行预充电时间的过程中，其大小会受到写恢复延时的影响，因此，本公开示例性实施方式在按顺序读取各存储单元中的第一数据，并反写第二数据的过程中，各存储单元中反写第二数据的写恢复延时Normal tWR相同，也就是说，在第一存储单元中反写第二数据的写恢复延时Normal tWR与在第二存储单元中反写第二数据的写恢复延时Normal tWR相同。在相同的写恢复延时tWR下，所确定的临界行预充电时间更准确。其中，按顺序读取各存储单元中的第一数据，可以是按照存储单元的排列顺序读取，也可以是按照字线的排列顺序读取，此处不作特殊限定。需要说明的是，此处的写恢复延时既可以是正常的行预充电时间Normal tRP，也可以是预设写恢复延时tWR。
在预设行预充电时间tRP之后，读取第二存储单元中的第一数据的过程中，会出现两种情况，即读出的数据为第一数据和读出的数据为第二数据两种情况。
在步骤S640中，在第二存储单元中读取到第一数据的情况下，在第二存储单元中反写第二数据，并改变预设行预充电时间，直到感应放大器在位线上无法正确读取到第一数据时，即感应出错，此时将对应的临界行预充电时间，确定为行预充电时间边界值。
在读出的数据为第一数据的时候，说明读取正确，则继续在第二存储单元中反写第二数据，并改变预设行预充电时间tRP，读取第二存储单元的下一个存储单元中的第一数据，直到感应放大器在其所在的位线BL上无法正确读取到第一数据时，将该对应的临界行预充电时间确定为行预充电时间边界值。
在读出的数据为第二数据的时候，即在第二存储单元中没有读取到第一数据的情况下，说明已经读取错误，属于非正常数据读取，可以将此时对应的临界行预充电时间确定为行预充电时间边界值，也可以继续反写第二数据，并改变预设行预充电时间tRP，即卡tRP，直到正确读取到第一数据时，将对应的上一个预设行预充电时间tRP确定为行预充电时间边界值。具体的，卡tRP的大小可以根据实际情况确定，本公开示例性实施方式对此不作特殊限定。
图7和图8中对第一存储单元和第二存储单元进行第一数据读取和第二数据反写之后，参照图11，还可以再对下一个存储单元和下下一个存储单元进行第一数据读取和第二数据反写，直到确定出位线上的感应放大器的行预充电时间边界值。
在第一位线上的感应放大器的行预充电时间边界值确定完之后，参照图12，可以对下一条位线上的感应放大器的行预充电时间边界值进行确定，具体的确定方法一样，此处不再赘述。
按照上述方法，参照图13，在第一数据为1、第二数据为0的情况下，针对第一位线，可以从第一存储单元开始，执行第一数据读取和第二数据反写过程，通过卡tRP读取第二存储单元中的第一数据，对第二存储单元进行反写第二数据，按照上述方式直到确定出第一位线对应的感应放大器的行预充电时间边界值。可以对第二位线上的存储单元执行相同的第一数据读取和第二数据反写过程，并通过卡tRP对下一个存储单元中的数据进行读取，以确定出第二位线对应的感应放大器的行预充电时间边界值。
在实际应用中，根据行预充电时间边界值的大小就可以衡量感应放大器的感应能力，在同一个写恢复延时tWR下，如果行预充电时间边界值越小，就说明该感应放大器的感应能力越强。以感应0数据为例，如果行预充电时间边界值越小，说明图9中的感应区域910中的位线BL上的电位与互补位线/BL上的电位差值越大，说明感应放大器的容错能力更强，可靠性也更高。
在实际应用中，不同的感应放大器，所确定的行预充电时间边界值不同，本公开示例性实施方式中，对于常规的感应放大器，所确定的行预充电时间边界值为5-20ns之间的任一值。
需要说明的是，由于一个感应放大器对应一个位线，因此，在感应放大器的感应边界确定过程中，所使用到的存储单元，例如上述的第一存储单元、第二存储单元，需要是同一条位线上的存储单元。或者，在第一存储单元是第一字线上的多个存储单元，第二存储单元是第二字线上的多个存储单元的情况下，第一字线和第二字线需要在同一条位线，即共用同一位线。
为了便于数据的读取，以及第一存储单元中的数据反写可以影响到第二存储单元，第二存储单元是第一存储单元所在位线上的下一个存储单元，一般在写入第一存储单元后，就会对第二存储单元进行写入，或者，在读取了第一存储单元中的数据后，就会对第二存储单元中的数据进行读取。或者，第二字线是第一字线的下一个字线，在对第一字线读写之后，会对第二字线进行读写。
本公开示例性实施方式中，为了制造感应出错的情况，还可以在上述的卡tRP的基础上，通过改变写入第一数据的预设写恢复延时tWR来实现，也就是卡写入第一数据的预设tWR。通过卡预设tWR，例如减小预设tWR，可以使写入的数据不足，从而有利于在卡tRP的时候，出现感应出错的情况。
在实际应用中，在第一数据为0的情况下，在预设写恢复延时之后，对应的写入的第一数据为0-0.5之间的任一值，即区域920；在第一数据为1的情况下，在预设写恢复延时之后，对应的写入的第一数据为0.5-1之间的任一值，即区域920。
在实际应用中，为了使写入的第二数据的电压不足，即进一步创造不利条件(即 Worse condition)，使得位线BL上的电位与互补位线/BL上的电位差值更大，可以在第一存储单元中反写第二数据的过程中，减小施加在第一存储单元字线上的电压，字线上的电压越小，字线打开的程度就较小，从而可以使得回写的电压降低。
需要说明的是，为了提高所确定的行预充电时间边界值的可比性，每个存储单元中所施加在字线上的电压一致，即施加在第一存储单元字线上的电压与施加在第二存储单元字线上的电压相等。
综上，本公开示例性实施方式通过在存储阵列中写入第一数据后，对存储单元中的第一数据读取，并反写第二数据的过程中，再结合卡预设行预充电时间tRP的方式，可以改变位线BL上的电位与互补位线/BL上的电位差，在电位差达到某一临界值时，会出现读取第一数据出错的情况，在这种情况下所确定的临界行预充电时间，即为行预充电时间边界值，可以用来衡量感应放大器的感应能力。
需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
在本示例实施例中，还提供了一种感应放大器感应边界确定装置。参照图14，该感应放大器感应边界确定装置1400可以包括：数据写入模块1410、数据反写模块1420、数据读取模块1430和边界值确定模块1440，其中：
数据写入模块1410，可以用于在存储阵列中写入第一数据；
数据反写模块1420，可以用于读取存储阵列中第一存储单元中的第一数据，并在第一存储单元中反写第二数据；
数据读取模块1430，可以用于在预设行预充电时间之后，读取第一存储单元所在位线上的第二存储单元中的第一数据；
边界值确定模块1440，可以用于在第二存储单元中读取到第一数据的情况下，在第二存储单元中反写第二数据，并改变预设行预充电时间，直到感应放大器在位线上无法正确读取到第一数据时，将对应的临界行预充电时间，确定为行预充电时间边界值。
在本公开的一种示例性实施方式中，边界值确定模块1440，还可以用于在所述第二存储单元中没有读取到所述第一数据的情况下，在所述第二存储单元中反写所述第二数据，并改变所述预设行预充电时间，直到所述感应放大器在所述位线上正确读取到所述第一数据时，将对应的上一个所述预设行预充电时间，确定为所述行预充电时间边界值。
在本公开的一种示例性实施方式中，所述第二存储单元是所述第一存储单元所在所述位线上的下一个存储单元。
在本公开的一种示例性实施方式中，所述第一存储单元是第一字线上的多个存储单元，所述第二存储单元是第二字线上的多个存储单元，所述第一字线和所述第二字线共用同一所述位线。
在本公开的一种示例性实施方式中，所述第二字线是所述第一字线的下一个字线。
在本公开的一种示例性实施方式中，在所述存储阵列中写入所述第一数据的时间为预设写恢复延时。
在本公开的一种示例性实施方式中，在所述第一数据为0的情况下，在所述预设写恢复延时之后，对应的写入的所述第一数据为0-0.5之间的任一值。
在本公开的一种示例性实施方式中，在所述第一数据为1的情况下，在所述预设写恢复延时之后，对应的写入的所述第一数据为0.5-1之间的任一值。
在本公开的一种示例性实施方式中，确定的所述行预充电时间边界值为5-20ns之间的任一值。
在本公开的一种示例性实施方式中，在所述第一存储单元中反写所述第二数据的时间与在所述第二存储单元中反写所述第二数据的时间相同。
在本公开的一种示例性实施方式中，数据写入模块1410，可以用于在所述存储阵列的各存储单元中均写入所述第一数据。
在本公开的一种示例性实施方式中，数据写入模块1410，可以用于在所述存储阵列的所述感应放大器所在位线上的存储单元中均写入所述第一数据。
在本公开的一种示例性实施方式中，数据写入模块1410，可以用于开启所述位线上的一条字线，顺序在一条所述字线上的每个所述存储单元中写入所述第一数据；关闭所述字线，开启下一条字线，并顺序在所述下一条字线上的每个所述存储单元中写入所述第一数据，直到顺序开启并在同一条位线的所有字线上写完所述第一数据。
在本公开的一种示例性实施方式中，数据反写模块1420，可以用于在所述第一存储单元中反写第二数据的过程中，减小施加在所述第一存储单元字线上的电压，以使写入的所述第二数据的电压不足。
在本公开的一种示例性实施方式中，施加在所述第一存储单元字线上的电压等于施加在所述第二存储单元字线上的电压。
上述中各感应放大器感应边界确定装置的虚拟模块的具体细节已经在对应的感应放大器感应边界确定方法中进行了详细的描述，因此，此处不再赘述。
尽管在上文详细描述中提及了感应放大器感应边界确定装置的若干模块或者单元，但是这种划分并非强制性的。根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
在本公开的示例性实施例中，还提供了一种能够实现上述方法的电子设备。
所属技术领域的技术人员能够理解，本公开的各个方面可以实现为系统、方法或程序产品。因此，本公开的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
下面参照图15来描述根据本公开的这种实施方式的电子设备1500。图15显示的电子设备1500仅仅是一个示例，不应对本公开实施例的功能和使用范围带来任何限制。
如图15所示，电子设备1500以通用计算设备的形式表现。电子设备1500的组件可以包括但不限于：上述至少一个处理单元1510、上述至少一个存储单元1520、连接不同系统组件(包括存储单元1520和处理单元1510)的总线1530、显示单元1540。
其中，所述存储单元1520存储有程序代码，所述程序代码可以被所述处理单元1510执行，使得所述处理单元1510执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。例如，所述处理单元1510可以执行如图6中所示的步骤S610、在存储阵列中写入第一数据；步骤S620、读取存储阵列中第一存储单元中的第一数据，并在第一存储单元中反写第二数据；步骤S630、在预设行预充电时间之后，读取第一存储单元所在位线上的第二存储单元中的第一数据；步骤S640、在第二存储单元中读取到第一数据的情况下，在第二存储单元中反写第二数据，改变预设行预充电时间，直到感应放大器在位线上无法正确读取到第一数据时，将对应的临界行预充电时间，确定为行预充电时间边界值。
存储单元1520可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)15201和/或高速缓存存储单元15202，还可以进一步包括只读存储单元(ROM)15203。
存储单元1520还可以包括具有一组(至少一个)程序模块15205的程序/实用工具15204，这样的程序模块15205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线1530可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
电子设备1500也可以与一个或多个外部设备1570(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备1500交互的设备通信，和/或与使得该电子设备1500能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口1550进行。电子设备1500还可以通过网络适配器1560与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器1560通过总线1530与电子设备1500的其它模块通信。尽管图中未示出，可以结合电子设备1500使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。
在本公开的示例性实施例中，还提供了一种计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本公开的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。
根据本公开的实施方式的用于实现上述方法的程序产品，其可以采用便携式紧凑盘只读存储器(CD-ROM)并包括程序代码，并可以在终端设备，例如个人电脑上运行。然而，本公开的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
所述程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。
计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于 电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言的任意组合来编写用于执行本公开操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开实施例所提供的感应放大器感应边界确定方法中，通过在存储阵列中写入第一数据，在读取了该存储阵列中第一存储单元中的第一数据后，通过在第一存储单元中反写第二数据，可以改变位线和互补位线上的电位；再通过在预设行预充电时间之后，读取与第一存储单元所在位线上的第二存储单元中的第一数据，如果在第二存储单 元中读取到第一数据，则在第二存储单元中反写第二数据，并改变预设行预充电时间，直到感应放大器在位线上无法正确读取到第一数据时，说明此时的位线上的电位与互补位线上的电位差达到某一临界值，会出现无法感应或者无法读取下一个存储单元中的第一数据的失败情况，从而，可以将对应的临界行预充电时间确定为行预充电时间边界值，用于对感应放大器的感应边界进行确定和衡量，从而可以用于衡量感应放大器的感应能力。

Claims (18)

  1. 一种感应放大器感应边界确定方法，所述方法包括：
    在存储阵列中写入第一数据；
    读取所述存储阵列中第一存储单元中的所述第一数据，并在所述第一存储单元中反写第二数据；
    在预设行预充电时间之后，读取所述第一存储单元所在位线上的第二存储单元中的所述第一数据；
    在所述第二存储单元中读取到所述第一数据的情况下，在所述第二存储单元中反写所述第二数据，并改变所述预设行预充电时间，直到所述感应放大器在所述位线上无法正确读取到所述第一数据时，将对应的临界行预充电时间，确定为行预充电时间边界值。
  2. 根据权利要求1所述的方法，所述方法还包括：
    在所述第二存储单元中没有读取到所述第一数据的情况下，在所述第二存储单元中反写所述第二数据，并改变所述预设行预充电时间tRP，直到所述感应放大器在所述位线上正确读取到所述第一数据时，将对应的上一个所述预设行预充电时间，确定为所述行预充电时间边界值。
  3. 根据权利要求1所述的方法，其中，所述第二存储单元是所述第一存储单元所在所述位线上的下一个存储单元。
  4. 根据权利要求1所述的方法，其中，所述第一存储单元是第一字线上的多个存储单元，所述第二存储单元是第二字线上的多个存储单元，所述第一字线和所述第二字线共用同一所述位线。
  5. 根据权利要求4所述的方法，其中，所述第二字线是所述第一字线的下一个字线。
  6. 根据权利要求1-5中任一项所述的方法，其特征在于，在所述存储阵列中写入所述第一数据的时间为预设写恢复延时。
  7. 根据权利要求6所述的方法，其中，在所述第一数据为0的情况下，在所述预设写恢复延时之后，对应的写入的所述第一数据为0-0.5之间的任一值。
  8. 根据权利要求6所述的方法，其中，在所述第一数据为1的情况下，在所述预设写恢复延时之后，对应的写入的所述第一数据为0.5-1之间的任一值。
  9. 根据权利要求1-5中任一项所述的方法，其中，确定的所述行预充电时间边界值为5-20ns之间的任一值。
  10. 根据权利要求1-5中任一项所述的方法，其中，在所述第一存储单元中反写所述第二数据的时间与在所述第二存储单元中反写所述第二数据的时间相同。
  11. 根据权利要求1-5中任一项所述的方法，其中，在存储阵列中写入第一数据包括：
    在所述存储阵列的各存储单元中均写入所述第一数据。
  12. 根据权利要求1-5中任一项所述的方法，其中，在存储阵列中写入第一数据包 括：
    在所述存储阵列的所述感应放大器所在位线上的存储单元中均写入所述第一数据。
  13. 根据权利要求12所述的方法，其中，在所述存储阵列的所述感应放大器所在位线上的存储单元中均写入所述第一数据包括：
    开启所述位线上的一条字线，顺序在一条所述字线上的每个所述存储单元中写入所述第一数据；
    关闭所述字线，开启下一条字线，并顺序在所述下一条字线上的每个所述存储单元中写入所述第一数据，直到顺序开启并在同一条位线的所有字线上写完所述第一数据。
  14. 根据权利要求1-5中任一项所述的方法，所述方法还包括：
    在所述第一存储单元中反写第二数据的过程中，减小施加在所述第一存储单元字线上的电压，以使写入的所述第二数据的电压不足。
  15. 根据权利要求14所述的方法，其中，施加在所述第一存储单元字线上的电压等于施加在所述第二存储单元字线上的电压。
  16. 一种感应放大器感应边界确定装置，所述装置包括：
    数据写入模块，用于在存储阵列中写入第一数据；
    数据反写模块，用于读取所述存储阵列中第一存储单元中的所述第一数据，并在所述第一存储单元中反写第二数据；
    数据读取模块，用于在预设行预充电时间之后，读取所述第一存储单元所在位线上的第二存储单元中的所述第一数据；
    边界值确定模块，用于在所述第二存储单元中读取到所述第一数据的情况下，在所述第二存储单元中反写所述第二数据，并改变所述预设行预充电时间，直到所述感应放大器在所述位线上无法正确读取到所述第一数据时，将对应的临界行预充电时间，确定为行预充电时间边界值。
  17. 一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1～15中任意一项所述的感应放大器感应边界确定方法。
  18. 一种电子设备，包括：
    处理器；以及
    存储器，用于存储所述处理器的可执行指令；
    其中，所述处理器配置为经由执行所述可执行指令来执行权利要求1～15中任意一项所述的感应放大器感应边界确定方法。
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