CN114550799A - 存储阵列故障检测方法、装置与电子设备 - Google Patents

存储阵列故障检测方法、装置与电子设备 Download PDF

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CN114550799A CN202210173542.3A CN202210173542A CN114550799A CN 114550799 A CN114550799 A CN 114550799A CN 202210173542 A CN202210173542 A CN 202210173542A CN 114550799 A CN114550799 A CN 114550799A
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Abstract

本公开提供一种存储阵列故障检测方法、装置与电子设备。方法包括：对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压，第一位线与第二位线交错相邻设置，第一电压大于第二电压；顺次控制多条字线开启以读取存储单元，其中控制多条字线开启包括控制每条字线开启预设时长后，控制连接第一位线或第二位线的感应放大器开启以读取存储单元，预设时长大于感应放大器对应的标准感应延迟时间；在存储单元的读取结果不等于其写入的第一电压或第二电压时，判断待测存储阵列存在同轴字线双位元电容漏电。本公开实施例可以较快测出连接同一条字线的相邻存储单元(同轴字线双位元)之间的漏电现象。

Description

存储阵列故障检测方法、装置与电子设备
技术领域
本公开涉及集成电路检测技术领域，具体而言，涉及一种存储阵列故障检测方法、装置与电子设备。
背景技术
DRAM结构精细，量产工艺复杂繁琐。特别地，在DRAM电容工艺制程中，电容柱体之间容易相互倾斜，导致临近的存储单元容易产生故障，特别是同轴字线(Word Line，WL)双位元(即连接同一条WL的相邻的两个存储单元)相互漏电(Cell to Cell leak)的问题难以检测。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种存储阵列故障检测方法、装置与电子设备，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的同轴双位元漏电难以检测的问题。
根据本公开的第一方面，提供一种存储阵列故障检测方法，用于测试待测存储阵列，包括：对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压，所述第一位线与所述第二位线交错相邻设置，所述第一电压大于所述第二电压；顺次控制多条字线开启以读取所述存储单元，其中控制多条字线开启包括控制每条所述字线开启预设时长后，控制连接所述第一位线或所述第二位线的感应放大器开启以读取所述存储单元，所述预设时长大于所述感应放大器对应的标准感应延迟时间；在所述存储单元的读取结果不等于其写入的所述第一电压或所述第二电压时，判断所述待测存储阵列存在同轴字线双位元电容漏电。
在本公开的一种示例性实施例中，所述控制连接所述第一位线或所述第二位线的感应放大器开启以读取所述存储单元包括：控制连接所述第二位线的感应放大器开启以读取所述第二位线连接的所述存储单元。
在本公开的一种示例性实施例中，所述第一电压高于所述待测存储阵列的电源电压。
在本公开的一种示例性实施例中，在所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压之前，还包括：控制连接所述感应放大器的目标电荷泵开启以生成所述第一电压。
在本公开的一种示例性实施例中，在所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压之前，还包括：控制连接所述第一电压和所述感应放大器的目标开关元件开启，以对所述感应放大器输入所述第一电压。
在本公开的一种示例性实施例中，所述第二电压为零电压或负电压。
在本公开的一种示例性实施例中，所述预设时长大于等于3ns，小于等于300ns。
在本公开的一种示例性实施例中，还包括：在读取所述存储单元之后，对待测存储阵列中多条所述第一位线连接的存储单元和多条所述第二位线连接的存储单元分别写入所述第二电压和所述第一电压；顺次控制所述N条字线开启以读取所述存储单元，其中控制所述N条字线开启包括控制每条所述字线开启预设时长后，控制连接所述第一位线或所述第二位线的感应放大器开启以读取所述存储单元，所述预设时长大于所述感应放大器对应的标准感应延迟时间；在所述存储单元的读取结果不等于其写入的所述第一电压或所述第二电压时，判断所述待测存储阵列存在同轴字线双位元电容漏电。
在本公开的一种示例性实施例中，所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压包括：开启目标字线，对所述目标字线连接的连续预设数量个存储单元交替写入所述第一电压和所述第二电压，关闭所述目标字线。
在本公开的一种示例性实施例中，所述预设数量等于所述待测存储阵列的突发长度，或者，所述预设数量等于所述字线连接的全部存储单元的数量，所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压包括：在关闭所述目标字线之后，开启所述目标字线的下一条字线以对所述下一条字线连接的连续预设数量个存储单元交替写入所述第一电压和所述第二电压。
在本公开的一种示例性实施例中，所述预设数量等于所述待测存储阵列的突发长度，所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压包括：在关闭所述目标字线之后，开启所述目标字线，以对所述目标字线连接的未进行写入操作的连续预设数量个存储单元交替写入所述第一电压和所述第二电压，关闭所述目标字线；重复以上步骤，直至所述目标字线连接的全部存储单元均被写入所述第一电压或所述第二电压。
在本公开的一种示例性实施例中，所述顺次控制所述N条字线开启以读取所述存储单元包括：开启目标字线，对所述目标字线连接的连续预设数量个存储单元交替写入所述第一电压和所述第二电压，关闭所述目标字线，所述预设数量等于所述待测存储阵列的突发长度。
在本公开的一种示例性实施例中，所述顺次控制所述N条字线开启以读取所述存储单元包括：在关闭所述目标字线之后，开启所述目标字线的下一条字线以读取所述下一条字线连接的连续所述预设数量个存储单元。
在本公开的一种示例性实施例中，所述顺次控制所述N条字线开启以读取所述存储单元包括：在关闭所述目标字线之后，开启所述目标字线，以读取所述目标字线连接的未读取的连续所述预设数量个存储单元；重复以上步骤，直至读取所述目标字线连接的全部存储单元。
根据本公开的第三方面，提供一种电子设备，包括：存储器；以及耦合到所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，执行如上述任意一项所述的方法。
根据本公开的第四方面，提供一种计算机可读存储介质，其上存储有程序，该程序被处理器执行时实现如上述任意一项所述的方法。
本公开实施例通过对连接同一字线的相邻存储单元分别写入不同电压，增大连接同一字线的相邻存储单元之间的电压差并延长感应放大器的感应延迟时间，能够检测出同轴双位元间电容漏电问题，并且具有较高的检测效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开示例性实施例中待测存储阵列的示意图。
图2是本公开一个实施例中存储阵列故障检测方法的流程图。
图3是本公开实施例中对存储阵列写入第一电压和第二电压之后的状态示意图。
图4是存储单元的读取电路示意图。
图5是本公开实施例中通过图4所示电路读取存储单元状态的过程示意图。
图6A和图6B分别为正常情况和不正常情况下对应的读取数据“0”过程中位线电位变化示意图。
图7A和图7B分别为正常情况和不正常情况下对应的读取数据“1”过程中位线电位变化示意图。
图8是本公开示例性实施例中一种电子设备的方框图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图1是本公开示例性实施例中待测存储阵列的示意图。
参考图1，存储阵列100可以包括：M条位线BL1～BLM、N条字线 WL1～WLN和M*N个存储单元11，每个存储单元11连接一条字线WL* 和一条位线BL*(“*”代表任意数字)，一条字线WL*连接M个存储单元11，一条位线BL*连接N个存储单元11。M条位线BL1～BLM延X 方向延伸，延Y方向排列；N条字线WL1～WLN延Y方向延伸，延X 方向排列。其中，M、N均为大于等于2的正整数。
其中，两个存储单元11属于同一个有源区12，有源区12的中央设置有位线接触结构BLC(Bit Line Contact)，位于同一有源区12的两个存储单元11通过该位线接触结构BLC连接同一条位线，每个存储单元 11具有一个电容C。在Y方向上相邻的两个有源区12存在连接相同字线的存储单元11，如图1中所示的存储单元111和存储单元112共同连接字线WL2，存储单元111和存储单元112可以成为同轴字线双位元。
当连接存储单元111和存储单元112的电容之间存在漏电现象时，一旦打开字线WL2，则存储单元111和存储单元112均被开启，难以通过单独检测分别确定存储单元111和存储单元112之间是否漏电。
图2是本公开一个实施例中存储阵列故障检测方法的流程图。图2 所示方法可以用于检测图1中存储单元111和存储单元112之间的漏电现象。
参考图2，方法200可以包括：
步骤S1，对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压，第一位线与第二位线交错相邻设置，第一电压大于第二电压；
步骤S2，顺次控制N条字线开启以读取存储单元，其中控制N条字线开启包括控制每条字线开启预设时长后，控制连接第一位线或第二位线的感应放大器开启以读取存储单元，预设时长大于感应放大器对应的标准感应延迟时间；
步骤S3，在存储单元的读取结果不等于其写入的第一电压或第二电压时，判断待测存储阵列存在同轴字线双位元电容漏电。
图3是本公开实施例中对存储阵列写入第一电压和第二电压之后的状态示意图。下面结合图3对图2所示方法进行说明。
参考图3，在一个实施例中，第一电压对应数据“1”，第二电压对应数据“0”。在步骤S1，对第一位线31连接的存储单元均写入数据“1”，对第二位线32连接的存储单元均写入数据“0”，第一位线31和第二位线32交替设置。由于连接同一条字线的相邻两个存储单元分别被写入不同的电压，电容之间具有电压差，一旦这两个存储单元之间存在电容漏电，存储单元存储的数据会发生变动。漏电方向如图3中箭头所示。
为了提高检测效率，使可能存在的电容漏电更加明显，在一个实施例中，设置第一电压高于待测存储阵列的电源电压。例如，待测存储阵列的电源电压等于1.0V，则可以设置第一电压为1.2V。第一电压与电源电压之间的差值可以由本领域技术人员根据待测存储阵列的实际运行参数自行设置，本公开不以此为限。
在一个实施例中，生成第一电压的方法例如可以通过电荷泵或短路。例如，在对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压之前，还可以控制连接感应放大器的目标电荷泵开启以生成第一电压。或者，控制连接第一电压和感应放大器的目标开关元件开启，以对感应放大器输入第一电压。更进一步地，可以首先控制目标电荷泵开启以生成第一电压，然后控制目标开关元件开启以将该第一电压输入感应放大器。将第一电压输入感应放大器，进而通过感应放大器写入存储单元的方法可以有多种，本公开对此不作特殊限制。
为了更进一步增加同轴字线双位元之间的电压差，第二电压可以为零电压或负电压。
对存储单元分别写入第一电压或第二电压后，由于相邻存储单元之间存在较大的电压差，电容漏电开始产生。此时，通过读取存储单元的状态，即可通过判断存储单元状态是否发生变化，来判断是否同轴字线双位元之间是否存在电容漏电。
在本公开的一种示例性实施例中，控制连接第一位线或第二位线的感应放大器开启以读取存储单元包括：控制连接第二位线的感应放大器开启以读取第二位线连接的存储单元。即，读取写“0”的存储单元，判断其是否仍旧为“0”。如果发生漏电，则该存储单元的电容中存在少量电荷，不会为“0”。读取写“0”的存储单元可以避免读取写“1”的存储单元时，由于难以侦测导致的仍旧读取为“1”(具体原因请见图7描述)，从而可以更准确地确定存储单元的状态变化。
图4是存储单元的读取电路示意图。
图5是本公开实施例中通过图4所示电路读取存储单元状态的过程示意图。
参考图4，存储单元41包括M1和电容C，M1例如可以为N型晶体管，M1的源极连接电容C，漏极连接位线BL，栅极连接字线WL。位线BL上顺次设置有列选择单元42、平衡单元43和感应放大器44。
列选择单元42包括第二开关元件M2，第二开关元件M2为N型晶体管，源极连接本地输入输出信号线LIO(Local Input/Output)，漏极连接位线BL，栅极连接列选择信号线YS(YSelect)。
平衡单元43包括第三开关元件M3、第四开关元件M4和第五开关元件M5，第三开关元件M3、第四开关元件M4和第五开关元件M5均为N型晶体管，第三开关元件M3、第四开关元件M4和第五开关元件 M5的栅极均连接均衡电压VEQ(Voltage of Equalizer)。其中，第三开关元件M3的源极和第四开关元件M4的漏极均连接位线预充电压VBLP (Voltage of BitLine Precharge)，第三开关元件M3的漏极连接位线BL，第四开关元件M4的源极连接互补位线/BL。
感应放大器(Sense Amplifier，SA)44是一种差分放大器，两个输入端分别连接位线BL和互补位线/BL，用于将位线BL和互补位线/BL 的电压差放大。感应放大器44包括第六开关元件M6、第七开关元件M7、第八开关元件M8、第九开关元件444。其中，第六开关元件M6、第七开关元件M7均为N型晶体管，第八开关元件M8、第九开关元件444均为P型晶体管。第六开关元件M6的一端通过第一节点N1连接位线BL，另一端连接低电位节点NCS，低电位节点NCS连接第二电压Vss，第六开关元件M6的控制端连接互补位线/BL。第七开关元件M7的一端通过第二节点N2连接互补位线/BL，另一端连接低电位节点NCS，第七开关元件M7的控制端连接位线BL。第八开关元件M8的一端通过第一节点 N1连接位线BL，另一端连接高电位节点PCS，高电位节点PCS连接第二电压Vary，第八开关元件M8的控制端连接互补位线/BL。第九开关元件M9的一端通过第二节点N2连接互补位线/BL，另一端连接高电位节点PCS，第九开关元件M9的控制端连接位线BL。
参考图5，在读取之前，均衡电压VEQ打开平衡单元43中的三个开关元件，位线BL和互补位线/BL均等于位线预充电压VBLP。激活信号ACT到达后，均衡电压VEQ关闭(VEQ OFF)，允许位线BL和互补位线/BL之间存在电压差。接下来，控制字线WL打开(WL ON)，存储单元41中的M1开启。
此时若存储单元41中存储的是数据“0”，则电容C为低电平，位线 BL通过M1对电容C漏电，位线BL上的电压由VBLP开始下降。此时如果存储单元41的同轴字线双位元的电容对电容C漏电，则电容C同时接收位线BL和同轴字线双位元的电容的漏电，将快速达到能被检测到非零状态的非零电压。同时，位线BL和同轴字线双位元的电容同时对电容C漏电，位线BL的电位下降速度会比单独对电容C漏电要慢，位线BL上的电压下降幅度迟迟无法达到感应放大器44能够检测到的程度。此过程称为电荷分享(charge sharing)过程，电荷分享过程的持续时间称为感应延迟时间(Sensing Delay Time，SDT)。
在电荷分享过程之后，即控制字线WL开启一定时间之后，可以通过使能信号控制感应放大器44开启，开始感应放大过程。设位线BL的电位下降为ΔV，电压为VBLP-ΔV。互补位线/BL的电压仍旧为VBLP。此时感应放大器44的两个输入端分别连接位线BL和互补位线/BL，第六开关元件M6的控制端电压VBLP大于第七开关元件M7的控制端电压 VBLP-ΔV。
图6A和图6B分别为正常情况和不正常情况下对应的读取数据“0”过程中位线电位变化示意图。
参考图6A，在正常情况下，如果ΔV足够大，则第六开关元件M6 的开启程度大于第七开关元件M7的开启程度，第一节点N1的电压比第二节点N2的电压更快达到第二电压Vss，受第一节点N1控制的第九开关元件M9的被首先打开，第二节点N2的电压被迅速拉到第一电压 Vary，受第二节点N2控制的第八开关元件M8被关闭。此时第一节点 N1通过打开的第六开关元件M6连接第二电压Vss，即位线BL的电压等于第二电压Vss，第七开关元件M7被关闭，第二节点N2通过打开的第九开关元件M9连接第一电压Vary，即互补位线/BL的电压被拉到第一电压Vary。至此，位线BL对电容C漏电造成的电压差ΔV被感应放大器44放大，位线BL的电位等于第二电压Vss，互补位线/BL的电位等于第一电压Vary。这段时间称为tRCD。tRCD是RAS(Row Address Strobe，行地址选通脉冲)到CAS(Column Address Strobe，列地址选通脉冲)之间的延迟时间，CAS和RAS共同决定了内存寻址。
参考图6B，在同轴双位元电容漏电存在的情况下，被漏电的电容C 对位线BL进行电荷分享，导致位线BL的电位下降差值ΔV不但不能足够大，反而越来越小。一旦感应放大器44被使能，第六开关元件M6的开启程度与第七开关元件M7的开启程度的差别不大，第一节点N1和第二节点N2几乎同时达到第二电压Vss，第六开关元件M6和第七开关元件M7均关闭，第八开关元件M8和第九开关元件M9同时被打开，第一节点N1和第二节点N2的电压同时抬升。
在此过程中，被漏电的电容C持续对位线BL进行电荷分享，第一节点N1的电位抬升速度较第二节点N2快，第九开关元件M9的开启程度小于第八开关元件M8的开启程度，第一节点N1比第二节点N2更快达到第一电压Vary，此时第九开关元件M9被彻底关闭，第七开关元件 M7被彻底打开，第二节点N2的电位被拉到第二电压Vss。
为了检测到同轴双位元电容漏电，需要使感应放大器44被使能时，ΔV小于感应放大器的感应能力。参考图6B可知，ΔV随WL开启，先增大后减小。因此，在本公开实施例中，设置WL开启到感应放大器44 开启之间的预设时长大于感应放大器的常规感应延迟时间(SDT)，即设置Long SDT以延长电荷分享(Charge Sharing)时间。
在本公开的一种示例性实施例中，预设时长(即Long SDT的时长) 例如可以为大于等于3ns，小于等于300ns。预设时长过小则不能使ΔV 减小到无法被感应放大器44感测，预设时长如果过大则无法达到快速检测的目的。预设时长可以由本领域技术人员根据实验自行确定，本公开对此不作特殊限制。
继续参考图5，在感应放大器44将位线BL的电压拉到第一电压 Vary或者第二电压Vss后，通过列选择信号YS控制列选择单元42开启 (YS ON)，将位线BL的电压读取到本地信号线LIO上。如果位线BL 的电位为第一电压Vary，则读取结果为“1”；如果位线WL的电位为第二电压Vss，则读取结果为“0”。关闭列选择信号YS(YS OFF)后，控制感应放大器44进入下一次读取的预备阶段(PRE)。关闭字线WL(WL OFF)和感应放大器44(SA OFF)，控制均衡电压VEQ开启(VEQ ON)，使位线BL和互补位线/BL均等于位线预充电压VBLP，直至再次接到激活信号ACT。这一段时间称为tRP(Row Precharge Time)。tRP是DRAM 中从预充电命令(PRE)到下一条字线的激活命令(ACT)之间的时间，用于表征DRAM阵列恢复到预充电状态的速度，尤其是阵列中位线从高电平或低电平充电至中间电位所需要的时间。
通过设置较长的电荷分享(Charge Sharing)时间，即设置Long SDT，可以使位线BL在与存储单元41可能存在的同轴字线双位元的电容一同对存储单元41漏电时，将漏电过程叠加到WL开启后的电荷分享过程中，快速检测出漏电现象。
在步骤S3，如果开启字线WL和目标存储单元对应的感应放大器读取一个目标存储单元后，发现被写入数据“0”的目标存储单元读取为1 (即位线BL为图6B的波形)，则说明连接同一字线WL的相邻存储单元对目标存储单元发生了漏电，此时可以判断同轴双位元电容漏电现象存在。
图7A和图7B分别为正常情况和不正常情况下对应的读取数据“1”过程中位线电位变化示意图。
参考图7A，当存储单元41中的电容C被写入第一电压时，电容间不存在漏电，字线WL开启，进入电荷分享阶段，位线BL的电位被电容C抬升，第一节点N1的电位高于第二节点N2的电位。控制感应放大器44开启后，第一节点N1控制第七开关元件M7打开，第二节点N2控制第八开关元件M8打开，第七开关元件M7的打开程度大于第六开关元件M6的打开程度，位线BL和互补位线/BL均有一定程度的电位下降。但是随后，第二节点N2率先经由打开程度较大的第七开关元件M7 拉到第二电压Vss，第八开关元件M8打开，第六开关元件M6关闭，第一节点N1的电位迅速上升到第一电压Vary，第九开关元件M9被关闭，第七开关元件M7被打开，第二节点N2的电位被固定为第二电压Vss。至此，通过列选择信号YS读取位线BL的电压时，能够读取到第一电压 Vary，即读取结果为“1”。
参考图7B，当存在电容间漏电现象时，字线WL开启进入电荷分享阶段后，位线BL的电位被电容C抬升，由于电容C同时对相邻存储单元的电容漏电，位线BL的电位抬升速度较图7A情况慢，但是仍旧高于互补位线/BL的电压VBLC。控制感应放大器44开启后，第一节点N1控制第七开关元件M7打开，第二节点N2控制第八开关元件M8打开，第七开关元件M7的打开程度仍旧大于第六开关元件M6的打开程度。即使延长电荷分享过程，位线BL的电位仍旧比互补位线/BL的电位VBLC高，且随着WL打开时间的延长，电容C分享的电荷越来越多，位线BL的电位持续上升，与互补位线/BL的电位的差值会越来越大。因此，在这种情况下，位线BL的读取结果仍旧为“1”，不容易被检测到存在电容漏电现象。
因此，本公开实施例设置读取被写入第二电压的存储单元，以检测同轴双位元漏电现象。
在测试完全部被写入第二电压(即数据“0”)的一半存储单元后，可以更换数据写入方案，测试另一半存储单元。
在本公开的一种示例性实施例中，方法100还包括：在读取存储单元之后，对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第二电压和第一电压；顺次控制N条字线开启以读取存储单元，其中控制N条字线开启包括控制每条字线开启预设时长后，控制连接第一位线或第二位线的感应放大器开启以读取存储单元；在存储单元的读取结果不等于其写入的第一电压或第二电压时，判断待测存储阵列存在同轴字线双位元电容漏电。
例如，在测试中，首先对奇数位位线连接的存储单元写“1”，对偶数位位线连接的存储单元写“0”，然后按照上述实施例读取连接偶数位位线连接的存储单元，在任意存储单元的读取结果不为“0”时，判断存在同轴字线双位元电容漏电。
测试完全部偶数位位线连接的存储单元后，对偶数位位线连接的存储单元写“1”，对奇数位位线连接的存储单元写“0”，然后按照上述实施例读取连接奇数位位线连接的存储单元，在任意存储单元的读取结果不为“0”时，判断存在同轴字线双位元电容漏电。
上述过程例如可以为：
将第一电压Vary通过电荷泵或者短路方式拉到较高电位，然后对整个存储阵列按照预设数据形式(Column stripe，如图3所示)写入数据“1”或数据“0”。奇数位感应放大器(连接位线)对应的存储单元写数据“1”，偶数位感应放大器(连接位线)对应的存储单元写数据“0”。奇数位感应放大器对应的存储单元与偶数位感应放大器对应的存储单元具有较高的电压差Vary-Vss，其中Vss为第二电压。
延长感应延迟时间(Long SDT)，通过控制整个存储阵列的字线WL 开关，使感应放大器不断的进行感应放大(电荷分享，Charge sharing)，在Long SDT的过程中，感应“1”信号对感应“0”信号进行漏电，会造成“0”信号放大错误，然后关闭奇数位位线连接的感应放大器，只读取偶数位感应放大器连接的存储单元中的“0”数据，判断存储单元的“1”信号是否对到存储单元的“0”信号有漏电。该方法在高温中使用时可以有效降低存储单元“1”数据由于保持时间(retention)不足带来的误宰 (overkill)影响。接下来，更换数据形式进行写入，对奇数位感应放大器连接的存储单元写“0”，关闭偶数位感应放大器，只读奇数位感应放大器连接的存储单元中的“0”数据。
至此，完成对整个存储阵列的检测。可以理解的是，在本公开实施例中，存储阵列的范围可以由本领域技术人员自行设定，例如为一页 (Page)或一个存储库(Bank)，本公开对此不作特殊限制。存储器中的存储阵列均可以应用本公开实施例提供的上述测试方法进行测试。
在对存储阵列进行检测时，可以预先设定写入数据的顺序，以对存储单元写入第一电压或第二电压。
在本公开的一种示例性实施例中，数据的写入过程可以包括：开启目标字线，对目标字线连接的连续预设数量个存储单元交替写入第一电压和第二电压，关闭目标字线。
在一个实施例中，预设数量等于待测存储阵列的突发长度(Burst Length，BL)，或者，预设数量等于字线连接的全部存储单元的数量。此时，在关闭目标字线之后，可以开启目标字线的下一条字线以对下一条字线连接的连续预设数量个存储单元交替写入第一电压和第二电压。
在预设数量等于待测存储阵列的突发长度时，开启目标字线的下一条字线以对下一条字线连接的连续突发长度个存储单元交替写入第一电压和第二电压的过程可以称为X-Fast写入方式，即在X方向上实现快速写入。
在预设数量等于字线连接的全部存储单元的数量时，在关闭目标字线之后，开启目标字线的下一条字线以对下一条字线连接的连续预设数量个存储单元交替写入第一电压和第二电压的方式称为Y-Page写入方式，即在Y方向上实现整页写入。
在另一个实施例中，预设数量等于待测存储阵列的突发长度，可以在关闭目标字线之后，开启目标字线，以对目标字线连接的未进行写入操作的连续突发长度个存储单元交替写入第一电压和第二电压，关闭目标字线；重复以上步骤，直至目标字线连接的全部存储单元均被写入第一电压或第二电压。这种写入方式可以成为Y-Fast写入方式，即在Y方向上实现快速写入。
同理，读取过程同样可以预先设置读取顺序。
在一个实施例中，读取过程可以包括：开启目标字线，对目标字线连接的连续预设数量个存储单元交替写入第一电压和第二电压，关闭目标字线，预设数量等于待测存储阵列的突发长度。突发长度即为存储阵列对应的能够同时读取的位线的数量，例如，DDR4支持的突发长度为8 位，DDR5支持的最大突发长度为16位。
在关闭目标字线之后，可以开启目标字线的下一条字线以读取下一条字线连接的连续预设数量个存储单元，这种读取方式称为X-Fast读取方式，能够实现X方向上的快速读取。
在另一个实施例中，可以在关闭目标字线之后，开启目标字线，以读取目标字线连接的未读取的连续预设数量个存储单元；重复以上步骤，直至读取目标字线连接的全部存储单元。这种读取方式称为Y-Fast读取方式，能够实现Y方向上的快速读取。
通过对相邻位线连接的存储单元分别写入不同的第一电压和第二电压，并扩大第一电压和第二电压的差值，能够使同轴双位元电容漏电现象更明显，提高漏电速度。通过增加感应延迟时间，能够使漏电时间与电荷分享过程叠加，继而减小位线BL的电位变压ΔV，使感应放大器被开启后，ΔV难以被检测，同时收到漏电现象影响，迅速使感应放大器翻转，将位线BL的电位拉到第一电压Vary，进而快速检测到异常结果。通过读取写入第二电压(即数据“0”)的存储单元，可以避免读取写入第一电压(即数据“1”)的存储单元时的读取失败，提高读取成功率。最终，利用增大同轴字线相邻存储单元电压差加延长感应延迟时间的激励方式，将具有潜在双位元失效的芯片提前筛选出来，提高芯片出厂良率。
在本公开的示例性实施例中，还提供了一种能够实现上述方法的电子设备。
所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
下面参照图8来描述根据本发明的这种实施方式的电子设备800。图8显示的电子设备800仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图8所示，电子设备800以通用计算设备的形式表现。电子设备 800的组件可以包括但不限于：上述至少一个处理单元810、上述至少一个存储单元820、连接不同系统组件(包括存储单元820和处理单元810) 的总线830。
其中，所述存储单元存储有程序代码，所述程序代码可以被所述处理单元810执行，使得所述处理单元810执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。例如，所述处理单元810可以执行如本公开实施例所示的方法。
存储单元820可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)8201和/或高速缓存存储单元8202，还可以进一步包括只读存储单元(ROM)8203。
存储单元820还可以包括具有一组(至少一个)程序模块8205的程序/实用工具8204，这样的程序模块8205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线830可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
电子设备800也可以与一个或多个外部设备900(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备800交互的设备通信，和/或与使得该电子设备800能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口850进行。并且，电子设备800 还可以通过网络适配器860与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器860通过总线830与电子设备800的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备800使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、 RAID系统、磁带驱动器以及数据备份存储系统等。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等) 执行根据本公开实施方式的方法。
在本公开的示例性实施例中，还提供了一种计算机可读存储介质，其上存储有能够实现本说明书上述方法的程序产品。在一些可能的实施方式中，本发明的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行本说明书上述“示例性方法”部分中描述的根据本发明各种示例性实施方式的步骤。
根据本发明的实施方式的用于实现上述方法的程序产品可以采用便携式紧凑盘只读存储器(CD-ROM)并包括程序代码，并可以在终端设备，例如个人电脑上运行。然而，本发明的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
所述程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。
计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。
此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (16)

1.一种存储阵列故障检测方法，用于测试待测存储阵列，其特征在于，所述方法包括：
对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压，所述第一位线与所述第二位线交错相邻设置，所述第一电压大于所述第二电压；
顺次控制多条字线开启以读取所述存储单元，其中所述控制多条字线开启包括：控制每条所述字线开启预设时长后，控制连接所述第一位线或所述第二位线的感应放大器开启，以读取所述存储单元，所述预设时长大于所述感应放大器对应的标准感应延迟时间；
在所述存储单元的读取结果不等于其写入的所述第一电压或所述第二电压时，判断所述待测存储阵列存在同轴字线双位元电容漏电。
2.如权利要求1所述的存储阵列故障检测方法，其特征在于，所述控制连接所述第一位线或所述第二位线的感应放大器开启以读取所述存储单元包括：
控制连接所述第二位线的感应放大器开启以读取所述第二位线连接的所述存储单元。
3.如权利要求1所述的存储阵列故障检测方法，其特征在于，所述第一电压高于所述待测存储阵列的电源电压。
4.如权利要求3所述的存储阵列故障检测方法，其特征在于，在所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压之前，还包括：
控制连接所述感应放大器的目标电荷泵开启以生成所述第一电压。
5.如权利要求3或4所述的存储阵列故障检测方法，其特征在于，在所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压之前，还包括：
控制连接所述第一电压和所述感应放大器的目标开关元件开启，以对所述感应放大器输入所述第一电压。
6.如权利要求1或3所述的存储阵列故障检测方法，其特征在于，所述第二电压为零电压或负电压。
7.如权利要求1所述的存储阵列故障检测方法，其特征在于，所述预设时长大于等于3ns，小于等于300ns。
8.如权利要求1所述的存储阵列故障检测方法，其特征在于，还包括：
在读取所述存储单元之后，对待测存储阵列中多条所述第一位线连接的存储单元和多条所述第二位线连接的存储单元分别写入所述第二电压和所述第一电压；
顺次控制所述N条字线开启以读取所述存储单元，其中控制所述N条字线开启包括控制每条所述字线开启预设时长后，控制连接所述第一位线或所述第二位线的感应放大器开启以读取所述存储单元，所述预设时长大于所述感应放大器对应的标准感应延迟时间；
在所述存储单元的读取结果不等于其写入的所述第一电压或所述第二电压时，判断所述待测存储阵列存在同轴字线双位元电容漏电。
9.如权利要求1所述的存储阵列故障检测方法，其特征在于，所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压包括：
开启目标字线，对所述目标字线连接的连续预设数量个存储单元交替写入所述第一电压和所述第二电压，关闭所述目标字线。
10.如权利要求9所述的存储阵列故障检测方法，其特征在于，所述预设数量等于所述待测存储阵列的突发长度，或者，所述预设数量等于所述字线连接的全部存储单元的数量，所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压包括：
在关闭所述目标字线之后，开启所述目标字线的下一条字线以对所述下一条字线连接的连续预设数量个存储单元交替写入所述第一电压和所述第二电压。
11.如权利要求9所述的存储阵列故障检测方法，其特征在于，所述预设数量等于所述待测存储阵列的突发长度，所述对待测存储阵列中多条第一位线连接的存储单元和多条第二位线连接的存储单元分别写入第一电压和第二电压包括：
在关闭所述目标字线之后，开启所述目标字线，以对所述目标字线连接的未进行写入操作的连续预设数量个存储单元交替写入所述第一电压和所述第二电压，关闭所述目标字线；
重复以上步骤，直至所述目标字线连接的全部存储单元均被写入所述第一电压或所述第二电压。
12.如权利要求1所述的存储阵列故障检测方法，其特征在于，所述顺次控制所述N条字线开启以读取所述存储单元包括：
开启目标字线，对所述目标字线连接的连续预设数量个存储单元交替写入所述第一电压和所述第二电压，关闭所述目标字线，所述预设数量等于所述待测存储阵列的突发长度。
13.如权利要求1所述的存储阵列故障检测方法，其特征在于，所述顺次控制所述N条字线开启以读取所述存储单元包括：
在关闭所述目标字线之后，开启所述目标字线的下一条字线以读取所述下一条字线连接的连续所述预设数量个存储单元。
14.如权利要求1所述的存储阵列故障检测方法，其特征在于，所述顺次控制所述N条字线开启以读取所述存储单元包括：
在关闭所述目标字线之后，开启所述目标字线，以读取所述目标字线连接的未读取的连续所述预设数量个存储单元；
重复以上步骤，直至读取所述目标字线连接的全部存储单元。
15.一种电子设备，其特征在于，包括：
存储器；以及
耦合到所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，执行如权利要求1-14任一项所述的存储阵列故障检测方法。
16.一种计算机可读存储介质，其上存储有程序，该程序被处理器执行时实现如权利要求1-14任一项所述的存储阵列故障检测方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115954040A (zh) * 2023-03-14 2023-04-11 长鑫存储技术有限公司 缺陷检测方法及其装置、电子设备及存储介质
CN116052737A (zh) * 2023-03-28 2023-05-02 长鑫存储技术有限公司 列控制电路以及存储装置
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