CN115954040A - 缺陷检测方法及其装置、电子设备及存储介质 - Google Patents

缺陷检测方法及其装置、电子设备及存储介质 Download PDF

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CN115954040A CN202310238738.0A CN202310238738A CN115954040A CN 115954040 A CN115954040 A CN 115954040A CN 202310238738 A CN202310238738 A CN 202310238738A CN 115954040 A CN115954040 A CN 115954040A
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Abstract

本公开涉及半导体技术领域，由于半导体结构良品率的检测过程复杂，且检测效率低，因此，本公开提供一种缺陷检测方法及其装置、电子设备及存储介质，其中，方法包括：向待检测的存储阵列中写入目标数据；在预设条件下，对写入目标数据的存储阵列进行测试处理，以确定出存储阵列中具有缺陷的存储单元；预设条件至少包括：控制存储阵列中的字线电压大于第一电压或者小于第二电压；第一电压为与字线连接的晶体管的开启电压，第二电压为晶体管的关闭电压。这样，通过控制字线电压大于晶体管的开启电压或者小于关闭电压，能够增加电容与晶体管栅极之间的电压差，加速漏电，进而可以快速检测出具有缺陷的存储单元，检测方法简单，且效率较高。

Description

缺陷检测方法及其装置、电子设备及存储介质
技术领域
本公开涉及半导体技术领域，涉及但不限于一种缺陷检测方法及其装置、电子设备及存储介质。
背景技术
相关技术中，在半导体结构产品良率测试中，通常采用改变工作电压、开关时序等方式，对半导体结构中的缺陷进行检测，使得半导体结构中存在漏电、高阻、低速等缺陷的存储阵列显现出来，检测的条件苛刻而且检测的时间较长。另外，在检测之后，还需要配合电性失效分析（Electronic Failure Analysis，EFA）或者物性失效分析（PhysicalFailure Analysis，PFA）等检测方法才能完全确定出缺陷的存储单元的失效模式，检测过程复杂，且检测效率低。
发明内容
有鉴于此，本公开实施例提供一种缺陷检测方法及其装置、电子设备及存储介质。
第一方面，本公开实施例提供一种缺陷检测方法，所述方法包括：
向待检测的存储阵列中写入目标数据；
在预设条件下，对写入所述目标数据的存储阵列进行测试处理，以确定出所述存储阵列中具有所述缺陷的存储单元；所述预设条件至少包括：控制所述存储阵列中的字线电压大于第一电压或者小于第二电压；所述第一电压为与所述字线连接的晶体管的开启电压，所述第二电压为所述晶体管的关闭电压。
在一些实施例中，所述目标数据包括第一目标数据或第二目标数据；其中，所述第一目标数据为低电平，所述第二目标数据为高电平。
在一些实施例中，在预设条件下，对写入所述目标数据的存储阵列进行测试处理，以确定出所述存储阵列中具有所述缺陷的存储单元，包括：
在所述预设条件下，对写入所述第一目标数据或所述第二目标数据的所述存储阵列进行读取操作，得到对应于每一所述存储单元的第一测试数据或者第二测试数据；
判断所述第一测试数据与所述第一目标数据的一致性，并将所述第一测试数据与所述第一目标数据不一致的存储单元确定为具有所述缺陷的存储单元；或者，判断所述第二测试数据与所述第二目标数据的一致性，并将所述第二测试数据与所述第二目标数据不一致的存储单元确定为具有所述缺陷的存储单元。
在一些实施例中，所述测试数据包括第一测试数据；在所述预设条件下，对写入所述第一目标数据的存储阵列进行读取操作，得到对应于每一所述存储单元的第一测试数据，包括：
在字线开启之后，控制所述字线电压大于所述第一电压，并在第一预设时长内，执行电荷共享操作；
在电荷共享操作结束后，通过感测放大器感测并放大与每一所述存储单元连接的位线上的电压，以读出与每一所述存储单元对应的所述第一测试数据。
在一些实施例中，所述存储单元还包括电容，所述电容的上极板与所述晶体管连接，所述方法还包括：
在控制所述字线电压大于所述第一电压的同时，控制所述电容的下极板电压增大。
在一些实施例中，所述第一预设时长大于或者等于标准感应延迟时间。
在一些实施例中，在所述预设条件下，对写入所述第二目标数据的存储阵列进行读取操作，得到对应于每一所述存储单元的第二测试数据，包括：
在字线关闭后，控制所述字线电压小于所述第二电压，并持续第二预设时长；
在持续所述第二预设时长后，开启所述字线，并在标准感应延迟时间内，执行电荷共享操作；
在电荷共享操作结束后，通过感测放大器感测并放大与每一所述存储单元连接的位线上的电压，以读出与每一所述存储单元对应的所述第二测试数据。
在一些实施例中，在持续所述第二预设时长之后，且在开启所述字线之前，所述方法还包括：
控制所述字线电压恢复至所述第二电压。
在一些实施例中，所述存储单元还包括电容，所述电容的上极板与所述晶体管连接，所述方法还包括：
在控制所述字线电压小于所述第二电压，并持续第二预设时长的同时，控制所述电容下极板电压增大。
在一些实施例中，在持续所述第二预设时长之后，且在开启所述字线之前，所述方法还包括：
控制所述字线电压等于所述第二电压，且控制所述电容的下极板电压恢复至增大之前的电压。
第二方面，本公开实施例提供一种缺陷检测装置，所述装置包括：
写入模块，配置为向待检测的存储阵列中写入目标数据；
测试处理模块，配置为在预设条件下，对写入所述目标数据的存储阵列进行测试处理，以确定出所述存储阵列中具有所述缺陷的存储单元；所述预设条件至少包括：控制所述存储阵列中的字线电压大于第一电压或者小于第二电压，所述第一电压为与所述字线连接的晶体管的开启电压，所述第二电压为所述晶体管的关闭电压。
在一些实施例中，所述目标数据包括第一目标数据或第二目标数据；所述写入模块，配置为向待检测的存储阵列中写入所述第一目标数据或所述第二目标数据；
其中，所述第一目标数据为低电平，所述第二目标数据为高电平。
在一些实施例中，所述测试处理模块包括：
读取单元，配置为在所述预设条件下，对写入所述第一目标数据或所述第二目标数据的所述存储阵列进行读取操作，得到对应于每一所述存储单元的第一测试数据或者第二测试数据；
第一判断单元，配置为判断所述第一测试数据与所述第一目标数据的一致性，并将所述第一测试数据与所述第一目标数据不一致的存储单元确定为具有所述缺陷的存储单元；
第二判断单元，配置为判断所述第二测试数据与所述第二目标数据的一致性，并将所述第二测试数据与所述第二目标数据不一致的存储单元确定为具有所述缺陷的存储单元。
第三方面，本公开实施例提供一种电子设备，包括：存储器和处理器，所述存储器存储有可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述任一项所述方法中的步骤。
第四方面，本公开实施例提供一种计算机可读存储介质，所述计算机程序被处理器执行时实现上述任一项所述方法中的步骤。
本公开实施例提供的缺陷检测方法及其装置、电子设备及存储介质，其中，缺陷检测方法包括：首先，向待检测的存储阵列中写入目标数据；其次，在预设条件下，对写入目标数据的存储阵列进行测试处理，以确定出存储阵列中具有缺陷的存储单元；其中，预设条件至少包括：控制存储阵列中的字线电压大于晶体管的开启电压或者小于晶体管的关闭电压。由于在存储阵列中的字线电压大于晶体管的开启电压或者小于晶体管的关闭电压的条件下，对写入目标数据的存储阵列进行测试处理，能够增加存储阵列中的电容与晶体管栅极之间的电压差，从而加速了漏电，进而可以快速检测出存储阵列中具有缺陷的存储单元，检测方法简单，且效率较高。
附图说明
在附图（其不一定是按比例绘制的）中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为相关技术中的存储单元的结构示意图；
图2为本公开实施例提供的一种缺陷检测方法的流程示意图一；
图3为本公开实施例提供的一种缺陷检测方法的流程示意图二；
图4为本公开实施例提供的存储阵列的结构示意图；
图5为本公开实施例提供的一种缺陷检测方法的流程示意图三；
图6为本公开实施例提供的一种缺陷检测过程的流程示意图；
图7为本公开实施例提供的存储单元的等效电路图；
图8为本公开实施例提供的存储单元进行读操作时的时序图一；
图9为本公开实施例提供的存储单元进行读操作时的时序图二；
图10为本公开实施例提供的存储单元进行读操作时的时序图三；
图11为本公开实施例提供的存储单元进行读操作时的时序图四；
图12为本公开实施例提供的一种缺陷检测装置示意图；
图13为本公开实施例提供的电子设备的一种硬件实体示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
目前，在现有的动态随机存取存储器（Dynamic Random Access Memory，DRAM）产品良率测试中，通常采用较严苛的检测条件，例如，改变工作电压、开关时序等使存储阵列中存在的漏电、高阻、低速等缺陷（Weak）点显现出来。这些检测条件常常需要较为复杂的循环（Loop）方式和较长的测试时间，得到的缺陷地图（Fail Map）还需要配合电性失效分析或者物性失效分析等手段才能完全确定出失效模式（Fail Mode），检测过程复杂，且检测效率低。
图1为相关技术中的存储单元的结构示意图，如图1所示，位于字线14上方的隔离结构13的尺寸为L1，源/漏极12的尺寸为L2，由于L1小于L2，因此，源/漏极12与字线14容易导通，从而使得字线14和电容11之间产生漏电，导致存储的数据“0”和“1”发生错误。
基于此，本公开实施例提供一种缺陷检测方法及其装置、电子设备及存储介质，其中，缺陷检测方法包括：首先，向待检测的存储阵列中写入目标数据；其次，在预设条件下，对写入目标数据的存储阵列进行测试处理，以确定出存储阵列中具有缺陷的存储单元；其中，预设条件至少包括：控制存储阵列中的字线电压大于晶体管的开启电压或者小于晶体管的关闭电压。由于在存储阵列中的字线电压大于晶体管的开启电压或者小于晶体管的关闭电压的条件下，对写入目标数据的存储阵列进行测试处理，能够增加存储阵列中的电容与晶体管栅极之间的电压差，从而加速了漏电，进而可以快速检测出存储阵列中具有缺陷的存储单元，检测方法简单，且效率较高。
本公开实施例提供一种缺陷检测方法，图2为本公开实施例提供的一种缺陷检测方法的流程示意图，如图2所示，缺陷检测方法包括以下步骤：
步骤S201，向待检测的存储阵列中写入目标数据。
需要说明的是，存储阵列包括多个存储单元，存储单元可以是DRAM单元。
本公开实施例中，通过向待检测的存储阵列中写入目标数据来检测待检测的存储阵列中的存储单元是否存在漏电等缺陷，这里，目标数据可以是低电平（例如为“0”）或者高电平（例如为“1”）。
向待检测的存储阵列中写入目标数据的过程可以是以Y方向写操作方式（Y-FastWrite）或者其他方式将目标数据写入待检测的存储单元。
步骤S202，在预设条件下，对写入目标数据的存储阵列进行测试处理，以确定出存储阵列中具有缺陷的存储单元；其中，预设条件至少包括：控制存储阵列中的字线电压大于第一电压或者小于第二电压；第一电压为与字线连接的晶体管的开启电压，第二电压为与字线连接的晶体管的关闭电压。
需要说明的是，测试处理的过程可以包括：首先，读取待检测的存储阵列中存储的数据；其次，判断读出的数据与写入的数据是否一致，并将读出的数据和写入的数据不一致的存储单元，确定为具有缺陷的存储单元。这里，读出的数据和写入的数据不一致可以包括两种情况：一是写入数据“0”，读出数据“1”，二是写入数据“1”但无法检测出数据“1”。
还需要说明的是，读取待检测的存储阵列中存储的数据可以是以Y方向读操作方式（Y-Fast Read）或者其他方式读取待检测存储单元中的数据。
本公开实施例中，字线上的电压即施加在与字线相连的晶体管栅极的电压，字线上的电压用于控制晶体管处于开启状态、关闭状态或者亚阈值状态。当字线上的电压大于第一电压（即开启电压）时，晶体管处于开启状态，当字线上的电压小于第二电压（即关闭电压）时，晶体管处于关闭状态。
本公开实施例提供的缺陷检测方法，在检测存储阵列中具有缺陷的存储单元时，通过设置字线电压大于第一电压或者小于第二电压，可以增大存储阵列中的电容与字线之间的电压差，从而加速存储阵列中具有缺陷的存储单元内字线与电容之间的漏电，进而可以快速检测出存储阵列中具有缺陷的存储单元，检测方法简单，且效率较高。
在一些实施例中，目标数据可以包括第一目标数据“0”。
下面，以第一目标数据“0”为例，说明本公开实施例中的缺陷检测过程，参见图3，其示出了本公开实施例提供的一种缺陷检测方法的流程示意图，如图3所示，该缺陷检测方法包括以下步骤：
步骤S301，向待检测的存储阵列中写入第一目标数据。
请参考图4，其示出了本公开实施例提供的存储阵列的结构示意图，如图4所示，存储阵列10包括多个存储单元（图4中仅示出一个存储单元），存储单元包括一个电容
Figure SMS_1
和一个晶体管M11；其中，晶体管M11的控制端与字线（Word line，WL）连接，晶体管M11的第一端与位线（Bit line，BL）连接，晶体管M11的第二端与电容
Figure SMS_2
连接。其中，电容
Figure SMS_3
用于存储第一目标数据“0”，位线用于对电容
Figure SMS_4
进行读取或者写入操作，字线用于控制晶体管M11的导通和截止，进而控制电容
Figure SMS_5
的充放电过程。
本公开实施例中，在写入第一目标数据“0”时，首先，设置位线为低电平状态，然后开启字线，控制晶体管M11打开，以将位线电压传输至电容
Figure SMS_6
的上极板中，实现在电容
Figure SMS_7
中写入第一目标数据“0”。
需要说明的是，在写入第一目标数据“0”时，可以控制字线上的电压大于或者等于晶体管M11的开启电压（即第一电压）。
在一些实施例中，在写入第一目标数据“0”之后，缺陷检测方法还包括：对与每一存储单元连接的位线执行预充电操作。需要说明的是，预充电操作使位线BL和参考位线BLB的电压稳定在电源电压的一半（即
Figure SMS_8
）。
步骤S302，在预设条件下，对写入第一目标数据的存储阵列进行读取操作，得到对应于每一存储单元的第一测试数据。
在一些实施例中，步骤S302可以通过以下步骤形成：
步骤S3021，在字线开启之后，控制字线电压大于第一电压，并在第一预设时长内，执行电荷共享操作。
需要说明的是，字线开启指的是：通过控制字线上的电压大于或等于第一电压，使晶体管M11处于导通状态。
第一预设时长可以是标准感应延迟时间（Sensing Delay Time，SDT），标准感应延迟时间是指字线开启到感测放大器（Sense Amplifer，SA）打开的时间。需要说明的是，感测放大器是实现动态随机存取存储器读写以及动态刷新的重要组件，其原理是通过差分放大的原理感应目标位线上的微小电压变化并放大以转换为数字信号。
步骤S3022，在电荷共享操作结束后，通过感测放大器感测并放大与每一存储单元连接的位线上的电压，以读出与每一存储单元对应的第一测试数据。
请继续参考图4，从存储阵列10中读取第一目标数据“0”时，首先，控制字线上的电压为第一电压，使得晶体管M11处于导通状态；其次，控制字线上的电压大于第一电压，并在第一预设时长等于标准感应延迟时间，执行电荷共享（Charge Sharing）操作，最后，通过位线读取电容
Figure SMS_9
中存储的数据作为第一测试数据。
由于在电荷共享阶段，控制字线上的电压大于第一电压，如此，可以增大存储阵列中的电容与字线之间的电压差，从而加速了存储阵列中具有缺陷的存储单元内字线和电容之间的漏电，使得在后续检测时可以快速确定出具有缺陷的存储单元。
在其他实施例中，第一预设时长可以大于标准感应延迟时间，即可以增加字线开启至感测放大器进行感测放大的时间。由于漏电主要发生在感应延迟时间内（即电荷共享阶段），因此增大感应延迟时间可以让漏电过程持续时间更长，便于检测出具有缺陷的存储单元。
在一些实施例中，缺陷检测方法还包括：在控制字线电压大于第一电压的同时，控制电容的下极板电压增大。
需要说明的是，由于电容
Figure SMS_10
下极板通常与一个固定电压连接，例如为电源电压的一半，在控制字线电压大于第一电压的同时，可以控制电容
Figure SMS_11
的下极板电压增大，如此，电容
Figure SMS_12
的上极板和下级板之间的场强增大，可以吸引外部电子向电容
Figure SMS_13
的上级板移动，因此，加速了具有缺陷的存储单元中字线和电容
Figure SMS_14
之间的漏电，从而在后续检测时可以快速确定出具有缺陷的存储单元。
还需要说明的是，本公开实施例中的检测过程，在字线开启之后，可以在控制字线上的电压大于第一电压的同时，控制第一预设时长大于标准感应延迟时间，或者，电容
Figure SMS_15
的下极板电压增大，或者，同时控制控制第一预设时长大于标准感应延迟时间和控制电容
Figure SMS_16
的下极板电压增大。
在其它实施例中，还可以在只控制字线上的电压大于第一电压的情况下进行缺陷存储单元的检测。
需要说明的是，在其他实施例中，可以在写入第一目标数据“0”时，控制字线上的电压大于第一电压，如此，加速了在写入数据“0”时存储单元中字线和电容
Figure SMS_17
之间的漏电；同时可以在读出第一目标数据“0”时，控制字线上的电压等于第一电压。
步骤S303，判断第一测试数据与第一目标数据的一致性，并将第一测试数据与第一目标数据不一致的存储单元确定为具有缺陷的存储单元。
若读出的第一测试数据为“0”，则说明第一测试数据与第一目标数据一致，即该存储单元不具有缺陷。若读出的第一测试数据为“1”，则说明第一测试数据与第一目标数据不一致，即读取第一目标数据“0”失败，由此，可以确定出该存储单元为具有缺陷的存储单元。
本公开实施例中，由于可以通过控制字线的电压大于第一电压，增大存储阵列中的电容与字线之间的电压差，从而加速了存储阵列中具有缺陷的存储单元内字线和电容之间的漏电，进而可以检测出具有缺陷的存储单元。
另外，由于还可以通过控制第一预设时长大于标准感应延迟时间，以及增加电容
Figure SMS_18
的下极板电压，进一步加速存储阵列中具有缺陷的存储单元内字线和电容之间的漏电，如此可以快速检测出存储阵列中具有缺陷的存储单元，检测方法简单，且效率较高。
在一些实施例中，目标数据可以包括第二目标数据“1”。
下面，以第二目标数据“1”为例，说明本公开实施例中的缺陷检测过程，参见图5，其示出了本公开实施例提供的一种缺陷检测方法的流程示意图，如图5所示，该缺陷检测方法包括以下步骤：
步骤S501，向待检测的存储阵列中写入第二目标数据。
在一些实施例中，请继续参考图4，在写入第二目标数据“1”时，首先，设置位线为高电平状态，然后开启字线，控制晶体管M11打开，以将位线电压传输至电容
Figure SMS_19
的上极板中，实现在电容
Figure SMS_20
中写入第二目标数据“1”。
在一些实施例中，在写入第二目标数据“1”之后，缺陷检测方法还包括：对与每一存储单元连接的位线执行预充电操作。需要说明的是，预充电操作使位线BL和参考位线BLB的电压稳定在电源电压的一半。
步骤S502，在预设条件下，对写入第二目标数据的存储阵列进行读取操作，得到对应于每一存储单元的第二测试数据。
在一些实施例中，步骤S502可以通过以下步骤形成：
步骤S5021，在字线关闭后，控制字线电压小于第二电压，并持续第二预设时长。
需要说明的是，字线关闭指的是：通过控制字线上的电压小于或等于第二电压，使晶体管M11处于关断状态。
还需要说明的是，在字线关闭之后的第二预设时长内，由于字线上的电压小于第二电压（即关闭电压），导致存储阵列中的电容与字线之间的电压差增大，如此，加速了存储阵列中具有缺陷的存储单元内字线和电容之间的漏电现象，也就是说，持续的第二预设时长是为了让漏电过程进行的更加彻底，从而便于检测出具有缺陷的存储单元。
在一些实施例中，第二预设时长可以为32至96毫秒（millisecond，ms）。
步骤S5022，在持续第二预设时长后，开启字线，并在标准感应延迟时间内，执行电荷共享操作。
步骤S5023，在电荷共享操作结束后，通过感测放大器感测并放大与每一存储单元连接的位线上的电压，以读出与每一存储单元对应的第二测试数据。
请继续参考图4，从存储阵列10中读取第二目标数据“1”时，首先，控制字线上的电压为第一电压，使得晶体管M11处于导通状态；其次，在第一预设时长等于标准感应延迟时间，执行电荷共享操作，最后，通过位线读取电容
Figure SMS_21
中存储的数据作为第二测试数据。
在一些实施例中，在持续第二预设时长之后，且在开启字线之前，缺陷检测方法还包括：控制字线电压恢复至第二电压。
本公开实施例中，在持续第二预设时长之后，具有缺陷的存储单元内字线和电容
Figure SMS_22
之间的漏电完成，即漏电足够判断出具有缺陷的存储单元，因此无需继续控制字线电压小于第二电压，在持续第二预设时长之后，可以控制字线的电压恢复至第二电压。
在一些实施例中，缺陷检测方法还包括：在控制字线电压小于第二电压，并持续第二预设时长的同时，控制电容下极板电压增大。
需要说明的是，由于电容
Figure SMS_23
下极板通常与一个固定电压连接，例如为电源电压的一半，在控制字线电压大于第一电压的同时，可以控制电容
Figure SMS_24
的下极板电压增大，如此，电容
Figure SMS_25
的上极板和下级板之间的场强减小，外部电子对电容
Figure SMS_26
的上极板的电子吸引力增大，使得电容
Figure SMS_27
的上极板的电子向外部移动，因此，加速了具有缺陷的存储单元中字线和电容
Figure SMS_28
之间的漏电，从而在后续检测时可以快速确定出具有缺陷的存储单元。
在一些实施例中，在持续第二预设时长之后，且在开启字线之前，缺陷检测方法还包括：控制字线电压等于第二电压，且控制电容的下极板电压恢复至增大之前的电压。
本公开实施例中，在持续第二预设时长之后，具有缺陷的存储单元内字线和电容
Figure SMS_29
之间的漏电完成，或者说，漏电足够被检测出来，因此无需继续控制字线电压小于第二电压以及控制电容
Figure SMS_30
下极板电压增大，在持续第二预设时长之后，可以控制字线的电压恢复至第二电压以及控制电容的下极板电压恢复至增大之前的电压。
需要说明的是，本公开实施例中的检测过程，在字线关闭之后，且在第二预设时长下，可以控制字线上的电压小于第二电压的同时，控制电容
Figure SMS_31
下极板电压增大，或者可以只控制字线上的电压小于第二电压，或者可以只控制电容
Figure SMS_32
下极板电压增大。
步骤S503，判断第二测试数据与第二目标数据的一致性，并将第二测试数据与第二目标数据不一致的存储单元确定为具有缺陷的存储单元。
若读出的第二测试数据为“1”，则说明第二测试数据与第二目标数据一致，即该存储单元不具有缺陷。若第二测试数据无法读出“1”，说明读取第二目标数据“1”失败，由此，可以确定出该存储单元为具有缺陷的存储单元。
本公开实施例中，由于可以通过控制字线的电压小于第二电压，增大存储阵列中的电容与字线之间的电压差，从而加速了存储阵列中具有缺陷的存储单元内字线和电容之间的漏电，进而可以快速检测出具有缺陷的存储单元。
另外，由于还可以通过增加电容的下极板电压，进一步加速存储阵列中具有缺陷的存储单元内字线和电容之间的漏电，如此可以快速检测出存储阵列中具有缺陷的存储单元，检测方法简单，且效率较高。
本公开实施例中，当存储单元中晶体管的关闭程度减弱，即字线关的不紧时，那么就会泄漏电荷，容易产生栅感应漏极漏电流（Gate Induced Drain Leakage，GIDL），这样就会影响写入的目标数据，因此，通过本公开实施例提供的缺陷检测方法还可以确定出存储单元中的栅感应漏极漏电流缺陷。
实施时，在存储单元（即存储阵列）中，通过写入第一目标数据“0”和第二目标数据“1”依次进行检测。例如，在存储单元中写入第一目标数据“0”，并通过本公开实施例提供的检测方法，确定该存储单元是否具有缺陷，如果该存储单元没有缺陷，则在该存储单元中写入第二目标数据“1”，并通过本公开实施例提供的检测方法，再次确定该存储单元是否具有缺陷，如果该存储单元具有缺陷，说明该存储单元具有栅感应漏极漏电流的漏电路径，如果该存储单元没有缺陷，说明该存储单元不具有任何缺陷。这样可以确定出存储单元中产生的栅感应漏极漏电流。
图6为本公开实施例提供的一种缺陷检测过程的流程示意图，下面，结合图6对本公开实施例提供的缺陷检测方法进一步说明：
第一步：字线电压（VPP）调高，以及感测放大时间（SA）延迟（对应上述实施例中控制字线的电压大于第一电压，以及第一预设时长大于标准感应延迟时间）。
第二步：以Y方向写操作方式（
Figure SMS_33
）写入数据“0”（对应上述实施例中向存储阵列中写入第一目标数据“0”）。
第三步：以Y方向读操作方式读取数据“0”（对应上述实施例中从存储阵列中读出的第一测试数据）。
第四步，以Y方向写操作方式写入数据“1”（对应上述实施例中向存储阵列中写入第二目标数据“1”）。
第五步：电容的下极板电压（VPLT）调高以及字线电压（Vkk）调低（对应上述实施例中控制电容下极板的电压增大，以及控制字线的电压小于第二电压）。
第六步：暂停操作（对应上述实施例中的持续第二预设时长）。
第七步：电容的下极板电压以及字线的电压恢复（对应上述实施例中控制字线的电压恢复至第二电压以及控制电容的下极板电压恢复至增大之前的电压）。
第八步：以Y方向读操作方式读出数据“1”（对应上述实施例中从存储阵列中读出的第二测试数据）。
需要说明的是，本公开实施例中，通过写入第一目标数据“0”和第二目标数据“1”依次循环进行检测，可以增加检测具有缺陷的存储单元的准确性，使得检测结果更加可靠。
接下来，请参考图7至图9，对检测第一目标数据“0”的过程进行详细说明：
图7为本公开实施例提供的存储单元的等效电路图，如图7所示，存储单元中的电容
Figure SMS_35
的上极板与位线BL的等效电容
Figure SMS_38
的上极板连接，电容
Figure SMS_39
的下极板的电压为
Figure SMS_40
，位线BL的等效电容
Figure SMS_41
的下极板接地。需要说明的是，电容
Figure SMS_42
的下极板的电压
Figure SMS_43
在读时可以用
Figure SMS_34
表示，在写时可以用
Figure SMS_36
表示，其中，
Figure SMS_37
的电压值可以是0.5V。
图8和图9示出了读出测试数据时的存储单元进行读操作时的时序图，由图8和图9可以看出，读出第一测试数据时主要包括以下几个阶段：预充电阶段（BLEQ）、预充电关闭（BLEQ Off）、字线开启（WL ON）、电荷共享阶段（Charge sharing）、感测放大阶段（SAsensing）以及空闲阶段。其中，预充电阶段时，位线BL和参考位线BLB上的电压被充至
Figure SMS_44
，预充电结束后，关闭预充电信号线，并开启字线，使得晶体管导通，进入电荷共享阶段；电荷共享“0”时，位线BL上的正电荷会流向电容，继而使得位线BL上的电压降低，而参考位线BLB上的电压不变；接下来，进入感测放大阶段，放大位线BL和参考位线BLB上的压差（即将位线BL和参考位线BLB中较小的电压拉至Vss，并将位线BL和参考位线BLB中较大的电压拉至Vary），实现读取电容中的数据。
在一些实施例中，当向存储单元中写入第一目标数据“0”时，存储单元中的电容
Figure SMS_45
下极板的电压为
Figure SMS_46
，电容
Figure SMS_47
上极板的电压Vcell为0V，位线BL上的电压Vss为0V。
根据电荷守恒
Figure SMS_48
，电容
Figure SMS_49
和位线BL储存的电荷量如公式（1）所示：
Figure SMS_50
             （1）；
其中，
Figure SMS_51
为电容，
Figure SMS_52
为写入第一目标数据“0”时电容
Figure SMS_53
下极板的电压，
Figure SMS_54
为位线BL的寄生电容，
Figure SMS_55
为预充电时的位线BL上电压，Q为电容
Figure SMS_56
和位线BL储存的电荷量。
正常情况下，当从存储单元中读出第一测试数据时，电容
Figure SMS_57
和位线BL进行电荷共享，电容
Figure SMS_58
上极板电压等于位线BL的寄生电容
Figure SMS_59
上极板电压（即电容
Figure SMS_60
上极板电压等于位线BL上的电压），根据电荷守恒
Figure SMS_61
，可得到公式（2）：
Figure SMS_62
（2）；
其中，
Figure SMS_63
为读出数据时电容
Figure SMS_64
下极板的电压，
Figure SMS_65
为读出数据时电容
Figure SMS_66
上极板的电压。
请参考图8，其中，
Figure SMS_67
是指在存储单元电荷共享阶段，位线BL与参考位线BLB之间的压差，压差满足下述公式（3）：
Figure SMS_68
（3）；
其中，
Figure SMS_69
为预充电时位线BL上的电压。
结合公式（2）和公式（3），得到公式（4）：
Figure SMS_70
         （4）；
由公式（4）和图8可以看出在正常情况下，
Figure SMS_71
为负值，经过感测放大器放大之后读出的第一测试数据为“0”。
在字线和电容之间漏电的情况下，由于设置字线的开启电压大于第一电压（例如为3V），当字线保持开启状态时，若电容
Figure SMS_72
和字线之间漏电，则电容
Figure SMS_73
上极板施加的电压Vcell大于0，假设Vcell为V1。当从存储单元读出第一测试数据时，电容
Figure SMS_74
和位线BL进行电荷共享，电容
Figure SMS_75
上极板电压等于位线BL的寄生电容上极板电压（或者电容
Figure SMS_76
上极板电压等于位线BL上的电压），根据电荷守恒
Figure SMS_77
，可得到公式（5）：
Figure SMS_78
（5）；
其中，V1为读出第一测试数据时电容
Figure SMS_79
上极板的电压。
请参考图9，其中，
Figure SMS_80
是指具有缺陷的存储单元电荷共享阶段，位线BL与参考位线BLB之间的压差，压差满足下述公式（6）：
Figure SMS_81
（6）；
结合公式（5）和公式（6），可以得到公式（7）：
Figure SMS_82
（7）；
由公式（7）和图9可以看出
Figure SMS_83
为正值，在经过感应放大器感应放大之后，读出的第一测试数据为“1”。
本公开实施例中，由于字线打开到感测放大器打开之间时间较长，且增大了电容的下极板电压，如此，V1会更趋近于3V，导致
Figure SMS_84
变为正值，在电荷共享阶段之后，感测放大器向反方向感应，导致读“0”失败。
接下来，请参考图7、图10和图11，对检测第二目标数据“1”的过程进行详细说明：
图10和图11示出了读出测试数据时的存储单元进行读操作时的时序图，由图10和图11可以看出，读出第二测试数据时主要包括以下几个阶段：预充电阶段、预充电关闭、字线开启、电荷共享阶段、感测放大阶段以及空闲阶段。其中，预充电阶段时，位线BL和参考位线BLB上的电压被充至
Figure SMS_85
，预充电结束后，关闭预充电信号线，并开启字线，使得晶体管导通，进入电荷共享阶段；电荷共享“1”时，电容上的正电荷会流向位线BL，继而使得位线BL上的电压升高，而参考位线BLB上的电压不变；接下来，进入感测放大阶段，放大位线BL和参考位线BLB上的压差（即使得位线BL上的电压拉至Vary，并将参考位线BLB上的电压拉至
Figure SMS_86
），实现读取电容中的数据。
在一些实施例中，当向存储单元中写入第二目标数据“1”时，存储单元中的电容
Figure SMS_87
下极板的电压为
Figure SMS_88
（即图中
Figure SMS_89
），电容CCELL上极板施加的电压Vcell为1V，位线BL上的电压Vary为1V。根据电荷守恒
Figure SMS_90
，电容
Figure SMS_91
和位线BL储存的电荷量如公式（8）所示：
Figure SMS_92
         （8）；
其中，
Figure SMS_93
为电容，
Figure SMS_94
为写入第二目标数据“1”时电容
Figure SMS_95
下极板的电压，
Figure SMS_96
为位线BL的寄生电容，
Figure SMS_97
为预充电时的位线BL上电压，Vary为位线BL感测时的高电平电压，Q为电容
Figure SMS_98
和位线BL储存的电荷量。
正常情况下，当从存储单元中读出第二测试数据时，电容
Figure SMS_99
和位线BL进行电荷共享，电容
Figure SMS_100
上极板电压等于位线BL的寄生电容上极板电压（或者电容
Figure SMS_101
上极板电压等于位线BL上的电压），根据电荷守恒
Figure SMS_102
，可得到公式（9）：
Figure SMS_103
  （9）；
其中，
Figure SMS_104
为读出数据时电容
Figure SMS_105
下极板的电压，
Figure SMS_106
为读出数据时电容
Figure SMS_107
上极板的电压，Vary为位线BL感测时的高电平电压。
请参考图10，其中，
Figure SMS_108
是指在存储单元电荷共享阶段，位线BL与参考位线BLB之间的压差，压差满足下述公式（10）：
Figure SMS_109
（10）；
结合公式（9）和公式（10），可以得到公式（11）：
Figure SMS_110
      （11）；
由公式（11）和图10可以看出在正常情况下，
Figure SMS_111
可以被感测放大器放大到Vary，即可以经过感测放大器放大（SA sensing）之后读出的第二测试数据为“1”。
在字线和电容之间漏电的情况下，由于字线的关闭电压小于第二电压（例如，为-0.2V），当字线保持关闭状态时，电容
Figure SMS_112
上极板施加的电压Vcell必小于1V，设Vcell为
Figure SMS_113
，电容
Figure SMS_114
和位线BL进行电荷共享，电容CCELL上极板电压等于位线BL的寄生电容上极板电压（或者电容
Figure SMS_115
上极板电压等于位线BL上的电压），根据电荷守恒
Figure SMS_116
，可得到公式（12）：
Figure SMS_117
 （12）；
其中，V2为读出第二测试数据时电容
Figure SMS_118
上极板的电压。
请参考图11，其中，
Figure SMS_119
是指具有缺陷的存储单元电荷共享阶段，位线BL与参考位线BLB之间的压差，压差满足下述公式（13）：
Figure SMS_120
（13）；
结合公式（12）和公式（13），可以得到公式（14）：
Figure SMS_121
      （14）；
由公式（14）和图11可以看出在经过电荷共享之后，由于
Figure SMS_122
太小（参见图11中椭圆形虚线的部分），因此在感应放大阶段很难被感测放大器放大到Vary，从而无法读出的第二测试数据。
通过本公开实施例提供的缺陷检测方法，由于
Figure SMS_123
，因此在电荷共享阶段之后，
Figure SMS_124
更容易被感测放大器放大到Vary，而
Figure SMS_125
则可能会因为电压太小很难被放大到Vary，使得读取失败。
本公开实施例还提供一种缺陷检测装置，如图12所示，缺陷检测装置120，包括：
写入模块121，配置为向待检测的存储阵列中写入目标数据；
测试处理模块122，配置为在预设条件下，对写入目标数据的存储阵列进行测试处理，以确定出存储阵列中具有缺陷的存储单元；预设条件至少包括：控制存储阵列中的字线电压大于第一电压或者小于第二电压，第一电压为与字线连接的晶体管的开启电压，第二电压为晶体管的关闭电压。
在一些实施例中，目标数据包括第一目标数据或第二目标数据；写入模块121，配置为向待检测的存储阵列中写入第一目标数据或第二目标数据；其中，第一目标数据为低电平，第二目标数据为高电平。
在一些实施例中，测试处理模块122包括：读取单元，配置为在预设条件下，对写入第一目标数据或第二目标数据的存储阵列进行读取操作，得到对应于每一存储单元的第一测试数据或者第二测试数据；第一判断单元，配置为判断第一测试数据与第一目标数据的一致性，并将第一测试数据与第一目标数据不一致的存储单元确定为具有缺陷的存储单元；第二判断单元，配置为判断第二测试数据与第二目标数据的一致性，并将第二测试数据与第二目标数据不一致的存储单元确定为具有缺陷的存储单元。
在一些实施例中，测试数据包括第一测试数据；读取单元，还配置为在预设条件下，对写入第一目标数据的存储阵列进行读取操作，得到对应于每一存储单元的第一测试数据。
在一些实施例中，读取单元，还配置为在字线开启之后，控制字线电压大于第一电压，并在第一预设时长内，执行电荷共享操作；在电荷共享操作结束后，通过感测放大器感测并放大与每一存储单元连接的位线上的电压，以读出与每一存储单元对应的第一测试数据。
在一些实施例中，存储单元还包括电容，电容的上极板与晶体管连接，缺陷检测装置还包括：控制单元，配置为在控制字线电压大于第一电压的同时，控制电容的下极板电压增大。
在一些实施例中，第一预设时长大于或者等于标准感应延迟时间。
在一些实施例中，读取单元，还配置为在预设条件下，对写入第二目标数据的存储阵列进行读取操作，得到对应于每一存储单元的第二测试数据。
在一些实施例中，读取单元，还配置为在字线关闭后，控制字线电压小于第二电压，并持续第二预设时长；在持续第二预设时长后，开启字线，并在标准感应延迟时间内，执行电荷共享操作；在电荷共享操作结束后，通过感测放大器感测并放大与每一存储单元连接的位线上的电压，以读出与每一存储单元对应的第二测试数据。
在一些实施例中，控制单元，还配置为在持续第二预设时长之后，且在开启字线之前，控制字线电压等于第二电压。
在一些实施例中，存储单元还包括电容，电容的上极板与晶体管连接，控制单元，还配置为在控制字线电压小于第二电压，并持续第二预设时长的同时，控制电容下极板电压增大。
在一些实施例中，控制单元，还配置为在持续第二预设时长之后，且在开启字线之前，控制字线电压等于第二电压，且控制电容的下极板电压恢复至增大之前的电压。
在一些实施例中，缺陷检测装置还包括：预充电单元，配置为在写入目标数据之后，且在开启字线之前，对与每一存储单元连接的位线执行预充电操作。
这里需要指出的是：以上装置实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本公开装置实施例中未披露的技术细节，请参照本公开方法实施例的描述而理解。
需要说明的是，本公开实施例中，如果以软件功能模块的形式实现上述方法，并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本公开实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台电子设备（可以是个人计算机、服务器等）执行本公开各个实施例方法的全部或部分。而前述的存储介质包括：U盘、移动硬盘、ROM（Read Only Memory，只读存储器）、磁碟或者光盘等各种可以存储程序代码的介质。这样，本公开实施例不限制于任何特定的硬件和软件结合。
对应地，本公开实施例提供一种电子设备，包括：存储器和处理器，存储器存储有可在处理器上运行的计算机程序，处理器执行程序时实现上述实施例中提供的缺陷检测方法中的步骤。
对应地，本公开实施例提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述缺陷检测方法中的步骤。
这里需要指出的是：以上存储介质和设备实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本公开实施例存储介质和电子设备实施例中未披露的技术细节，请参照本公开方法实施例的描述而理解。
图13为本公开实施例提供的电子设备的一种硬件实体示意图，如图13所示，该电子设备130的硬件实体包括：处理器131、通信接口132和存储器133，其中，处理器131通常控制电子设备130的总体操作；通信接口132可以使电子设备130通过网络与其他电子设备或服务器或平台通信。
处理器131、通信接口132和存储器133通过总线进行连接。
存储器133配置为存储由处理器131可执行的指令和应用，还可以缓存待处理器131以及电子设备130中各模块待处理或已经处理的数据（例如，图像数据、音频数据、语音通信数据和视频通信数据），可以通过闪存（Flash）或随机访问存储器（Random AccessMemory，RAM）实现。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本公开各实施例中的各功能单元可以全部集成在一个处理模块中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (14)

1.一种缺陷检测方法，其特征在于，所述方法包括：
向待检测的存储阵列中写入目标数据；
在预设条件下，对写入所述目标数据的存储阵列进行测试处理，以确定出所述存储阵列中具有所述缺陷的存储单元；所述预设条件至少包括：控制所述存储阵列中的字线电压大于第一电压或者小于第二电压；所述第一电压为与所述字线连接的晶体管的开启电压，所述第二电压为所述晶体管的关闭电压。
2.根据权利要求1所述的方法，其特征在于，所述目标数据包括第一目标数据或第二目标数据；其中，所述第一目标数据为低电平，所述第二目标数据为高电平。
3.根据权利要求2所述的方法，其特征在于，在预设条件下，对写入所述目标数据的存储阵列进行测试处理，以确定出所述存储阵列中具有所述缺陷的存储单元，包括：
在所述预设条件下，对写入所述第一目标数据或所述第二目标数据的所述存储阵列进行读取操作，得到对应于每一所述存储单元的第一测试数据或者第二测试数据；
判断所述第一测试数据与所述第一目标数据的一致性，并将所述第一测试数据与所述第一目标数据不一致的存储单元确定为具有所述缺陷的存储单元；或者，判断所述第二测试数据与所述第二目标数据的一致性，并将所述第二测试数据与所述第二目标数据不一致的存储单元确定为具有所述缺陷的存储单元。
4.根据权利要求3所述的方法，其特征在于，所述测试数据包括第一测试数据；在所述预设条件下，对写入所述第一目标数据的存储阵列进行读取操作，得到对应于每一所述存储单元的第一测试数据，包括：
在字线开启之后，控制所述字线电压大于所述第一电压，并在第一预设时长内，执行电荷共享操作；
在电荷共享操作结束后，通过感测放大器感测并放大与每一所述存储单元连接的位线上的电压，以读出与每一所述存储单元对应的所述第一测试数据；
其中，所述第一预设时长大于或者等于标准感应延迟时间。
5.根据权利要求4所述的方法，其特征在于，所述存储单元还包括电容，所述电容的上极板与所述晶体管连接，所述方法还包括：
在控制所述字线电压大于所述第一电压的同时，控制所述电容的下极板电压增大。
6.根据权利要求3所述的方法，其特征在于，在所述预设条件下，对写入所述第二目标数据的存储阵列进行读取操作，得到对应于每一所述存储单元的第二测试数据，包括：
在字线关闭后，控制所述字线电压小于所述第二电压，并持续第二预设时长；
在持续所述第二预设时长后，开启所述字线，并在标准感应延迟时间内，执行电荷共享操作；
在电荷共享操作结束后，通过感测放大器感测并放大与每一所述存储单元连接的位线上的电压，以读出与每一所述存储单元对应的所述第二测试数据。
7.根据权利要求6所述的方法，其特征在于，在持续所述第二预设时长之后，且在开启所述字线之前，所述方法还包括：
控制所述字线电压恢复至所述第二电压。
8.根据权利要求6所述的方法，其特征在于，所述存储单元还包括电容，所述电容的上极板与所述晶体管连接，所述方法还包括：
在控制所述字线电压小于所述第二电压，并持续第二预设时长的同时，控制所述电容下极板电压增大。
9.根据权利要求8所述的方法，其特征在于，在持续所述第二预设时长之后，且在开启所述字线之前，所述方法还包括：
控制所述字线电压等于所述第二电压，且控制所述电容的下极板电压恢复至增大之前的电压。
10.一种缺陷检测装置，其特征在于，包括：
写入模块，配置为向待检测的存储阵列中写入目标数据；
测试处理模块，配置为在预设条件下，对写入所述目标数据的存储阵列进行测试处理，以确定出所述存储阵列中具有所述缺陷的存储单元；所述预设条件至少包括：控制所述存储阵列中的字线电压大于第一电压或者小于第二电压，所述第一电压为与所述字线连接的晶体管的开启电压，所述第二电压为所述晶体管的关闭电压。
11.根据权利要求10所述的装置，其特征在于，所述目标数据包括第一目标数据或第二目标数据；所述写入模块，配置为向待检测的存储阵列中写入所述第一目标数据或所述第二目标数据；其中，所述第一目标数据为低电平，所述第二目标数据为高电平；
所述测试处理模块包括：读取单元、第一判断单元和第二判断单元；
所述读取单元，配置为在所述预设条件下，对写入所述第一目标数据或所述第二目标数据的所述存储阵列进行读取操作，得到对应于每一所述存储单元的第一测试数据或者第二测试数据；
所述第一判断单元，配置为判断所述第一测试数据与所述第一目标数据的一致性，并将所述第一测试数据与所述第一目标数据不一致的存储单元确定为具有所述缺陷的存储单元；
所述第二判断单元，配置为判断所述第二测试数据与所述第二目标数据的一致性，并将所述第二测试数据与所述第二目标数据不一致的存储单元确定为具有所述缺陷的存储单元。
12.根据权利要求10所述的装置，其特征在于，所述存储单元还包括电容，电容的上极板与晶体管连接，所述缺陷检测装置还包括：控制单元；
所述控制单元配置为：在控制所述字线电压大于所述第一电压的同时，控制所述电容的下极板电压增大；在持续第二预设时长之后，且在开启所述字线之前，控制所述字线电压恢复至所述第二电压；在控制所述字线电压小于所述第二电压，并持续所述第二预设时长的同时，控制所述电容下极板电压增大；在持续所述第二预设时长之后，且在开启所述字线之前，控制所述字线电压等于所述第二电压，且控制所述电容的下极板电压恢复至增大之前的电压。
13.一种电子设备，其特征在于，包括：存储器和处理器，所述存储器存储有可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现权利要求1至9任一项所述方法中的步骤。
14.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至9任一项所述方法中的步骤。
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