CN114999543A - 感测放大电路、存储装置、操作方法及系统 - Google Patents

感测放大电路、存储装置、操作方法及系统 Download PDF

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CN114999543A CN202210698308.2A CN202210698308A CN114999543A CN 114999543 A CN114999543 A CN 114999543A CN 202210698308 A CN202210698308 A CN 202210698308A CN 114999543 A CN114999543 A CN 114999543A
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杜智超
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Abstract

本公开实施例提供一种感测放大电路、存储装置、操作方法及系统。感测放大电路应用于存储装置，存储装置至少包括与存储单元耦接的位线；位线包括目标位线和参考位线；感测放大电路包括：感测放大模块，包括多个晶体管；感测放大模块至少用于感测及放大目标位线与参考位线上的电压差信号；第一隔离单元，连接感测放大模块和目标位线，且第一隔离单元由第一控制信号控制；第二隔离单元，连接感测放大模块和参考位线，且第二隔离单元由第二控制信号控制；其中，第一控制信号用于在第一时刻控制第一隔离单元切换为导通状态；第二控制信号用于在第二时刻控制第二隔离单元切换为导通状态；第一时刻与第二时刻为不同时刻。

Description

感测放大电路、存储装置、操作方法及系统
技术领域
本公开涉及存储器领域，涉及但不限于一种感测放大电路、存储装置、操作方法及系统。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。由于在现实中晶体管会有漏电电流的现象，导致电容上所存储的电荷数量并不足以正确的判别数据。因此在使用过程中需要对DRAM进行周期性地充电，也就是动态刷新。
感测放大电路(Sense Amplifier，SA)是实现DRAM读写以及动态刷新的重要组件，其原理是通过差分放大的原理感应目标位线上的微小电压变化并放大以转换为数字信号。感测放大电路的感测裕度衡量是实现准确感测的重要参数，因此，如何提升感测放大电路的感测裕度以提升感测准确性是本领域亟待解决的问题之一。
发明内容
有鉴于此，本公开实施例提供了一种感测放大电路、存储装置、操作方法及系统。
第一方面，本公开实施例提供一种感测放大电路，应用于存储装置，所述存储装置至少包括与存储单元耦接的位线；所述感测放大电路包括：
感测放大模块，包括多个晶体管；所述感测放大模块至少用于感测及放大所述目标位线与参考位线上的电压差信号；
第一隔离单元，连接所述感测放大模块和所述目标位线，且所述第一隔离单元由第一控制信号控制；
第二隔离单元，连接所述感测放大模块和所述参考位线，且所述第二隔离单元由第二控制信号控制；
其中，所述第一控制信号用于在第一时刻控制所述第一隔离单元切换为导通状态；所述第二控制信号用于在第二时刻控制所述第二隔离单元切换为导通状态；所述第一时刻与所述第二时刻为不同时刻。
在一些实施例中，所述第一控制信号用于在对所述目标位线耦接的存储单元执行读取操作的过程中，在所述第一时刻控制所述第一隔离单元切换为导通状态；
所述第二控制信号用于在对所述目标位线耦接的存储单元执行读取操作的过程中，在所述第二时刻控制所述第二隔离单元切换为导通状态。
在一些实施例中，所述第一控制信号用于在第一时刻控制所述第一隔离单元切换为导通状态，以使所述目标位线与所述感测放大模块电连接；
所述第二控制信号用于在所述第二时刻控制所述第二隔离单元切换为导通状态，以使所述参考位线与所述感测放大模块电连接；
其中，所述第一时刻晚于所述第二时刻。
在一些实施例中，所述第一时刻与所述第二时刻之间的时段内，所述目标位线与所述存储单元进行电荷共享；所述感测放大模块用于执行预感测操作，并对所述参考位线进行充电或放电，以增大所述目标位线与所述参考位线之间的电压差。
在一些实施例中，所述第一时刻之后的预定时段内，所述感测放大模块用于执行感测和放大操作，以使所述目标位线与所述参考位线的电压分别达到与读取数据对应的预设电压。
在一些实施例中，所述感测放大模块的多个晶体管包括：
第一P型晶体管，其栅极通过所述第一隔离单元与所述目标位线连接，其源极与第一电压节点连接；
第二P型晶体管，其栅极通过所述第二隔离单元与所述参考位线连接，其源极与所述第一电压节点连接；
第一N型晶体管，其栅极与所述目标位线连接，其漏极与所述第一P型晶体管的漏极连接，其源极与第二电压节点连接；
第二N型晶体管，其栅极与所述参考位线连接，其漏极与所述第二P型晶体管的漏极连接，其源极与所述第二电压节点连接。
在一些实施例中，所述感测放大电路还包括：
第一偏移消除单元，连接在所述目标位线与所述第一P型晶体管的漏极之间；
第二偏移消除单元，连接在所述参考位线与所述第二P型晶体管的漏极之间；
其中，所述第一偏移消除单元和所述第二偏移消除单元用于校准所述感测放大模块的多个晶体管之间阈值电压失配导致的偏移电压。
在一些实施例中，所述感测放大模块的多个晶体管包括：
第三P型晶体管，其栅极与所述目标位线连接，其源极与第三电压节点连接，其漏极通过所述第二隔离单元与所述参考位线连接；
第四P型晶体管，其栅极与所述参考位线连接，其源极与所述第三电压节点连接，其漏极通过所述第一隔离单元与所述目标位线连接；
第三N型晶体管，其栅极与所述目标位线连接，其漏极与所述第三P型晶体管的漏极连接，其源极与第四电压节点连接；
第四N型晶体管，其栅极与所述参考位线连接，其漏极与所述第四P型晶体管的漏极连接，其源极与第四电压节点连接。
在一些实施例中，所述感测放大电路还包括：
第三偏移消除单元，连接在所述目标位线与所述第三P型晶体管的漏极之间；
第四偏移消除单元，连接在所述参考位线与所述第四P型晶体管的漏极之间；
其中，所述第三偏移消除单元和所述第四偏移消除单元用于校准所述感测放大模块的多个晶体管之间阈值电压失配导致的偏压电压。
第二方面，本公开实施例提供一种存储装置的操作方法，所述存储装置包括感测放大电路、存储单元、存储单元选择晶体管、字线和位线，所述方法包括：
向所述字线施加开启电压，导通所述存储单元选择晶体管，使所述存储单元与所述目标位线进行电荷共享；
向所述感测放大电路的第二隔离单元施加第二控制信号，以使所述感测放大电路的感测放大模块与所述参考位线电连接；
向所述感测放大电路的第一隔离单元施加第一控制信号，以使所述感测放大电路的感测放大模块与所述目标位线电连接；
其中，所述第一控制信号用于在第一时刻控制所述第一隔离单元切换为导通状态；所述第二控制信号用于在第二时刻控制所述第二隔离单元切换为导通状态；所述第一时刻与所述第二时刻为不同时刻。
在一些实施例中，所述向所述感测放大电路的第一隔离单元施加第一控制信号，包括：
在第一时刻向所述第一隔离单元施加所述第一控制信号；
所述向所述感测放大电路的第二隔离单元施加第二控制信号，包括：
在第二时刻向所述第二隔离单元施加所述第二控制信号；
其中，所述第一时刻晚于所述第二时刻。
在一些实施例中，所述方法还包括：
在所述第二时刻将所述感测放大模块的第一电压节点的电压由预充电电压切换至第一电源电压；
在所述第二时刻将所述感测放大模块的第二电压节点的电压由所述预充电电压切换至第二电源电压；
其中，所述第一电源电压用于提供至所述感测放大模块中的P型晶体管的源极；所述第二电源电压用于提供至所述感测放大模块中的N型晶体管的源极。
在一些实施例中，所述方法还包括：
在所述第一时刻与所述第二时刻之间的时段内，所述存储单元与所述目标位线继续进行所述电荷共享；
所述感测放大模块执行预感测操作，对所述参考位线进行充电或放电，以增大所述目标位线与所述参考位线之间的电压差。
在一些实施例中，所述方法还包括：
在所述第一时刻之后的预定时段内，所述感测放大模块执行感测和放大操作，以使所述目标位线与所述参考位线的电压分别达到与读取数据对应的预设电压。
在一些实施例中，向所述字线施加开启电压之前，所述方法还包括：
向所述目标位线施加预充电电压；
对所述目标位线、参考位线以及所述感测放大电路执行偏移校准操作。
第三方面，本公开实施例还提供一种存储装置，包括：
由多个存储单元构成的存储阵列；
与所述存储单元耦接的存储单元选择晶体管；
与所述存储单元选择晶体管耦接的字线和位线；
上述任一实施例所述的感测放大电路，其中，所述感测放大电路耦接于所述位线。
第四方面，本公开实施例还提供一种存储器系统，包括：
控制器；
与所述控制器耦接的存储装置；其中，所述存储装置包括上述任一实施例所述感测放大电路。
本公开实施例提供的感测放大电路，感测放大模块分别通过第一隔离单元和第二隔离单元与目标位线和参考位线连接。第一隔离单元与第二隔离单元采用分时控制的方式在不同时刻导通，这样，感测放大模块可以在不同时刻先后作用于参考位线和目标位线，从而在增大感测到的目标位线与参考位线上的电压差，进而增大感测裕度。如此，可以有效减少由于感测裕度过小和耦合噪声导致的感测错误，提升感测的准确性，进而提升存储装置的性能。
附图说明
图1为一实施例中的感测放大器的电路结构示意图；
图2为一实施例中的感测放大器对于读取操作的控制时序图；
图3为一实施例中读取操作过程中目标位线与参考位线上的电压变化曲线图；
图4为本公开实施例提供的一种感测放大电路的结构示意图；
图5为本公开实施例提供的感测放大电路对于读取操作的控制时序图；
图6为本公开实施例中读取操作过程中目标位线与参考位线上的电压变化曲线图；
图7为本公开实施例提供的另一种感测放大电路的结构示意图；
图8为本公开实施例提供的又一种感测放大电路的结构示意图；
图9为本公开实施例提供的又一种感测放大电路的结构示意图；
图10为本公开实施例提供的又一种感测放大电路的结构示意图；
图11为本公开实施例提供的一种存储装置的操作方法的流程图；
图12为本公开实施例提供的感测放大电路对于读取操作的控制时序图；
图13为本公开实施例提供的一种存储装置的结构框图；
图14为本公开实施例提供的一种存储器系统的结构框图。
具体实施方式
为了便于理解本公开，下面将参照相关附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。
除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
感测放大器(Sense Amplifier，SA)又称为传感放大器、灵敏放大器或感应放大器等。SA广泛应用于存储装置中，尤其是易失性存储器如DRAM，SRAM(Static Random-AccessMemory，静态随机存取存储器)等的重要组成部分。SA可以由交叉耦合的晶体管构成，其作用在于利用差分放大的原理，感测目标位线上的微小电压变化并将其放大，从而实现信号的读写以及刷新等操作。
感测裕度是决定SA准确性以及存储装置感测良率的重要因素之一。当晶体管之间阈值电压失配时，则容易导致SA感测错误。因此，在一些实施例中，可以通过偏移消除(Offset Canceling，OC)传感放大器来实现偏移校准。图1示出了一种感测放大器的电路结构，如图1所示，SA包括交叉耦合的两个PMOS以及两个NMOS共4个晶体管，并且分别连接至SA的电压控制端SAP以及SAN。此外，目标位线(Target Bit Line，BLT)与参考位线(ReferenceBit Line，BLB)分别通过偏移消除单元OC与上述4个晶体管连接，连接点位于PMOS与NMOS的连接点之间，设为SABLT以及SABLB，即BLT通过OC与SABLB连接，BLB通过OC与SABLT连接。BLT与BLB连接的OC通过同一偏移消除信号控制。此外，BLT与BLB还通过隔离单元(Isolation，ISO)连接至SABLT以及SABLB，即BLT通过ISO连接SABLT，BLB通过ISO连接SABLB。并且BLT与BLB连接的ISO通过同一隔离信号控制。
上述感测放大器对于读取操作的控制时序如图2所示，在t1至t2时段，ISO以及OC的控制端均为高电平使得上述ISO以及OC处于导通状态；SAP以及SAN的电压为相等预充电电压VBLP，此时目标字线(Target Word Line，WLT)电压为低电平，即目标字线处于关闭状态。目标位线、参考位线上的电压均为预充电电压VBLP。这一时段为预充电阶段，在这一时段内，SA处于平衡状态，位线及SA各点电压均处于预充电电压VBLP。
在t2至t3时段，目标字线仍未打开，ISO切换为低电平的关闭状态，OC仍保持在打开状态，而SAP以及SAN则分别提供高电源电压VCORE和低电源电压VSS。在这一阶段内，实现偏移校准，以抵消感测放大模块晶体管之间阈值电压失配带来的偏移电压。
在t3至t4时段，目标字线打开，目标字线和目标位线共同耦接的存储单元选择晶体管导通，存储单元中的电荷与目标位线中的电荷实现电荷共享，而参考位线则不进行电荷共享。此时ISO保持断开的状态，OC切换为断开的状态，SAP以及SAN恢复至预充电电压VBLP。
在t4时刻，SAP以及SAN重新切换至高电源电压VCORE和低电源电压VSS，然后在t5时刻将ISO切换为高电平使隔离单元ISO连接至导通状态，进入感测及放大操作，使目标位线及参考位线的电压分别达到与读取数据对应的电源电压幅度，以便读取出数据。
在上述实施例中，t4至t5时段内BLT与BLB之间的电压差△V即为感测电压差。在t3至t4电荷共享阶段内，BLT与存储单元进行电荷共享，而BLB则不进行电荷共享，从而出现电压差。然而，在t4至t5时段以及t5开始的时刻，BLT与BLB两者的电压会受到耦合噪声的影响，导致感测电压差缩小，也就导致了感测裕度不足。尤其是在对孤立的数据0(D0)这种数据类型进行感测的情况下，该现象更为明显。这里，孤立的数据0是指当前读取的存储单元内数据为D0，而相邻的其他位线耦接的存储单元内数据为数据1(D1，与D0不同)，这样，则会加重读取过程中的耦合噪声，进而导致SA感测错误。示例性地，上述数据0可以为低电源电压VSS，数据1可以为高电源电压VCORE。
如图3所示，t5开始的时刻BLB与BLT的电压差△V缩小，导致SA感测放大后的信号与实际数据相反。
基于此，本公开实施例提供一种感测放大电路，用于提升感测裕度，降低感测错误的发生概率。
如图4所示，本公开实施例提供的感测放大电路，应用于存储装置，存储装置包括存储单元、存储单元选择晶体管、字线和位线；字线以及位线分别通过存储单元选择晶体管与各存储单元耦接。位线包括：目标位线BLT和参考位线BLB；感测放大电路100包括：
感测放大模块110，包括多个晶体管；感测放大模块110至少用于感测及放大目标位线BLT与参考位线BLB上的电压差信号；
第一隔离单元120，连接感测放大模块110和目标位线BLT，且第一隔离单元120由第一控制信号ISOT控制；
第二隔离单元130，连接感测放大模块110和参考位线BLB，且第二隔离单元130由第二控制信号ISOB控制；
其中，第一控制信号ISOT用于在第一时刻控制第一隔离单元120切换为导通状态；第二控制信号ISOB用于在第二时刻控制第二隔离单元130切换为导通状态；第一时刻与第二时刻为不同时刻。
上述字线包括目标字线和非目标字线，且可以耦接到多个存储单元选择晶体管；其中，目标字线和非目标字线用于控制耦接的所述多个存储单元选择晶体管分别处于导通状态和关闭状态。
位线包括目标位线和非目标位线，且可以耦接到多个存储单元选择晶体管；其中，所述目标位线与所述目标字线共同耦接的存储单元选择晶体管处于导通状态。所述非目标位线包括：参考位线，其与目标位线耦接到同一个感测放大电路，且可以耦接到零个或多个存储单元选择晶体管；其他非目标位线，其耦接的感测放大电路和/或存储单元选择晶体管处于关闭状态。
上述第一隔离单元120处于导通状态时，目标位线BLT与感测放大模块110之间连接，而在第一隔离单元120处于断开状态时，目标位线BLT与感测放大模块相互隔离。第二隔离单元130处于导通状态时，参考位线BLB与感测放大模块110之间连接，而在第二隔离单元130处于断开状态时，参考位线BLB与感测放大模块110相互隔离。
在本公开实施例中，第一隔离单元120与第二隔离单元130在第一控制信号ISOT与第二控制信号IOSB的控制下分别在不同的时刻导通，也就是说，目标位线BLT与参考位线BLB会在不同的时刻连接到感测放大模块。这样，目标位线BLT与参考位线BLB会分别在不同时刻通过感测放大模块进行充电或放电，而在此之前目标位线BLT与参考位线BLB会维持在电荷共享的状态。
在一些实施例中，第一控制信号用于在对目标位线耦接的存储单元执行读取操作的过程中，在第一时刻控制第一隔离单元切换为导通状态；
第二控制信号用于在对目标位线耦接的存储单元执行读取操作的过程中，在第二时刻控制第二隔离单元切换为导通状态。
需要说明的是，这里的存储单元还与目标字线耦接，目标字线与目标位线均通过存储单元选择晶体管与存储单元连接。字线连接在存储单元选择晶体管的控制极，用于选通存储单元选择晶体管。目标字线所连接的存储单元选择晶体管即为导通状态，使得存储单元与目标位线之间电连接。
可以理解的是，在第一时刻控制第一隔离单元切换为导通状态，即在第一时刻向第一隔离单元施加能够使其导通的第一控制信号，第一隔离单元在第一控制信号的作用下快速地由截止状态切换为导通状态。上述在第二时刻控制第二隔离单元切换为导通状态同样如此。
由于在本公开实施例中，施加上述第一控制信号与第二控制信号的目的在于使第一隔离单元与第二隔离单元在不同的时刻切换状态，故为了便于理解，可以忽略施加第一控制信号到第一隔离单元切换状态之间的时差。即可以简单地认为第一隔离单元在上述第一时刻切换为导通状态；第二隔离单元在第二时刻切换为导通状态。
由于第一控制信号ISOT与第二控制信号IOSB分别在不同时刻将第一隔离单元120与第二隔离单元130切换为导通状态，因此对应的参考位线BLB与目标位线BLT会先后被充电或放电。这样，在第一隔离单元120与第二隔离单元130一个导通且另一个截止的时段内，目标位线BLT与参考位线BLB上的电压差会被增大，从而实现了感测裕度的增大。
在一些实施例中，第一控制信号ISOT用于在第一时刻控制第一隔离单元120切换为导通状态，以使目标位线BLT与感测放大模块110电连接；
第二控制信号ISOB用于在第二时刻控制第二隔离单元130切换为导通状态，以使参考位线与感测放大模块电连接；
其中，第一时刻晚于第二时刻。
在其他实施例中，隔离单元120耦接的位线也可以表现为参考位线，此时其控制时序与上述ISOB相同。隔离单元130耦接的位线也可以表现为目标位线，此时控制时序与上述ISOT相同。
示例性地，如图5所示，ISOB在t4时刻切换为高电平，使其控制的第二隔离单元130切换为导通状态，ISOT在t5时刻切换为高电平，使其控制的第一隔离单元120切换为导通状态。
在一些实施例中，第一时刻与第二时刻之间的时段内，目标位线继续进行电荷共享；感测放大模块用于执行预感测操作，以增大目标位线与参考位线之间的电压差。
如图5所示，即t4至t5的时段内，BLT与存储单元进行电荷共享，感测放大模块可以进行预感测对BLB进行充电或放电。在其他实施例中，上述目标位线在第一时刻与第二时刻之间的时段内也可以保持电荷量不变，而感测放大模块则对BLB进行充电或放电。
这样，在一些实施例中，目标位线BLT与参考位线BLB上的信号变化则会如图6所示，在t4时刻BLB电压上升，BLT电压继续下降和/或维持不变。在t5时刻由于耦合噪声影响导致BLT电压出现一次小的上升尖峰，然而由于此时BLB的电压已经升高到一定程度，因此BLT与BLB之间的电压差足够被感测放大模块感测，从而不会造成感测错误。故在t5时刻后BLT上的电压会继续下降至读取数据对应的电源电压值。
从图6可以看出，相对于图3中感测错误的情况，在t5时刻BLT与BLB之间的电压差△V2明显大于△V1，从而使得感测放大模块有足够的感测裕度，进而达到提升感测准确性的效果。
在一些实施例中，第一时刻之后的预定时段内，感测放大模块110用于执行感测和放大操作，以使目标位线BLT与参考位线BLB的电压分别达到与读取数据对应的预设电压。
在本公开实施例中，在第一时刻，第一隔离单元120以及第二隔离单元130均为导通状态，也就是SA进入了放大阶段。此时BLT与BLB上的电压会根据感测的结果被分别放大至与不同的电源电压幅度，从而能够被读取出数据。示例性地，当BLT电压降低至低电源电压VSS且BLB上的电压升高至高电源电压VCORE时，可以读取到数据0，这里数据0对应的电压值可以为0，也可以为其他数值。
在一些实施例中，如图7所示，感测放大模块110的多个晶体管包括：
第一P型晶体管P1，其栅极通过第一隔离单元120与目标位线BLT连接，其源极与第一电压节点SAP连接；
第二P型晶体管P2，其栅极通过第二隔离单元130与参考位线BLB连接，其源极与第一电压节点SAP连接；
第一N型晶体管N1，其栅极与目标位线BLT连接，其漏极与第一P型晶体管的漏极连接，其源极与第二电压节点SAN连接；
第二N型晶体管N2，其栅极与参考位线BLB连接，其漏极与第二P型晶体管的漏极连接，其源极与第二电压节点SAN连接。
上述P型晶体管可以为PMOS晶体管，N型晶体管可以为NMOS晶体，即在SA中使用MOS晶体管，在其他实施例中也可以采用其他类型的晶体管，例如双极型晶体管等。这里提供的是SA的一种实现形式，交叉设置的PMOS能够实现对连接在他们之间的信号的放大作用。例如，设第一P型晶体管P1与第一N型晶体管N1之间的连接点为SABLB，第二P型晶体管P2与第二N型晶体管N2之间的连接点为SABLT。在这两个点上的电压相等，且SAP与SAN均处于预充电电压时，PMOS与NMOS均处于关断的状态，不存在电压放大的过程。
当第一隔离单元120或者第二隔离单元130导通时，目标位线BLT或参考位线BLB上的电压差被传递至上述SABLT或者SABLB节点。例如，当第一隔离单元130首先被导通(第二隔离单元120此时仍为截止状态)时，第一电压节点SAP的电压为高电源电压VCORE，第二电压节点SAN的电压为低电源电压VSS。此时，参考位线BLB上的电压传递至SABLB节点。假设目标位线BLT与目标字线共同耦接的存储单元选择晶体管耦接的存储单元存储的数据为0，参考位线BLB则被充电至更高的电平电压。此时，受参考位线BLB上电荷量增加的影响，第二N型晶体管N2的下拉能力增强，SABLT节点的电压被拉低至更低的电平电压。第一P型晶体管P1的上拉能力增强，使得SABLB节点上的电压被进一步拉高至更高的电平电压。此时第二P型晶体管P2以及第一N型晶体管N1分别具有较弱的上拉和下拉能力。
由于参考位线BLB与SABLB节点已经通过第一隔离单元130导通，因此，参考位线BLB上的电压也会随SABLB节点的电压被进一步拉高。
在下一时段第二隔离单元120也被导通，此时参考位线BLT与目标位线BLT上的电压差比较大足以抵消耦合噪声带来的影响。之后，参考位线BLB的电压继续升高直至达到高电源电压VCORE，目标位线BLT上的电压继续降低至低电源电压VSS。如此，便可以通过参考位线BLB以及目标位线BLT读出存储单元的数据为0。
在一些实施例中，如图8所示，感测放大电路100还包括：
第一偏移消除单元OC1，连接在目标位线BLT与第一P型晶体管P1的漏极之间；
第二偏移消除单元OC2，连接在参考位线BLB与第二P型晶体管P2的漏极之间；
其中，第一偏移消除单元OC1和第二偏移消除单元OC2用于校准感测放大模块晶体管之间阈值电压失配导致的偏移电压。
在本公开实施例中，感测放大电路100可以利用偏移消除单元OC、第一隔离单元ISOT以及第二隔离单元ISOB平衡目标位线BLT、参考位线BLB以及SA之间的电压。其原理主要可以在目标字线开启之前的预充电阶段，连接SA与目标位线BLT及参考位线BLB，使他们电压均处于预充电电压。
在一些实施例中，如图9所示，感测放大模块110的多个晶体管包括：
第三P型晶体管P3，其栅极与目标位线BLT连接，其源极与第三电压节点SAP连接，其漏极通过第二隔离单元ISOB与参考位线BLB连接；
第四P型晶体管P4，其栅极与参考位线BLB连接，其源极与第三电压节点SAP连接，其漏极通过第一隔离单元ISOT与目标位线BLT连接；
第三N型晶体管N3，其栅极与目标位线BLT连接，其漏极与第三P型晶体管P3的漏极连接，其源极与第四电压节点SAN连接；
第四N型晶体管N4，其栅极与参考位线BLB连接，其漏极与第四P型晶体管P4的漏极连接，其源极与第四电压节点SAN连接。
这里提供的是不同于上述图7中的另一种感测放大电路，与图7的原理相似，该感测放大电路中的第一隔离单元ISOT与第二隔离单元ISOB的控制端同样采用不同的信号控制，并分别在不同的时刻导通。
如此，也可以提升该感测放大电路的感测裕度，提升感测的准确性。
在一些实施例中，如图10所示，感测放大电路还包括：
第三偏移消除单元OC3，连接在目标位线BLT与第三P型晶体管P3的漏极之间；
第四偏移消除单元OC4，连接在参考位线BLB与第四P型晶体管P4的漏极之间；
其中，第三偏移消除单元OC3和第四偏移消除单元OC4用于校准感测放大模块中晶体管之间的阈值电压失配导致的偏移电压。
在本公开实施例中，图10所示的感测放大电路也可以采用与图8中类似的偏移消除单元OC、第一隔离单元ISOT以及第二隔离单元ISOB平衡目标位线BLT、参考位线BLB以及SA之间的电压。
本公开实施例提供一种存储装置的操作方法，存储装置包括感测放大电路、存储单元、存储单元选择晶体管、字线和位线，这里的感测放大电路可以为上述任一实施例中所涉及的感测放大电路。
如图11所示，该方法包括：
步骤S101、向字线施加开启电压，导通存储单元选择晶体管，使存储单元与目标位线进行电荷共享；
步骤S102、向感测放大电路的第二隔离单元施加第二控制信号，以使感测放大电路的感测放大模块与参考位线电连接；
步骤S103、向感测放大电路的第一隔离单元施加第一控制信号，以使感测放大电路的感测放大模块与目标位线电连接；
其中，第一控制信号用于在第一时刻控制第一隔离单元切换为导通状态；第二控制信号用于在第二时刻控制第二隔离单元切换为导通状态；第一时刻与第二时刻为不同时刻。
这里以数据读取操作为例，如图12所示，在向目标字线施加开启电压后，在t3至t4时段内，存储单元会与通过存储单元选择晶体管耦接的目标位线发生电荷共享，使得目标位线上的电压发生变化。需要说明的是，目标位线与参考位线在此之前处于相等的预充电压电位和/或偏移校准阶段后的校准电压电位。另外，目标位线与通过存储单元选择晶体管耦接的电容进行电荷共享，故目标位线在电荷共享后的电荷量会增加或减少，导致目标位线电压变化。
在本公开实施例中，第一隔离单元与第二隔离单元分别用于连接目标位线与SA(感测放大模块)或者参考位线与SA。故上述步骤S102与步骤S103分别在不同时刻执行。示例性地，可以先向第二隔离单元施加第二控制信号导通SA与参考位线，使得参考位线的电压进一步变化，增大目标位线与参考位线之间的电压差。在另一实施例中，也可以先向第一隔离单元施加第一控制信号导通SA与目标位线，使得目标位线电压进一步变化以增大目标位线与参考位线之间的电压差。
在实际应用中，第二隔离单元和第一隔离单元导通的顺序可以根据实际访问的存储单元来确定。
通过分时导通第一隔离单元以及第二隔离单元，可以在SA进入感测放大阶段之前增大目标位线与参考位线之间的电压差，提升SA的感测裕度，从而提升存储装置性能。
在一些实施例中，向感测放大电路的第一隔离单元施加第一控制信号，包括：
在第一时刻向第一隔离单元施加第一控制信号；
向感测放大电路的第二隔离单元施加第二控制信号，包括：
在第二时刻向第二隔离单元施加第二控制信号；
其中，第一时刻晚于第二时刻。
这里，第二时刻到第一时刻之间的时段内，目标位线与参考位线之间的电压差被增大，而在第一时刻后，SA进入感测放大阶段，从而可以正确读取数据。示例性地，如图12所示，在t4至t5的时间段目标位线BLT与参考位线BLB之间的电压差△V被放大，在t5时刻后第一隔离单元以及第二隔离单元的控制信号ISOT和ISOB均为高电平，即两者均导通，从而使得SA进入感测放大阶段。
从图12中可以看出，在t4时刻，由于先开启了第二隔离单元(ISOB升高至高电平)，SA上的SABLT节点电压增大，SABLB节点电压减小。这样，在t5时刻，被预感测放大的SABLT和SABLB可以帮助抵消部分耦合噪声，并加速感测及放大操作。
在一些实施例中，如图12所示，上述方法还包括：
在第二时刻将感测放大模块的第一电压节点的电压由预充电电压切换至第一电源电压；
在第二时刻将感测放大模块的第二电压节点的电压由预充电电压切换至第二电源电压；
其中，第一电源电压用于提供至感测放大模块中的P型晶体管的源极；第二电源电压用于提供至感测放大模块中的N型晶体管的源极。
也就是说，在本公开实施例中，在t4时刻切换ISOB使第二隔离单元导通的时，会同时将第一电压节点SAP以及第二电压节点SAN的电压由预充电电压分别切换至高电源电压VCORE和低电源电压VSS。
在一些实施例中，上述方法还包括：
在第一时刻与第二时刻之间的时段内，存储单元与目标位线继续进行电荷共享；
感测放大模块执行预感测操作，对参考位线进行充电或放电，以增大目标位线与参考位线之间的电压差。
如图12所示，在t4至t5时段内，由于ISOB首先切换至高电平使得BLB提前与SA连接，从而根据电荷分享的结果，BLB被逐渐充电或放电至与SABLB节点一致，从而实现感测放大模块的预感测操作。在此过程中存储单元与位线继续进行电荷共享。在其他实施例中，上述目标位线BLT在第一时刻与第二时刻之间的时段内也可以保持电荷量不变，而感测放大模块则对BLB进行充电或放电。
在一些实施例中，上述方法还包括：
在第一时刻之后的预定时段内，感测放大模块执行感测和放大操作，以使目标位线与参考位线的电压分别达到与读取数据对应的预设电压。
如图12所示，在t5时刻后，ISOT以及ISOB都切换至了高电平，使得目标位线BLT与参考位线BLB均与感测放大模块连接，从而进入了感测和放大阶段。
最终，BLT与BLB的电压会放大至与电源电压一致，从而便于读取对应的数据。示例性地，如图12所示，BLT的电压升高至高电源电压VCORE，BLB的电压则降低至低电源电压VSS，此时BLT与BLB上的电压状态用于表示数据1，如此就实现了数据的读取。
在一些实施例中，向字线施加开启电压之前，方法还包括：
向目标位线和参考位线施加预充电电压；
对目标位线、参考位线以及感测放大电路执行偏移校准操作。
如图12所示，在t3时刻目标字线WL打开，目标位线BLT与存储单元之间进行电荷共享，而参考位线BLB则不与存储单元进行电荷共享。在此之前，t1至t2的时段内，ISOT与ISOB均为导通状态，且第一电压节点SAP与第二电压节点SAN均为预充电电压VBLP。此时执行预充电操作，使得位线目标BLT、参考位线BLB、SABLT节点与SABLB节点的电压为预充电电压VBLP。
在t2至t3时段，第一电压节点SAP与第二电压节点SAN分别切换至高电源电压VCORE以及低电源电压VSS。此时偏移校准模块OC处于开启的状态，从而进行偏移校准，以抵消晶体管阈值电压失配带来的影响。
除此之外，本公开实施例还提供一种存储装置，如图13所示，该存储装置200包括：
由多个存储单元211构成的存储阵列210；
与存储单元耦接存储单元选择晶体管212；
与存储单元选择晶体管耦接的字线WL以及位线BL；
上述任一实施例的感测放大电路100，其中，感测放大电路100耦接于位线。
此外，该存储装置还包括外围电路220，并且外围电路220与字线WL耦接，用于向字线WL提供控制信号。外围电路220还可以与感测放大电路100耦接，外围电路220还可以包括接口，使得感测放大电路100以及存储单元阵列210与外部的控制装置实现信号通信。
上述实施例中的感测放大电路100应用于该存储装置200时，可以提升存储装置的性能，降低读写错误的概率。
本公开实施例还提供一种存储器系统，如图14所示，该系统300包括：
控制器310；
与控制器310耦接的存储装置320；其中，存储装置320包括上述任一实施例感测放大电路100。
此外，该系统还可以包括主机330，主机通过I/O接口与控制器310连接，并能够向控制器310发送指令和数据，并可以通过控制器310读取存储器320中存储的数据。
这里，控制器310用于控制存储装置320的读写以及刷新等操作，其与存储装置320的感测放大电路100连接，并可以向感测放大电路100施加电压。并且，控制器310还与存储装置320的字线以及位线等连接，可以用于向字线或位线施加电压或者检测位线电压等。
需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种感测放大电路，其特征在于，应用于存储装置，所述存储装置至少包括与存储单元耦接的位线；所述位线包括目标位线和参考位线；所述感测放大电路包括：
感测放大模块，包括多个晶体管；所述感测放大模块至少用于感测及放大所述目标位线与参考位线上的电压差信号；
第一隔离单元，连接所述感测放大模块和所述目标位线，且所述第一隔离单元由第一控制信号控制；
第二隔离单元，连接所述感测放大模块和所述参考位线，且所述第二隔离单元由第二控制信号控制；
其中，所述第一控制信号用于在第一时刻控制所述第一隔离单元切换为导通状态；所述第二控制信号用于在第二时刻控制所述第二隔离单元切换为导通状态；所述第一时刻与所述第二时刻为不同时刻。
2.根据权利要求1所述的感测放大电路，其特征在于，所述第一控制信号用于在对所述目标位线耦接的存储单元执行读取操作的过程中，在所述第一时刻控制所述第一隔离单元切换为导通状态；
所述第二控制信号用于在对所述目标位线耦接的存储单元执行读取操作的过程中，在所述第二时刻控制所述第二隔离单元切换为导通状态。
3.根据权利要求2所述的感测放大电路，其特征在于，所述第一控制信号用于在第一时刻控制所述第一隔离单元切换为导通状态，以使所述目标位线与所述感测放大模块电连接；
所述第二控制信号用于在所述第二时刻控制所述第二隔离单元切换为导通状态，以使所述参考位线与所述感测放大模块电连接；
其中，所述第一时刻晚于所述第二时刻。
4.根据权利要求3所述的感测放大电路，其特征在于，所述第一时刻与所述第二时刻之间的时段内，所述目标位线与所述存储单元进行电荷共享；所述感测放大模块用于执行预感测操作，并对所述参考位线进行充电或放电，以增大所述目标位线与所述参考位线之间的电压差。
5.根据权利要求4所述的感测放大电路，其特征在于，所述第一时刻之后的预定时段内，所述感测放大模块用于执行感测和放大操作，以使所述目标位线与所述参考位线的电压分别达到与读取数据对应的预设电压。
6.根据权利要求1至5任一所述的感测放大电路，其特征在于，所述感测放大模块的多个晶体管包括：
第一P型晶体管，其栅极通过所述第一隔离单元与所述目标位线连接，其源极与第一电压节点连接；
第二P型晶体管，其栅极通过所述第二隔离单元与所述参考位线连接，其源极与所述第一电压节点连接；
第一N型晶体管，其栅极与所述目标位线连接，其漏极与所述第一P型晶体管的漏极连接，其源极与第二电压节点连接；
第二N型晶体管，其栅极与所述参考位线连接，其漏极与所述第二P型晶体管的漏极连接，其源极与所述第二电压节点连接。
7.根据权利要求6所述的感测放大电路，其特征在于，所述感测放大电路还包括：
第一偏移消除单元，连接在所述目标位线与所述第一P型晶体管的漏极之间；
第二偏移消除单元，连接在所述参考位线与所述第二P型晶体管的漏极之间；
其中，所述第一偏移消除单元和所述第二偏移消除单元用于校准所述感测放大模块的多个晶体管之间的阈值电压失配导致的偏移电压。
8.根据权利要求1至5任一所述的感测放大电路，其特征在于，所述感测放大模块的多个晶体管包括：
第三P型晶体管，其栅极与所述目标位线连接，其源极与第三电压节点连接，其漏极通过所述第二隔离单元与所述参考位线连接；
第四P型晶体管，其栅极与所述参考位线连接，其源极与所述第三电压节点连接，其漏极通过所述第一隔离单元与所述目标位线连接；
第三N型晶体管，其栅极与所述目标位线连接，其漏极与所述第三P型晶体管的漏极连接，其源极与第四电压节点连接；
第四N型晶体管，其栅极与所述参考位线连接，其漏极与所述第四P型晶体管的漏极连接，其源极与第四电压节点连接。
9.根据权利要求8所述的感测放大电路，其特征在于，所述感测放大电路还包括：
第三偏移消除单元，连接在所述目标位线与所述第三P型晶体管的漏极之间；
第四偏移消除单元，连接在所述参考位线与所述第四P型晶体管的漏极之间；
其中，所述第三偏移消除单元和所述第四偏移消除单元用于校准所述感测放大模块的多个晶体管之间的阈值电压失配导致的偏移电压。
10.一种存储装置的操作方法，其特征在于，所述存储装置包括多个感测放大电路、存储单元、存储单元选择晶体管、字线和位线；所述位线包括目标位线和参考位线，所述方法包括：
向所述字线施加开启电压，导通所述存储单元选择晶体管，使所述存储单元与所述目标位线进行电荷共享；
向所述感测放大电路的第二隔离单元施加第二控制信号，以使所述感测放大电路的感测放大模块与所述参考位线电连接；
向所述感测放大电路的第一隔离单元施加第一控制信号，以使所述感测放大电路的感测放大模块与所述目标位线电连接；
其中，所述第一控制信号用于在第一时刻控制所述第一隔离单元切换为导通状态；所述第二控制信号用于在第二时刻控制所述第二隔离单元切换为导通状态；所述第一时刻与所述第二时刻为不同时刻。
11.根据权利要求10所述的方法，其特征在于，所述向所述感测放大电路的第一隔离单元施加第一控制信号，包括：
在第一时刻向所述第一隔离单元施加所述第一控制信号；
所述向所述感测放大电路的第二隔离单元施加第二控制信号，包括：
在第二时刻向所述第二隔离单元施加所述第二控制信号；
其中，所述第一时刻晚于所述第二时刻。
12.根据权利要求11所述的方法，其特征在于，所述方法还包括：
在所述第二时刻将所述感测放大模块的第一电压节点的电压由预充电电压切换至第一电源电压；
在所述第二时刻将所述感测放大模块的第二电压节点的电压由所述预充电电压切换至第二电源电压；
其中，所述第一电源电压用于提供至所述感测放大模块中的P型晶体管的源极；所述第二电源电压用于提供至所述感测放大模块中的N型晶体管的源极。
13.根据权利要求11所述的方法，其特征在于，所述方法还包括：
在所述第一时刻与所述第二时刻之间的时段内，所述存储单元与所述目标位线继续进行所述电荷共享；
所述感测放大模块执行预感测操作，对所述参考位线进行充电或放电，以增大所述目标位线与所述参考位线之间的电压差。
14.根据权利要求13所述的方法，其特征在于，所述方法还包括：
在所述第一时刻之后的预定时段内，所述感测放大模块执行感测和放大操作，以使所述目标位线与所述参考位线的电压分别达到与读取数据对应的预设电压。
15.根据权利要求10至14任一所述的方法，其特征在于，向所述字线施加开启电压之前，所述方法还包括：
向所述目标位线和所述参考位线施加预充电电压；
对所述目标位线、参考位线以及所述感测放大电路执行偏移校准操作。
16.一种存储装置，其特征在于，所述存储装置包括：
由多个存储单元构成的存储阵列；
与所述存储单元耦接的存储单元选择晶体管；
与所述存储单元选择晶体管耦接的字线和位线；
权利要求1至9任一项所述的感测放大电路，其中，所述感测放大电路耦接于所述位线。
17.一种存储器系统，其特征在于，所述存储器系统包括：控制器；
与所述控制器耦接的存储装置；其中，所述存储装置包括权利要求1至9任一项所述的感测放大电路。
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Cited By (3)

* Cited by examiner, † Cited by third party
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CN115457997A (zh) * 2022-10-18 2022-12-09 长鑫存储技术有限公司 一种感测放大器及其控制方法、存储器
CN117497023A (zh) * 2023-11-03 2024-02-02 北京超弦存储器研究院 感应放大器及其控制方法、存储阵列结构及存储器
CN115457997B (zh) * 2022-10-18 2024-05-14 长鑫存储技术有限公司 一种感测放大器及其控制方法、存储器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115457997A (zh) * 2022-10-18 2022-12-09 长鑫存储技术有限公司 一种感测放大器及其控制方法、存储器
CN115457997B (zh) * 2022-10-18 2024-05-14 长鑫存储技术有限公司 一种感测放大器及其控制方法、存储器
CN117497023A (zh) * 2023-11-03 2024-02-02 北京超弦存储器研究院 感应放大器及其控制方法、存储阵列结构及存储器
CN117497023B (zh) * 2023-11-03 2024-05-03 北京超弦存储器研究院 感应放大器及其控制方法、存储阵列结构及存储器

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