CN115457997A - 一种感测放大器及其控制方法、存储器 - Google Patents
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Abstract
本公开实施例提供了一种感测放大器的控制方法，该方法包括：在感测放大器的感测放大阶段：在第一时刻，响应于X个第一上拉控制信号导通X个上拉单元，和/或，响应于Y个第一下拉控制信号导通Y个下拉单元；在第二时刻，响应于(N‑X)个第二上拉控制信号导通除X个上拉单元以外的剩余所述上拉单元，和/或，响应于(M‑Y)个第二下拉控制信号导通除Y个下拉单元以外的剩余所述下拉单元；第二时刻晚于第一时刻，X为大于等于1且小于等于N，Y为大于等于1且小于等于M的正整数，且X为N时Y不为M。
Description
技术领域
本公开涉及半导体技术领域，涉及但不限于一种感测放大器及其控制方法、存储器。
背景技术
感测放大器(Sense Amplifier，SA)是存储器的一个重要组成部分，对存储器存储数据的读取或写入具有重要作用，感测放大器的主要作用是将位线上的小信号进行放大，进而执行读取或者写入操作。当从存储单元读取数据时，感测放大器接收存储在存储单元中的表示数据的输入，并将输入放大到足以被外部设备识别的电压电平，以便存储单元的数据可以被正确读取。随着存储器线宽的微缩，存储器中的感测放大器出现了读取数据不准确的问题。
发明内容
有鉴于此，本公开的主要目的在于提供一种感测放大器及其控制方法、存储器。
为达到上述目的，本公开的技术方案是这样实现的：
本公开实施例提供一种感测放大器的控制方法，所述感测放大器包括：放大电路、上拉电路和下拉电路；所述上拉电路，包括N个上拉单元，每个所述上拉单元的第一端均与所述放大电路的第一端口连接，每个所述上拉单元的控制端用于接入上拉控制信号；所述下拉电路，包括M个下拉单元，每个所述下拉单元的第一端均与所述放大电路的第二端口连接，每个所述下拉单元的控制端用于接入下拉控制信号，其中，M和N均为大于1的正整数；
所述方法包括：
在所述感测放大器的感测放大阶段：在第一时刻，响应于X个第一上拉控制信号导通X个上拉单元，和/或，响应于Y个第一下拉控制信号导通Y个下拉单元；
在第二时刻，响应于(N-X)个第二上拉控制信号导通除所述X个上拉单元以外的剩余所述上拉单元，和/或，响应于(M-Y)个第二下拉控制信号导通除所述Y个下拉单元以外的剩余所述下拉单元；
其中，所述第二时刻晚于第一时刻，X为大于等于1且小于等于N的正整数，Y为大于等于1且小于等于M的正整数，且X为N时Y不为M。
上述方案中，在所述第一时刻，所述第一上拉控制信号和所述第一下拉控制信号由无效电平翻转至有效电平；
在所述第二时刻，所述第二上拉控制信号和所述第二下拉控制信号由无效电平翻转至有效电平。
上述方案中，所述第二时刻为相比于所述第一时刻滞后第一预设时间的时刻。
上述方案中，所述第二时刻为所述感测放大器的位线与互补位线之间的电压差达到第一预设值的时刻。
上述方案中，在所述第一时刻导通的所述X个上拉单元的第二端连接第一电源端，在所述第二时刻导通的除所述X个上拉单元以外的剩余所述上拉单元的第二端连接第二电源端；在所述第一时刻导通的所述Y个下拉单元的第二端连接第三电源端，在所述第二时刻导通的除所述Y个下拉单元以外的剩余所述下拉单元的第二端连接第四电源端。
上述方案中，所述第一电源端的电压值小于所述第二电源端的电压值，所述第三电源端的电压值大于所述第四电源端的电压值。
上述方案中，所述方法还包括：在所述感测放大器的感测放大阶段：在第三时刻，将所述第二上拉控制信号和所述第二下拉控制信号由有效电平翻转至无效电平，响应于处于无效电平的所述第二上拉控制信号，关断除所述X个上拉单元以外的剩余所述上拉单元，和/或，响应于处于无效电平的所述第二下拉控制信号，关断除所述Y个下拉单元以外的剩余所述下拉单元；
其中，所述第三时刻晚于所述第二时刻。
上述方案中，所述第三时刻为相比于所述第一时刻滞后第二预设时间的时刻。
上述方案中，所述第三时刻为所述感测放大器的位线与互补位线之间的电压差达到第二预设值的时刻。
上述方案中，所述第一电源端的电压值等于所述第二电源端的电压值，所述第三电源端的电压值等于所述第四电源端的电压值；
所述X个上拉单元的驱动能力小于除所述X个上拉单元以外的剩余所述上拉单元的驱动能力；
所述Y个下拉单元的驱动能力小于除所述Y个下拉单元以外的剩余所述下拉单元的驱动能力。
上述方案中，所述方法还包括：
在测试模式下，根据接收到的测试命令设置第一预设时间、第二预设时间、第一预设值、第二预设值、X的值和Y的值中的一个或多个；或者，通过模式寄存器中的配置参数设置所述第一预设时间、所述第二预设时间、所述第一预设值、所述第二预设值、X的值和Y的值中的一个或多个。
本公开实施例还提供一种感测放大器，包括：
放大电路、上拉电路、下拉电路；
所述上拉电路，包括N个上拉单元，每个所述上拉单元的第一端均与所述放大电路的第一端口连接，每个所述上拉单元的控制端用于接入上拉控制信号；
所述下拉电路，包括M个下拉单元，每个所述下拉单元的第一端均与所述放大电路的第二端口连接，每个所述下拉单元的控制端用于接入下拉控制信号，其中，M和N均为大于1的正整数；
其中，所述上拉电路和所述下拉电路被配置为在所述感测放大器的感测放大阶段：在第一时刻，响应于X个第一上拉控制信号导通X个上拉单元，和/或，响应于Y个第一下拉控制信号导通Y个下拉单元；在第二时刻，响应于(N-X)个第二上拉控制信号导通除所述X个上拉单元以外的剩余所述上拉单元，和/或，响应于(M-Y)个第二下拉控制信号导通除所述Y个下拉单元以外的剩余所述下拉单元；其中，所述第二时刻晚于第一时刻，X为大于等于1且小于等于N的正整数，Y为大于等于1且小于等于M的正整数，X和Y为1到N之间的整数，且X为N时Y不为M。
上述方案中，所述感测放大器还包括：
控制信号产生电路，被配置为产生控制信号，所述控制信号包括所述第一上拉控制信号、所述第二上拉控制信号、所述第一下拉控制信号和所述第二下拉控制信号；其中，
所述第一上拉控制信号用于控制所述X个上拉单元的导通或关断；
所述第一下拉控制信号用于控制所述Y个下拉单元的导通或关断；
所述第二上拉控制信号用于控制除所述X个上拉单元以外的剩余所述上拉单元的导通或关断；
所述第二下拉控制信号用于控制除所述Y个下拉单元以外的剩余所述下拉单元的导通或关断。
上述方案中，所述控制信号产生电路，还被配置为：在所述第一时刻将所述第一上拉控制信号和所述第一下拉控制信号由无效电平翻转至有效电平，在所述第二时刻将所述第二上拉控制信号和所述第二下拉控制信号由无效电平翻转至有效电平。
上述方案中，所述控制信号产生电路包括：延时单元和多路选择器，所述延时单元的输出端连接至所述多路选择器的输入端；
所述延时单元，被配置为生成多个延迟时间；
所述多路选择器，被配置为响应于第一选择信号选择输出所述多个延迟时间中的一个作为第一预设时间，所述第一预设时间为所述第二时刻与所述第一时刻之间的时间差。
上述方案中，所述控制信号产生电路包括：
信号检测单元，被配置为：检测所述感测放大器的位线与互补位线之间的电压差，当所述电压差达到第一预设值时，将所述第二上拉控制信号和所述第二下拉控制信号由无效电平翻转至有效电平。
上述方案中，所述放大电路具体被配置为：
在所述第一时刻导通的所述X个上拉单元的第二端连接第一电源端，在所述第二时刻导通的除所述X个上拉单元以外的剩余所述上拉单元的第二端连接第二电源端；在所述第一时刻导通的所述Y个下拉单元的第二端连接第三电源端，在所述第二时刻导通的除所述Y个下拉单元以外的剩余所述下拉单元的第二端连接第四电源端。
上述方案中，所述第一电源端的电压值小于所述第二电源端的电压值，所述第三电源端的电压值大于所述第四电源端的电压值。
上述方案中，所述控制信号产生电路，还被配置：为在所述感测放大器的感测放大阶段的第三时刻，将所述第二上拉控制信号和所述第二下拉控制信号由有效电平翻转至无效电平；
所述上拉电路和所述下拉电路，还被配置为：在所述第三时刻，响应于处于无效电平的所述第二上拉控制信号，关断除所述X个上拉单元以外的剩余所述上拉单元，和/或，响应于处于无效电平的所述第二下拉控制信号，关断除所述Y个下拉单元以外的剩余所述下拉单元；
其中，所述第三时刻晚于所述第二时刻。
上述方案中，所述控制信号产生电路包括：延时单元和多路选择器，所述延时单元的输出端连接至所述多路选择器的输入端；
所述延时单元，被配置为生成多个延迟时间；
所述多路选择器，被配置为响应于第二选择信号选择输出所述多个延迟时间中的一个作为第二预设时间，所述第二预设时间为所述第三时刻与所述第一时刻之间的时间差。
上述方案中，所述控制信号产生电路包括：信号检测单元，被配置为：检测所述感测放大器的位线与互补位线之间的电压差，当所述电压差达到第二预设值时，将所述第二上拉控制信号和所述第二下拉控制信号由有效电平翻转至无效电平。
上述方案中，所述第一电源端的电压值等于所述第二电源端的电压值，所述第三电源端的电压值等于所述第四电源端的电压值；所述X个上拉单元的驱动能力小于除所述X个上拉单元以外的剩余所述上拉单元的驱动能力；
所述Y个下拉单元的驱动能力小于除所述Y个下拉单元以外的剩余所述下拉单元的驱动能力。
上述方案中，所述放大电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一开关、第二开关、第三开关以及第四开关；
所述第一晶体管的第二端与所述第二晶体管的第二端连接，所述第三晶体管的第二端与所述第一晶体管的第一端连接，所述第三晶体管的第一端与所述第四晶体管的第一端连接，所述第四晶体管的第二端与所述第二晶体管的第一端连接；
所述第一晶体管的控制端通过所述第一开关与所述第四晶体管的第二端连接，所述第一晶体管的控制端通过所述第三开关与所述第三晶体管的第二端连接，所述第二晶体管的控制端通过所述第二开关与所述第三晶体管的第二端连接，所述第二晶体管的控制端通过所述第四开关与所述第四晶体管的第二端连接；
所述第三晶体管的控制端与所述第四晶体管的第二端连接，所述第四晶体管的控制端与所述第三晶体管的第二端连接。
本公开实施例还提供一种存储器，包括如上任一实施例所述的感测放大器。
本公开实施例提供的感测放大器的控制方法，在感测放大器的感测放大阶段，通过分步打开多个上拉单元和多个下拉单元，逐步放大位线和互补位线之间的电压差，避免了同时打开多个上拉单元和多个下拉单元产生较大耦合噪声的问题，减少了感测放大阶段第一端口和第二端口的电压跳变对位线和互补位线之间的电压差的影响，以增大感测放大器的抗噪声能力，降低对感测裕度的影响。
附图说明
图1为根据本公开一实施例示出的一种感测放大器的电路结构示意图；
图2为根据本公开一实施例示出的一种感测放大器对于读取操作的控制时序图；
图3为根据本公开另一实施例示出的一种感测放大器的电路结构示意图；
图4为根据本公开另一实施例示出的一种感测放大器对于读取操作的控制时序图；
图5为根据本公开一实施例示出的控制信号产生电路的模块图；
图6为根据本公开另一实施例示出的控制信号产生电路的模块图；
图7根据本公开另一实施例示出的控制信号产生电路的结构示意图；
图8为根据本公开又一实施例示出的一种感测放大器对于读取操作的控制时序图；
图9为根据本公开又一实施例示出的一种感测放大器对于读取操作的控制时序图；
图10为根据本公开另一实施例提供的感测放大器的控制方法的流程示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
感测放大器可能具有影响电路灵敏度的偏移电压。偏移电压可能由多种因素引起，包括但不限于交叉耦合反相器中对应晶体管的阈值电压之间的偏差、晶体管源/漏节点上的串联电阻之间的失配、对应的电路元件的结构的尺寸之间的失配、载流子迁移率失配、衬底偏置、电导系数失配以及对应晶体管的节点电容失配。在一个示例中，偏移电压可能是由感测放大器中的两个反相放大器中的对应晶体管的阈值电压之间的差异引起的。例如，由于制造工艺的变化，一个反相器中的晶体管的阈值电压可能高于感测放大器电路中的耦合反相器中对应晶体管的阈值电压。偏移电压会引起失配噪声(offset noise)，从而容易导致感测放大器感测错误，并降低感测放大器的感测裕度(sensing margin)，使得感测放大器不能快速有效地放大信号，进而降低存储器的性能。
因此，可以通过偏移消除(Offset Canceling，OC)单元来实现偏移校准。图1为本公开一实施例示出的一种感测放大器的电路结构示意图。如图1所示，感测放大器包括交叉耦合的两个PMOS晶体管P1和P2以及两个NMOS晶体管N1和N2，分别连接至感测放大器的电压控制端PCS以及NCS。此外，位线BLa与互补位线BLb分别通过偏移消除单元与上述4个晶体管连接，连接点位于PMOS晶体管与NMOS晶体管的连接点之间，设为SaBLa以及SaBLb，即位线BLa通过第一偏移消除单元130连接SaBLb，互补位线BLb通过第二偏移消除单元140连接至SaBLa，并且位线BLa与互补位线BLb连接的偏移消除单元通过同一偏移消除信号OC控制。此外，位线BLa与互补位线BLb还通过隔离单元(Isolation，ISO)连接至SaBLa以及SaBLb，即位线BLa通过第一隔离单元110与SaBLa连接，互补位线BLb通过第二隔离单元120与SaBLb连接。位线BLa与互补位线BLb连接的隔离单元通过同一隔离信号ISO控制。感测放大器还包括第一预充电单元150和第二预充电单元160，第一预充电单元150和第二预充电单元160通过同一预充电信号Eq控制。此外，感测放大器还包括上拉单元170和下拉单元180，上拉单元170通过上拉信号SapEn控制，下拉单元180通过下拉信号SanEn控制。
图1中所示的感测放大器对于读取操作的控制时序如图2所示。下面描述从存储单元中读取逻辑数据“1”的过程。
在t1至t2时刻，偏移消除信号OC以及预充电信号Eq均为高电平使得上述第一偏移消除单元130、第二偏移消除单元140、第一预充电单元150以及第二预充电单元160处于导通状态。电压控制端PCS以及NCS的电压均为预充电电压Vad2，此时目标字线(Target WordLine，WLT)电压为低电平，即目标字线处于关闭状态。位线BLa以及互补位线BLb的电压均为预充电电压Vad2。这一时段为预充电阶段，在这一时段内，感测放大器处于平衡状态，位线BLa及感测放大器各点电压均处于预充电电压Vad2。
在t2至t3时段，目标字线仍未打开，预充电信号Eq切换为低电平使得第一预充电单元150和第二预充电单元160处于关断状态，偏移消除信号OC仍为高电平使得第一偏移消除单元130和第二偏移消除单元140保持导通状态。而上拉信号SapEn为低电平使得上拉单元170处于导通状态，下拉信号SanEn为高电平使得下拉单元180处于导通状态，上拉单元170和下拉单元180分别提供高电源电压Vblh和低电源电压Vss，电压控制端PCS以及NCS的电压分别为高电源电压Vblh和低电源电压Vss。这一时段为偏移校准阶段，在这一阶段内，实现偏移校准，以抵消感测放大器的晶体管之间阈值电压失配带来的偏移电压。具体地，在偏移校准阶段，在位线BLa和互补位线BLb上产生补偿电压，以抵消感测放大器中交叉耦合的晶体管之间阈值电压失配带来的偏移电压，提高了感测放大器的灵敏度。
在t3至t4时段，目标字线仍未打开。此时偏移消除信号OC、下拉信号SanEn均切换为低电平，上拉信号SapEn切换为高电平，第一偏移消除单元130、第二偏移消除单元140、上拉单元170和下拉单元180均处于关断状态，上一阶段产生的补偿电压被保留在位线BLa和互补位线BLb上。电压控制端PCS以及NCS恢复至预充电电压Vad2。
t4至t6时段为电荷共享阶段，在t4时刻，目标字线打开，目标字线和位线BLa共同耦接的存储单元选择晶体管导通，存储单元中的电荷与位线中的电荷实现电荷共享，而互补位线BLb则不进行电荷共享。
在t5时刻，隔离信号ISO切换为高电平以使第一隔离单元110和第二隔离单元120处于导通状态，将位线BLa和互补位线BLb上的信息传输到连接点SaBLa和SaBLb上。
在t6时刻，上拉信号SapEn切换为低电平，下拉信号SanEn均切换为高电平，上拉单元170和下拉单元180处于导通状态，随后进入感测放大阶段即t6至t7时段
在t6至t7时段，电压控制端PCS以及NCS将分别重新切换至高电源电压Vblh和低电源电压Vss，上拉单元将170将向上拉动位线BLa上的电压，下拉单元180将向下拉动互补位线BLb上的电压，使位线BLa及互补位线BLb的电压分别达到与读取数据对应的电压幅度，使得位线BLa和互补位线BLb之间的电压差可以反映所访问存储单元中的数据，以便读取出数据。
在t7至t8时段即读取和恢复阶段，感测放大器将位线BLa上的电压稳定在所访问的存储单元对应的逻辑数据“1”，互补位线BLb上的电压则稳定在逻辑数据“0”。此时可通过控制列选择线内信号使外界读取电路可以从位线BLa和互补位线BLb上读取所访问的存储单元内的存储数据。此外，位线BLa还持续对存储电容充电，经过一定时间充电后，存储电容中的电荷就恢复至读取操作前的状态。
在t8至t9时段，目标字线关闭，隔离信号ISO、上拉信号SapEn切换为高电平，下拉信号SanEn切换为低电平，第一隔离单元110、第二隔离单元120、上拉单元170和下拉单元180均处于关断状态，预充电信号Eq切换为高电平，第一预充电单元150和第二预充电单元160处于导通状态。感测放大器进入预充电阶段，通过充电电源将位线BLa和互补位线BLb电位维持在预充电电压Vad2。
在上述实施例中，在t4至t6时段的电荷共享阶段内，位线BLa与存储单元进行电荷共享，而互补位线BLb则不进行电荷共享，从而出现电压差。然而，在t6开始的时刻，在同时导通上拉单元170和下拉单元180的时候电压控制端PCS和NCS上会产生很大的电流，信号会发生剧烈变化，从而产生较大的耦合噪声(coupling noise)，同时位线BLa与互补位线BLb两者因电荷共享产生的电压差幅值很小，容易受到耦合噪声的影响，导致感测电压差缩小，对感测裕度有不良影响，从而使得感测放大器感测放大后的信号与实际数据不符。
本公开实施例提供了一种感测放大器，包括：放大电路、上拉电路、下拉电路；上拉电路，包括N个上拉单元，每个上拉单元的第一端均与放大电路的第一端口连接，每个上拉单元的控制端用于接入上拉控制信号；下拉电路，包括M个下拉单元，每个下拉单元的第一端均与放大电路的第二端口连接，每个下拉单元的控制端用于接入下拉控制信号，其中，M和N均为大于1的正整数；
其中，上拉电路和下拉电路被配置为在感测放大器的感测放大阶段：在第一时刻，响应于X个第一上拉控制信号导通X个上拉单元，和/或，响应于Y个第一下拉控制信号导通Y个下拉单元；在第二时刻，响应于(N-X)个第二上拉控制信号导通除X个上拉单元以外的剩余上拉单元，和/或，响应于(M-Y)个第二下拉控制信号导通除Y个下拉单元以外的剩余下拉单元；其中，第二时刻晚于第一时刻，X为大于等于1且小于等于N的正整数，Y为大于等于1且小于等于M的正整数，X和Y为1到N之间的整数，且X为N时Y不为M。
请参考图3，在一些实施例中，N等于3，M等于3，X等于1，Y等于1。如图3所示，感测放大器包括：放大电路、上拉电路310和下拉电路320；上拉电路310包括3个上拉单元311，每个上拉单元311的第一端均与放大电路的第一端口PCS1连接，每个上拉单元311的控制端用于接入上拉控制信号；下拉电路包括3个下拉单元321，每个下拉单元321的第一端均与放大电路的第二端口NCS1连接，每个下拉单元321的控制端用于接入下拉控制信号；放大电路包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一开关K1、第二开关K2、第三开关K3以及第四开关K4。
示例性地，在N等于3，M等于3，X等于1，Y等于1的情况下，如图3所示，1个上拉单元311的控制端用于接入第一上拉控制信号SapEn1，1个下拉单元321的控制端用于接入第一下拉控制信号SanEn1，2个上拉单元311的控制端用于接入第二上拉控制信号SapEn2，2个下拉单元321的控制端用于接入第二下拉控制信号SanEn2。
在一些实施例中，第一晶体管M1和第二晶体管M2为NMOS晶体管，第三晶体管M3和第四晶体管M4为PMOS晶体管。位线BLa与互补位线BLb分别与上述4个晶体管连接，连接点位于PMOS晶体管与NMOS晶体管的连接点之间，设为SaBLa以及SaBLb，即位线BLa通过第三开关K3连接SaBLb，互补位线BLb通过第四开关K4连接至SaBLa，并且位线BLa与互补位线BLb连接的第三开关K3和第四开关K4均通过第一偏移消除信号OC1控制。此外，位线BLa与互补位线BLb还通过第一开关K1和第二开关K2连接至SaBLa以及SaBLb，即位线BLa通过第一开关K1与SaBLa连接，互补位线BLb通过第二开关K2与SaBLb连接。位线BLa与互补位线BLb连接的第一开关K1和第二开关K2均通过第一隔离信号ISO1控制。
第一晶体管M1的第二端与第二晶体管M2的第二端连接，第三晶体管M3的第二端与第一晶体管M1的第一端连接，第三晶体管M3的第一端与第四晶体管M4的第一端连接，第四晶体管M4的第二端与第二晶体管M2的第一端连接；
第一晶体管M1的控制端通过第一开关K1与第四晶体管M4的第二端连接，第一晶体管M1的控制端通过第三开关K3与第三晶体管M3的第二端连接，第二晶体管M2的控制端通过第二开关K2与第三晶体管M3的第二端连接，第二晶体管M2的控制端通过第四开关K4与第四晶体管M4的第二端连接；
第三晶体管M3的控制端与第四晶体管M4的第二端连接，第四晶体管M4的控制端与第三晶体管M3的第二端连接。
在一些实施例中，如图3所示，放大电路还包括第一充电开关CK1以及第二充电开关CK2。其中，第一充电开关CK1和第二充电开关CK2通过第一预充电信号Eq1控制。
在本公开实施例中，如图3所示，感测放大器还包括：控制信号产生电路330，被配置为产生控制信号，控制信号包括第一上拉控制信号SapEn1、第二上拉控制信号SapEn2、第一下拉控制信号SanEn1和第二下拉控制信号SanEn2；其中，
第一上拉控制信号SapEn1用于控制X个上拉单元的导通或关断；
第一下拉控制信号SanEn1用于控制Y个下拉单元的导通或关断；
第二上拉控制信号SapEn2用于控制除X个上拉单元以外的剩余上拉单元的导通或关断；
第二下拉控制信号SanEn2用于控制除Y个下拉单元以外的剩余下拉单元的导通或关断。
在本公开实施例中，控制信号产生电路，还被配置为：在第一时刻将第一上拉控制信号和第一下拉控制信号由无效电平翻转至有效电平，在第二时刻将第二上拉控制信号和第二下拉控制信号由无效电平翻转至有效电平。
在一些实施例中，请参考图4，图4为图3中所示的感测放大器对于读取操作的控制时序。控制信号产生电路被配置为：在第一时刻Q6将第一上拉控制信号SapEn1和第一下拉控制信号SanEn1由无效电平翻转至有效电平，在第二时刻Q7第二上拉控制信号SapEn2以及第二下拉控制信号SanEn2由无效电平翻转至有效电平。
需要说明的是，第一上拉控制信号SapEn1和第二上拉控制信号SapEn2的有效电平为低电平以控制X个上拉单元和除X个上拉单元以外的剩余上拉单元的导通；第一上拉控制信号SapEn1和第二上拉控制信号SapEn2的无效电平为高电平，以控制X个上拉单元和除X个上拉单元以外的剩余上拉单元的关断。第一下拉控制信号SanEn1和第二下拉控制信号SanEn2的有效电平为高电平以控制Y个下拉单元和除Y个下拉单元以外的剩余下拉单元的导通；第一下拉控制信号SanEn1和第二下拉控制信号SanEn2的无效电平为低电平，以控制Y个下拉单元和除Y个下拉单元以外的剩余下拉单元的关断。
在一些实施例中，如图4所示，第二时刻Q7为相比于第一时刻Q6滞后第一预设时间△T1的时刻。
在一些实施例中，可以基于感测放大器的位线BLa与互补位线BLb之间的电压差来确定第一预设时间。
示例性地，如图4和图5所示，控制信号产生电路330包括：信号检测单元331，被配置为检测感测放大器的位线BLa与互补位线BLb之间的电压差△V，当电压差△V达到第一预设值V1时，将第二上拉控制信号SapEn2和第二下拉控制信号SanEn2由无效电平翻转至有效电平，以使除X个上拉单元以外的剩余上拉单元和除Y个下拉单元以外的剩余下拉单元导通。可以理解的是，第二时刻Q7即为位线BLa与互补位线BLb之间的电压差△V达到第一预设值V1的时刻。在一具体示例中，电压差△V可以为150mV或者200mV。
由于在第二时刻Q7，感测放大器的位线BLa与互补位线BLb之间的电压差△V达到第一预设值V1，此时将第二上拉控制信号SapEn2和第二下拉控制信号SanEn2由无效电平翻转至有效电平，导通剩余的上拉单元和剩余的下拉单元不会发生剧烈的信号变化，对位线BLa与互补位线BLb两者的电压影响较小，不易造成感测错误。
在另一些实施例中，也可以设置固定时间作为第一预设时间来确定第二时刻。
示例性地，如图6所示，控制信号产生电路330包括：延时单元710和多路选择器720，延时单元710的输出端连接至多路选择器720的输入端；延时单元710，被配置为生成多个延迟时间；多路选择器720，被配置为响应于第一选择信号选择输出多个延迟时间中的一个作为第一预设时间，第一预设时间为第二时刻与第一时刻之间的时间差。
示例性地，在N等于3，M等于3，X等于1，Y等于1的情况下，第一预设时间设置为固定时间时，使得1个上拉单元和1个下拉单元将位线Bla和互补位线Blb之间的电压差先缓慢放大固定时间之后，再导通剩余的2个上拉单元和2个下拉单元，不会发生剧烈的信号变化，能够减小对位线BLa与互补位线BLb两者的电压的干扰，避免感测错误。
在一具体实施例中，请参考图7，以延时单元710输出五个不同的延迟时间D1、D2、D3、D4和D5为例进行说明。延时单元710的输出端连接至多路选择器720的输入端；其中，延时单元710包括第一延时单元711、第二延时单元712、第三延时单元713、第四延时单元714和第五延时单元715，第一延时单元711、第二延时单元712、第三延时单元713、第四延时单元714和第五延时单元715分别被配置为生成多个延迟时间D1、D2、D3、D4和D5；多路选择器720，被配置为响应于第一选择信号Select1选择输出多个延迟时间D1、D2、D3、D4和D5中的一个作为第一预设时间。在一具体示例中，延迟时间D1、D2、D3、D4和D5分别为1ns、1、5ns、2ns、2.5ns和3ns。
需要说明的是，在实际应用中，可以根据实际需要设置延时单元生成的延迟时间的个数以及延迟时间的具体数值，此处生成的延迟时间的数量以及多个延迟时间的具体数值仅为一种示例，此处不应过分限制本公开的保护范围。
如图4所示，第一预设时间为第二时刻Q7与第一时刻Q6之间的时间差△T1。在一具体示例中，第一预设时间设置为为1ns或1.5ns。在本公开实施例中，参考图3和图4，放大电路具体被配置为：在第一时刻Q6导通的X个上拉单元的第二端连接第一电源端，在第二时刻Qt7导通的除X个上拉单元以外的剩余上拉单元的第二端连接第二电源端；在第一时刻Q6导通的Y个下拉单元的第二端连接第三电源端，在第二时刻Q7导通的除Y个下拉单元以外的剩余下拉单元的第二端连接第四电源端。
在一些实施例中，第一电源端的电压值小于第二电源端的电压值，第三电源端的电压值大于第四电源端的电压值。示例性地，第一电源端的电压值Vblh1为Vdd，第二电源端的电压值Vblh2为1.2*Vdd，第三电源端的电压值Vss1为0V，第四电源端的电压值Vss2为-0.2V。
在一些实施例中，第一电源端的电压值等于第二电源端的电压值，第三电源端的电压值等于第四电源端的电压值；X个上拉单元的驱动能力小于除X个上拉单元以外的剩余上拉单元的驱动能力；Y个下拉单元的驱动能力小于除Y个下拉单元以外的剩余下拉单元的驱动能力。在一具体示例中，第一电源端的电压值Vblh1和第二电源端的电压值Vblh2均为Vdd，第三电源端的电压值Vss1和第四电源端的电压值Vss2均为0V。在感测放大阶段的第一时刻导通的上拉单元的驱动能力小于在第二时刻导通的上拉单元的驱动能力；在感测放大阶段的第一时刻导通的下拉单元的驱动能力小于在第二时刻导通的下拉单元的驱动能力。
在本公开实施例中，控制信号产生电路，还被配置为：在感测放大器的感测放大阶段的第三时刻，将第二上拉控制信号和第二下拉控制信号由有效电平翻转至无效电平；上拉电路和下拉电路，还被配置为：在第三时刻，响应于处于无效电平的第二上拉控制信号，关断除X个上拉单元以外的剩余上拉单元，和/或，响应于处于无效电平的第二下拉控制信号，关断除Y个下拉单元以外的剩余下拉单元；其中，所述第三时刻晚于所述第二时刻。
在一些实施例中，请参考图3和图8，图8为图3中所示的感测放大器对于读取操作的另一种控制时序，控制信号产生电路330，还被配置为：在感测放大器的感测放大阶段的第三时刻T3，将第二上拉控制信号SapEn2和第二下拉控制信号SanEn2由有效电平翻转至无效电平；上拉电路和下拉电路，还被配置为：在第三时刻T3，响应于处于无效电平的第二上拉控制信号SapEn2，关断除X个上拉单元以外的剩余上拉单元，和/或，响应于处于无效电平的第二下拉控制信号SanEn2，关断除Y个下拉单元以外的剩余下拉单元；其中，第三时刻T3晚于第二时刻T2。
在一些实施例中，如图8所示，第三时刻T3为相比于第一时刻71滞后第二预设时间△T2的时刻。
在一些实施例中，可以基于感测放大器的位线BLa与互补位线BLb之间的电压差来确定第二预设时间。
示例性地，控制信号产生电路包括：信号检测单元，被配置为检测感测放大器的位线BLa与互补位线BLb之间的电压差，当电压差△V达到第二预设值V2时，将第二上拉控制信号SapEn2和第二下拉控制信号SanEn2由有效电平翻转至无效电平，以使除X个上拉单元以外的剩余上拉单元和除Y个下拉单元以外的剩余下拉单元关断。
示例性地，如图8所示，在第三时刻T3，位线BLa与互补位线BLb之间的电压差△V达到了第二预设值时，第二上拉控制信号SapEn2由低电平切换为高电平，第二下拉控制信号SanEn2由高电平切换为低电平，使得第二上拉控制信号SapEn2和第二下拉控制信号SanEn处于无效电平，从而关断除X个上拉单元以外的剩余上拉单元和除Y个下拉单元以外的剩余下拉单元，仅由X个上拉单元和Y个下拉单元将位线BLa与互补位线BLb之间的电压差拉至Vdd。可以理解的是，第三时刻T3即为位线BLa与互补位线BLb之间的电压差△V达到第二预设值V2的时刻。在一些具体示例中，第二预设值V2可以为0.9Vdd或者0.95Vdd等其他电压值。
在第一电源端的电压值Vblh1小于第二电源端的电压值Vblh2，第三电源端的电压值Vss1大于第四电源端的电压值Vss2的情况下，在第二时刻之后，位线BLa与互补位线BLb之间的电压差过大会导致耗电增加。因此在第三时刻T3，当位线BLa与互补位线BLb之间的电压差达到第二预设值时，关闭部分上拉单元和下拉单元，既能使得位线BLa与互补位线BLb分别达到与读取数据对应的电压幅度以便读取出数据，又可以避免过充电压(大于Vdd)和功耗增加。
在另一些实施例中，也可以设置固定时间作为第二预设时间来确定第三时刻。
示例性地，请参考图6和图7，控制信号产生电路330包括：延时单元710和多路选择器720，以延时单元710输出五个不同的延迟时间D1、D2、D3、D4和D5为例进行说明。延时单元710的输出端连接至多路选择器720的输入端；其中，延时单元710包括第一延时单元711、第二延时单元712、第三延时单元713、第四延时单元714和第五延时单元715，第一延时单元711、第二延时单元712、第三延时单元713、第四延时单元714和第五延时单元715分别被配置为生成延迟时间延迟时间D1、D2、D3、D4和D5；多路选择器720，被配置为响应于第二选择信号Select2选择输出延迟时间延迟时间D1、D2、D3、D4和D5中的一个作为第二预设时间。在一具体示例中，延迟时间D1、D2、D3、D4和D5分别为1ns、1.5ns、2ns、2.5ns和3ns。
如图8所示，第二预设时间为第三时刻T3与第一时刻T1之间的时间差△T2。在一具体示例中，第二预设时间设置为2ns或2.5ns。
示例性地，在N等于3，M等于3，X等于1，Y等于1的情况下，第二预设时间设置为固定时间时，使得在第二时刻导通的2个上拉单元和2个下拉单元将位线Bla和互补位线Blb之间的电压差先缓慢放大固定时间之后，在第三时刻关闭第二时刻导通的2个上拉单元和2个下拉单元，此时位线BLa与互补位线BLb已分别达到与读取数据对应的电压幅度以便读取出数据，在第三时刻及时关闭部分上拉单元和部分下拉单元可以避免过充电压(大于Vdd)和功耗增加。
图10为本公开另一实施例提供的感测放大器的控制方法的流程示意图，本公开实施例提供一种感测放大器的控制方法，下面将结合图3、图4和图10描述该控制方法。感测放大器的电路结构可参考上述实施例中相关的描述，在此不再赘述。感测放大器的控制方法具体包括以下步骤：
步骤S10：在感测放大器的感测放大阶段：在第一时刻，响应于X个第一上拉控制信号导通X个上拉单元，和/或，响应于Y个第二下拉控制信号导通Y个下拉单元；
步骤S20：在第二时刻，响应于(N-X)个第二上拉控制信号导通除X个上拉单元以外的剩余上拉单元，和/或，响应于(M-Y)个第二下拉控制信号导通除Y个下拉单元以外的剩余下拉单元；
其中，第二时刻晚于第一时刻，X为大于等于1且小于等于N的正整数，Y为大于等于1且小于等于M的正整数，且X为N时Y不为M。
在本公开实施例中，第二时刻为所述感测放大器的位线与互补位线之间的电压差达到第一预设值的时刻。
在本公开实施例中，在第一时刻导通的X个上拉单元的第二端连接第一电源端，在第二时刻导通的除X个上拉单元以外的剩余上拉单元的第二端连接第二电源端；在第一时刻导通的Y个下拉单元的第二端连接第三电源端，在第二时刻导通的除Y个下拉单元以外的剩余下拉单元的第二端连接第四电源端。
在一些实施例中，请参考图3和图4，下面以图3所示的感测放大器的电路结构示意图为例对感测放大器的控制方法进行说明。需要说明的是，下面以N等于3，M等于3，X等于1，Y等于1为例进行说明。
参考图3和图4，在Q1至Q2时段，第一偏移消除信号OC1以及第一预充电信号Eq1均为高电平使得上述第三开关K3、第四开关K4、第一充电开关CK1以及第二充电开关CK2处于导通状态。第一隔离信号ISO1为低电平使得第一开关K1和第二开关K2处于关断状态。第一端口PCS1以及第二端口NCS1的电压均为第一预充电电压V0，此时目标字线电压为低电平，即目标字线处于关闭状态。位线BLa以及互补位线BLb的电压均为第一预充电电压V0。这一时段为感测放大器的预充电阶段，在这一时段内，感测放大器处于平衡状态，位线BLa及感测放大器各点电压均处于第一预充电电压V0。示例性地，第一预充电电压V0的电压值为Vdd/2。
在Q2至Q3时段，目标字线仍未打开，第一预充电信号Eq1切换为低电平使得第一充电开关CK1和第二充电开关CK2处于关断状态，第一隔离信号ISO1为低电平使得第一开关K1以及第二开关K2也处于关断状态。第一偏移消除信号OC1仍为高电平使得第三开关K3和第四开关K4保持导通状态。而第一上拉控制信号SapEn1、第一下拉控制信号SanEn1、第二上拉控制信号SapEn2和第二下拉控制信号SanEn2均处于有效电平使得所有上拉单元311和所有下拉单元321处于导通状态，第一端口PCS1以及第二端口NCS1的电压分别为高电源电压Vblh2和低电源电压Vss2。这一时段为偏移校准阶段，在这一阶段内，实现偏移校准，以抵消感测放大器的晶体管之间阈值电压失配带来的偏移电压。具体地，在偏移校准阶段，在位线BLa和互补位线BLb上产生补偿电压，以抵消感测放大器中交叉耦合的晶体管之间阈值电压失配带来的偏移电压。
在Q3至Q4时段，目标字线仍未打开。此时第一偏移消除信号OC切换为低电平，第一上拉控制信号SapEn1、第一下拉控制信号SanEn1、第二上拉控制信号SapEn2和第二下拉控制信号SanEn2均处于无效电平，第三开关K3、第四开关K4、所有上拉单元311和所有下拉单元321均处于关断状态。第一端口PCS1以及第二端口NCS1恢复至第一预充电电压Vdd/2。
Q4至Q6时段为感测放大器的电荷共享阶段。其中，在感测放大器的第一电荷共享阶段即Q4至Q5时段，断开第一充电开关CK1、第二充电开关CK2、第一开关K1、第二开关K2、第三开关K3以及第四开关K4，目标字线打开，目标字线和位线BLa共同耦接的存储单元选择晶体管导通，存储单元中的电荷与位线中的电荷实现电荷共享，而互补位线BLb则不进行电荷共享。
在Q5时刻，第一隔离信号ISO1切换为高电平以使第一开关K1和第二开关K2处于导通状态，将位线BLa和互补位线BLb上的信息传输到连接点SaBLa和SaBLb上。
在感测放大器的第二电荷共享阶段即在Q5至Q6时段，第一隔离信号ISO1切换为高电平以导通第一开关K1和第二开关K2，第一预充电信号Eq1和第一偏移消除信号OC1均为低电平使得第一充电开关CK1、第二充电开关CK2、第三开关K3以及第四开关K4断开。
在感测放大器的感测放大阶段即Q6至Q8时段，导通第一开关K1和第二开关K2，断开第一充电开关CK1、第二充电开关CK2、第三开关K3以及第四开关K4。在感测放大阶段的第一时刻即Q6时刻，第一上拉控制信号SapEn1和第一下拉控制信号SanEn1由无效电平翻转至有效电平，响应于处于有效电平的第一上拉控制信号SapEn1导通1个上拉单元311，和/或，响应于处于有效电平的第一下拉控制信号SanEn1导通1个下拉单元321。在感测放大阶段的第二时刻即Q7时刻，第二上拉控制信号SapEn2和第二下拉控制信号SanEn2由无效电平翻转至有效电平，响应于处于有效电平的第二上拉控制信号SapEn2导通除1个上拉单元311以外的剩余上拉单元311，和/或，响应于处于有效电平的第二下拉控制信号SanEn2导通除1个下拉单元以外的剩余下拉单元321。其中，第二时刻Q7晚于第一时刻Q6。
需要说明的是，第一上拉控制信号SapEn1和第二上拉控制信号SapEn2的有效电平为低电平，第一上拉控制信号SapEn1和第二上拉控制信号SapEn2的无效电平为高电平。第一下拉控制信号SanEn1和第二下拉控制信号SanEn2的有效电平为高电平，第一下拉控制信号SanEn1和第二下拉控制信号SanEn2的无效电平为低电平。
在一些实施例中，如图4所示，第二时刻Q7为相比于第一时刻Q6滞后时第一预设时间△T1的时刻。
在一些实施例中，可以基于感测放大器的位线BLa与互补位线BLb之间的电压差来确定第一预设时间或者设置固定时间作为第一预设时间。
示例性地，在感测放大器的位线BLa与互补位线BLb之间的电压差△V达到第一预设值V1时，响应于处于有效电平的第二上拉控制信号SanEn2和处于有效电平的第二下拉控制信号SapEn2以导通除1个上拉单元以外的剩余上拉单元和除1个下拉单元以外的剩余下拉单元。可以理解的是，第二时刻Q7即为位线BLa与互补位线BLb之间的电压差△V达到第一预设值V1的时刻。
由于在第二时刻Q7，感测放大器的位线BLa与互补位线BLb之间的电压差△V达到第一预设值V1，此时导通剩余的上拉单元和剩余的下拉单元不会发生剧烈的信号变化，对位线BLa与互补位线BLb两者的电压影响较小，不易造成感测错误。
在一些实施例中，第一预设值设置为150mV或200mV。
示例性地，在N等于3，M等于3，X等于1，Y等于1的情况下，第一预设时间设置为固定时间时，使得1个上拉单元和1个下拉单元将位线Bla和互补位线Blb之间的电压差先缓慢放大固定时间之后，再导通剩余的2个上拉单元和2个下拉单元，不会发生剧烈的信号变化，能够减小对位线BLa与互补位线BLb两者的电压的干扰，避免感测错误。
在一些实施例中，固定时间可以为设计经验值，也可以为测试值。在一具体示例中，可通过模式寄存器的配置参数控制如图7中所示的多路选择器720，选取对应的固定时间值作为第一预设时间。在一些实施例中，第一预设时间设置为1ns或1.5ns。
在一些实施例中，在第一时刻Q6导通的1个上拉单元的第二端连接第一电源端，在第二时刻Q7导通的除1个上拉单元以外的剩余上拉单元的第二端连接第二电源端；在第一时刻Q6导通的1个下拉单元的第二端连接第三电源端，在第二时刻Q7导通的除1个下拉单元以外的剩余下拉单元的第二端连接第四电源端。
在本公开实施例中，第一电源端的电压值Vblh1小于第二电源端的电压值Vblh2，第三电源端的电压值Vss1大于第四电源端的电压值Vss2。示例性地，第一电源端的电压值Vblh1为Vdd，第二电源端的电压值Vblh2为1.2*Vdd，第三电源端的电压值Vss1为0V，第四电源端的电压值Vss2为-0.2V。在一具体示例中，在第一时刻Q6，将第一上拉控制信号SapEn1切换为低电平，第一下拉控制信号SanEn1切换为高电平，1个上拉单元311和1个下拉单元321处于导通状态，使得第一端口PCS1以及第二端口NCS1重新拉至第一电源端的电压值Vblh1和第三电源端的电压值Vss1，以使位线BLa及互补位线BLb之间的电压差△V达到第一预设值V1。在第二时刻Q7，将第二上拉控制信号SapEn2切换为低电平，第二下拉控制信号SanEn2切换为高电平，剩余2个上拉单元311和2个下拉单元321处于导通状态，使得第一端口PCS1的电压值由第一电源端的电压值Vblh1被拉至第二电源端的电压值Vblh2，第二端口NCS1的电压值由第三电源端的电压值Vss1被拉至第四电源端的电压值Vss2，以使位线BLa及互补位线BLb之间的电压差△V继续放大，分别达到与读取数据对应的电压幅度，以便读取出数据。
可以理解的是，在第一电源端的电压值Vblh1小于第二电源端的电压值Vblh2以及第三电源端的电压值Vss1大于第四电源端的电压值Vss2的情况下，第一电源端的电压值Vblh1与第三电源端的电压值Vss1之间的差值(Vblh1-Vss1)小于第二电源端的电压值Vblh2与第四电源端的电压值Vss2之间的差值(Vblh2-Vss2)。也就是说，在Q6至Q7时段位线BLa及互补位线BLb之间能够被放大的电压差小于在Q7至Q8时段位线BLa及互补位线BLb之间能够被放大的电压差。
需要说明的是，在第一电源端和第二电源端的电压值相同，第三电源端和第四电源端的电压值相同的情况下，通过控制第一上拉控制信号、第二上拉控制信号、第一下拉控制信号和第二下拉控制信号的电压值，也可以达到同样的效果。
示例性地，第一电源端的电压值Vblh1等于第二电源端的电压值Vblh2，第三电源端的电压值Vss1等于第四电源端的电压值Vss2。在第一时刻Q6，将第一上拉控制信号SapEn1和第一下拉控制信号SanEn1由无效电平翻转为有效电平导通1个上拉单元311和1个下拉单元321，即将第一上拉控制信号SapEn1切换为第一低电平，将第一下拉控制信号SanEn1切换为第一高电平。在第二时刻Q7，将第二上拉控制信号SapEn2和第二下拉控制信号SanEn2由无效电平翻转为有效电平导通剩余2个上拉单元311和剩余2个下拉单元321，即将第二上拉控制信号SapEn2切换为第二低电平，将第二下拉控制信号SanEn2切换为第二高电平。
通过控制第一低电平和第二低电平的电压值，使得第一低电平的电压值大于第二低电平的电压值，第一高电平的电压值小于第二高电平的电压值，使得在第一时刻Q6导通的上拉单元和下拉单元的驱动电压Vgs1小于在第二时刻Q7导通的上拉单元和下拉单元的驱动电压Vgs2。因此在Q6至Q7时段位线BLa及互补位线BLb之间能够被放大的电压差小于在Q7至Q8时段位线BLa及互补位线BLb之间能够被放大的电压差。
在一些实施例中，第一电源端的电压值等于第二电源端的电压值，第三电源端的电压值等于第四电源端的电压值；X个上拉单元的驱动能力小于除X个上拉单元以外的剩余上拉单元的驱动能力；Y个下拉单元的驱动能力小于除Y个下拉单元以外的剩余下拉单元的驱动能力。
示例性地，第一电源端的电压值Vblh1等于第二电源端的电压值Vblh2，第三电源端的电压值Vss1等于第四电源端的电压值Vss2。在一具体示例中，第一电源端的电压值Vblh1和第二电源端的电压值Vblh2均为Vdd，第三电源端的电压值Vss1和第四电源端的电压值Vss2均为0V。在感测放大阶段的第一时刻导通的上拉单元的驱动能力小于在第二时刻导通的上拉单元的驱动能力；在感测放大阶段的第一时刻导通的下拉单元的驱动能力小于在第二时刻导通的下拉单元的驱动能力。
由于在第二时刻Q7导通的上拉单元的驱动能力大于在第一时刻Q6导通的上拉单元的驱动能力，因此在Q6至Q7时段位线Bla上的电压的上拉速度小于在Q7至Q8时段位线Bla上的电压的上拉速度。同理，由于在第二时刻Q7导通的下拉单元的驱动能力大于在第一时刻Q6导通的下拉单元的驱动能力，因此在Q6至Q7时段互补位线BLb上的电压的下拉速度小于在Q7至Q8时段互补位线BLb上的电压的下拉速度。因此，在Q6至Q7时段位线BLa及互补位线BLb之间能够被放大的电压差小于在Q7至Q8时段位线BLa及互补位线BLb之间能够被放大的电压差。
在感测放大器的感测放大阶段，通过分步打开多个上拉单元和多个下拉单元，逐步放大位线和互补位线之间的电压差，避免了同时打开多个上拉单元和多个下拉单元产生较大耦合噪声的问题，减少了感测放大阶段第一端口和第二端口的电压跳变对位线和互补位线之间的电压差的影响，以增大感测放大器的抗噪声能力，降低对感测裕度的影响。
在Q8至Q9时段即读取和恢复阶段，感测放大器将位线BLa上的电压稳定在所访问的存储单元对应的逻辑数据“1”，互补位线BLb上的电压则稳定在逻辑数据“0”。此时可通过控制列选择线内信号使外界读取电路可以从位线BLa和互补位线BLb上读取所访问的存储单元内的存储数据。此外，位线BLa还持续对存储电容充电，经过一定时间充电后，存储电容中的电荷就恢复至读取操作前的状态。
在Q9至Q10时段，目标字线关闭，第一隔离信号ISO1、第二上拉控制信号SapEn2以及第二下拉控制信号SanEn2由高电平切换为低电平，第一上拉控制信号SapEn1和第一下拉控制信号SanEn1由低电平切换为高电平，第一开关K1、第二开关K2、所有上拉单元311和所有下拉单元321处于关断状态。第一预充电信号Eq1切换为高电平，第一充电开关CK1和第二充电开关CK2处于导通状态，感测放大器进入预充电阶段，通过充电电源将位线BLa和互补位线BLb电位维持在第一预充电电压V0(Vdd/2)。
本公开实施例提供了另一种感测放大器的控制方法，图8为本公开实施例的感测放大器对于读取操作的另一种控制时序。参考图8，在感测放大器的感测放大阶段即T1至T4时刻：在第三时刻T3，将第二上拉控制信号SapEn2和所述第二下拉控制信号SanEn2由有效电平翻转至无效电平，响应于处于无效电平的第二上拉控制信号SapEn2，关断除X个上拉单元以外的剩余上拉单元，和/或，响应于处于无效电平的第二下拉控制信号SanEn2，关断除Y个下拉单元以外的剩余下拉单元；
其中，第三时刻T3晚于第二时刻T2。
在本公开实施例中，该控制方法方法还包括：在测试模式下，根据接收到的测试命令设置第一预设时间、第二预设时间、第一预设值、第二预设值、X的值和Y的值中的一个或多个；或者，通过模式寄存器中的配置参数设置第一预设时间、第二预设时间、第一预设值、第二预设值、X的值和Y的值中的一个或多个。
在一具体示例中，可根据需要，通过设置模式寄存器写命令改写某些模式寄存器的值，来更改第一预设时间、第二预设时间、第一预设值、第二预设值、X的值和Y的值。
以下结合图3中所示的感测放大器的电路结构示意图和图8所示的控制时序图，对本公开实施例提供的另一种感测放大器的控制方法进行说明。
在感测放大器的感测放大阶段即T1至T4时段，在第一时刻即T1时刻，第一上拉控制信号SapEn1和第一下拉控制信号SanEn1由无效电平翻转至有效电平，响应于第一上拉控制信号SapEn1导通1个上拉单元311，和/或，响应于第一下拉控制信号SanEn1导通1个下拉单元321。在感测放大阶段的第二时刻即T2时刻，第二上拉控制信号SapEn2和第二下拉控制信号SanEn2由无效电平翻转至有效电平，响应于第二上拉控制信号SapEn2导通除1个上拉单元311以外的剩余上拉单元311，和/或，响应于第二下拉控制信号SanEn2导通除1个下拉单元以外的剩余下拉单元321。其中，第二时刻T2晚于第一时刻T1。
在一些实施例中，在感测放大器的位线BLa与互补位线BLb之间的电压差△V1达到第二预设值V1时，响应于处于有效电平的第二上拉控制信号SapEn2和第二下拉控制信号SanEn2以导通除1个上拉单元以外的剩余上拉单元和除1个下拉单元以外的剩余下拉单元。
在感测放大阶段的第三时刻T3，将第二上拉控制信号SapEn2和第二下拉控制信号SanEn2由有效电平翻转至无效电平，响应于处于无效电平的第二上拉控制信号SapEn2，关断除1个上拉单元以外的剩余上拉单元，和/或，响应于处于无效电平的第二下拉控制信号SanEn2，关断除1个下拉单元以外的剩余下拉单元。在一些实施例中，第三时刻T3为相比于第一时刻T1滞后第二预设时间△T2的时刻。
在一些实施例中，可以基于感测放大器的位线BLa与互补位线BLb之间的电压差来确定第二预设时间或者设置固定时间作为第二预设时间。
示例性地，在N等于3，M等于3，X等于1，Y等于1的情况下，在感测放大器的位线BLa与互补位线BLb之间的电压差△V2达到第二预设值V2时，第二上拉控制信号SapEn2和第二下拉控制信号SanEn2由有效电平翻转至无效电平，响应于处于无效电平的第二上拉控制信号SapEn2和第二下拉控制信号SanEn2以关断除1个上拉单元以外的剩余上拉单元和除1个下拉单元以外的剩余下拉单元。可以理解的是，第三时刻T3即为位线BLa与互补位线BLb之间的电压差△V2达到第二预设值V2的时刻。
如图9所示，在第一电源端的电压值Vblh1小于第二电源端的电压值Vblh2，第三电源端的电压值Vss1大于第四电源端的电压值Vss2的情况下，在第三时刻T3关断除1个上拉单元以外的剩余上拉单元和除1个下拉单元以外的剩余下拉单元后，第一端口PCS1会被拉至第一电源端的电压值Vblh1，第二端口NCS1的电压值会被拉至第三电源端的电压值Vss1。
在第一电源端的电压值Vblh1小于第二电源端的电压值Vblh2，第三电源端的电压值Vss1大于第四电源端的电压值Vss2的情况下，在第二时刻T2之后，位线BLa与互补位线BLb之间能被放大的电压差大于Vdd，若在位线BLa与互补位线BLb之间的电压差大于Vdd之后所有上拉电源和下拉电源都开启，会导致耗电增加。因此在第三时刻T3，当位线BLa与互补位线BLb之间的电压差达到第二预设值时，关闭部分上拉单元和下拉单元，既能使得位线BLa与互补位线BLb分别达到与读取数据对应的电压幅度以便读取出数据，又可以避免过充电压(大于Vdd)和功耗增加。在一些实施例中，第二预设值设置为0.9*Vdd或者0.95*Vdd。
示例性地，在N等于3，M等于3，X等于1，Y等于1的情况下，第二预设时间设置为固定时间时，使得在第二时刻导通的2个上拉单元和2个下拉单元将位线Bla和互补位线Blb之间的电压差先缓慢放大固定时间之后，在第三时刻关闭第二时刻导通的2个上拉单元和2个下拉单元，此时位线BLa与互补位线BLb已分别达到与读取数据对应的电压幅度以便读取出数据，在第三时刻及时关闭部分上拉单元和部分下拉单元可以避免过充电压(大于Vdd)和功耗增加。
在一些实施例中，固定时间可以为设计经验值，也可以为测试值。在一具体示例中，可通过模式寄存器的配置参数控制如图7中所示的多路选择器720，选取对应的固定时间值作为第二预设时间。
在一些实施例中，第二预设时间设置为2ns或者2.5ns。
需要说明的是，图8所示的感测放大器对于读取操作的控制时序中除感测放大阶段外，其他阶段的控制方法可参考图4中对应阶段的控制方法的描述，在此不再赘述。
在感测放大器的感测放大阶段，通过分步打开多个上拉单元和多个下拉单元，逐步放大位线和互补位线之间的电压差。在第三时刻位线和互补位线上的电压分别达到与读取数据对应的电压幅度，即位线与互补位线之间的电压差达到第二预设值时，关闭部分上拉单元和部分下拉单元，能够减少多个上拉单元和多个下拉单元均开启时产生的功耗和噪声，改善了感测放大器的性能。
本公开实施例还提供一种存储器，包括如上任一实施例所述的感测放大器。
在一些实施例中，存储器为动态随机存取存储器(Dynamic Random AccessMemory，DRAM)。
在一些实施例中，动态随机存取存储器的内存符合DDR4内存规格。
在一些实施例中，动态随机存取存储器的内存符合DDR5内存规格。
在一些实施例中，动态随机存取存储器的内存符合LPDDR4内存规格。
在一些实施例中，动态随机存取存储器的内存符合LPDDR5内存规格。
本公开实施例提供的感测放大器的控制方法，在感测放大器的感测放大阶段，通过分步打开多个上拉单元和多个下拉单元，逐步放大位线和互补位线之间的电压差，避免了同时打开多个上拉单元和多个下拉单元产生较大耦合噪声的问题，减少了感测放大阶段第一端口和第二端口的电压跳变对位线和互补位线之间的电压差的影响，以增大感测放大器的抗噪声能力，降低对感测裕度的影响。
应理解，说明书通篇中提到的“一实施例”或“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一实施例中”或“在一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。
Claims (24)
1.一种感测放大器的控制方法，其特征在于，所述感测放大器包括：放大电路、上拉电路和下拉电路；所述上拉电路，包括N个上拉单元，每个所述上拉单元的第一端均与所述放大电路的第一端口连接，每个所述上拉单元的控制端用于接入上拉控制信号；所述下拉电路，包括M个下拉单元，每个所述下拉单元的第一端均与所述放大电路的第二端口连接，每个所述下拉单元的控制端用于接入下拉控制信号，其中，M和N均为大于1的正整数；
所述方法包括：
在所述感测放大器的感测放大阶段：在第一时刻，响应于X个第一上拉控制信号导通X个上拉单元，和/或，响应于Y个第一下拉控制信号导通Y个下拉单元；
在第二时刻，响应于(N-X)个第二上拉控制信号导通除所述X个上拉单元以外的剩余所述上拉单元，和/或，响应于(M-Y)个第二下拉控制信号导通除所述Y个下拉单元以外的剩余所述下拉单元；
其中，所述第二时刻晚于第一时刻，X为大于等于1且小于等于N的正整数，Y为大于等于1且小于等于M的正整数，且X为N时Y不为M。
2.根据权利要求1所述的感测放大器的控制方法，其特征在于，
在所述第一时刻，所述第一上拉控制信号和所述第一下拉控制信号由无效电平翻转至有效电平；
在所述第二时刻，所述第二上拉控制信号和所述第二下拉控制信号由无效电平翻转至有效电平。
3.根据权利要求2所述的感测放大器的控制方法，其特征在于，
所述第二时刻为相比于所述第一时刻滞后第一预设时间的时刻。
4.根据权利要求2所述的感测放大器的控制方法，其特征在于，
所述第二时刻为所述感测放大器的位线与互补位线之间的电压差达到第一预设值的时刻。
5.根据权利要求1所述的感测放大器的控制方法，其特征在于，
在所述第一时刻导通的所述X个上拉单元的第二端连接第一电源端，在所述第二时刻导通的除所述X个上拉单元以外的剩余所述上拉单元的第二端连接第二电源端；在所述第一时刻导通的所述Y个下拉单元的第二端连接第三电源端，在所述第二时刻导通的除所述Y个下拉单元以外的剩余所述下拉单元的第二端连接第四电源端。
6.根据权利要求5所述的感测放大器的控制方法，其特征在于，
所述第一电源端的电压值小于所述第二电源端的电压值，所述第三电源端的电压值大于所述第四电源端的电压值。
7.根据权利要求2所述的感测放大器的控制方法，其特征在于，所述方法还包括：
在所述感测放大器的感测放大阶段：在第三时刻，将所述第二上拉控制信号和所述第二下拉控制信号由有效电平翻转至无效电平，响应于处于无效电平的所述第二上拉控制信号，关断除所述X个上拉单元以外的剩余所述上拉单元，和/或，响应于处于无效电平的所述第二下拉控制信号，关断除所述Y个下拉单元以外的剩余所述下拉单元；
其中，所述第三时刻晚于所述第二时刻。
8.根据权利要求7所述的感测放大器的控制方法，其特征在于，
所述第三时刻为相比于所述第一时刻滞后第二预设时间的时刻。
9.根据权利要求7所述的感测放大器的控制方法，其特征在于，
所述第三时刻为所述感测放大器的位线与互补位线之间的电压差达到第二预设值的时刻。
10.根据权利要求5所述的感测放大器的控制方法，其特征在于，
所述第一电源端的电压值等于所述第二电源端的电压值，所述第三电源端的电压值等于所述第四电源端的电压值；
所述X个上拉单元的驱动能力小于除所述X个上拉单元以外的剩余所述上拉单元的驱动能力；
所述Y个下拉单元的驱动能力小于除所述Y个下拉单元以外的剩余所述下拉单元的驱动能力。
11.根据权利要求3、4、8、9任一项所述的感测放大器的控制方法，其特征在于，所述方法还包括：
在测试模式下，根据接收到的测试命令设置第一预设时间、第二预设时间、第一预设值、第二预设值、X的值和Y的值中的一个或多个；或者，通过模式寄存器中的配置参数设置所述第一预设时间、所述第二预设时间、所述第一预设值、所述第二预设值、X的值和Y的值中的一个或多个。
12.一种感测放大器，其特征在于，包括：
放大电路、上拉电路、下拉电路；
所述上拉电路，包括N个上拉单元，每个所述上拉单元的第一端均与所述放大电路的第一端口连接，每个所述上拉单元的控制端用于接入上拉控制信号；
所述下拉电路，包括M个下拉单元，每个所述下拉单元的第一端均与所述放大电路的第二端口连接，每个所述下拉单元的控制端用于接入下拉控制信号，其中，M和N均为大于1的正整数；
其中，所述上拉电路和所述下拉电路被配置为在所述感测放大器的感测放大阶段：在第一时刻，响应于X个第一上拉控制信号导通X个上拉单元，和/或，响应于Y个第一下拉控制信号导通Y个下拉单元；在第二时刻，响应于(N-X)个第二上拉控制信号导通除所述X个上拉单元以外的剩余所述上拉单元，和/或，响应于(M-Y)个第二下拉控制信号导通除所述Y个下拉单元以外的剩余所述下拉单元；其中，所述第二时刻晚于第一时刻，X为大于等于1且小于等于N的正整数，Y为大于等于1且小于等于M的正整数，X和Y为1到N之间的整数，且X为N时Y不为M。
13.根据权利要求12所述的感测放大器，其特征在于，所述感测放大器还包括：
控制信号产生电路，被配置为产生控制信号，所述控制信号包括所述第一上拉控制信号、所述第二上拉控制信号、所述第一下拉控制信号和所述第二下拉控制信号；其中，
所述第一上拉控制信号用于控制所述X个上拉单元的导通或关断；
所述第一下拉控制信号用于控制所述Y个下拉单元的导通或关断；
所述第二上拉控制信号用于控制除所述X个上拉单元以外的剩余所述上拉单元的导通或关断；
所述第二下拉控制信号用于控制除所述Y个下拉单元以外的剩余所述下拉单元的导通或关断。
14.根据权利要求13所述的感测放大器，其特征在于，
所述控制信号产生电路，还被配置为：在所述第一时刻将所述第一上拉控制信号和所述第一下拉控制信号由无效电平翻转至有效电平，在所述第二时刻将所述第二上拉控制信号和所述第二下拉控制信号由无效电平翻转至有效电平。
15.根据权利要求14所述的感测放大器，其特征在于，
所述控制信号产生电路包括：延时单元和多路选择器，所述延时单元的输出端连接至所述多路选择器的输入端；
所述延时单元，被配置为生成多个延迟时间；
所述多路选择器，被配置为响应于第一选择信号选择输出所述多个延迟时间中的一个作为第一预设时间，所述第一预设时间为所述第二时刻与所述第一时刻之间的时间差。
16.根据权利要求14所述的感测放大器，其特征在于，所述控制信号产生电路包括：
信号检测单元，被配置为：检测所述感测放大器的位线与互补位线之间的电压差，当所述电压差达到第一预设值时，将所述第二上拉控制信号和所述第二下拉控制信号由无效电平翻转至有效电平。
17.根据权利要求12所述的感测放大器，其特征在于，所述放大电路具体被配置为：
在所述第一时刻导通的所述X个上拉单元的第二端连接第一电源端，在所述第二时刻导通的除所述X个上拉单元以外的剩余所述上拉单元的第二端连接第二电源端；在所述第一时刻导通的所述Y个下拉单元的第二端连接第三电源端，在所述第二时刻导通的除所述Y个下拉单元以外的剩余所述下拉单元的第二端连接第四电源端。
18.根据权利要求17所述的感测放大器，其特征在于，
所述第一电源端的电压值小于所述第二电源端的电压值，所述第三电源端的电压值大于所述第四电源端的电压值。
19.根据权利要求12所述的感测放大器，其特征在于，
所述控制信号产生电路，还被配置：为在所述感测放大器的感测放大阶段的第三时刻，将所述第二上拉控制信号和所述第二下拉控制信号由有效电平翻转至无效电平；
所述上拉电路和所述下拉电路，还被配置为：在所述第三时刻，响应于处于无效电平的第二上拉控制信号，关断除所述X个上拉单元以外的剩余所述上拉单元，和/或，响应于处于无效电平的第二下拉控制信号，关断除所述Y个下拉单元以外的剩余所述下拉单元；
其中，所述第三时刻晚于所述第二时刻。
20.根据权利要求19所述的感测放大器，其特征在于，
所述控制信号产生电路包括：延时单元和多路选择器，所述延时单元的输出端连接至所述多路选择器的输入端；
所述延时单元，被配置为生成多个延迟时间；
所述多路选择器，被配置为响应于第二选择信号选择输出所述多个延迟时间中的一个作为第二预设时间，所述第二预设时间为所述第三时刻与所述第一时刻之间的时间差。
21.根据权利要求19所述的感测放大器，其特征在于，
所述控制信号产生电路包括：信号检测单元，被配置为：检测所述感测放大器的位线与互补位线之间的电压差，当所述电压差达到第二预设值时，将所述第二上拉控制信号和所述第二下拉控制信号由有效电平翻转至无效电平。
22.根据权利要求17所述的感测放大器，其特征在于，
所述第一电源端的电压值等于所述第二电源端的电压值，所述第三电源端的电压值等于所述第四电源端的电压值；所述X个上拉单元的驱动能力小于除所述X个上拉单元以外的剩余所述上拉单元的驱动能力；
所述Y个下拉单元的驱动能力小于除所述Y个下拉单元以外的剩余所述下拉单元的驱动能力。
23.根据权利要求12所述的感测放大器，其特征在于，所述放大电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一开关、第二开关、第三开关以及第四开关；
所述第一晶体管的第二端与所述第二晶体管的第二端连接，所述第三晶体管的第二端与所述第一晶体管的第一端连接，所述第三晶体管的第一端与所述第四晶体管的第一端连接，所述第四晶体管的第二端与所述第二晶体管的第一端连接；
所述第一晶体管的控制端通过所述第一开关与所述第四晶体管的第二端连接，所述第一晶体管的控制端通过所述第三开关与所述第三晶体管的第二端连接，所述第二晶体管的控制端通过所述第二开关与所述第三晶体管的第二端连接，所述第二晶体管的控制端通过所述第四开关与所述第四晶体管的第二端连接；
所述第三晶体管的控制端与所述第四晶体管的第二端连接，所述第四晶体管的控制端与所述第三晶体管的第二端连接。
24.一种存储器，其特征在于，包括如权利要求12至23中任一项所述的感测放大器。
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