JP2005339590A - 半導体集積回路 - Google Patents

Abstract

【課題】 消費電力の増加を招くことなく、トランジスタのオフリーク電流の影響を緩和する。
【解決手段】 バス線１２１及びダミーバス線１２２がいずれも中間電圧にプリチャージされた後、複数のトライステートバッファ１１１，１１２の出力が全てハイインピーダンス状態である間にバス線１２１の電圧変動の大きさをリーク検知回路１５０にて検出する。このリーク検知に応答して、各トライステートバッファ１１１，１１２中のトランジスタのオフリーク電流が小さくなるように、バックバイアス設定回路１８０がＰチャネルＭＯＳトランジスタ用及びＮチャネルＭＯＳトランジスタ用のバックバイアスを設定する。再度のプリチャージ動作の後、複数のトライステートバッファ１１１，１１２のうちのいずれかがアクティブになり、センスアンプ１４０が起動する時、バス線１２１とダミーバス線１２２との間に所要の大きさの電位差が確保される。
【選択図】 図１

Description

本発明は、半導体集積回路に関し、特にトランジスタのオフリーク電流に起因した誤動作を防止するための回路技術に関するものである。

従来の半導体集積回路の１つとして、ＳＲＡＭ（static random access memory）が知られている。ＳＲＡＭが有する多数のメモリセルの各々は、例えば、第１及び第２のアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）と、第１及び第２のドライブトランジスタ（ＮチャネルＭＯＳトランジスタ）と、第１及び第２の負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）とで構成される。第１のドライブトランジスタのドレインは第１のアクセストランジスタを介してビット線対のうちの一方に、第２のドライブトランジスタのドレインは第２のアクセストランジスタを介してビット線対のうちの他方にそれぞれ接続される。各ビット線は、読み出し／書き込みサイクルの前に、所定の電圧にプリチャージされる。

近年、半導体プロセスの微細化に伴い、トランジスタの閾値電圧が低下している。その結果、ＳＲＡＭにおいてドライブトランジスタのオフリーク電流の影響が顕著になってきた。同一コラムに属する複数のメモリセルの各々のドライブトランジスタのオフリーク電流の総和（ビット線リーク電流）が、同コラムにおいて読み出し時に選択される単一メモリセル中のドライブトランジスタに流れるオン電流（ドライブ電流）に匹敵するほど大きくなると、ビット線対間に所要の大きさの電位差が確保できなくなる結果、メモリ読み出しに誤動作が生じる怖れさえある。しかも、ドライブトランジスタのオフリーク電流は、セルデータ、温度等に依存して変動する。

この課題を解決するため、ある従来技術によれば、ビット線対のプリチャージ期間に各ビット線についてリーク電流の大きさが検知され、読み出し／書き込みサイクルでは、検知されたビット線リーク電流と同じ大きさの補償電流が各ビット線へ注入される（非特許文献１参照）。
K. Agawa et al., "A Bit-Line Leakage Compensation Scheme for Low-Voltage SRAM's", IEEE 2000 Symposium on VLSI Circuits, Digest of Technical Papers, pp.70-71

しかしながら、上記従来技術には、ビット線への補償電流の注入に起因して消費電力が大きくなるという課題があった。

本発明の目的は、複数のトランジスタと、該複数のトランジスタの各々のドレインが共通に接続された信号配線とを有する半導体集積回路において、消費電力の増加を招くことなくトランジスタのオフリーク電流の影響を緩和することにある。

上記目的を達成するため、本発明は、トランジスタの実動作前に予め電圧制御によってリーク補償を実行することとしたものである。

具体的に説明すると、本発明に係る半導体集積回路は、信号配線を所定の電圧にプリチャージするプリチャージ回路と、プリチャージの完了後における複数のトランジスタのオフリーク電流に起因した前記信号配線の電圧変動の大きさを検出することによりリーク検知を行うリーク検知回路と、このリーク検知に応答しかつ前記当該のトランジスタのうちのいずれかの実動作前に当該複数のトランジスタのオフリーク電流が小さくなるように当該複数のトランジスタのバックバイアス（電圧）を設定するバックバイアス設定回路とを備えることとしたものである。

これにより、リーク検知に応答してバックバイアス設定回路が動作するので、トランジスタのオフリーク電流が温度等に依存して変動してもリーク補償が達成される。

本発明によれば、トランジスタの実動作前に予め電圧制御によってリーク補償を実行することとしたので、消費電力の増加を招くことなく各トランジスタのオフリーク電流の影響を緩和することができる。

以下、図面を参照しながら、本発明の実施の形態を説明する。ここでは、多数のトライステートバッファが、共通の信号配線であるバス線に接続されているものとする。

図１は、本発明に係る半導体集積回路の構成例を示している。図１の半導体集積回路は多数のメモリマクロを有するものであるが、図面の簡略化のため、このうち２個のメモリマクロ１０１，１０２のみが図示されている。第１のメモリマクロ１０１は第１のトライステートバッファ１１１を介して、また第２のメモリマクロ１０２は第２のトライステートバッファ１１２を介して共通のバス線１２１に接続されている。ＶＤＤは電源電圧、ＶＳＳは接地電圧である。

第１のトライステートバッファ１１１において、１はＰチャネルＭＯＳドライブトランジスタ、２はＮチャネルＭＯＳドライブトランジスタ、３及び６はインバータ回路、４はＰチャネルＭＯＳスイッチングトランジスタ、５はＮチャネルＭＯＳスイッチングトランジスタである。ＮチャネルＭＯＳドライブトランジスタ２のゲートには第１の出力イネーブル信号ＯＥ１が、ＰチャネルＭＯＳドライブトランジスタ１のゲートには当該第１の出力イネーブル信号ＯＥ１の反転信号がそれぞれ与えられる。また、両スイッチングトランジスタ４，５の各々のゲートには、第１のメモリマクロ１０１から与えられる第１のデータ信号ＤＡの反転信号が与えられる。ＰチャネルＭＯＳドライブトランジスタ１のドレインはＰチャネルＭＯＳスイッチングトランジスタ４を介して、ＮチャネルＭＯＳドライブトランジスタ２のドレインはＮチャネルＭＯＳスイッチングトランジスタ５を介してバス線１２１に接続される。そして、ＰチャネルＭＯＳドライブトランジスタ１のソースは電源電圧ＶＤＤに、ＮチャネルＭＯＳドライブトランジスタ２のソースは接地電圧ＶＳＳにそれぞれ接続されている。したがって、第１のトライステートバッファ１１１は、第１の出力イネーブル信号ＯＥ１がＬレベルの場合には出力がハイインピーダンス状態を示し、第１の出力イネーブル信号ＯＥ１がＨレベルの場合には、第１のデータ信号ＤＡがＨレベル（ＤＡ＝１）ならばＰチャネルＭＯＳドライブトランジスタ１によりバス線１２１をＨレベルにドライブし、第１のデータ信号ＤＡがＬレベル（ＤＡ＝０）ならばＮチャネルＭＯＳドライブトランジスタ２によりバス線１２１をＬレベルにドライブする。

第２のトライステートバッファ１１２を含む他の全てのトライステートバッファも、第１のトライステートバッファ１１１と同様の内部構成を持つ。図１中のＯＥ２は第２の出力イネーブル信号、ＤＢは第２のメモリマクロ１０２から与えられる第２のデータ信号である。

１２２はダミーバス線である。ダミーバス線１２２は、バス線１２１とほぼ等しい配線容量を持つ。ただし、いずれのトライステートバッファもダミーバス線１２２には接続されない。

図１の半導体集積回路は、ＶＤＤ／２プリチャージ回路１３０と、センスアンプ１４０と、リーク検知回路１５０と、出力バッファ１６０と、カウンタ１７０と、バックバイアス設定回路１８０とを更に有している。図１中のＶＢＵＳはバス線１２１の電圧、ＶＤＢＵＳはダミーバス線１２２の電圧である。

ＶＤＤ／２プリチャージ回路１３０は、プリチャージ信号ＰＣＧがＬレベルのときに、バス線１２１とダミーバス線１２２とを、電源電圧ＶＤＤと接地電圧ＶＳＳとの丁度中間の電圧（ＶＤＤ／２）にプリチャージする回路である。このプリチャージ動作は、例えば１つの読み出しサイクルにおいて、リーク検知回路１５０の動作の前後にそれぞれ実行される。

センスアンプ１４０は、センスアンプイネーブル信号ＳＡＥがＨレベルのときに、バス線１２１とダミーバス線１２２との間の電位差を増幅するように、高い方の電圧を電源電圧ＶＤＤまで、低い方の電圧を接地電圧ＶＳＳまでそれぞれドライブする差動増幅回路である。

出力バッファ１６０は、センスアンプ１４０により増幅されたバス線１２１の電圧ＶＢＵＳをデータ出力信号ＤＯＵＴとして出力する回路である。

カウンタ１７０は、クロック信号ＣＬＫを入力し、リーク検知回路１５０を間欠動作させるように当該リーク検知回路１５０へサンプリング信号ＳＭＰを供給する回路である。このカウンタ１７０は、クロック信号ＣＬＫを分周し、かつ分周結果に係るサンプリング信号ＳＭＰを遅延させるはたらきを持つ。

リーク検知回路１５０は、ＶＤＤ／２プリチャージ回路１３０によるバス線１２１及びダミーバス線１２２のプリチャージ完了後における全トライステートバッファ１１１，１１２中のＰチャネルＭＯＳドライブトランジスタ１及びＮチャネルＭＯＳドライブトランジスタ２のオフリーク電流に起因したバス線１２１の電圧ＶＢＵＳの変動の大きさを検出することにより、リーク検知を行う回路である。このリーク検知は、サンプリング信号ＳＭＰに従って、全トライステートバッファ１１１，１１２の出力がハイインピーダンス状態であるときに、つまり全ての出力イネーブル信号ＯＥ１，ＯＥ２がアクティブ（Ｌレベル）であるときに実行されるようになっている。

詳細に説明すると、リーク検知回路１５０は、カウンタ１７０からのサンプリング信号ＳＭＰに加えて、ＶＤＤ／２＜ＶＨ＜ＶＤＤを満たす第１のリファレンス電圧ＶＨと、ＶＳＳ＜ＶＬ＜ＶＤＤ／２を満たす第２のリファレンス電圧ＶＬとを受け取り、これら第１及び第２のリファレンス電圧ＶＨ，ＶＬとバス線１２１の電圧ＶＢＵＳとの大小関係に応じて、第１のリーク検知信号ＳＭＰＨと第２のリーク検知信号ＳＭＰＬとを生成する。バス線１２１の電圧ＶＢＵＳと第１及び第２のリファレンス電圧ＶＨ，ＶＬとは、サンプリング信号ＳＭＰがＨレベルを示している間にリーク検知回路１５０に取り込まれる。そして、第１のリーク検知信号ＳＭＰＨは、ＶＨ＜ＶＢＵＳが成り立つ場合にＨレベルを示し、そうでない場合にはＬレベルを示す。第２のリーク検知信号ＳＭＰＬは、ＶＢＵＳ＜ＶＬが成り立つ場合にＬレベルを示し、そうでない場合にはＨレベルを示す。つまり、
ＶＢＵＳ＜ＶＬならば、ＳＭＰＨ＝ＬかつＳＭＰＬ＝Ｌ
ＶＬ≦ＶＢＵＳ≦ＶＨならば、ＳＭＰＨ＝ＬかつＳＭＰＬ＝Ｈ
ＶＨ＜ＶＢＵＳならば、ＳＭＰＨ＝ＨかつＳＭＰＬ＝Ｈ
である。

バックバイアス設定回路１８０は、第１及び第２のリーク検知信号ＳＭＰＨ，ＳＭＰＬに応答して、全トライステートバッファ１１１，１１２中のドライブトランジスタ１，２及びスイッチングトランジスタ４，５のオフリーク電流が小さくなるように、ＰチャネルＭＯＳトランジスタ用バックバイアスＰＢＢ及びＮチャネルＭＯＳトランジスタ用バックバイアスＮＢＢを設定する回路である。具体的に説明すると、バス線１２１の電圧ＶＢＵＳが第１のリファレンス電圧ＶＨよりも高いことを第１のリーク検知信号ＳＭＰＨが示す場合、つまりＳＭＰＨ＝Ｈである場合には、ＰチャネルＭＯＳドライブトランジスタ１及びＰチャネルＭＯＳスイッチングトランジスタ４のオフリーク電流が小さくなるように、電源電圧ＶＤＤよりも高い電圧がＰチャネルＭＯＳトランジスタ用バックバイアスＰＢＢとして設定される。バス線１２１の電圧ＶＢＵＳが第２のリファレンス電圧ＶＬよりも低いことを第２のリーク検知信号ＳＭＰＬが示す場合、つまりＳＭＰＬ＝Ｌである場合には、ＮチャネルＭＯＳドライブトランジスタ２及びＮチャネルＭＯＳスイッチングトランジスタ５のオフリーク電流が小さくなるように、接地電圧ＶＳＳよりも低い電圧がＮチャネルＭＯＳトランジスタ用バックバイアスＮＢＢとして設定される。いずれでもない場合、つまりＳＭＰＨ＝ＬかつＳＭＰＬ＝Ｈである場合には、ＰチャネルＭＯＳドライブトランジスタ１及びＰチャネルＭＯＳスイッチングトランジスタ４のバックバイアスＰＢＢとして電源電圧ＶＤＤが、ＮチャネルＭＯＳドライブトランジスタ２及びＮチャネルＭＯＳスイッチングトランジスタ５のバックバイアスＮＢＢとして接地電圧ＶＳＳがそれぞれバックバイアス設定回路１８０から供給される。

図２は、図１の半導体集積回路中の信号波形の例を示している。図２において、Ｒ１は第１の読み出しサイクル、Ｒ２は第２の読み出しサイクルである。これら第１及び第２の読み出しサイクルＲ１，Ｒ２の長さは、クロック信号ＣＬＫの周期により決定される。ここでは、第１の読み出しサイクルＲ１において第１のメモリマクロ１０１から“０”のデータ（ＤＡ＝０）が、第２の読み出しサイクルＲ２において第２のメモリマクロ１０２から“１”のデータ（ＤＢ＝１）がそれぞれ読み出されるものとする。また、全トライステートバッファ１１１，１１２において、ＰチャネルＭＯＳドライブトランジスタ１のオフリーク電流は小さいものの、ＮチャネルＭＯＳドライブトランジスタ２のオフリーク電流は大きいものとする。更に、カウンタ１７０の分周比を１とする。つまり、サンプリング信号ＳＭＰの周波数は、クロック信号ＣＬＫの周波数と同じである。

まず、第１の読み出しサイクルＲ１について説明する。期間Ｔ１〜Ｔ３は準備期間であり、期間Ｔ４及びＴ５は実読み出し期間である。

期間Ｔ１では、全トライステートバッファ１１１，１１２の出力イネーブル信号ＯＥ１，ＯＥ２をＬレベルに保持したまま、クロック信号ＣＬＫの立ち上がり遷移に同期してプリチャージ信号ＰＣＧをＬレベルにする。このとき、ＶＤＤ／２プリチャージ回路１３０は、電源電圧ＶＤＤにチャージされたバス線１２１と、接地電圧ＶＳＳにディスチャージされたダミーバス線１２２とを、いずれも中間電圧ＶＤＤ／２にプリチャージする。

期間Ｔ２では、プリチャージ信号ＰＣＧをＨレベルに戻すことにより、ＶＤＤ／２プリチャージ回路１３０の動作を停止させる。プリチャージ停止後、バス線１２１の電圧ＶＢＵＳは、全トライステートバッファ１１１，１１２中のＮチャネルＭＯＳドライブトランジスタ２のオフリーク電流により徐々に低下する。一方、ダミーバス線１２２の電圧ＶＤＢＵＳはほとんど変動しない。

期間Ｔ３では、カウンタ１７０がサンプリング信号ＳＭＰを一定期間だけＨレベルとする。この期間Ｔ３の開始時点で、バス線１２１の電圧ＶＢＵＳが第２のリファレンス電圧ＶＬよりも低くなっているものとする。したがって、リーク検知回路１５０は、第１及び第２のリーク検知信号ＳＭＰＨ，ＳＭＰＬをいずれもＬレベルとする。これを受けて、バックバイアス設定回路１８０は、接地電圧ＶＳＳよりも低い電圧をＮチャネルＭＯＳトランジスタ用バックバイアスＮＢＢとして設定する。これにより、全トライステートバッファ１１１，１１２中のＮチャネルＭＯＳドライブトランジスタ２及びＮチャネルＭＯＳスイッチングトランジスタ５のオフリーク電流が小さくなる。これらＮチャネルＭＯＳトランジスタ２，５の閾値電圧が、いわゆる「基板バイアス効果」により大きくなるからである。そして、サンプリング信号ＳＭＰがＬレベルになった後、プリチャージ信号ＰＣＧを再度Ｌレベルにする。これにより、バス線１２１とダミーバス線１２２とが再度中間電圧ＶＤＤ／２にプリチャージされる。なお、期間Ｔ３に設定されたＮチャネルＭＯＳトランジスタ用バックバイアスＮＢＢは、次の読み出しサイクルの開始時点まで保持される。

期間Ｔ４では、プリチャージ信号ＰＣＧをＨレベルに戻すことにより、ＶＤＤ／２プリチャージ回路１３０の動作を停止させる。それと同時に、第１の出力イネーブル信号ＯＥ１をＨレベルとすることにより、第１のメモリマクロ１０１のデータ信号ＤＡに応じて第１のトライステートバッファ１１１にアクティブな出力動作をさせる。前述のとおり「ＤＡ＝０」としているので、第１のトライステートバッファ１１１中のＮチャネルＭＯＳスイッチングトランジスタ５がオンする。Ｈレベルの出力イネーブル信号ＯＥ１により第１のトライステートバッファ１１１中のＮチャネルＭＯＳドライブトランジスタ２もオンしているので、当該第１のトライステートバッファ１１１は、Ｌレベル出力動作となる。したがって、バス線１２１の電圧ＶＢＵＳは、ＮチャネルＭＯＳドライブトランジスタ２によりＬレベルにドライブされて下がる。

期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをＨレベルとすることにより、センスアンプ１４０を起動する。これにより、バス線１２１の電圧ＶＢＵＳは接地電圧ＶＳＳまで、ダミーバス線１２２の電圧ＶＤＢＵＳは電源電圧ＶＤＤまでそれぞれ増幅される。そして、この期間Ｔ５に得られたバス線１２１の電圧ＶＢＵＳが、出力バッファ１６０を通してデータ出力信号ＤＯＵＴ（＝０）となる。

第２の読み出しサイクルＲ２の期間Ｔ１〜Ｔ３における動作は、第１の読み出しサイクルＲ１と同じである。

第２の読み出しサイクルＲ２の期間Ｔ４では、第２の出力イネーブル信号ＯＥ２をＨレベルとすることにより、第２のメモリマクロ１０２のデータ信号ＤＢに応じて第２のトライステートバッファ１１２にアクティブな出力動作をさせる。前述のとおり「ＤＢ＝１」としているので、第２のトライステートバッファ１１２中のＰチャネルＭＯＳスイッチングトランジスタ４がオンする。Ｈレベルの出力イネーブル信号ＯＥ２により第２のトライステートバッファ１１２中のＰチャネルＭＯＳドライブトランジスタ１もオンしているので、当該第２のトライステートバッファ１１２は、Ｈレベル出力動作となる。したがって、バス線１２１の電圧ＶＢＵＳは、ＰチャネルＭＯＳドライブトランジスタ１によりＨレベルにドライブされて上がる。この際、接地電圧ＶＳＳよりも低い電圧がＮチャネルＭＯＳトランジスタ用バックバイアスＮＢＢとして予め設定されているので、第２のトライステートバッファ１１２中のＰチャネルＭＯＳドライブトランジスタ１のオン電流（ドライブ電流）が、全トライステートバッファ１１１，１１２中のＮチャネルＭＯＳドライブトランジスタ２のオフリーク電流の総和に勝ることとなる結果、次の期間Ｔ５の開始時点におけるバス線１２１とダミーバス線１２２との間の所要の大きさの電位差の発生が保証される。

次の期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをＨレベルとすることにより、センスアンプ１４０を起動する。これにより、バス線１２１の電圧ＶＢＵＳは電源電圧ＶＤＤまで、ダミーバス線１２２の電圧ＶＤＢＵＳは接地電圧ＶＳＳまでそれぞれ増幅される。そして、この期間Ｔ５に得られたバス線１２１の電圧ＶＢＵＳが、出力バッファ１６０を通してデータ出力信号ＤＯＵＴ（＝１）となる。

なお、カウンタ１７０による分周比を適切に選択することにより、リーク検知回路１５０の動作頻度を複数の読み出しサイクルに１回とすることも可能である。この場合、バックバイアス設定回路１８０は、リーク検知回路１５０より第１及び第２のリーク検知信号ＳＭＰＨ，ＳＭＰＬを受け取ってから、これらのリーク検知信号ＳＭＰＨ，ＳＭＰＬが次に更新されるまで、ＰチャネルＭＯＳトランジスタ用バックバイアスＰＢＢ及びＮチャネルＭＯＳトランジスタ用バックバイアスＮＢＢを保持することとする。

また、リーク検知回路１５０においてバス線１２１の電圧ＶＢＵＳと比較されるリファレンス電圧の数は任意である。

さて、図１の例ではアクティブなトライステートバッファ、例えば上記第１の読み出しサイクルＲ１における第１のトライステートバッファ１１１にも、接地電圧ＶＳＳよりも低いＮチャネルＭＯＳトランジスタ用バックバイアスＮＢＢが与えられるので、データ読み出し速度の低下が懸念される。図３の例は、この問題の解決策を示している。

図３は、図１中の第１のトライステートバッファ１１１の変形例を示している。図１中の第２のトライステートバッファ１１２を含む他のトライステートバッファの構成も図３と同様であるものとする。

図３のトライステートバッファ１１１は、出力イネーブル信号ＯＥ１により制御される第１及び第２のスイッチ回路７，８を備えている。これらのスイッチ回路７，８としては、一般的なトランスファゲートを用いればよい。

第１のスイッチ回路７は、ＰチャネルＭＯＳドライブトランジスタ１及びＰチャネルＭＯＳスイッチングトランジスタ４のバックバイアスを切り換えるための回路である。具体的に説明すると、第１のスイッチ回路７は、当該トライステートバッファ１１１が受け取る出力イネーブル信号ＯＥ１がアクティブ（Ｈレベル）である場合には、ＰチャネルＭＯＳドライブトランジスタ１及びＰチャネルＭＯＳスイッチングトランジスタ４のバックバイアスとして電源電圧ＶＤＤを選択し、当該出力イネーブル信号ＯＥ１が非アクティブ（Ｌレベル）であって当該トライステートバッファ１１１の出力がハイインピーダンス状態である場合には、バックバイアス設定回路１８０により設定されたＰチャネルＭＯＳトランジスタ用バックバイアスＰＢＢ（例えば、電源電圧ＶＤＤよりも高い電圧）をＰチャネルＭＯＳドライブトランジスタ１及びＰチャネルＭＯＳスイッチングトランジスタ４のバックバイアスとして選択する。

一方、第２のスイッチ回路８は、ＮチャネルＭＯＳドライブトランジスタ２及びＮチャネルＭＯＳスイッチングトランジスタ５のバックバイアスを切り換えるための回路である。具体的に説明すると、第２のスイッチ回路８は、当該トライステートバッファ１１１が受け取る出力イネーブル信号ＯＥ１がアクティブ（Ｈレベル）である場合には、ＮチャネルＭＯＳドライブトランジスタ２及びＮチャネルＭＯＳスイッチングトランジスタ５のバックバイアスとして接地電圧ＶＳＳを選択し、当該出力イネーブル信号ＯＥ１が非アクティブ（Ｌレベル）であって当該トライステートバッファ１１１の出力がハイインピーダンス状態である場合には、バックバイアス設定回路１８０により設定されたＮチャネルＭＯＳトランジスタ用バックバイアスＮＢＢ（例えば、接地電圧ＶＳＳよりも低い電圧）をＮチャネルＭＯＳドライブトランジスタ２及びＮチャネルＭＯＳスイッチングトランジスタ５のバックバイアスとして選択する。

図３の構成によれば、トライステートバッファ１１１がＬレベルの出力イネーブル信号ＯＥ１を受け取った場合には、図１の場合と同様に、バックバイアス設定回路１８０により設定されたＰチャネルＭＯＳトランジスタ用バックバイアスＰＢＢがＰチャネルＭＯＳトランジスタ１，４に、同じくバックバイアス設定回路１８０により設定されたＮチャネルＭＯＳトランジスタ用バックバイアスＮＢＢがＮチャネルＭＯＳトランジスタ２，５にそれぞれ与えられて、オフリーク電流が低減される。一方、トライステートバッファ１１１がＨレベルの出力イネーブル信号ＯＥ１を受け取った場合には、ＰチャネルＭＯＳトランジスタ１，４のバックバイアスとして電源電圧ＶＤＤが、ＮチャネルＭＯＳトランジスタ２，５のバックバイアスとして接地電圧ＶＳＳがそれぞれ選択される。したがって、非アクティブなトライステートバッファにおけるオフリーク電流が低減されつつ、アクティブなトライステートバッファにおけるデータ読み出し速度の低下が抑制される。

以上、多数のトライステートバッファ１１１，１１２が共通のバス線１２１に接続された構成を前提として本発明を説明したが、本発明の適用範囲はこれに限らない。複数のトランジスタの各々のドレインが共通に接続された信号配線を備えた半導体集積回路である限り、本発明は適用可能である。例えば、前述の６トランジスタ構成を持つＳＲＡＭに本発明を適用すれば、消費電力の増加を招くことなく、プリチャージされたビット線対の電圧変動を抑制することができる。

以上説明してきたとおり、本発明に係る半導体集積回路は、消費電力の増加を招くことなくトランジスタのオフリーク電流の影響を緩和することができて有用である。

本発明に係る半導体集積回路の構成例を示す回路図である。 図１の半導体集積回路中の信号波形の例を示すタイミング図である。 図１中のトライステートバッファの変形例を示す回路図である。

符号の説明

１ ＰチャネルＭＯＳドライブトランジスタ
２ ＮチャネルＭＯＳドライブトランジスタ
３，６ インバータ回路
４ ＰチャネルＭＯＳスイッチングトランジスタ
５ ＮチャネルＭＯＳスイッチングトランジスタ
７，８ スイッチ回路
１０１，１０２ メモリマクロ
１１１，１１２ トライステートバッファ
１２１ バス線
１２２ ダミーバス線
１３０ ＶＤＤ／２プリチャージ回路
１４０ センスアンプ
１５０ リーク検知回路
１６０ 出力バッファ
１７０ カウンタ
１８０ バックバイアス設定回路
ＣＬＫ クロック信号
ＤＡ，ＤＢ データ信号
ＤＯＵＴ データ出力信号
ＮＢＢ ＮチャネルＭＯＳトランジスタ用バックバイアス
ＯＥ１，ＯＥ２ 出力イネーブル信号
ＰＢＢ ＰチャネルＭＯＳトランジスタ用バックバイアス
ＰＣＧ プリチャージ信号
ＳＡＥ センスアンプイネーブル信号
ＳＭＰ サンプリング信号
ＳＭＰＨ，ＳＭＰＬ リーク検知信号
ＶＢＵＳ バス線の電圧
ＶＤＢＵＳ ダミーバス線の電圧
ＶＤＤ 電源電圧
ＶＨ，ＶＬ リファレンス電圧
ＶＳＳ 接地電圧

Claims (9)

1. 複数のトランジスタと、該複数のトランジスタの各々のドレインが共通に接続された信号配線とを有する半導体集積回路であって、
   前記信号配線を所定の電圧にプリチャージするプリチャージ回路と、
   前記プリチャージの完了後における前記複数のトランジスタのオフリーク電流に起因した前記信号配線の電圧変動の大きさを検出することにより、リーク検知を行うリーク検知回路と、
   前記リーク検知に応答し、かつ前記複数のトランジスタのうちのいずれかの実動作前に、前記複数のトランジスタのオフリーク電流が小さくなるように前記複数のトランジスタのバックバイアスを設定するバックバイアス設定回路とを備えたことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記プリチャージ回路は、前記複数のトランジスタのうちのいずれかの実動作に備えて、前記複数のトランジスタのバックバイアス設定後に前記信号配線を前記所定の電圧に再度プリチャージすることを特徴とする半導体集積回路。
3. 請求項１記載の半導体集積回路において、
   前記リーク検知回路を間欠動作させるように前記リーク検知回路へサンプリング信号を供給するための手段を更に備えたことを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   前記複数のトランジスタは、複数のトライステートバッファの各々が有するＰチャネルＭＯＳドライブトランジスタ及びＮチャネルＭＯＳドライブトランジスタであり、
   前記リーク検知回路は、前記複数のトライステートバッファの出力が全てハイインピーダンス状態であるときに前記信号配線の電圧変動の大きさを検出することを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   前記信号配線とほぼ等しい配線容量を持つダミー配線と、
   前記信号配線と前記ダミー配線との間の電位差を増幅する差動増幅回路とを更に備え、
   前記プリチャージ回路は、前記信号配線をプリチャージする際に、当該信号配線と同じ電圧に前記ダミー配線をプリチャージすることを特徴とする半導体集積回路。
6. 請求項５記載の半導体集積回路において、
   前記プリチャージ回路は、電源電圧よりも低くかつ接地電圧よりも高い中間電圧に前記信号配線と前記ダミー配線とをプリチャージすることを特徴とする半導体集積回路。
7. 請求項６記載の半導体集積回路において、
   前記リーク検知回路は、前記電源電圧よりも低くかつ前記中間電圧よりも高い電圧を第１のリファレンス電圧とし、かつ前記接地電圧よりも高くかつ前記中間電圧よりも低い電圧を第２のリファレンス電圧として、前記信号配線の電圧が前記第１のリファレンス電圧よりも高い場合に第１のリーク検知信号を、前記信号配線の電圧が前記第２のリファレンス電圧よりも低い場合に第２のリーク検知信号をそれぞれ生成して前記バックバイアス設定回路へ供給することを特徴とする半導体集積回路。
8. 請求項７記載の半導体集積回路において、
   前記バックバイアス設定回路は、
   前記信号配線の電圧が前記第１のリファレンス電圧よりも高いことを前記第１のリーク検知信号が示す場合には、前記ＰチャネルＭＯＳドライブトランジスタのオフリーク電流が小さくなるように、前記電源電圧よりも高い電圧をＰチャネルＭＯＳトランジスタ用バックバイアスとして設定し、
   前記信号配線の電圧が前記第２のリファレンス電圧よりも低いことを前記第２のリーク検知信号が示す場合には、前記ＮチャネルＭＯＳドライブトランジスタのオフリーク電流が小さくなるように、前記接地電圧よりも低い電圧をＮチャネルＭＯＳトランジスタ用バックバイアスとして設定し、
   前記いずれでもない場合には、前記ＰチャネルＭＯＳドライブトランジスタのバックバイアスとして前記電源電圧を、前記ＮチャネルＭＯＳドライブトランジスタのバックバイアスとして前記接地電圧をそれぞれ供給することを特徴とする半導体集積回路。
9. 請求項８記載の半導体集積回路において、
   前記複数のトライステートバッファの各々は、前記ＰチャネルＭＯＳドライブトランジスタ及び前記ＮチャネルＭＯＳドライブトランジスタの各々のバックバイアスを切り換えるためのスイッチ手段を有し、
   前記スイッチ手段は、
   当該トライステートバッファが受け取る出力イネーブル信号がアクティブである場合には、前記ＰチャネルＭＯＳドライブトランジスタのバックバイアスとして前記電源電圧を、前記ＮチャネルＭＯＳドライブトランジスタのバックバイアスとして前記接地電圧をそれぞれ選択し、
   前記出力イネーブル信号が非アクティブであって当該トライステートバッファの出力がハイインピーダンス状態である場合には、前記バックバイアス設定回路により設定されたＰチャネルＭＯＳトランジスタ用バックバイアスを前記ＰチャネルＭＯＳドライブトランジスタのバックバイアスとして、前記バックバイアス設定回路により設定されたＮチャネルＭＯＳトランジスタ用バックバイアスを前記ＮチャネルＭＯＳドライブトランジスタのバックバイアスとしてそれぞれ選択することを特徴とする半導体集積回路。

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