KR101922397B1 - 반도체 장치 - Google Patents
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Abstract
새로운 구성을 갖는 반도체 장치가 제공된다. 상기 반도체 장치는 제 1 p-형 트랜지스터, 제 2 n-형 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함한다. 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 제 1 전위를 공급하는 배선에 접속되고, 다른 하나는 상기 제 1 트랜지스터의 소스 및 드레인 중 하나에 접속된다. 상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 접속되고, 다른 하나는 상기 제 4 트랜지스터의 소스 및 드레인 중 하나에 접속된다. 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전위보다 낮은 제 2 전위를 공급하는 배선에 접속된다. 산화물 반도체 재료는 상기 제 3 및 제 4 트랜지스터들의 채널 형성 영역들에 사용된다.
Description
본 발명은 반도체 장치에 관한 것이다. 특히, 본 발명은 인버터 회로를 포함하는 반도체 장치에 관한 것이다. 본 발명은 또한 상기 반도체 장치를 포함하는 전자기기에 관한 것이다.
최근, 저 전력 소비를 갖는 반도체 장치가 전자기기의 전력 소비 감소를 위해 상기 전자기기의 부품으로서 사용되기 시작했다. 전자기기는 CPU, 인터페이스 회로, 및 메모리 소자와 같은 다양한 회로들을 포함한다. 이들 회로들은 입력 회로, 출력 회로, 또는 입력/출력 회로에 의해 접속된다.
입력 회로, 출력 회로, 및 입력/출력 회로로서, 버퍼 회로 또는 3-상태 인버터(또한 "트라이-스테이트 인버터(tri-state inverter)"라고도 함) 회로가 사용된다. 상기 3-상태 인버터 회로에서, 출력은 다음의 3 상태들로 설정된다: "하이(High: HI)", "로우(Low: LO)", 및 "하이 임피던스(High impedance: HIZ)."
상기 3-상태 인버터 회로의 "하이"는 출력 단자의 전위가 전원 전압 단자의 최고 전위로 설정되었다는 것을 의미하고; "로우"는 상기 출력 단자의 전위가 최저 전위로 설정되었다는 것을 의미하고; 및 "하이 임피던스"는 상기 출력 단자가 플로팅 상태로 설정되었다는 것을 의미한다.
3-상태 인버터에 포함된 트랜지스터들이 각각 누설 전류를 가져, 상기 트랜지스터가 선택되지 않은 때에도 전하들의 누설 또는 전하들의 유입이 발생한다. 따라서, 상기 3-상태 인버터가 하이 임피던스 상태로 들어갈 때에도 상기 3-상태 인버터에 포함된 상기 트랜지스터를 통해 출력 단자로 누설 전류가 흘러, 그 결과 전력 소비가 충분히 감소되지 못한다. 또한, 오작동을 유발하는 전압 강하가 발생한다.
특허문헌 1은 3-상태 인버터를 사용하는 플립-플랍 회로로서, 상기 플립-플랍 회로가 동작하지 않을 때 흐르는 누설 전류를 저감하기 위해 고 임계 전압을 갖는 트랜지스터 및 저 임계 전압을 갖는 트랜지스터가 함께 제공되는, 플립-플랍 회로를 개시한다.
그러나, 특허문헌 1에서, 고 임계 전압을 갖는 상기 트랜지스터의 동작을 확보하기 위해 고 임계 전압을 갖는 트랜지스터를 고려하는 고 전원 전압이 필요하다. 또한, 상기 트랜지스터들은 각각 실리콘 재료를 사용하여 형성된 트랜지스터라고 생각되고, 상기 트랜지스터들이 턴오프될 때에도 상기 트랜지스터들에서 누설 전류가 계속 흐른다. 따라서, 소비 전력에서의 충분한 감소가 달성되지 않는다.
상기 문제의 관점에서, 개시된 발명의 일 실시형태의 목적은 소비 전력을 저감하기 위해 하이 임피던스에서 누설 전류가 억제될 수 있는 반도체 장치를 제공하는 것이다.
개시된 발명의 일 실시형태의 다른 목적은 회로 크기의 증가가 억제될 수 있고 누설 전류가 억제될 수 있는 반도체 장치를 제공하는 것이다.
개시된 발명의 일 실시형태의 다른 목적은 회로가 소형화될 수 있고 누설 전류가 억제될 수 있는 반도체 장치를 제공하는 것이다.
개시된 발명에서, 고순도화된 산화물 반도체를 사용하여 반도체 장치가 형성된다. 고순도화된 산화물 반도체를 사용하여 형성된 트랜지스터는 매우 작은 누설 전류를 갖는다; 따라서, 전력 소비가 저감될 수 있다. 또한, 누설 전류로 인한 상기 반도체 장치의 하이 임피던스에서의 오작동이 방지될 수 있다.
개시된 발명의 일 실시형태는 제 1 p-형 트랜지스터, 제 2 n-형 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하는 반도체 장치이다. 상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속된다. 상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속된다. 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 고-전위 배선에 전기적으로 접속된다. 상기 제 3 트랜지스터의 게이트는 상기 제 4 트랜지스터의 게이트에 전기적으로 접속된다. 상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 저-전위 배선에 전기적으로 접속된다. 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 채널 형성 영역들은 각각 산화물 반도체 재료를 사용하여 형성된다.
상기 구성에서, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위에 제공될 수 있다.
개시된 발명의 다른 실시형태는 제 1 p-형 트랜지스터, 제 2 n-형 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 및 캐패시터를 포함하는 반도체 장치이다. 상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속된다. 상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속된다. 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 고-전위 배선에 전기적으로 접속된다. 상기 제 3 트랜지스터의 게이트는 상기 캐패시터의 제 1 단자 및 상기 제 5 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속된다. 상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 저-전위 배선에 전기적으로 접속된다. 상기 제 4 트랜지스터의 게이트는 상기 용량 소자의 제 2 단자 및 제 1 배선에 전기적으로 접속된다. 상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 고-전위 배선에 전기적으로 접속된다. 상기 제 5 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속된다. 산화물 반도체는 적어도 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 및 상기 제 5 트랜지스터에 사용된다.
개시된 발명의 다른 실시형태는 제 1 p-형 트랜지스터, 제 2 n-형 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 및 캐패시터를 포함하는 반도체 장치이다. 상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속된다. 상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속된다. 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 고-전위 배선에 전기적으로 접속된다. 상기 제 3 트랜지스터의 게이트는 상기 캐패시터의 제 1 단자, 상기 제 5 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제 6 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속된다. 상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 저-전위 배선에 전기적으로 접속된다. 상기 제 4 트랜지스터의 게이트는 상기 용량 소자의 제 2 단자 및 제 1 배선에 전기적으로 접속된다. 상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 고-전위 배선에 전기적으로 접속된다. 상기 제 5 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속된다. 상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 저-전위 배선에 전기적으로 접속된다. 상기 제 6 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속된다. 산화물 반도체는 적어도 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 및 상기 제 6 트랜지스터에 사용된다.
상기 구성에서, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위에 제공될 수 있다. 또한, 상기 캐패시터는 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 위에 제공될 수 있다.
상기 구성에서, 산화물 반도체 이외의 재료가 산화물 반도체를 포함하는 상기 트랜지스터들 이외의 트랜지스터에 사용될 수 있다.
본 명세서 등에서, "반도체 장치"는 일반적으로 반도체 특성들을 활용함으로써 기능할 수 있는 디바이스: 전기-광학 장치, 액정 디스플레이 장치, 발광 장치, 반도체 회로, 및 상기 반도체 장치의 범주에 포함된 모든 전자기기를 의미한다.
"소스" 및 "드레인"의 기능들은 예를 들어, 때때로 반대 극성의 트랜지스터가 사용될 때 또는 회로 동작 중에 전류 흐름의 방향이 변화될 때 서로 대체된다. 따라서, 상기 용어들 "소스" 및 "드레인"은 본 명세서에서, 각각 상기 드레인 및 상기 소스를 나타내도록 사용될 수 있다.
본 명세서 등에서, 상기 용어 "전기적으로 접속"은 구성요소들이 임의의 전기적 작용을 갖는 물체를 통해 접속되는 경우를 포함한다는 것을 주의한다. "임의의 전기적 작용을 갖는 물체"는 상기 물체를 통해 접속된 구성요소들 사이에서 전기 신호들이 송신 및 수신될 수 있는 한 특별한 제한은 없다.
"임의의 전기적 작용을 갖는 물체"의 예들은 트랜지스터와 같은 스위칭 소자, 저항, 인덕터, 캐패시터, 및 다양한 기능들뿐만 아니라 전극 및 배선을 갖는 소자들이다.
본 발명의 일 실시형태에 따른 상기 반도체 장치에서, 산화물 반도체 재료는 상기 트랜지스터들의 채널 형성 영역들 중 적어도 하나에 사용된다. 이는 누설 전류를 억제하고 상기 반도체 장치의 전력 소비의 감소를 달성할 수 있게 한다.
개시된 발명의 일 실시형태에서, 상기 제 1 내지 제 4 트랜지스터들을 포함하는 상기 3-상태 인버터의 고-전위 배선에 접속된 산화물 반도체를 포함하는 상기 제 1 트랜지스터의 게이트에 전압 인가 수단이 부가적으로 제공되어, 상기 제 1 트랜지스터의 소스의 전위가 Vdd로부터 상기 제 1 트랜지스터의 임계 전압만큼 감소되는 것이 억제될 수 있다.
개시된 발명의 일 실시형태에서, 산화물 반도체 재료는 3-상태 인버터에 포함된 상기 트랜지스터들의 채널 형성 영역들 중 적어도 하나에 사용된다. 또한, 상기산화물 반도체를 포함하는 트랜지스터 및 산화물 반도체 이외의 재료를 포함하는 트랜지스터를 제공함으로써, 서로 중첩하고, 상기 반도체 장치의 크기가 감소될 수 있다.
도 1a 및 도 1b는 각각 반도체 장치의 일 예 및 반도체 장치의 타이밍 차트의 일 예를 도시하는 도면.
도 2a 내지 도 2c는 반도체 장치들의 일 예들을 도시하는 도면.
도 3a 및 도 3b는 각각 반도체 장치의 일 예 및 반도체 장치의 타이밍 차트의 일 예를 도시하는 도면.
도 4a 및 도 4b는 각각 반도체 장치의 일 예 및 반도체 장치의 타이밍 차트의 일 예를 도시하는 도면.
도 5a 및 도 5b는 반도체 장치들의 일 예들을 도시하는 도면.
도 6a 및 도 6b는 반도체 장치들의 일 예들을 도시하는 도면.
도 7a 내지 도 7d는 반도체 장치의 제작 공정의 일 예를 도시하는 도면.
도 8a 내지 도 8c는 상기 반도체 장치의 제작 공정의 일 예를 도시하는 도면.
도 9a 내지 도 9d는 상기 반도체 장치의 제작 공정의 일 예를 도시하는 도면.
도 10a 내지 도 10c는 각각 산화물 반도체를 포함하는 트랜지스터의 구성을 도시하는 단면도.
도 11a 및 도 11b는 각각 산화물 반도체를 포함하는 트랜지스터의 구성을 도시하는 단면도.
도 12a 내지 도 12e는 산화물 재료들의 구성들을 도시하는 도면.
도 13a 내지 도 13c는 산화물 재료의 구성을 도시하는 도면.
도 14a 내지 도 14c는 산화물 재료의 구성을 도시하는 도면.
도 15a 및 도 15b는 산화물 반도체 재료들의 구성들을 도시하는 도면.
도 16은 CPU를 도시하는 도면.
도 17은 휴대용 전자기기를 도시하는 도면.
도 18은 전자서적을 도시하는 도면.
도 19는 게이트 전압과 전계-효과 이동도의 관계를 도시하는 도면.
도 20a 내지 도 20c는 각각 게이트 전압과 드레인 전류의 관계를 도시하는 도면.
도 21a 내지 도 21c는 각각 게이트 전압과 드레인 전류의 관계를 도시하는 도면.
도 22a 내지 도 22c는 각각 게이트 전압과 드레인 전류의 관계를 도시하는 도면.
도 23a 내지 도 23c는 각각 트랜지스터의 특성들을 도시하는 도면.
도 24a 및 도 24b는 각각 트랜지스터의 특성들을 도시하는 도면.
도 25a 및 도 25b는 각각 트랜지스터의 특성들을 도시하는 도면.
도 26은 트랜지스터의 오프-상태 전류의 온도 의존성을 도시하는 도면.
도 27a 내지 도 27e는 이동도를 산출하기 위한 수식들을 도시하는 도면.
도 2a 내지 도 2c는 반도체 장치들의 일 예들을 도시하는 도면.
도 3a 및 도 3b는 각각 반도체 장치의 일 예 및 반도체 장치의 타이밍 차트의 일 예를 도시하는 도면.
도 4a 및 도 4b는 각각 반도체 장치의 일 예 및 반도체 장치의 타이밍 차트의 일 예를 도시하는 도면.
도 5a 및 도 5b는 반도체 장치들의 일 예들을 도시하는 도면.
도 6a 및 도 6b는 반도체 장치들의 일 예들을 도시하는 도면.
도 7a 내지 도 7d는 반도체 장치의 제작 공정의 일 예를 도시하는 도면.
도 8a 내지 도 8c는 상기 반도체 장치의 제작 공정의 일 예를 도시하는 도면.
도 9a 내지 도 9d는 상기 반도체 장치의 제작 공정의 일 예를 도시하는 도면.
도 10a 내지 도 10c는 각각 산화물 반도체를 포함하는 트랜지스터의 구성을 도시하는 단면도.
도 11a 및 도 11b는 각각 산화물 반도체를 포함하는 트랜지스터의 구성을 도시하는 단면도.
도 12a 내지 도 12e는 산화물 재료들의 구성들을 도시하는 도면.
도 13a 내지 도 13c는 산화물 재료의 구성을 도시하는 도면.
도 14a 내지 도 14c는 산화물 재료의 구성을 도시하는 도면.
도 15a 및 도 15b는 산화물 반도체 재료들의 구성들을 도시하는 도면.
도 16은 CPU를 도시하는 도면.
도 17은 휴대용 전자기기를 도시하는 도면.
도 18은 전자서적을 도시하는 도면.
도 19는 게이트 전압과 전계-효과 이동도의 관계를 도시하는 도면.
도 20a 내지 도 20c는 각각 게이트 전압과 드레인 전류의 관계를 도시하는 도면.
도 21a 내지 도 21c는 각각 게이트 전압과 드레인 전류의 관계를 도시하는 도면.
도 22a 내지 도 22c는 각각 게이트 전압과 드레인 전류의 관계를 도시하는 도면.
도 23a 내지 도 23c는 각각 트랜지스터의 특성들을 도시하는 도면.
도 24a 및 도 24b는 각각 트랜지스터의 특성들을 도시하는 도면.
도 25a 및 도 25b는 각각 트랜지스터의 특성들을 도시하는 도면.
도 26은 트랜지스터의 오프-상태 전류의 온도 의존성을 도시하는 도면.
도 27a 내지 도 27e는 이동도를 산출하기 위한 수식들을 도시하는 도면.
본 발명의 실시형태의 일 예들은 도면들을 참조하여 구체적으로 설명될 것이다. 이하에 설명된 구성들에서, 동일한 부분들 또는 유사한 기능들을 갖는 부분들은 상이한 도면들에서 유사한 참조 번호들로 표기되고, 그에 대한 설명은 반복되지 않는다.
본 발명은 이하의 설명으로 제한되지 않고 본 발명의 모드들 및 상세들이 본 발명의 정신 및 범위를 벗어나지 않고 다양한 방식으로 변경될 수 있다는 것이 당업자에게 용이하게 이해된다. 따라서, 본 발명은 이하에 설명된 실시형태들의 설명으로 제한되는 것으로 해석되지 않아야 한다.
도면들 등에 예시된 각각의 구성의 위치, 크기, 범위 등은 용이한 이해를 위해 일부 경우들에서 정확하게 표시되지 않는다는 것을 주의한다. 따라서, 개시된 발명은 상기 도면들 등에 개시된 바와 같은 위치, 크기, 범위 등으로 제한될 필요는 없다.
본 명세서 등에서, "제 1", "제 2", 및 "제 3"과 같은 서수들은 구성요소들 간의 혼란을 피하기 위해 사용되고, 상기 용어들은 구성요소들의 수의 제한을 의미하지 않는다.
본 명세서 등에서, "전압" 및 "전위"는 일부 경우들에서 동일한 의미로 사용된다.
(실시형태 1)
본 실시형태에서, 개시된 발명의 일 실시형태에 따른 반도체 장치의 구성이 도 1a 및 도 1b를 참조하여 설명될 것이다. 각각의 회로도들에서, 트랜지스터 옆의 "OS"는 상기 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위한 것이라는 것을 주의한다.
도 1a는 본 실시형태의 반도체 장치를 도시한다. 반도체 장치(100)는 트랜지스터(110), 트랜지스터(111), 트랜지스터(112), 및 트랜지스터(113)를 포함한다. 상기 트랜지스터(110)는 p-형 도전성을 갖고, 상기 트랜지스터(111), 상기 트랜지스터(112), 및 상기 트랜지스터(113)는 n-형 도전성을 갖는다. 본원에 설명된 상기 반도체 장치(100)는 또한 "3-상태 인버터 회로", "트라이-스테이트 인버터 회로", 또는 "신호 처리 회로" 라고도 한다.
상기 트랜지스터(110)의 게이트는 상기 트랜지스터(111)의 게이트에 전기적으로 접속된다. 상기 트랜지스터(110)의 소스 및 드레인 중 하나는 상기 트랜지스터(111)의 소스 및 드레인 중 하나에 전기적으로 접속된다.
상기 트랜지스터(112)의 소스 및 드레인 중 하나는 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 트랜지스터(112)의 상기 소스 및 상기 드레인 중 다른 하나는 고-전위 배선(도 1a의 "Vdd", 또한 "고-전위선", "전원 전압선", "전압선", "전원", "전원선", "Vdd", "배선", "제 1 전위가 공급된 배선", "제 1 전위를 공급하는 기능을 갖는 배선", 등이라고도 함)에 전기적으로 접속된다. 상기 트랜지스터(112)의 게이트는 상기 트랜지스터(113)의 게이트에 전기적으로 접속된다.
상기 트랜지스터(113)의 소스 및 드레인 중 하나는 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 트랜지스터(113)의 상기 소스 및 상기 드레인 중 다른 하나는 저-전위 배선(도 1a의 Vss, 또한 "저-전위선", "그라운드 배선", "GND", "Vss", "접지 배선", "배선", "제 2 전위가 공급된 배선", "제 2 전위를 공급하는 기능을 갖는 배선", "제 1 전위보다 낮은 제 2 전위가 공급된 배선", "제 1 전위보다 낮은 제 2 전위를 공급하는 기능을 갖는 배선", 등이라고도 함)에 전기적으로 접속된다. 상기 저-전위 배선은 상기 고-전위 배선에 공급된 전위보다 낮은 전위가 공급되고 접지될 수 있는 배선이다.
배선은 상기 트랜지스터(112) 및 상기 트랜지스터(113)의 게이트들에 전기적으로 접속되고, 인에이블 신호(EN)가 상기 배선에 공급된다.
배선은 상기 트랜지스터(110) 및 상기 트랜지스터(111)의 상기 게이트들에 전기적으로 접속되고, 입력 신호(IN)가 상기 배선에 공급된다. 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 하나 및 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 하나는 출력 단자(116)에 전기적으로 접속되어, 출력 신호가 출력된다.
상기 인에이블 신호가 "하이" 레벨일 때, 상기 트랜지스터(112) 및 상기 트랜지스터(113)는 둘 다 턴온되고, 상기 트랜지스터(110) 및 상기 트랜지스터(111)는 일반적인 인버터(115)를 형성하는 것으로 간주될 수 있다.
도 1b는 도 1a의 타이밍 차트이다.
"하이" 신호가 상기 출력 단자(116)로 출력되는 경우, 상기 "하이" 신호는 상기 트랜지스터들(112 및 113)을 턴온하기 위한 인에이블 신호로서 입력된다. "로우" 신호를 입력 신호(IN)로서 입력함으로써, 상기 트랜지스터(111)는 턴오프되고 상기 트랜지스터(110)는 턴온된다. 상기 트랜지스터들(110 및 112)이 도통 상태이기 때문에, "하이" 레벨 신호가 Vdd로부터 상기 출력 단자(116)로 공급된다.
"로우" 신호가 상기 출력 단자(116)로 출력되는 경우, 상기 "하이" 신호가 상기 트랜지스터들(112 및 113)을 턴온하기 위한 인에이블 신호로서 입력된다. "하이" 신호를 입력 신호(IN)로서 입력함으로써, 상기 트랜지스터(111)는 턴온되고 상기 트랜지스터(110)는 턴오프된다. 상기 트랜지스터들(111 및 113)이 도통 상태이기 때문에, "로우 " 레벨 신호가 Vss로부터 상기 출력 단자(116)로 공급된다.
출력이 하이 임피던스 상태가 되는 경우, "로우" 신호가 상기 트랜지스터들(112 및 113)을 턴오프하기 위한 인에이블 신호로서 입력된다. 따라서, Vdd로부터 상기 출력 단자(116)로 및 Vss로부터 상기 출력 단자(116)로의 전위의 공급이 차단되어, 상기 출력이 하이 임피던스 상태가 된다.
매우 작은 오프-상태 전류를 갖는 트랜지스터들이 상기 트랜지스터(112) 및 상기 트랜지스터(113)로서 사용된다. 트랜지스터에 산화물 반도체를 사용함으로써, 상기 트랜지스터는 작은 오프-상태 전류를 가질 수 있다. 상기 산화물 반도체를 포함하는 트랜지스터는 결정성을 갖는 실리콘을 포함하는 트랜지스터의 오프-상태 전류보다 훨씬 작은 오프-상태 전류를 갖는다. 상기 트랜지스터(112) 및 상기 트랜지스터(113)의 상기 오프-상태 전류는 실온(25℃)에서 단위 채널 폭(1㎛) 당 100zA(젭토 암페어) 이하, 바람직하게 10zA 이하, 더 바람직하게 1zA(1×10-21A) 이하이다. 따라서, 인에이블 신호가 "로우" 레벨이고 출력이 하이 임피던스 상태인 경우, 상기 고-전위 배선 및 상기 저-전위 배선으로부터 상기 트랜지스터(110) 및 상기 트랜지스터(111)를 통한 상기 출력 단자(116)로의 전위의 공급이 차단될 수 있고, 이는 누설 전류의 발생을 방지할 수 있다. 따라서, 상기 반도체 장치의 전력 소비가 감소될 수 있다. 상기 트랜지스터(112) 및 상기 트랜지스터(113)는 인핸스먼트-모드(enhancement-mode)(노멀리-오프; normally-off) n-채널 트랜지스터들이라는 것을 주의한다.
상기 구성에서, 상기 배선들 간의 접속이 상기 트랜지스터 대신 MEMS 스위치를 사용하여 물리적으로 절단될 수 있어서 전원 전위로부터의 누설 전류가 방지될 수 있다는 것을 주의한다.
도 1a에서, 각각의 상기 트랜지스터들(110 및 111)은 채널 영역이 산화물 반도체 이외의 반도체를 사용하여 형성된 층 또는 기판에 형성된 트랜지스터일 수 있다. 예를 들어, 각각의 상기 트랜지스터들(110 및 111)은 채널 영역이 실리콘층 또는 실리콘기판에 형성된 트랜지스터일 수 있다.
상기 트랜지스터(110)는 또한 상기 트랜지스터들(112 및 113)의 경우와 같이 산화물 반도체 재료를 사용하여 형성될 수 있다. 상기 트랜지스터(111)는 또한 상기 트랜지스터들(112 및 113)의 경우와 같이 산화물 반도체 재료를 사용하여 형성될 수 있다.
예를 들어, 상기 트랜지스터(110) 및/또는 상기 트랜지스터(111)가 산화물 반도체 재료를 사용하여 형성되는 경우, 상기 트랜지스터(110) 및/또는 상기 트랜지스터(111)는 고 전계-효과 이동도를 갖는 In-Sn-Zn-계 산화물 반도체를 사용하여 형성되는 것이 바람직하다. 또한, 상기 트랜지스터(112) 및 상기 트랜지스터(113)는 상당히 작은 오프-상태 전류를 갖는 In-Ga-Zn-계 산화물 반도체를 사용하여 형성되는 것이 바람직하다.
본 실시형태의 상기 반도체 장치가 도 1a 및 도 1b를 참조하여 설명되지만, 상기 반도체 장치의 구성은 도 1a에 도시된 구성으로 제한되지 않는다. 도 2a 내지 도 2c는 각각 상기 트랜지스터들(110 내지 113)의 배치가 변경된 반도체 장치를 도시한다.
도 2a에서, 상기 p-채널 트랜지스터(110)의 상기 소스 및 상기 드레인 중 하나는 상기 고-전위 배선 Vdd에 전기적으로 접속되고, 상기 n-채널 트랜지스터(111)의 상기 소스 및 상기 드레인 중 하나는 상기 저-전위 배선에 전기적으로 접속된다. 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 다른 하나는 산화물 반도체 재료를 포함하는 상기 트랜지스터(112)를 통해 상기 출력 단자(116)에 전기적으로 접속된다. 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 다른 하나는 산화물 반도체 재료를 포함하는 상기 트랜지스터(113)를 통해 상기 출력 단자(116)에 전기적으로 접속된다.
배선은 상기 트랜지스터(112) 및 상기 트랜지스터(113)의 게이트들에 전기적으로 접속되고, 인에이블 신호(EN)가 상기 배선에 공급된다. 상기 트랜지스터(112) 및 상기 트랜지스터(113)가 온일 때, 상기 트랜지스터(110) 및 상기 트랜지스터(111)는 일반적인 인버터 인버터를 형성하는 것으로 간주될 수 있다.
도 2a에서, 상기 트랜지스터(112) 및 상기 트랜지스터(113)는 산화물 반도체 재료를 사용하여 형성되고; 따라서, 상기 트랜지스터(112) 및 상기 트랜지스터(113)가 턴오프되어 출력이 하이 임피던스 상태가 될 때, 상기 고-전위 배선 Vdd 또는 상기 저-전위 배선 Vss로부터 상기 출력 단자로의 누설 전류의 출력이 억제될 수 있다. 산화물 반도체를 포함하는 상기 트랜지스터들(112 및 113)이 상기 트랜지스터들(110 및 111)보다 상기 출력 단자에 가깝게 위치되어, 상기 트랜지스터들(112 및 113)이 턴오프된 직후에 상기 출력 단자(116)로의 이상 신호(abnormal signal)의 출력이 도 1a의 경우보다 더 방지될 수 있다.
도 2b에서, 상기 p-채널 트랜지스터(110)의 상기 소스 및 상기 드레인 중 하나는 산화물 반도체를 포함하는 상기 트랜지스터(112)를 통해 상기 고-전위 배선 Vdd에 전기적으로 접속되고, 상기 n-채널 트랜지스터(111)의 상기 소스 및 상기 드레인 중 하나는 상기 저-전위 배선 Vss에 전기적으로 접속된다. 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 다른 하나는 산화물 반도체를 포함하는 상기 트랜지스터(113)를 통해 상기 출력 단자(116) 및 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다.
배선은 상기 트랜지스터(112) 및 상기 트랜지스터(113)의 게이트들에 전기적으로 접속되고, 인에이블 신호가 상기 배선에 공급된다. 상기 트랜지스터(112) 및 상기 트랜지스터(113)가 온일 때, 상기 트랜지스터(110) 및 상기 트랜지스터(111)는 일반적인 인버터를 형성하는 것으로 간주될 수 있다.
도 2b에서, 상기 트랜지스터(112) 및 상기 트랜지스터(113)는 산화물 반도체 재료를 사용하여 형성되고; 따라서, 상기 트랜지스터(112) 및 상기 트랜지스터(113)가 턴오프되어 출력이 하이 임피던스 상태가 될 때, 상기 고-전위 배선 Vdd 또는 상기 저-전위 배선 Vss로부터 상기 출력 단자로의 누설 전류의 출력이 억제될 수 있다. 상기 트랜지스터(112)는 상기 트랜지스터(110)보다 상기 고-전위 배선 Vdd에 가깝게 제공되고; 따라서, 상기 트랜지스터(110)를 통해 흐를 수 있는 누설 전류가 상기 트랜지스터(112)에 의해 반드시 방지될 수 있다. 상기 트랜지스터(111)가 턴온되고 "로우" 신호가 상기 출력 단자(116)에 출력되고, 그 후에 "로우" 신호가 인에이블 신호로서 출력되고 상기 트랜지스터들(112 및 113)이 턴오프되는 경우, 누설 전류가 상기 트랜지스터(111)를 통해 상기 출력 단자(116)로 흐를 수 있다. 그러나, 도 2b에 도시된 배치가 채용될 때, 상기 트랜지스터(111)로부터 누설되는 전류는 상기 트랜지스터(113)에 의해 반드시 차단될 수 있다.
도 2c에서, 상기 n-채널 트랜지스터(111)의 상기 소스 및 상기 드레인 중 하나는 산화물 반도체를 포함하는 상기 트랜지스터(113)를 통해 상기 저-전위 배선 Vss에 전기적으로 접속되고, 상기 p-채널 트랜지스터(110)의 상기 소스 및 상기 드레인 중 하나는 상기 고-전위 배선 Vdd에 전기적으로 접속된다. 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 다른 하나는 산화물 반도체를 포함하는 상기 트랜지스터(112)를 통해 상기 출력 단자(116) 및 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다.
배선은 상기 트랜지스터(112) 및 상기 트랜지스터(113)의 게이트들에 전기적으로 접속되고, 인에이블 신호가 상기 배선에 공급된다. 상기 트랜지스터(112) 및 상기 트랜지스터(113)가 온일 때, 상기 트랜지스터(110) 및 상기 트랜지스터(111)는 일반적인 인버터를 형성하는 것으로 간주될 수 있다.
도 2c에서, 상기 트랜지스터(112) 및 상기 트랜지스터(113)는 산화물 반도체 재료를 사용하여 형성된다; 따라서, 상기 트랜지스터(112) 및 상기 트랜지스터(113)가 턴오프되어 출력이 하이 임피던스 상태가 될 때, 상기 고-전위 배선 Vdd 또는 상기 저-전위 배선 Vss로부터 상기 출력 단자로의 누설 전류의 출력이 억제될 수 있다. 상기 트랜지스터(113)는 상기 트랜지스터(111)보다 상기 저-전위 배선 Vss에 더 가깝게 위치되고; 따라서, 상기 트랜지스터(111)를 통해 흐르는 누설 전류가 상기 트랜지스터(113)에 의해 반드시 방지될 수 있다. 상기 트랜지스터(110)가 턴온되고 "하이" 신호가 상기 출력 단자(116)로 출력되고, 그 후 "로우" 신호가 인에이블 신호로서 출력되고 상기 트랜지스터들(112 및 113)이 턴오프되는 경우, 누설 전류가 상기 트랜지스터(110)를 통해 출력 단자(116)로 흐를 수 있다. 그러나, 도 2c에 도시된 배치가 채용될 때, 상기 트랜지스터(110)로부터의 전류 누설은 상기 트랜지스터(112)에 의해 반드시 차단될 수 있다.
상기에 설명된 바와 같이, 상기 트랜지스터들(110 내지 113) 간의 접속 관계는 적절히 변경될 수 있다. 도 1a에 도시된 바와 같이, 산화물 반도체를 포함하는 상기 트랜지스터(112) 및 상기 트랜지스터(113)는 각각 상기 전원 전위 Vdd 및 Vss에 더 가깝게 위치되는 것이 바람직하다는 것을 주의한다. 대안적으로, 상기 트랜지스터(110)는 산화물 반도체를 포함할 수 있고, 상기 트랜지스터(111)는 산화물 반도체를 포함할 수 있다.
본 실시형태의 상기 반도체 장치에서, 산화물 반도체는 상기 반도체 장치에 포함된 상기 트랜지스터들의 채널 영역들에 사용되어, 전원으로부터 상기 출력 단자 또는 산화물 반도체 이외의 재료를 포함하는 상기 트랜지스터로의 누설 전류가 억제될 수 있다. 따라서, 상기 반도체 장치의 전력 소비가 저감될 수 있다.
(실시형태 2)
본 실시형태에서, 실시형태 1에 설명된 상기 반도체 장치의 구성들과 다른 구성을 갖는 반도체 장치가 도 3a 및 도 3b를 참조하여 설명될 것이다.
반도체 장치(300)는 상기 트랜지스터(110), 상기 트랜지스터(111), 상기 트랜지스터(112), 상기 트랜지스터(113), 트랜지스터(310), 캐패시터(311), 및 저항(312)을 포함한다. 상기 트랜지스터(110)는 p-형 도전성을 갖고, 상기 트랜지스터(111), 상기 트랜지스터(112), 상기 트랜지스터(113), 및 상기 트랜지스터(310)는 n-형 도전성을 갖는다.
상기 트랜지스터(110)의 상기 게이트는 상기 트랜지스터(111)의 상기 게이트에 전기적으로 접속된다. 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 하나는 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 하나에 전기적으로 접속된다.
상기 트랜지스터(112)의 상기 소스 및 상기 드레인 중 하나는 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 트랜지스터(112)의 상기 소스 및 상기 드레인 중 다른 하나는 고-전위 배선 Vdd1에 전기적으로 접속된다. 상기 트랜지스터(112)의 상기 게이트는 상기 트랜지스터(310)의 소스 및 드레인 중 하나, 상기 캐패시터(311)의 한 단자, 및 상기 저항(312)의 한 단자에 전기적으로 접속된다.
상기 트랜지스터(113)의 상기 소스 및 상기 드레인 중 하나는 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고, 상기 트랜지스터(113)의 상기 소스 및 상기 드레인 중 다른 하나는 저-전위 배선 Vss1에 전기적으로 접속된다. 상기 트랜지스터(113)의 상기 게이트는 상기 캐패시터(311)의 다른 단자에 전기적으로 접속된다.
상기 트랜지스터(310)의 상기 소스 및 상기 드레인 중 다른 하나는 고-전위 배선 Vdd2에 전기적으로 접속된다. Vdd1 및 Vdd2는 공통 전원으로부터 또는 상이한 전원으로부터 전력이 공급될 수 있다. 예를 들어, Vdd2는 Vdd1보다 더 높거나 더 낮은 전위를 가질 수 있고, 또는 Vdd1의 전위 및 상기 트랜지스터(112)의 임계 전압의 합의 전위보다 더 높거나 더 낮은 전위를 가질 수 있다.
상기 저항(312)의 다른 단자는 상기 저-전위 배선 Vss에 전기적으로 접속된다. 여기에서는 Vss1 및 Vss2에 공통 전원으로부터 전력이 공급되지만, Vss1 및 Vss2는 상이한 전원으로부터 전력이 공급될 수 있다.
배선은 상기 트랜지스터(113)의 상기 게이트 및 상기 캐패시터(311)의 다른 단자에 전기적으로 접속되고, 제 1 인에이블 신호(EN1)가 상기 배선에 공급된다.
배선은 상기 트랜지스터(310)의 게이트에 전기적으로 접속되고, 제 2 인에이블 신호(EN2)가 상기 배선에 공급된다.
다음에, 도 3a의 동작이 설명될 것이다. 도 3b는 도 3a에 도시된 상기 반도체 장치의 타이밍 차트이다.
상기 출력 단자(116)에 "하이" 또는 "로우" 신호를 출력하는 경우가 설명될 것이다.
먼저, "하이" 신호가 상기 트랜지스터(310)를 턴온하기 위한 제 2 인에이블 신호로서 출력된다. 이때, 상기 트랜지스터(310)의 저항값의 상기 저항(312)의 저항값에 대한 비율에 따라 나눠진 전위가 노드(313)에 공급된다.
그 후, "하이" 신호가 상기 트랜지스터(112) 및 상기 트랜지스터(113)를 턴온하기 위한 제 1 인에이블 신호로서 입력되어, 상기 트랜지스터(112) 및 상기 트랜지스터(113)가 도통 상태가 된다. 이때, 제 1 인에이블 신호로서 "하이" 레벨 신호가 상기 노드(313)의 전위에 부가된 전위가 상기 트랜지스터(112)의 상기 게이트에 공급된다.
"하이" 신호가 상기 출력 단자(116)로 출력되는 경우, "로우" 신호가 입력 신호(IN)로서 입력되어, 상기 트랜지스터(111)는 턴오프되고 상기 트랜지스터(110)는 턴온된다. 상기 트랜지스터(110) 및 상기 트랜지스터(112)가 도통 상태이기 때문에, "하이" 레벨 신호가 Vdd로부터 상기 출력 단자(116)로 공급된다.
"로우" 신호가 상기 출력 단자(116)로 출력되는 경우, "하이" 신호가 입력 신호로서 입력되어, 상기 트랜지스터(111)는 턴온되고 상기 트랜지스터(110)는 턴오프된다. 상기 트랜지스터(111) 및 상기 트랜지스터(113)가 도통 상태이기 때문에, "로우" 레벨 신호가 Vss로부터 상기 출력 단자(116)로 공급된다.
출력이 하이 임피던스 상태가 되는 경우, "로우" 신호가 상기 트랜지스터(310)를 턴오프하기 위한 상기 제 2 인에이블 신호로서 입력되고, "로우" 신호 가 상기 트랜지스터(112) 및 상기 트랜지스터(113)를 턴오프하기 위한 상기 제 1 인에이블 신호로서 입력된다. 따라서, 상기 고-전위 배선 Vdd1로부터 상기 출력 단자(116)로 및 상기 저-전위 배선 Vss1로부터 상기 출력 단자(116)로의 전위의 공급이 차단되어, 상기 출력이 하이 임피던스 상태가 된다.
상기 동작을 통해, "하이", "로우", 및 "하이 임피던스"의 3 상태의 상기 신호들이 상기 출력 단자(116)로 출력될 수 있다.
도 3b에서, 상기 "하이" 신호가 상기 트랜지스터(310)를 턴온하기 위한 상기 제 2 인에이블 신호로서 입력된 직후에 상기 "로우" 신호가 입력된다는 것을 주의한다. 반대로, 상기 "하이" 신호가 상기 제 2 인에이블 신호로서 입력되는 동안 상기 제 1 인에이블 신호로서 상기 "하이" 신호가 입력되어, 상기 트랜지스터(112) 및 상기 트랜지스터(113)가 도통 상태가 되도록 턴온된다. 또한 이 경우, 상기 제 1 인에이블 신호로서 상기 "하이" 레벨 신호가 상기 노드(313)의 전위에 부가된 전위가 상기 트랜지스터(112)의 상기 게이트에 공급된다. 출력이 하이 임피던스 상태가 되는 경우, 상기 제 2 인에이블 신호로서 계속 입력되는 "하이" 신호가 상기 트랜지스터(310)를 턴오프하기 위한 "로우" 신호로 전환된다. 그 후, 상기 트랜지스터(112) 및 상기 트랜지스터(113)를 턴오프하기 위한 상기 제 1 인에이블 신호로서 "로우" 신호가 입력될 수 있다. 따라서, 상기 고-전위 배선 Vdd1로부터 상기 출력 단자(116)로 및 상기 Vss1로부터 상기 출력 단자(116)로의 전위의 공급이 차단되어, 상기 출력이 하이 임피던스 상태가 된다.
본 실시형태의 상기 반도체 장치에서, 매우 작은 오프-상태 전류를 갖는 산화물 반도체가 상기 트랜지스터(112), 상기 트랜지스터(113), 및 상기 트랜지스터(310)에 사용되고, 산화물 반도체 이외의 재료가 상기 트랜지스터(110) 및 상기 트랜지스터(111)에 사용된다.
상기 트랜지스터(112) 및 상기 트랜지스터(113)를 턴오프하기 위한 상기 제 1 인에이블 신호로서 "로우" 신호가 입력되어, 출력이 하이 임피던스 상태가 되는 경우, 상기 고-전위 배선 Vdd1로부터 상기 출력 단자(116)로의 경로는 산화물 반도체를 포함하는 상기 트랜지스터(112)에 의해 차단될 수 있다. 따라서, 누설 전류가 흐르지 않고, 결과적으로 전력 소비가 저감된다. 또한, 누설 전류로 인한 이상 신호의 출력이 억제될 수 있다.
또한, 상기 저-전위 배선 Vss1로부터 상기 출력 단자(116)로의 경로는 산화물 반도체를 포함하는 상기 트랜지스터(113)에 의해 차단될 수 있다. 따라서, 누설 전류가 흐르지 않고, 결과적으로 전력 소비가 저감된다. 또한, 누설 전류로 인한 이상 신호의 출력이 억제될 수 있다.
산화물 반도체는 또한 상기 트랜지스터(310)에 사용된다; 따라서, Vdd2로부터의 누설 전류가 또한 방지될 수 있다.
또한, 본 실시형태의 상기 반도체 장치에서, 상기 출력 단자(116)로부터 "하이" 신호가 출력되는 경우, 상기 트랜지스터(112)의 상기 소스의 전위가 Vdd1로부터 상기 트랜지스터(112)의 임계 전압만큼 감소되는 것이 억제될 수 있어서, 상기 Vdd1의 전위가 상기 트랜지스터(110)로 효과적으로 공급될 수 있다.
구체적으로, 예를 들어, "하이" 신호가 상기 트랜지스터(310)를 턴온하기 위한 상기 제 2 인에이블 신호로서 입력되고, 직후에 상기 "하이" 신호가 "로우" 신호로 전환되면, 상기 트랜지스터(112)의 상기 소스의 전위가 Vdd1로부터 상기 트랜지스터(112)의 임계 전압만큼 감소되는 것이 상기 노드(313)의 전위가 Vss2까지 완전히 떨어지기 전에 미리 결정된 전위를 이용하여 억제될 수 있다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다.
(실시형태 3)
본 실시형태에서, 실시형태 1 및 실시형태 2에 설명된 상기 반도체 장치들의 구성들과 상이한 구성을 갖는 반도체 장치가 도 4a 및 도 4b를 참조하여 설명될 것이다.
도 4a에 도시된 반도체 장치(400)는 상기 트랜지스터(110), 상기 트랜지스터(111), 상기 트랜지스터(112), 상기 트랜지스터(113), 트랜지스터(310), 트랜지스터(410), 및 상기 캐패시터(311)를 포함한다.
상기 트랜지스터(110)는 p-형 도전성을 갖고, 상기 트랜지스터(111), 상기 트랜지스터(112), 상기 트랜지스터(113), 상기 트랜지스터(310), 및 상기 트랜지스터(410)는 n-형 도전성을 갖는다.
상기 트랜지스터(110)의 상기 게이트는 상기 트랜지스터(111)의 상기 게이트에 전기적으로 접속된다. 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 하나는 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 하나에 전기적으로 접속된다.
상기 트랜지스터(112)의 상기 소스 및 상기 드레인 중 하나는 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된다. 상기 트랜지스터(112)의 상기 소스 및 상기 드레인 중 다른 하나는 고-전위 배선 Vdd1에 전기적으로 접속된다. 상기 트랜지스터(112)의 상기 게이트는 상기 트랜지스터(310)의 상기 소스 및 상기 드레인 중 하나, 상기 트랜지스터(410) 소스 및 드레인 중 하나, 및 상기 캐패시터(311)의 한 단자에 전기적으로 접속된다.
상기 트랜지스터(113)의 상기 소스 및 상기 드레인 중 하나는 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고, 상기 트랜지스터(113)의 상기 소스 및 상기 드레인 중 다른 하나는 저-전위 배선 Vss1에 전기적으로 접속된다. 상기 트랜지스터(113)의 상기 게이트는 상기 캐패시터(311)의 다른 단자에 전기적으로 접속된다.
상기 트랜지스터(310)의 상기 소스 및 상기 드레인 중 다른 하나는 고-전위 배선 Vdd2에 전기적으로 접속된다. Vdd1 및 Vdd2는 공통 전원으로부터 또는 상이한 전원으로부터 전력이 공급될 수 있다. 예를 들어, Vdd2는 Vdd1보다 더 높거나 더 낮은 전위를 가질 수 있고, 또는 Vdd1의 전위 및 상기 트랜지스터(112)의 임계 전압의 합의 전위보다 더 높거나 더 낮은 전위를 가질 수 있다.
상기 트랜지스터(410)의 상기 소스 및 상기 드레인 중 다른 하나는 상기 저-전위 배선 Vss2에 전기적으로 접속된다. 본원에서 Vss1 및 Vss2에 공통 전원으로부터 전력이 공급되지만, Vss1 및 Vss2는 상이한 전원으로부터 전력이 공급될 수 있다.
배선은 상기 트랜지스터(113)의 상기 게이트 및 상기 캐패시터(311)의 다른 단자에 전기적으로 접속되고, 제 1 인에이블 신호(EN1)가 상기 배선에 공급된다.
배선은 상기 트랜지스터(310)의 게이트에 전기적으로 접속되고, 제 2 인에이블 신호(EN2)가 상기 배선에 공급된다.
배선은 상기 트랜지스터(410)의 게이트에 전기적으로 접속되고, 제 3 인에이블 신호(EN3)가 상기 배선에 공급된다.
입력 신호(IN)가 상기 트랜지스터(110) 및 상기 트랜지스터(111)의 상기 게이트들에 공급된다.
도 4b는 도 4a의 타이밍 차트이다.
먼저, 상기 출력 단자(116)로 "하이" 또는 "로우" 신호가 출력되는 경우가 설명될 것이다.
먼저, 상기 트랜지스터(410)를 턴오프하기 위한 상기 제 3 인에이블 신호로서 "로우" 신호가 입력되고, 상기 트랜지스터(310)를 턴온하기 위한 상기 제 2 인에이블 신호로서 "하이" 신호가 입력된다.
상기 고-전위 배선 Vdd2에 공급된 상기 전위로부터 상기 트랜지스터(310)의 임계 전압을 감산함으로써 획득된 전위가 상기 트랜지스터(112)의 상기 게이트에 공급된다.
그 후, 상기 트랜지스터(310)를 턴오프하기 위한 상기 제 2 인에이블 신호로서 "로우" 신호가 입력되어, 상기 트랜지스터(112)의 상기 게이트와 상기 캐패시터(311)의 한 단자 사이에 전하가 유지된다.
그 후, 상기 트랜지스터들(112 및 113)이 도통 상태가 되도록 상기 제 1 인에이블 신호로서 "하이" 신호가 입력된다.
"하이" 신호가 상기 출력 단자(116)로 출력되는 경우, 입력 신호로서 "로우" 신호가 입력되어, 상기 트랜지스터(111)는 턴오프되고 상기 트랜지스터(110)는 턴온된다. 상기 트랜지스터(110) 및 상기 트랜지스터(112)가 도통 상태이기 때문에, "하이" 레벨 신호가 Vdd로부터 상기 출력 단자(116)로 공급된다.
"로우" 신호가 상기 출력 단자(116)로 출력되는 경우, "하이" 신호가 입력 신호로서 입력되어, 상기 트랜지스터(111)는 턴온되고 상기 트랜지스터(110)는 턴오프된다. 상기 트랜지스터(111) 및 상기 트랜지스터(113)가 도통 상태이기 때문에, "로우" 레벨 신호가 Vss로부터 상기 출력 단자(116)로 공급된다.
출력이 하이 임피던스 상태가 되는 경우, 상기 트랜지스터(310)를 턴오프하기 위한 상기 제 2 인에이블 신호로서 "로우" 신호가 입력되고, 상기 트랜지스터(410)를 턴온하기 위한 상기 제 3 인에이블 신호로서 "하이" 신호가 입력된다. 따라서, 상기 캐패시터(311)의 한 단자에 유지된 전하는 상기 트랜지스터(410)를 통해 Vss2로 흐른다.
그 후, 상기 트랜지스터들(112 및 113)을 턴오프하기 위한 상기 제 1 인에이블 신호로서 "로우" 신호가 입력된다. 따라서, 상기 고-전위 배선 Vdd1로부터 상기 출력 단자(116)로 및 상기 저-전위 배선 Vss1로부터 상기 출력 단자(116)로의 전위의 공급이 차단되어, 상기 출력은 하이 임피던스 상태가 된다.
상기 동작을 통해, "하이", "로우", 및 "하이 임피던스"의 3 상태의 상기 신호들이 상기 출력 단자(116)로 출력될 수 있다.
상기 캐패시터(311)에 전하를 축적하기 위해 상기 제 2 인에이블 신호로서 "하이" 신호가 입력되고 상기 제 3 인에이블 신호로서 "로우" 신호가 입력되는 경우, 상기 제 1 인에이블 신호는 "하이" 신호 또는 "로우" 신호일 수 있다.
본 실시형태의 상기 반도체 장치에서, 매우 작은 오프-상태 전류를 갖는 산화물 반도체가 상기 트랜지스터(112), 상기 트랜지스터(113), 상기 트랜지스터(310), 및 상기 트랜지스터(410)로 사용되고, 산화물 반도체 이외의 재료가 상기 트랜지스터(110) 및 상기 트랜지스터(111)로 사용된다.
상기 트랜지스터(112) 및 상기 트랜지스터(113)를 턴오프하기 위한 상기 제 1 인에이블 신호로서 "로우" 신호가 입력되어 출력이 하이 임피던스 상태가 되는 경우, 상기 고-전위 배선 Vdd1로부터 상기 출력 단자(116)로의 경로는 산화물 반도체를 포함하는 상기 트랜지스터(112)에 의해 차단될 수 있다. 따라서, 누설 전류가 흐르지 않고, 결과적으로 전력 소비가 저감된다. 또한, 누설 전류로 인한 이상 신호의 출력이 억제될 수 있다.
또한, 상기 저-전위 배선 Vss1로부터 상기 출력 단자(116)로의 경로는 산화물 반도체를 포함하는 상기 트랜지스터(113)에 의해 차단될 수 있다. 따라서, 누설 전류가 흐르지 않고, 결과적으로 전력 소비가 저감된다. 또한, 누설 전류로 인한 이상 신호의 출력이 억제될 수 있다.
산화물 반도체가 또한 상기 트랜지스터(310) 및 상기 트랜지스터(410)로 사용된다; 따라서, Vdd2 및 Vss2로부터의 누설 전류가 또한 방지될 수 있다.
또한, 본 실시형태의 상기 반도체 장치에서, 상기 출력 단자(116)로부터 "하이" 신호가 출력되는 경우, 상기 트랜지스터(112)의 상기 소스의 전위가 Vdd1로부터 상기 트랜지스터(112)의 임계 전압만큼 감소되는 것이 억제될 수 있어서, 상기 Vdd1의 전위가 상기 트랜지스터(110)에 효과적으로 공급될 수 있다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다. 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 상기 트랜지스터들(110 내지 113)의 배치가 변경될 수 있다.
(실시형태 4)
본 실시형태에서, 실시형태 1 내지 실시형태 3에 설명된 상기 반도체 장치들의 구성들과 상이한 구성들을 갖는 반도체 장치가 도 5a 및 도 5b를 참조하여 설명될 것이다.
반도체 장치(500)는 상기 트랜지스터(110), 상기 트랜지스터(111), 트랜지스터(512), 상기 트랜지스터(113), 및 인버터(520)를 포함한다.
도 5a 및 도 5b는 상기 p-채널 트랜지스터(512)가 산화물 반도체 이외의 재료를 포함하고, 상기 고-전위 배선 Vdd에 접속된 산화물 반도체를 포함하는 상기 트랜지스터(112) 대신 상기 인버터(520)가 제공되는 것이 도 1a와 다르다.
도 5a에서, 상기 p-채널 트랜지스터(512)의 소스 및 드레인 중 하나는 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 하나에 전기적으로 접속되고; 상기 트랜지스터(512)의 상기 소스 및 상기 드레인 중 다른 하나는 고-전위 배선 Vdd에 전기적으로 접속되고; 및 상기 트랜지스터(512)의 게이트는 상기 인버터(520)의 출력 단자에 전기적으로 접속된다. 상기 트랜지스터(113)의 게이트는 상기 인버터(520)의 입력 단자에 전기적으로 접속된다.
도 5b에서, 상기 트랜지스터(512)의 상기 게이트는 상기 인버터(520)의 상기 입력 단자에 전기적으로 접속된다. 상기 트랜지스터(113)의 상기 게이트는 상기 인버터(520)의 출력 단자에 전기적으로 접속된다.
이하에, 도 5a를 참조하여 설명된다. 배선은 상기 인버터(520)의 상기 입력 단자 및 상기 트랜지스터(113)의 상기 게이트에 전기적으로 접속되어, 인에이블 신호(EN)가 상기 배선에 공급된다.
상기 인에이블 신호가 "하이" 레벨에 있을 때, 상기 트랜지스터(512) 및 상기 트랜지스터(113)가 둘 다 턴온되고, 상기 트랜지스터(110) 및 상기 트랜지스터(111)는 일반적인 인버터(115)를 형성하는 것으로 간주될 수 있다.
배선은 상기 트랜지스터(110)의 게이트 및 상기 트랜지스터(111)의 게이트에 전기적으로 접속되어, 입력 신호(IN)가 상기 배선에 공급된다. 상기 트랜지스터(110)의 상기 소스 및 상기 드레인 중 하나 및 상기 트랜지스터(111)의 상기 소스 및 상기 드레인 중 하나는 상기 출력 단자(116)에 전기적으로 접속되어, 출력 신호가 출력된다.
상기 출력 단자(116)에 "하이" 신호가 출력되는 경우, 상기 트랜지스터들(512 및 113)을 턴온하기 위한 인에이블 신호로서 상기 "하이" 신호가 입력된다. 입력 신호(IN)로서 "로우" 신호를 입력함으로써, 상기 트랜지스터(111)는 턴오프되고 상기 트랜지스터(110)는 턴온된다. 상기 트랜지스터들(110 및 112)이 도통 상태이기 때문에, "하이" 레벨 신호가 Vdd로부터 상기 출력 단자(116)로 공급된다.
상기 출력 단자(116)로 "로우" 신호가 출력되는 경우, 상기 트랜지스터들(512 및 113)을 턴온하기 위한 인에이블 신호로서 "하이" 신호가 입력된다. 입력 신호(IN)로서 "하이" 신호를 입력함으로써, 상기 트랜지스터(111)는 턴온되고 상기 트랜지스터(110)는 턴오프된다. 상기 트랜지스터들(111 및 113)이 도통 상태이기 때문에, "로우" 레벨 신호가 Vss로부터 상기 출력 단자(116)로 공급된다.
출력이 하이 임피던스 상태가 되는 경우, 상기 트랜지스터들(512 및 113)을 턴오프하기 위한 상기 인에이블 신호로서 "로우" 신호가 입력된다. 따라서, Vdd로부터 상기 출력 단자(116)로 및 Vss로부터 상기 출력 단자(116)로의 전위의 공급이 차단되어, 상기 출력이 하이 임피던스 상태가 된다.
매우 작은 오프-상태 전류를 갖는 트랜지스터가 상기 트랜지스터(113)로서 사용된다. 산화물 반도체를 트랜지스터에 사용함으로써, 상기 트랜지스터는 작은 오프-상태 전류를 가질 수 있다. 상기 산화물 반도체를 포함하는 트랜지스터는 결정성을 갖는 실리콘을 포함하는 트랜지스터의 오프-상태 전류보다 훨씬 작은 오프-상태 전류를 갖는다. 출력이 하이 임피던스 상태인 경우, 상기 저-전위 배선 Vss와 상기 출력 단자(116) 간의 누설 전류는 산화물 반도체를 포함하는 상기 트랜지스터(113)에 의해 방지될 수 있다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다.
(실시형태 5)
본 실시형태에서, 반도체 장치가 양방향 버퍼 회로에 적용된 예가 도 6a 및 도 6b를 참조하여 설명될 것이다.
3-상태 인버터 회로(601)가 도 6a에 도시된다. 실시형태 1 내지 실시형태 4에 설명된 임의의 구성들이 상기 3-상태 인버터 회로에 적용될 수 있다.
도 6b는 2개의 3-상태 회로들이 조합된 양방향 버퍼 회로인 반도체 장치(600)를 도시한다. 상기 반도체 장치(600)는 3-상태 인버터 회로(602) 및 3-상태 인버터 회로(603)를 포함한다. 상기 3-상태 인버터 회로(602)의 출력 단자는 상기 3-상태 인버터 회로(603)의 입력 단자에 전기적으로 접속된다. 실시형태 1 내지 실시형태 4에 설명된 임의의 구성들이 상기 3-상태 인버터 회로들(602 및 603)에 적절히 적용될 수 있다. 예를 들어, 도 1a에 도시된 구성이 상기 3-상태 인버터 회로(602)에 적용될 수 있고, 도 4a에 도시된 구성이 상기 3-상태 인버터 회로(603)에 적용될 수 있다.
실시형태 1 내지 실시형태 4에 설명된 임의의 구성들을 본 실시형태에 설명된 상기 양방향 버퍼 회로에 적용함으로써, 상기 반도체 장치의 누설 전류가 억제될 수 있어서, 상기 반도체 장치의 전력 소비가 저감될 수 있다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다.
(실시형태 6)
본 실시형태에서, 산화물 반도체층에 채널이 형성된 트랜지스터 및 산화물 반도체 이외의 재료를 사용하여 채널이 형성된 트랜지스터를 예들로 사용하여 반도체 장치를 제작하는 방법이 설명될 것이다. 본 실시형태에서, 산화물 반도체 이외의 재료를 사용하여 형성된 상기 트랜지스터가 채널이 실리콘층에 형성된 트랜지스터인 경우가 예로서 설명될 것이다.
실시형태 1 내지 실시형태 5에 설명된, 산화물 반도체를 사용하여 형성된 상기 트랜지스터들이 본 실시형태에 설명된 트랜지스터(11)와 유사한 방식으로 형성될 수 있다는 것을 주의한다. 또한, 실시형태 1 내지 실시형태 5에 설명된, 산화물 반도체 이외의 재료를 사용하여 형성된 상기 트랜지스터들은 본 실시형태에 설명된 트랜지스터(133)와 유사한 방식으로 형성될 수 있다. 또한, 상기 반도체 장치에 포함된 상기 캐패시터(도 3a 및 도 4a의 상기 캐패시터(311))는 본 실시형태에 설명된 캐패시터(12)와 유사한 방식으로 형성될 수 있다.
먼저, 도 7a에 도시된 바와 같이, 절연막(701) 및 단결정 반도체 기판으로부터 분리된 반도체막(702)이 기판(700) 위에 형성된다.
상기 기판(700)으로서 사용될 수 있는 재료에 특별한 제한은 없지만, 상기 재료는 적어도 나중의 가열처리를 견디기에 충분한 내열성을 가질 필요가 있다. 예를 들어, 퓨전 처리(fusion process) 또는 플로트 처리(float process)에 의해 형성된 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 등이 상기 기판(700)으로서 사용될 수 있다. 유리 기판이 사용되고 나중에 수행된 가열처리 온도가 높은 경우, 변형점이 730℃ 이상인 유리 기판이 사용되는 것이 바람직하다.
본 실시형태에서, 이하에 단결정 실리콘을 사용하여 상기 반도체막(702)이 형성되는 예가 상기 트랜지스터(133)를 형성하기 위한 방법으로서 주어진다.
상기 단결정 반도체막(702)을 형성하기 위한 방법의 구체적인 예가 간략히 설명된다는 것을 주의한다. 먼저, 전계에 의해 가속된 이온들을 포함하는 이온 빔이 상기 단결정 반도체 기판인 본드 기판(bond substrate)에 주입되고 상기 본드 기판의 표면으로부터 소정의 깊이의 영역에 결정 구조의 국부적인 무질서로 인해 취약화된 취화층이 형성된다.
상기 취화층이 형성되는 깊이는 상기 이온 빔의 가속 에너지 및 상기 이온 빔의 입사각에 따라 조절될 수 있다.
그 후, 상기 본드 기판 및 상기 절연막(701)이 제공된 상기 기판(700)이 상기 절연막(701)을 개재하여 서로 부착된다.
상기 본드 기판 및 상기 기판(700)이 서로 중첩된 후, 상기 본드 기판의 일부 및 상기 기판(700)의 일부에 약 1N/㎠ 내지 500N/㎠, 바람직하게 11N/㎠ 내지 20N/㎠의 압력이 인가되어 상기 기판들이 서로 부착된다. 상기 압력이 인가될 때, 상기 부분들로부터 상기 본드 기판과 상기 절연막(701) 사이의 접합이 시작되어, 결과적으로 상기 본드 기판 및 상기 절연막(701)이 서로 밀착된 전체 표면이 접합된다.
그 후, 가열처리가 수행되어, 상기 취화층에 존재하는 마이크로보이드들(microvoids)이 결합되고 상기 마이크로보이드들의 체적이 증가한다.
따라서, 상기 본드 기판의 일부인 단결정 반도체막이 상기 취화층을 따라 상기 본드 기판으로부터 분리된다.
상기 가열처리가 상기 기판(700)의 변형점을 초과하지 않는 온도로 수행된다. 그 후, 상기 단결정 반도체막이 에칭 등에 의해 원하는 형상으로 가공되어, 상기 반도체막(702)이 형성될 수 있다.
상기 임계 전압을 제어하기 위해, 붕소, 알루미늄, 또는 갈륨과 같은 p-형 도전성을 부여하는 불순물 원소, 또는 인 또는 비소와 같은 n-형 도전성을 부여하는 불순물 원소가 상기 반도체막(702)에 첨가될 수 있다. 상기 임계 전압을 제어하기 위한 불순물 원소는 미리 결정된 형상을 갖도록 에칭되지 않은 상기 반도체막에 첨가될 수 있거나 미리 결정된 형상을 갖도록 에칭된 상기 반도체막(702)에 첨가될 수 있다. 대안적으로, 상기 임계 전압을 제어하기 위한 상기 불순물 원소는 상기 본드 기판에 첨가될 수 있다. 대안적으로, 상기 불순물 원소는 상기 임계 전압을 대략적으로 제어하도록 상기 본드 기판에 첨가될 수 있고, 상기 임계 전압을 정밀하게 제어하기 위해 상기 불순물 원소는 또한 미리 결정된 형상을 갖도록 에칭되지 않은 상기 반도체막 또는 미리 결정된 형상으로 에칭된 상기 반도체막(702)에 첨가될 수 있다.
단결정 반도체막이 사용된 예가 본 실시형태에서 설명되었지만, 본 발명은 이러한 구성으로 제한되지 않는다는 것을 주의한다. 예를 들어, STI(shallow trench isolation) 등에 의해 분리된 벌크(bulk) 반도체 기판이 사용될 수 있다. 예를 들어, 상기 절연막(701) 위에 기상 성장법(vapor deposition)으로 형성된 다결정, 미결정, 또는 비정질 반도체막이 사용될 수 있다. 대안적으로, 상기 반도체막은 공지의 기술로 결정화될 수 있다. 공지의 결정화 기술들로서, 레이저 빔을 사용한 레이저 결정화 방법 및 촉매 원소를 사용한 결정화 방법을 들 수 있다. 대안적으로, 촉매 원소를 사용한 결정화 방법 및 레이저 결정화 방법이 조합하여 사용될 수 있다. 석영 기판과 같은 내열성 기판을 사용하는 경우, 임의의 이하의 결정화 방법들: 전기로 가열된 오븐을 사용하는 열 결정화 방법, 적외선 광을 사용하는 램프 가열 결정화 방법, 촉매 원소를 사용하는 결정화 방법, 및 약 950℃에서 고온 가열 방법을 조합할 수 있다.
다음에, 도 7b에 도시된 바와 같이, 상기 반도체막(702)을 사용하여 반도체층(704)이 형성된다. 그 후, 게이트 절연막(703)이 상기 반도체층(704) 위에 형성된다.
상기 게이트 절연막(703)은 예를 들어, 플라즈마 CVD 방법 또는 스퍼터링 방법에 의해 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x > 0, y > 0, z > 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x > 0, y > 0, z > 0)) 등을 포함하는 단층 또는 적층들일 수 있다.
본 명세서에서, 산화질화물은 산소 함유량이 질소 함유량보다 높은 재료를 의미하고, 질화산화물은 질소 함유량이 산소 함유량보다 높은 재료를 의미한다는 것을 주의한다.
상기 게이트 절연막(703)의 두께는, 예를 들어, 1㎚ 이상 100㎚ 이하, 바람직하게 10㎚ 이상 50㎚ 이하일 수 있다. 본 실시형태에서, 상기 게이트 절연막(703)으로서 산화 실리콘을 포함하는 단층 절연막이 플라즈마 CVD 방법에 의해 형성된다.
그 후, 게이트 전극(707)이 도 7c에 도시된 바와 같이 형성된다.
도전막이 형성된 후 미리 결정된 형상으로 가공되어, 상기 게이트 전극(707)이 형성될 수 있다. 상기 도전막은 CVD 방법, 스퍼터링 방법, 기상 성장 방법, 스핀 코팅 방법, 등에 의해 형성될 수 있다. 상기 도전막으로, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb), 등이 사용될 수 있다. 임의의 상기 금속들을 주성분으로 포함하는 합금 또는 임의의 상기 금속들을 포함하는 화합물이 사용될 수 있다. 대안적으로, 상기 도전막은 상기 반도체막에 도전성을 부여하는 인과 같은 불순물 원소로 도핑된 다결정 실리콘과 같은 반도체를 사용하여 형성될 수 있다.
본 실시형태에서 상기 게이트 전극(707)은 단층 도전막으로 형성되지만, 본 실시형태는 이 구성으로 제한되지 않는다는 것을 주의한다. 상기 게이트 전극(707)은 복수의 적층된 도전막들로 형성될 수 있다.
2개의 도전막들의 조합으로서, 질화 탄탈 또는 탄탈이 제 1 도전막으로 사용될 수 있고 텅스텐이 제 2 도전막으로 사용될 수 있다. 상기 2개의 도전막들의 조합의 다른 예들은 질화 텅스텐 및 텅스텐, 질화 몰리브덴 및 몰리브덴, 알루미늄 및 탄탈, 및 알루미늄 및 티타늄을 들 수 있다. 텅스텐 및 질화 탄탈이 높은 내열성을 갖기 때문에, 열 활성화를 목적으로 하는 가열처리가 상기 2개의 도전막들의 형성 후에 후속 단계들에서 수행될 수 있다. 대안적으로, 상기 2개의 도전막들의 조합으로서, 예를 들어, 니켈 실리사이드 및 n-형 도전성을 부여하는 불순물 원소가 도핑된 실리콘, 텅스텐 실리사이드 및 n-형 도전성을 부여하는 불순물 원소가 도핑된 실리콘, 등이 사용될 수 있다.
3개 이상의 도전막들이 적층된 3층 구조를 채용하는 경우, 몰리브덴막, 알루미늄막, 및 몰리브덴막의 적층 구조가 바람직하다.
산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 산화 아연 알루미늄, 산화질화 아연 알루미늄, 산화 아연 갈륨, 등의 투광성 산화물 도전막이 상기 게이트 전극(707)으로서 사용될 수 있다.
대안적으로, 상기 게이트 전극(707)은 마스크를 사용하지 않고 액적 토출 방법에 의해 선택적으로 형성될 수 있다. 액적 토출 방법은 기공(pore)으로부터 미리 결정된 조성을 포함하는 액적의 토출 또는 분출에 의해 미리 결정된 패턴을 형성하는 방법이고, 잉크젯 방법도 그 카테고리에 포함한다.
상기 게이트 전극(707)은 에칭 조건(예를 들어, 코일형 전극층에 인가된 전력량, 상기 기판 측 상의 전극층에 인가된 전력량, 및 상기 기판 측 상의 전극 온도)을 적절히 조정하여, 상기 도전막이 유도결합 플라즈마(ICP) 에칭 방법에 의해 원하는 테이퍼 형상으로 에칭되는 방식으로 형성될 수 있다. 또한, 상기 테이퍼 형상의 각도 등이 마스크의 형상에 의해 제어될 수 있다. 에칭 가스로서, 염소, 염화 붕소, 염화 실리콘, 또는 사염화 탄소와 같은 염소계 가스; 사불화 탄소, 불화 유황, 불화 질소와 같은 불소계 가스; 또는 산소가 적절히 사용될 수 있다는 것을 주의한다.
다음에, 도 7d에 도시된 바와 같이, 일 도전성을 부여하는 불순물 원소가 상기 게이트 전극(707)을 마스크로 사용하여 상기 반도체층(704)에 첨가되어, 상기 게이트 전극(707)과 중첩하는 채널 형성 영역(710), 및 상기 채널 형성 영역(710)이 사이에 위치된 한 쌍의 불순물 영역들(709)이 상기 반도체층(704)에 형성된다.
본 실시형태에서, p-형 도전성(예를 들어, 붕소)을 부여하는 불순물 원소가 상기 반도체층(704)에 첨가된 경우가 예로서 설명된다.
다음에, 도 8a에 도시된 바와 같이, 절연막(712) 및 절연막(713)이 상기 게이트 절연막(703) 및 상기 게이트 전극(707)을 덮도록 형성된다. 구체적으로, 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 알루미늄, 질화산화 알루미늄, 등의 무기 절연막이 상기 절연막(712) 및 상기 절연막(713)으로서 사용될 수 있다. 특히, 전극들 또는 배선들의 중첩으로 인한 용량을 충분히 감소시킬 수 있기 때문에 상기 절연막(712) 및 상기 절연막(713)은 저 유전율(low-k) 재료를 사용하여 형성되는 것이 바람직하다. 이러한 재료를 포함하는 다공성 절연막이 상기 절연막(712) 및 상기 절연막(713)으로 채용될 수 있다는 것을 주의한다. 상기 다공성 절연막은 조밀한 절연층보다 낮은 유전율을 갖기 때문에, 전극들 또는 배선들로 인한 기생 용량이 더 감소될 수 있다.
본 실시형태에서, 산화질화 실리콘이 상기 절연막(712)으로 사용되고 질화산화 실리콘이 상기 절연막(713)으로 사용되는 예가 설명된다. 또한, 상기 절연막(712) 및 상기 절연막(713)이 상기 게이트 전극(707)의 위에 형성되는 예가 본 실시형태에서 설명된다; 그러나, 본 발명에서, 단 하나의 절연막이 상기 게이트 전극(707) 위에 형성되거나 3개 이상의 층들의 복수의 절연막들이 적층될 수 있다.
다음에, 도 8b에 도시된 바와 같이, 상기 절연막(713)은 화학적 기계 연마(CMP) 또는 에칭될 수 있어서, 상기 절연막(713)의 상면이 평탄화된다. 나중에 형성된 상기 트랜지스터(11)의 특성들을 향상시키기 위해, 상기 절연막(713)의 표면이 가능한 많이 평탄화되는 것이 바람직하다는 것을 주의한다.
상기 단계들을 통해, 상기 트랜지스터(133)가 제작될 수 있다.
다음에, 상기 트랜지스터(11)의 제작 방법이 설명될 것이다. 먼저, 도 8c에 도시된 바와 같이, 산화물 반도체층(716)이 상기 절연막(713) 위에 형성된다.
상기 산화물 반도체층은 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In 및 Zn이 포함되는 것이 바람직하다. 상기 산화물 반도체를 사용하는 트랜지스터의 전기 특성들의 변동을 저감하기 위한 스테빌라이저(stabilizer)로서, 갈륨(Ga)이 부가적으로 포함되는 것이 바람직하다. 스테빌라이저로서 주석(Sn)이 포함되는 것이 바람직하다. 스테빌라이저로서 하프늄(Hf)이 포함되는 것이 바람직하다. 스테빌라이저로서 알루미늄(Al)이 포함되는 것이 바람직하다.
다른 스테빌라이저로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 또는 루테튬(Lu)과 같은 하나 또는 복수 종류의 란타노이드가 포함될 수 있다.
상기 산화물 반도체로서, 예를 들어, 산화 인듐, 산화 주석, 산화 아연, In-Zn-계 산화물, Sn-Zn-계 산화물, Al-Zn-계 산화물, Zn-Mg-계 산화물, Sn-Mg-계 산화물, In-Mg-계 산화물, 또는 In-Ga-계 산화물과 같은 2원계 금속 산화물, In-Ga-Zn-계 산화물(IGZO라고도 함), In-Al-Zn-계 산화물, In-Sn-Zn-계 산화물, Sn-Ga-Zn-계 산화물, Al-Ga-Zn-계 산화물, Sn-Al-Zn-계 산화물, In-Hf-Zn-계 산화물, In-La-Zn-계 산화물, In-Ce-Zn-계 산화물, In-Pr-Zn-계 산화물, In-Nd-Zn-계 산화물, In-Sm-Zn-계 산화물, In-Eu-Zn-계 산화물, In-Gd-Zn-계 산화물, In-Tb-Zn-계 산화물, In-Dy-Zn-계 산화물, In-Ho-Zn-계 산화물, In-Er-Zn-계 산화물, In-Tm-Zn-계 산화물, In-Yb-Zn-계 산화물, 또는 In-Lu-Zn-계 산화물과 같은 3원계 금속 산화물, In-Sn-Ga-Zn-계 산화물, In-Hf-Ga-Zn-계 산화물, In-Al-Ga-Zn-계 산화물, In-Sn-Al-Zn-계 산화물, In-Sn-Hf-Zn-계 산화물, 또는 In-Hf-Al-Zn-계 산화물과 같은 4원계 금속 산화물이 사용될 수 있다. 또한, 임의의 상기 산화물 반도체들은 In, Ga, Sn, 및 Zn 이외의 원소, 예를 들어, SiO2를 포함할 수 있다.
본원에서, 예를 들어, "In-Ga-Zn-O-계 산화물"은 주성분으로서 In, Ga, 및 Zn을 포함하는 산화물을 의미하고, Ga 및 Zn에 대한 In의 비율에 특별한 제한은 없다는 것을 주의한다. 상기 In-Ga-Zn-계 산화물은 In, Ga, 및 Zn 이외의 금속 원소를 포함할 수 있다. 상기 In-Ga-Zn-계 산화물은 전계가 없을 때에도 충분히 높은 저항을 가진다; 따라서, 오프-상태 전류가 충분히 저감될 수 있다. 게다가, 또한 높은 전계 이동도를 가져, 상기 In-Ga-Zn-계 산화물이 반도체 장치에 사용된 반도체 재료로 적합하다.
또한, 예를 들어, "In-Sn-Zn-계 산화물"은 주성분으로서 In, Sn, 및 Zn을 포함하는 산화물을 의미하고, Sn 및 Zn에 대한 In의 비율에 특별한 제한은 없다. 상기 In-Sn-Zn-계 산화물은 In, Sn, 및 Zn 이외의 금속 원소를 포함할 수 있다.
대안적으로, 화학식, InMO3(ZnO)m(m > 0이 만족되고, m은 정수가 아님)으로 표현된 재료가 산화물 반도체층으로 사용될 수 있다. 여기서, M은 Ga, Fe, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 대안적으로, 상기 산화물 반도체로서, 화학식, In3SnO5(ZnO)n(n > 0, n은 정수)으로 표현된 재료가 사용될 수 있다.
예를 들어, In: Ga: Zn = 1:1:1 (= 1/3:1/3:1/3) 또는 In: Ga: Zn = 2:2:1 (= 2/5:2/5:1/5)의 원자수비를 갖는 In-Ga-Zn-계 산화물, 또는 상기 조성들 근방의 조성을 갖는 임의의 산화물들이 사용될 수 있다. 대안적으로, In: Sn: Zn = 1:1:1 (= 1/3:1/3:1/3), In: Sn: Zn = 2:1:3 (= 1/3:1/6:1/2), 또는 In: Sn: Zn = 2:1:5 (= 1/4:1/8:5/8)의 원자수비를 갖는 In-Sn-Zn-계 산화물, 또는 상기 조성들 근방의 조성을 갖는 임의의 산화물들이 사용될 수 있다.
그러나, 상기의 재료들로 제한되지 않고, 필요한 반도체 특성들(예를 들어, 이동도, 임계 전압, 및 변동)에 따라 적절한 조성을 갖는 재료가 사용될 수 있다. 필요한 반도체 특성들을 얻기 위해, 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소 사이의 원자수비, 원자간 거리, 밀도, 등이 적절한 값들로 설정되는 것이 바람직하다.
상기 산화물 반도체는 단결정이거나 비-단결정일 수 있다.
상기 산화물 반도체가 비-단결정인 경우, 상기 산화물 반도체는 비정질 또는 다결정일 수 있다. 또한, 상기 산화물 반도체는 비정질부에 결정부를 포함하는 구조를 가질 수 있다. 상기 비정질 구조는 많은 결함들을 가질 수 있고; 따라서, 비-비정질 구조가 바람직하다는 것을 주의한다.
상기 산화물 반도체층(716)은 상기 산화물 반도체층(716)에 채널이 형성되지 않은 상태에서 생성된 전류가 저감될 수 있는 경우에, 전자 공여체로서 기능하는 수분 또는 수소와 같은 불순물들을 저감함으로써 고순도화(진성 또는 실질적으로 진성)되는 것이 바람직하다는 것을 주의한다. 구체적으로, 이차 이온 질량 분석법(SIMS)으로 측정된 상기 고순도화된 산화물 반도체층(716)의 수소 농도는 5×1019/㎤ 이하, 바람직하게 5×1018/㎤ 이하, 더 바람직하게 5×1017/㎤ 이하, 더욱 더 바람직하게 1×1016/㎤ 이하이다. 홀 효과(Hall effect)에 의해 측정된 상기 산화물 반도체층의 캐리어 밀도는 1×1014/㎤ 미만, 바람직하게 1×1012/㎤ 미만, 더 바람직하게 1×1011/㎤ 미만이다.
상기 산화물 반도체층의 수소 농도의 분석이 이제 설명된다. 상기 반도체층의 수소 농도는 이차 이온 질량 분석법에 의해 측정된다. 원칙적으로, 상기 SIMS 분석에 의해 샘플 표면 근방 또는 상이한 재료들을 사용하여 형성된 적층된 층들 간의 계면의 근방에서 정확한 데이터를 얻는 것이 어렵다는 것이 공지되어 있다. 따라서, 두께 방향의 상기 층의 수소 농도의 분포가 SIMS에 의해 분석되는 경우, 값이 크게 변동되지 않고 실질적으로 동일한 값을 얻을 수 있는 층의 영역의 평균 값이 상기 수소 농도로서 채용된다. 또한, 상기 층의 두께가 작은 경우, 서로 인접한 층들의 수소 농도의 영향으로 인해 일부 경우들에서 실질적으로 동일한 값이 획득될 수 있는 영역이 발견되지 않을 수 있다. 그 경우, 상기 층의 상기 영역의 수소 농도의 최대값 또는 최소값이 상기 층의 수소 농도로서 채용된다. 또한, 최대값을 갖는 산 형상의 피크 또는 최소값을 갖는 골짜기 형상의 피크가 상기 층의 상기 영역에 존재하지 않는 경우, 변곡점에서의 상기 값이 상기 수소 농도로서 채용된다.
상기 산화물 반도체층(716)은 상기 절연막(713) 위에 형성된 산화물 반도체막을 원하는 형상으로 가공함으로써 형성될 수 있다. 상기 산화물 반도체막의 두께는 2㎚ 이상 200㎚ 이하, 바람직하게 3㎚ 이상 50㎚ 이하, 더 바람직하게 3㎚ 이상 20㎚ 이하이다. 상기 산화물 반도체막은 산화물 반도체를 타겟으로 사용하여 스퍼터링 방법에 의해 형성된다. 게다가, 상기 산화물 반도체막은 희가스(예를 들어, 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들어, 아르곤)와 산소의 혼합 분위기에서 스퍼터링 방법에 의해 형성될 수 있다.
상기 산화물 반도체층(716)이 스퍼터링 방법에 의해 형성되는 경우, 상기 타겟에서 수소 농도뿐만 아니라 챔버의 물 및 수소를 가능한 많이 감소시키는 것이 중요하다. 구체적으로, 예를 들어, 상기 산화물 반도체층의 형성 전에 상기 챔버의 베이킹을 수행하고, 상기 챔버로 도입된 가스에서 물 및 수소의 농도를 감소시키고, 상기 챔버로부터 가스를 배기하기 위한 배기 시스템에서 역류를 방지하는 것이 효과적이다.
상기 산화물 반도체막이 스퍼터링 방법에 의해 형성되기 전에, 상기 절연막(713)의 표면 상의 먼지가 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거될 수 있다. 상기 역 스퍼터링은 아르곤 분위기 하에서 RF 전원을 사용하여 전압이 타겟 측이 아닌 기판에 인가되고, 표면을 개질하기 위해 상기 기판의 주변에 플라즈마가 생성되는 방법이다. 아르곤 분위기 대신, 질소 분위기, 헬륨 분위기, 등이 사용될 수 있다는 것을 주의한다. 대안적으로, 산소, 아산화질소, 등이 첨가된 아르곤 분위기가 사용될 수 있다. 대안적으로, 염소, 사불화 탄소, 등이 첨가된 아르곤 분위기가 사용될 수 있다.
상기 산화물 반도체막이 수소, 수산기, 및 수분을 가능한 포함하지 않도록, 수분 또는 수소와 같은 상기 기판(700)에 흡착된 불순물들이, 상기 절연막들(712 및 713)이 형성된 상기 기판(700)을 성막을 위한 전처리로서 스퍼터링 장치의 예열실에서 예열함으로써 탈리 및 제거될 수 있다. 예열 온도는 100℃ 이상 400℃ 이하, 바람직하게 150℃ 이상 300℃ 이하이다. 배기 수단으로서, 크라이오 펌프가 상기 예열실에 제공되는 것이 바람직하다. 이러한 예열 처리는 생략될 수 있다는 것을 주의한다. 이러한 예열은 게이트 절연막(721)의 형성 전에 도전층(719) 및 상기 도전층(720)이 형성된 상기 기판(700)에 유사하게 수행될 수 있다.
본 실시형태에서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 타겟을 사용하여 스퍼터링에 의해 획득된 두께 30㎚의 In-Ga-Zn-O-계 산화물 반도체 박막이 상기 산화물 반도체막으로서 사용된다. 상기 타겟으로서, 예를 들어, In:Ga:Zn = 2:2:1, In:Ga:Zn = 1:1:1, 또는 In:Ga:Zn = 1:1:2의 조성비를 갖는 타겟이 사용될 수 있다. In, Ga, 및 Zn을 포함하는 상기 타겟의 충전률은 90% 이상 100% 이하, 바람직하게 95% 이상 100% 미만이다. 높은 충전률을 갖는 상기 타겟을 사용하여, 조밀한 산화물 반도체막이 형성된다. 상기한 것 외에, In-Ga-Zn-계 산화물에서, In:Ga:Zn = 2:1:3, In:Ga:Zn = 3:1:2, In:Ga:Zn = 4:2:3, 또는 In:Ga:Zn = 3:1:4의 조성비를 갖는 타겟이 사용되는 것이 바람직하다. In의 비율을 Ga보다 높게 함으로써, In-Ga-Zn-계 산화물의 전계 효과 이동도가 더 상승될 수 있다. 상기 금속 원소들의 조성비가 반드시 상기 정수비일 필요는 없다는 것을 주의한다. In의 비율이 Ga보다 높은 경향성이 보이는 한 상기 정수비로부터 다소의 편차는 허용된다.
대안적으로, 상기 산화물 반도체막은 In, Sn, 및 Zn을 포함하는 타겟을 사용하여 스퍼터링 방법에 의해 형성될 수 있다. 그 경우, 원자수비로 In:Sn:Zn = 1:2:2, 2:1:3, 1:1:1, 20:45:35, 등의 조성비를 갖는 산화물 타겟이 사용된다.
본 실시형태에서, 상기 산화물 반도체막은 감압 상태로 유지된 처리실에 상기 기판을 보유하고, 상기 처리실 내의 잔여 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스가 도입되고, 상기 타겟이 사용되는 방식으로 성막된다. 상기 기판 온도는 성막 시에 100℃ 이상 600℃ 이하, 바람직하게 200℃ 이상 400℃ 이하일 수 있다. 상기 기판이 가열된 상태로 상기 산화물 반도체막을 형성함으로써, 상기 형성된 산화물 반도체막에 포함된 불순물들의 농도가 감소될 수 있다. 또한, 스퍼터링에 의한 손상이 경감될 수 있다. 상기 처리실에 남아 있는 수분을 제거하기 위해, 흡착 진공 펌프가 사용되는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용되는 것이 바람직하다. 상기 배기 수단은 콜드 트랩이 제공된 터보 펌프일 수 있다. 상기 크라이오 펌프로 배기된 상기 처리실에서, 예를 들어, 수소 원자, 물(H2O)과 같이 수소 원자를 포함하는 화합물(더 바람직하게, 탄소 원자를 포함하는 화합물) 등이 제거되어, 상기 처리실에서 형성된 상기 산화물 반도체막의 불순물 농도가 저감될 수 있다.
상기 성막 조건의 일 예로서, 상기 기판과 상기 타겟 사이의 거리는 100㎜, 압력은 0.6Pa, 직류(DC) 전원 0.5kW, 및 상기 분위기는 산소 분위기(산소 유량비 100%)이다. 성막 시 생성된 먼지가 경감될 수 있고 막 두께가 균일할 수 있기 때문에 펄스 직류(DC) 전원이 사용되는 것이 바람직하다는 것을 주의한다.
게다가, 상기 스퍼터링 장치의 상기 처리실의 누설률이 1×10-10Pa·㎥/초 이하로 설정될 때, 스퍼터링 방법에 의해 형성된 상기 산화물 반도체막으로 알칼리 금속 또는 수소화물과 같은 불순물들의 혼입이 저감될 수 있다. 또한, 배기 시스템으로서 흡착 진공 펌프를 사용하여, 상기 배기 시스템으로부터 알칼리 금속, 수소 원자들, 수소 분자들, 물, 수산기, 또는 수소화물과 같은 불순물들의 역류가 저감될 수 있다.
상기 타겟의 순도가 99.99% 이상으로 설정될 때, 상기 산화물 반도체막에 혼입된 알칼리 금속, 수소 원자들, 수소 분자들, 물, 수산기, 수소화물, 등이 저감될 수 있다. 또한, 상기 타겟이 사용될 때, 상기 산화물 반도체막에서 인듐, 나트륨 또는 칼륨과 같은 알칼리 금속의 농도가 저감될 수 있다.
상기 산화물 반도체층은 비정질일 수 있고 또는 결정성을 가질 수 있다는 것을 주의한다. 결정성을 갖는 산화물 반도체층으로서, 상기 트랜지스터의 신뢰성을 개선하는 효과를 얻을 수 있기 때문에 c-축 배향을 갖는 결정성 산화물 반도체(또한 CAAC-OS: c-axis aligned crystalline oxide semiconductor라고도 함)가 또한 바람직하다.
구체적으로, 넓은 의미로, 상기 CAAC-OS는 비-단결정이고, a-b 면에 수직한 방향에서 봤을 때 삼각형, 육각형, 정삼각형, 또는 정육각형 원자 배열을 갖고, c-축 방향에 수직인 방향에서 봤을 때 금속 원자들이 층상으로 배열된 상(phase) 또는 금속 원자들 및 산소 원자들이 층상으로 배열된 상을 갖는다.
CAAC-OS에서, 금속 원자들 및 산소 원자들은 비정질 산화물 반도체에 비해 질서 정연하게 결합된다. 즉, 산화물 반도체가 비정질인 경우, 배위 수들(coordination numbers)이 금속 원자의 종류에 따라 변할 수 있다. 반대로, CAAC-OS의 경우, 상기 금속 원자들의 배위 수들은 실질적으로 동일하다. 따라서, 산소의 미소한 결함들이 감소될 수 있고 수소 원자들(수소 이온들을 포함) 또는 알칼리 금속 원자들의 탈착으로 인한 전하의 불안정성 및 이동이 감소될 수 있다.
상기 CAAC-OS가 단결정 산화물이 아니지만, 이는 상기 CAAC-OS가 비정질 성분만으로 구성되었다는 것을 의미하는 것은 아니다. 상기 CAAC-OS가 결정화부(결정부)를 포함하더라도, 하나의 결정부와 다른 결정부 사이의 경계는 일부 경우들에서 명확하지 않다.
산소가 상기 CAAC-OS에 포함되는 경우, 질소가 상기 CAAC-OS에 포함된 산소의 일부를 치환할 수 있다. 상기 CAAC-OS에 포함된 개별 결정부들의 c-축들은 한 방향(예를 들어, 상기 CAAC-OS가 형성된 기판의 표면 또는 상기 CAAC-OS의 표면에 수직인 방향)으로 정렬될 수 있다. 대안적으로, 상기 CAAC-OS에 포함된 상기 개별 결정부들의 a-b 면들의 법선은 한 방향(예를 들어, 상기 CAAC-OS가 형성된 기판의 표면 또는 상기 CAAC-OS의 표면에 수직인 방향)으로 정렬될 수 있다.
상기 CAAC-OS는 그 조성 등에 따라 도전체, 반도체, 또는 절연체가 된다. 상기 CAAC-OS는 그 조성 등에 따라 가시광을 투과하거나 투과하지 않는다.
예를 들어, 막 형상의 상기 CAAC-OS는 상기 막의 상면 또는 상기 CAAC-OS가 형성된 기판의 표면에 수직인 방향에서 전자 현미경으로 관찰했을 때 삼각형 또는 육각형의 원자 배열을 갖는다.
또한, 상기 막의 단면이 전자 현미경으로 관찰될 때, 금속 원자들은 층상으로 배열되거나 금속 원자들 및 산소 원자들(또는 질소 원자들)이 층상으로 배열된다.
상기 CAAC-OS의 결정 구조가 도 12a 내지 도 12e, 도 13a 내지 도 13c, 및 도 14a 내지 도 14c를 참조하여 설명될 것이다.
도 12a 내지 도 12e, 도 13a 내지 도 13c, 및 도 14a 내지 도 14c에서, 상기 수직 방향은 상기 c-축 방향에 대응하고 상기 c-축 방향에 수직인 평면은 상기 a-b 면에 대응한다. 본 실시형태에서, "상반분(upper half)" 및 "하반분(lower half)"은 상기 a-b 면 위의 상반분 및 상기 a-b 면 아래의 하반분을 참조한다(상기 a-b 면에 대해 상반분 및 하반분). 도 12a 내지 도 12e에서, 원으로 둘러싸인 O는 4배위 O를 나타내고 이중 원으로 둘러싸인 O는 3배위 O를 나타낸다.
도 12a는 하나의 6배위 In 원자 및 상기 In 원자 근방의 6개의 4배위 산소(이하 4배위 O라고 함) 원자들을 포함하는 구조를 도시한다. 여기서, 하나의 금속 원자 및 상기 금속 근방의 산소 원자들을 포함하는 구조를 소그룹이라고 한다.
도 12a의 상기 구조는 팔면체 구조이지만, 간략함을 위해 평면 구조로 도시되었다.
도 12a의 상기 구조에서 상반분 및 하반분에 각각 3개의 4배위 O 원자들이 존재한다는 것을 주의한다. 도 12a의 상기 구조의 소그룹에서 전하는 0이다.
도 12b는 하나의 5배위 Ga 원자, 상기 Ga 원자 근방의 3개의 3배위 산소(이하 3배위 O라고 함) 원자들, 및 상기 Ga 원자 근방의 2개의 4배위 O 원자들을 포함하는 구조를 도시한다.
모든 3배위 O 원자들은 상기 a-b 면에 존재한다. 도 12b의 상기 구조에서, 상반분 및 하반분에 각각 하나의 4배위 O 원자가 존재한다. In 원자는 또한 In 원자가 5배위자들을 가질 수 있기 때문에 도 12b의 구조를 가질 수 있다. 도 12b의 상기 구조의 소그룹에서 전하는 0이다.
도 12c는 하나의 4배위 Zn 원자 및 상기 Zn 원자 근방의 4개의 4배위 O 원자들을 포함하는 구조를 도시한다.
도 12c의 상기 구조에서, 하나의 4배위 O 원자가 상반분에 존재하고 3개의 4배위 O 원자들이 하반분에 존재한다. 대안적으로, 도 12c에서 3개의 4배위 O 원자들이 상반분에 존재할 수 있고 하나의 4배위 O 원자가 하반분에 존재할 수 있다. 도 12c의 상기 구조의 소그룹에서 전하는 0이다.
도 12d는 하나의 6배위 Sn 원자 및 상기 Sn 원자 근방의 6개의 4배위 O 원자들을 포함하는 구조를 도시한다. 도 12d의 상기 구조에서, 3개의 4배위 O 원자들이 상반분 및 하반분 각각에 존재한다.
도 12d의 상기 구조의 소그룹에서 전하는 +1이다.
도 12e는 2개의 Zn 원자들을 포함하는 구조를 도시한다.
도 12e의 상기 구조에서, 하나의 4배위 O 원자가 상반분 및 하반분 각각에 존재한다. 도 12e의 상기 구조의 소그룹에서 전하는 -1이다.
본 실시형태에서, 복수의 소그룹들이 중그룹을 형성하고, 복수의 중그룹들이 대그룹을 형성한다(또한 유닛 셀이라고 함).
이제, 상기 소그룹들 간의 결합 규칙이 설명된다.
도 12a의 상기 6배위 In 원자에 대해 상기 상반분의 3개의 O 원자들은 각각 하방향으로 3개의 근방 In 원자들을 갖고, 상기 하반분의 3개의 O 원자들은 각각 상방향으로 3개의 근방 In 원자들을 갖는다.
도 12b의 상기 5배위 Ga 원자에 대해 상기 상반분의 하나의 O 원자는 하방향으로 하나의 근방 Ga 원자를 갖고, 상기 하반분의 하나의 O 원자는 상방향으로 하나의 근방 Ga 원자를 갖는다.
도 12c의 상기 4배위 Zn 원자에 대해 상기 상반분의 하나의 O 원자는 하방향으로 하나의 근방 Zn 원자를 갖고, 상기 하반분의 3개의 O 원자들은 상방향으로 3개의 근방 Zn 원자들을 갖는다.
이러한 방식으로, 상기 금속 원자 아래의 상기 4배위 O 원자들의 수는 각각 상기 4배위 O 원자들의 근방 및 위의 상기 금속 원자들의 수와 같다.
상기 4배위 O 원자의 배위 수가 4이기 때문에, 상기 O 원자의 근방 및 아래의 상기 금속 원자들의 수와 상기 O 원자의 근방 및 위의 상기 금속 원자들의 수의 합은 4이다. 따라서, 금속 원자 위의 4배위 O 원자들의 수와 다른 금속 원자 아래의 4배위 O 원자들의 수의 합이 4일 때, 상기 금속 원자들을 포함하는 두 종류의 소그룹들이 결합될 수 있다.
그 이유가 이하에 설명된다. 예를 들어, 상기 6배위 금속(In 또는 Sn) 원자가 상기 상반분의 3개의 4배위 O 원자들을 통해 결합되는 경우, 상기 5배위 금속(Ga 또는 In) 원자의 상기 상반분의 4배위 O 원자들, 상기 5배위 금속(Ga 또는 In) 원자의 상기 하반분의 4배위 O 원자들, 또는 상기 4배위 금속(Zn) 원자의 상기 상반분의 4배위 O 원자들에 결합된다.
배위 수가 4, 5, 또는 6인 금속 원자는 상기 c-축 방향의 4배위 O 원자를 통해 다른 금속 원자에 결합된다.
상기에 부가하여, 복수의 소그룹들을 결합함으로써 상이한 방식으로 중그룹이 형성될 수 있어서, 층구조의 총 전하는 0이다.
도 13a는 In-Sn-Zn-O-계 재료의 층구조에 포함된 중그룹의 모델을 도시한다. 도 13b는 3개의 중그룹들을 포함하는 대그룹을 도시한다.
도 13c는 상기 도 13b의 층구조를 상기 c-축 방향으로부터 관찰하는 경우의 원자 배열을 도시한다는 것을 주의한다.
도 13a의 상기 중그룹에서, 3배위 O 원자가 생략되고, 4배위 O 원자들의 개수만이 도시된다. 예를 들어, Sn 원자에 대해 각각의 상반분 및 하반분에 존재하는 3개의 4배위 O 원자들이 원안의 3으로 표기된다.
유사한 방식으로, 도 13a의 중그룹에서, In 원자에 대해 각각의 상반분 및 하반분에 존재하는 하나의 4배위 O 원자는 원안의 1로 표기된다.
또한, 도 13a의 중그룹은 하반분의 하나의 4배위 O 원자 및 상반분의 3개의 4배위 O 원자들 근방의 Zn 원자와 상반분의 하나의 4배위 O 원자 및 하반분의 3개의 4배위 O 원자들 근방의 Zn 원자를 도시한다.
상기 In-Sn-Zn-O-계 재료의 상기 층구조에 포함된 도 13a의 중그룹에서, 상부로부터 순서대로, 상반분 및 하반분 각각의 3개의 4배위 O 원자들 근방의 Sn 원자가 상반분 및 하반분 각각의 하나의 4배위 O 원자 근방의 In 원자에 결합된다.
상기 In 원자는 상반분의 3개의 4배위 O 원자들 근방의 Zn 원자에 결합된다.
상기 Zn 원자는 상기 Zn 원자의 하반분의 하나의 4배위 O 원자를 통해 상반분 및 하반분 각각의 3개의 4배위 O 원자들 근방의 In 원자에 결합된다.
상기 In 원자는 2개의 Zn 원자들을 포함하고 상반분의 하나의 4배위 O 원자 근방의 소그룹에 결합된다.
상기 소그룹은 상기 소그룹의 하반분의 하나의 4배위 O 원자를 통해 상반분 및 하반분 각각의 3개의 4배위 O 원자들 근방의 Sn 원자에 결합된다.
복수의 이러한 중그룹들이 결합되어, 대그룹이 형성된다.
여기서, 3배위 O 원자의 일 결합에 대한 전하 및 4배위 O 원자의 일 결합에 대한 전하는 각각 -0.667 및 -0.5로 가정될 수 있다.
예를 들어, (6배위 또는 5배위) In 원자의 전하, (4배위) Zn 원자의 전하, 및 (5배위 또는 6배위) Sn 원자의 전하는 각각 +3, +2, 및 +4이다. 따라서, Sn 원자를 포함하는 소그룹의 전하는 +1이다. 따라서, Sn 원자를 포함하는 층구조를 형성하기 위해 +1을 소거하는 -1 전하가 필요하다.
-1 전하를 갖는 구조로서, 도 12e에 도시된 구조로서 2개의 Zn 원자들을 포함하는 소그룹을 들 수 있다.
예를 들어, 2개의 Zn 원자들을 포함하는 하나의 소그룹으로, Sn 원자를 포함하는 하나의 소그룹의 전하가 소거될 수 있어서, 상기 층구조의 총 전하는 0일 수 있다.
구체적으로, 대그룹 B가 반복될 때, In-Sn-Zn-O-계 결정(In2SnZn3O8)이 획득될 수 있다.
상기 획득된 In-Sn-Zn-O-계 결정의 층구조는 조성식 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 표현될 수 있다.
상기 In-Sn-Zn-O-계 재료 이외의 산화물 반도체가 사용되는 경우에 동일하게 적용된다.
예를 들어, 도 14a는 In-Ga-Zn-O-계 재료의 층구조에 포함된 중그룹의 모델을 도시한다.
상기 In-Ga-Zn-O-계 재료의 상기 층구조에 포함된 도 14a의 중그룹에서, 상부로부터 순서대로, 상반분 및 하반분 각각의 3개의 4배위 O 원자들 근방의 In 원자가 상반분의 하나의 4배위 O 원자 근방의 Zn 원자에 결합된다.
상기 Zn 원자는 상기 Zn 원자의 하반분의 3개의 4배위 O 원자들을 통해 상반분 및 하반분 각각의 하나의 4배위 O 원자 근방의 Ga 원자에 결합된다.
상기 Ga 원자는 상기 Ga 원자의 하반분의 하나의 4배위 O 원자를 통해 상반분 및 하반분 각각의 3개의 4배위 O 원자들 근방의 In 원자에 결합된다.
복수의 이러한 중그룹들이 결합되어, 대그룹이 형성된다.
도 14b는 3개의 중그룹들을 포함하는 대그룹을 도시한다. 도 14c는 도 14b의 층구조가 상기 c-축 방향으로부터 관찰되는 경우의 원자 배열을 도시한다는 것을 주의한다.
여기서, (6배위 또는 5배위) In 원자의 전하, (4배위) Zn 원자의 전하, 및 (5배위) Ga 원자의 전하는 각각 +3, +2, +3이기 때문에, 임의의 In 원자, Zn 원자, 및 Ga 원자를 포함하는 소그룹의 전하는 0이다.
그 결과, 이러한 소그룹들의 조합을 갖는 중그룹의 총 전하는 항상 0이다.
상기 In-Ga-Zn-O-계 재료의 층구조를 형성하기 위해, 도 14a의 중그룹뿐만 아니라 상기 In 원자, 상기 Ga 원자, 및 상기 Zn 원자의 배열이 도 14a의 중그룹과 상이한 중그룹을 사용하여 대그룹이 형성될 수 있다.
구체적으로, 도 14b의 상기 대그룹이 반복될 때, In-Ga-Zn-O-계 결정이 획득될 수 있다. 상기 획득된 In-Ga-Zn-O-계 결정의 층구조는 조성식, InGaO3(ZnO)n(n은 자연수)으로 표현될 수 있다.
n = 1(InGaZnO4)인 경우, 예를 들어, 도 15a에 도시된 결정 구조가 획득될 수 있다. 도 15a의 상기 결정 구조에서, 도 12b에 도시된 바와 같이 Ga 원자 및 In 원자가 각각 5 배위자를 갖기 때문에, Ga가 In으로 치환된 구조가 획득될 수 있다는 것을 주의한다.
n = 2(InGaZn2O5)인 경우, 예를 들어, 도 15b에 도시된 결정 구조가 획득될 수 있다. 도 15b의 상기 결정 구조에서, 도 12b에 도시된 바와 같이 Ga 원자 및 In 원자가 각각 5 배위자를 갖기 때문에, Ga가 In으로 치환된 구조가 획득될 수 있다는 것을 주의한다.
이러한 방식으로 상기 CAAC-OS를 포함하는 산화물 반도체막을 사용하여 트랜지스터가 형성되어, 광 조사 및 바이어스-열(BT) 스트레스 시험이 상기 트랜지스터에 수행된 후 발생하는 상기 트랜지스터의 임계 전압의 시프트량이 감소될 수 있다. 따라서, 안정한 전기적 특성들을 갖는 트랜지스터가 제작될 수 있다.
상기 CAAC-OS(이하 또한 CAAC-OS막이라고 함)를 포함하는 산화물 반도체막이 스퍼터링 방법에 의해 형성될 수 있다. 상기 CAAC-OS막이 스퍼터링 방법에 의해 형성되는 경우, 분위기 중의 상기 산소 가스비는 높은 것이 바람직하다. 아르곤과 산소의 혼합 가스 분위기에서의 스퍼터링을 위해, 예를 들어, 상기 산소 가스비는 바람직하게 30% 이상, 더 바람직하게 40% 이상으로 설정된다. 이는 분위기로부터 산소의 공급이 상기 CAAC-OS의 결정화를 촉진하기 때문이다.
CAAC-OS막이 스퍼터링 방법에 의해 형성되는 경우, 상기 CAAC-OS막이 형성되는 기판은 바람직하게 150℃ 이상, 더 바람직하게 170℃ 이상으로 가열된다. 이는 상기 기판 온도의 증가로 상기 CAAC-OS의 결정화가 촉진되기 때문이다.
또한, 질소 분위기 또는 진공에서 가열처리된 후, 상기 CAAC-OS막은 산소 분위기 또는 산소와 다른 가스의 혼합 분위기에서 가열처리되는 것이 바람직하다. 이는 이전의 가열처리로 인한 산소 결손이 상기 나중의 가열처리 분위기로부터 산소의 공급에 의해 복원될 수 있기 때문이다.
상기 CAAC-OS막이 형성된 막 표면(피성막면)은 편평한 것이 바람직하다. 이는 상기 피성막면에 거의 수직인 c-축이 상기 CAAC-OS막에 존재하기 때문에 상기 피성막면의 거칠기가 상기 CAAC-OS막의 결정립계를 유발하기 때문이다. 이러한 이유로, 상기 피성막면은 상기 CAAC-OS막이 형성되기 전에 화학적 기계 연마(CMP)와 같이 평탄화 처리되는 것이 바람직하다. 상기 피성막면의 평균 거칠기는 바람직하게 1㎚ 이하, 더 바람직하게 0.3㎚ 이하, 더욱 바람직하게 0.1㎚ 이하이다.
상기된 방식으로 형성된 상기 산화물 반도체막이 에칭되어, 상기 산화물 반도체층(716)을 형성한다. 상기 산화물 반도체층(716)을 형성하기 위한 에칭은 드라이 에칭, 웨트 에칭, 또는 드라이 에칭 및 웨트 에칭 둘 다일 수 있다. 드라이 에칭에 사용된 에칭 가스로서, 염소를 함유하는 가스(염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 또는 사염화 탄소(CCl4)와 같은 염소계 가스)가 사용되는 것이 바람직하다. 대안적으로, 불소를 함유하는 가스(사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 또는 트리플루오로메탄(CHF3)과 같은 불소계 가스), 브롬화 수소(HBr), 산소(02), 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 첨가된 임의의 이들 가스 등이 사용될 수 있다.
드라이 에칭 방법으로서, 평행평판형 RIE(reactive ion etching) 방법 또는 ICP(inductively coupled 플라즈마) 에칭 방법이 사용될 수 있다. 상기 막을 원하는 형상으로 에칭하기 위해, 상기 에칭 조건들(예를 들어, 코일형 전극에 인가된 전력량, 상기 기판 측 상의 전극에 인가된 전력량, 및 상기 기판 측 상의 상기 전극 온도)이 적절히 조정된다.
웨트 에칭에 사용된 에천트로서, 인산, 아세트산, 및 초산의 혼합 용액, 또는 구연산 또는 수산과 같은 유기산이 사용될 수 있다. 본 실시형태에서는, ITO-07N(KANTO CHEMICAL CO., INC.제)이 사용된다.
상기 산화물 반도체층(716)을 형성하기 위한 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의한 상기 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않는다; 따라서, 제조 비용이 저감될 수 있다.
상기 산화물 반도체층(716) 및 상기 절연막(713)의 표면들에 부착된 레지스트 잔여물들 등을 제거하기 위해 후속 단계에서 상기 도전막의 형성 전에 역 스퍼터링을 수행하는 것이 바람직하다는 것을 주의한다.
스퍼터링 등에 의해 성막된 상기 산화물 반도체막은 일부 경우들에서 다량의 수분 또는 수소(수산기를 포함)를 불순물로 포함한다는 것을 주의한다. 수분 또는 수소는 도너 준위를 형성하기 쉬워 상기 산화물 반도체에서 불순물로서 기능한다. 따라서, 본 발명의 일 실시형태에서, 상기 산화물 반도체막에서 수분 및 수소와 같은 불순물들을 저감시키기 위해(탈수화 또는 탈수소화), 상기 산화물 반도체층(716)은 감압 분위기, 질소, 희가스, 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초건조에어 분위기(CRDS(cavity ring down laser spectroscopy) 방법의 이슬점계로 측정이 수행되는 경우, 수분량은 20ppm(-55℃, 이슬점으로 환산하여) 이하, 바람직하게 1ppm 이하, 더 바람직하게 10ppb 이하)에서 가열처리된다.
상기 산화물 반도체층(716)에 가열처리를 수행함으로써, 상기 산화물 반도체층(716)의 수분 또는 수소가 탈리될 수 있다. 구체적으로, 가열처리는 250℃ 이상 750℃ 이하, 바람직하게 400℃ 이상 기판의 변형점 미만의 온도로 수행될 수 있다. 예를 들어, 가열처리는 500℃에서 3 내지 6분 동안 수행될 수 있다. 상기 가열처리를 위해 RTA가 사용될 때, 탈수화 또는 탈수소화가 단시간에 수행될 수 있다; 따라서, 유리 기판의 변형점을 초과하는 온도에서도 처리가 수행될 수 있다.
본 실시형태에서, 가열처리 장치들 중 하나인 전기 노가 사용된다.
상기 가열처리 장치는 전기 노로 제한되지 않고, 저항 발열체와 같이 발열체로부터 열 전도 또는 열 복사에 의해 피처리물을 가열하는 장치를 가질 수 있다는 것을 주의한다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치와 같은 RTA(rapid thermal anneal) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 제논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 가열처리를 위해 고온 가스를 사용하는 장치이다. 상기 가스로서, 질소 또는 아르곤과 같은 희가스와 같이, 가열처리에 의해 피처리물과 반응하지 않는 불활성 가스가 사용된다.
상기 가열처리에서, 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스에 수분, 수소 등이 포함되지 않는 것이 바람직하다. 대안적으로, 상기 가열처리 장치에 도입되는 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 바람직하게 6N(99.9999%) 이상, 더 바람직하게 7N(99.99999%) 이상이다(즉, 상기 불순물 농도는 바람직하게 1ppm 이하, 더 바람직하게 0.1ppm 이하).
산화물 반도체가 불순물들에 둔감하고, 상당한 양의 금속 불순물들이 상기 막에 포함되더라도 문제가 없어서, 나트륨(Na)과 같은 알칼리 금속을 다량으로 포함하고 저가인 소다-라임 유리가 사용될 수 있다고 지적되었다는 것을 주의한다(Kamiya, Nomura, 및 Hosono, "Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status", KOTAI BUTSURI ( SOLID STATE PHYSICS ), 2009, Vol. 44, pp. 621-633). 그러나, 이는 적절한 지적이 아니다. 알칼리 금속은 산화물 반도체에 포함된 원소가 아니고, 따라서, 불순물이다. 또한, 알칼리 토금속은 알칼리 토금속이 산화물 반도체에 포함되지 않는 경우 불순물이다. 알칼리 금속, 특히, Na는 상기 산화물 반도체층과 접하는 절연막이 산화물일 때 Na+가 되고 Na는 상기 절연층으로 확산한다. 또한, 상기 산화물 반도체층에서, Na는 산화물 반도체에 포함된 금속과 산소 사이의 결합을 절단하거나 결합 사이에 들어간다. 그 결과, 예를 들어, 임계 전압의 마이너스 방향으로의 시프트로 인한 상기 트랜지스터의 노멀리-온 상태, 또는 이동도의 감소와 같은 상기 트랜지스터의 특성들의 열화가 발생한다. 또한, 특성들의 변동도 발생한다. 또한, 특성들의 변동도 발생한다. 상기 불순물로 인한 이러한 상기 트랜지스터의 특성들의 열화 및 특성들의 변동은 상기 산화물 반도체층의 수소 농도가 매우 낮을 때 현저하게 나타난다. 구체적으로, 이차 이온 질량 분석법에 의한 Na 농도의 측정 값은 바람직하게 5×1016/㎤ 이하, 더 바람직하게 1×1016/㎤ 이하, 더욱 더 바람직하게 1×1015/㎤ 이하이다. 유사한 방식으로, Li 농도의 측정 값은 바람직하게 5×1015/㎤ 이하, 더 바람직하게 1×1015/㎤ 이하이다. 유사한 방식으로, K 농도의 측정 값은 바람직하게 5×1015/㎤ 이하, 더 바람직하게 1×1015/㎤ 이하이다.
상기 단계들을 통해, 상기 산화물 반도체층(716)의 수소 농도가 저감될 수 있고 상기 산화물 반도체층이 고순도화될 수 있다. 결과적으로, 상기 산화물 반도체층이 안정화될 수 있다. 또한, 유리 전이 온도 이하의 온도에서의 가열처리는 매우 낮은 캐리어 밀도 및 넓은 밴드 갭을 갖는 산화물 반도체층을 형성할 수 있게 한다. 따라서, 상기 트랜지스터는 대형 기판을 사용하여 제작될 수 있어서, 생산성이 향상될 수 있다. 또한, 수소 농도가 저감되고 고순도화된 상기 산화물 반도체층을 사용함으로써 높은 내전압 및 매우 낮은 오프-상태 전류를 갖는 트랜지스터를 제작할 수 있다. 상기 가열처리는 상기 산화물 반도체층이 형성된 후이면 언제든 수행될 수 있다.
그 후, 도 9a에 도시된 바와 같이, 상기 산화물 반도체층(716)과 접하는 상기 도전층(719), 및 상기 산화물 반도체층(716)과 접하는 상기 도전층(720)이 형성된다. 상기 도전층(719) 및 상기 도전층(720)은 소스 및 드레인 전극들로 기능한다.
구체적으로, 상기 도전층(719) 및 상기 도전층(720)은 스퍼터링 방법 또는 진공 증착 방법에 의해 도전막이 형성된 후 미리 결정된 형상으로 가공되는 방식으로 형성될 수 있다.
도전층(719) 및 상기 도전층(720)으로 기능하는 도전막을 형성하기 전에, 반도체층(704)의 일부를 노출하도록 형성된 상기 게이트 절연막(703), 상기 절연막(712), 및 상기 절연막(713)에 개구부가 형성되고, 상기 반도체층(704)에 접속되도록 도전막이 형성될 수 있다는 것을 주의한다. 상기 도전막을 미리 결정된 형상으로 가공함으로써, 상기 도전층(719) 및 상기 도전층(720)은 상기 반도체층(704)의 한 쌍의 불순물 영역들(709)에 접속된 소스 전극 및 드레인 전극으로 기능할 수 있다. 대안적으로, 상기 트랜지스터(133)의 소스 전극 및 드레인 전극은 상기 도전층(719) 및 상기 도전층(720)에 접속되는, 상기 도전층(719) 및 상기 도전층(720)과 상이한 도전막으로 형성될 수 있다.
상기 도전층(719) 및 상기 도전층(720)으로서 기능하는 상기 도전막으로서, 임의의 다음 재료들: 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 임의의 이들 원소들을 포함하는 합금; 상기 원소들의 조합을 포함하는 합금막 등이 사용될 수 있다. 대안적으로, 크롬, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 내화 금속막이 알루미늄 또는 구리의 금속막 위 또는 아래에 적층된 구조가 채용될 수 있다. 내열성 및 부식성의 문제들을 방지하기 위해 알루미늄 또는 구리가 내화 금속 재료와 조합하여 사용되는 것이 바람직하다. 상기 내화 금속 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨, 등이 사용될 수 있다.
또한, 상기 도전층(719) 및 상기 도전층(720)으로서 기능하는 상기 도전막은 단층 구조 또는 2층 이상의 층들의 적층 구조일 수 있다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막, 알루미늄막, 및 티타늄막이 순서대로 적층된 3층 구조, 등을 들 수 있다. Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 및 Mo는 산화막과 높은 밀착성을 갖는다. 따라서, 상기 도전층(719) 및 상기 도전층(720)으로, Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 또는 Mo를 포함하는 도전막이 하층으로 사용되고 Cu를 포함하는 도전막이 상층으로 사용되는 적층 구조가 채용된다. 결과적으로, 산화막인 절연막과 상기 도전층(719) 및 상기 도전층(720) 사이의 밀착성이 향상될 수 있다.
상기 도전층(719) 및 상기 도전층(720)으로서 기능하는 상기 도전막으로 도전성 금속 산화물이 사용될 수 있다. 상기 도전성 금속 산화물, 산화 인듐, 산화 주석, 산화 아연, 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘 또는 산화 실리콘이 첨가된 상기 금속 산화물 재료가 사용될 수 있다.
상기 도전막의 형성 후에 가열처리가 수행되는 경우, 상기 도전막은 상기 가열처리를 견딜 만큼 충분한 내열성을 갖는 것이 바람직하다.
상기 도전막의 에칭 시 상기 산화물 반도체층(716)이 가능한 제거되지 않도록, 상기 재료 및 에칭 조건들이 적절히 조정된다는 것을 주의한다. 상기 에칭 조건들에 따라, 상기 산화물 반도체층(716)의 노출된 부분이 부분적으로 에칭되어 홈부(오목부)가 형성되는 경우가 있다.
본 실시형태에서, 티타늄막이 상기 도전막으로 사용된다. 따라서, 암모니아와 과산화수소수를 함유하는 용액(암모니아 과수)을 사용하여 웨트 에칭이 상기 도전막에 선택적으로 수행된다. 상기 암모니아 과수로서, 구체적으로, 31wt%의 과산화수소수, 28wt%의 암모니아 수, 및 물이 5:2:2의 체적비로 혼합된 용액이 사용된다. 대안적으로, 염소(Cl2), 삼염화 붕소(BCl3), 등을 함유하는 가스를 사용하여 상기 도전막에 드라이 에칭이 수행될 수 있다.
포토리소그래피 공정에서 포토마스크들 및 공정들의 수를 삭감하기 위해, 광이 투과되어 다단계 강도들을 갖는 노광 마스크인 다계조 마스크를 사용하여 형성된 레지스트 마스크를 사용하여 에칭이 수행되는 것이 바람직하다. 다계조 마스크를 사용하여 형성된 레지스트 마스크는 복수의 두께들을 갖고 에칭에 의해 형상이 변경될 수 있다; 따라서, 상기 레지스트 마스크는 막들을 상이한 패턴들로 가공하기 위한 복수의 에칭 처리들에 사용될 수 있다. 따라서, 적어도 2종류 이상의 상이한 패턴들에 대응하는 레지스트 마스크가 하나의 다계조 마스크로 형성될 수 있다. 따라서, 노광 마스크들의 수가 감소될 수 있고 대응하는 포토리소그래피 공정들의 수 또한 감소될 수 있어서, 공정의 간략화가 실현될 수 있다.
또한, 소스 및 드레인 영역들로 기능하는 산화물 도전막이 상기 산화물 반도체층(716)과 소스 및 드레인 전극들로 기능하는 상기 도전층(719) 및 상기 도전층(720) 사이에 제공될 수 있다. 상기 산화물 도전막의 재료는 성분으로 산화 아연을 포함하는 것이 바람직하고 산화 인듐을 포함하지 않는 것이 바람직하다. 이러한 산화물 도전막으로, 산화 아연, 산화 아연 알루미늄, 산화질화 아연 알루미늄, 산화 아연 갈륨, 등이 사용될 수 있다.
예를 들어, 상기 산화물 도전막이 형성되는 경우, 상기 산화물 도전막을 형성하기 위한 에칭 및 상기 도전층(719) 및 상기 도전층(720)을 형성하기 위한 에칭이 동시에 수행될 수 있다.
소스 및 드레인 영역들로 기능하는 상기 산화물 도전막을 제공하는 것으로, 상기 산화물 반도체층(716)과 상기 도전층(719) 및 상기 도전층(720) 사이의 저항이 저감될 수 있어서, 상기 트랜지스터가 고속으로 동작할 수 있다. 또한, 소스 영역 및 드레인 영역으로 기능하는 상기 산화물 도전막을 제공하는 것으로, 상기 트랜지스터의 내전압이 상승될 수 있다.
다음에, N2O, N2, 또는 Ar과 같은 가스를 사용하여 플라즈마 처리가 수행될 수 있다. 이러한 플라즈마 처리에 의해, 상기 산화물 반도체층의 노출된 표면에 부착된 물 등이 제거된다. 플라즈마 처리는 또한 산소 및 아르곤의 혼합 가스를 사용하여 수행될 수 있다.
상기 플라즈마 처리 후에, 도 9b에 도시된 바와 같이, 상기 게이트 절연막(721)이 상기 도전층(719), 상기 도전층(720), 및 상기 산화물 반도체층(716)을 덮도록 형성된다. 그 후, 상기 산화물 반도체층(716)과 중첩하도록 상기 게이트 절연막(721) 위에 게이트 전극(722)이 형성된다.
그 후, 상기 게이트 전극(722)이 형성된 후에, 상기 게이트 전극(722)을 마스크로 사용하여, n-형 도전성을 부여하는 도펀트를 상기 산화물 반도체층(716)에 첨가함으로써 한 쌍의 고농도 영역들(908)이 형성된다. 상기 게이트 절연막(721)을 개재하여 상기 게이트 전극(722)과 중첩하는 상기 산화물 반도체층(716)의 영역은 채널 형성 영역이라는 것을 주의한다. 상기 산화물 반도체층(716)은 상기 한 쌍의 고농도 영역들(908) 사이에 상기 채널 형성 영역을 포함한다. 고농도 영역들(908)을 형성하기 위한 도펀트는 이온 주입 방법에 의해 첨가될 수 있다. 헬륨, 아르곤, 및 제논과 같은 희가스; 질소, 인, 비소, 및 안티몬과 같이 15족에 속하는 원자; 등이 상기 도펀트로서 사용될 수 있다. 예를 들어, 질소가 도펀트로 사용될 때, 상기 고농도 영역들(908)의 질소 원자 농도가 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다. n-형 도전성을 부여하는 도펀트가 첨가된 상기 고농도 영역(908)은 상기 산화물 반도체층(716)의 다른 영역들보다 높은 도전성을 갖는다. 따라서, 상기 산화물 반도체층(716)에 상기 고농도 영역들(908)을 제공함으로써, 상기 소스 전극 및 상기 드레인 전극(상기 도전층(719) 및 상기 도전층(720)) 사이의 저항이 감소될 수 있다.
상기 소스 및 드레인 전극들(상기 도전층(719) 및 상기 도전층(720)) 사이의 저항이 감소될 때, 상기 트랜지스터(11)가 소형화되더라도 높은 온-상태 전류 및 고속 동작이 확보될 수 있다. 또한, 상기 트랜지스터(11)의 소형화에 의해, 상기 반도체 장치(300)가 소형화될 수 있다.
In-Ga-Zn-O-계 산화물 반도체가 상기 산화물 반도체층(716)으로 사용되는 경우, 질소가 첨가된 후 300℃ 이상 600℃ 이하의 온도로 1시간 동안 가열처리가 수행된다. 결과적으로, 상기 고농도 영역들(908)의 상기 산화물 반도체는 울츠광(wurtzite) 결정 구조를 갖는다. 상기 고농도 영역들(908)의 상기 산화물 반도체가 울츠광 결정 구조를 갖기 때문에, 상기 고농도 영역들(908)의 도전성이 더 향상될 수 있고 상기 소스 및 드레인 전극들(상기 도전층(719) 및 상기 도전층(720)) 사이의 저항이 감소될 수 있다. 울츠광 결정 구조를 갖는 산화물 반도체를 형성함으로써 상기 소스 및 드레인 전극들(상기 도전층(719) 및 상기 도전층(720)) 사이의 저항을 효과적으로 감소시키기 위해, 질소가 도펀트로서 사용되는 경우, 상기 고농도 영역(908)의 질소 원자들의 농도는 1×1020/㎤ 이상 7at.% 이하인 것이 바람직하다는 것을 주의한다. 그러나, 상기 질소 원자 농도가 상기 범위보다 낮은 경우에도, 상기 울츠광 결정 구조를 갖는 산화물 반도체가 일부 경우들에서 획득될 수 있다.
상기 게이트 절연막(721)은 상기 게이트 절연막(703)과 유사한 재료 및 적층 구조를 사용하여 형성될 수 있다.
상기 게이트 절연막(721)은 수분 또는 수소와 같은 불순물들을 가능한 적게 포함하는 것이 바람직하고, 상기 게이트 절연막(721)은 단층 절연막 또는 적층된 복수의 절연막들을 사용하여 형성될 수 있다는 것을 주의한다. 상기 게이트 절연막(721)에 수소가 포함될 때, 상기 산화물 반도체층(716)에 수소가 혼입되고 또는 상기 산화물 반도체층(716)의 산소가 수소에 의해 배출될 수 있어서, 상기 산화물 반도체층(716)이 저저항화(n-형 도전성)되어, 기생 채널이 형성될 수 있다.
따라서, 수소를 가능한 포함하지 않는 상기 게이트 절연막(721)을 형성하기 위해 수소가 사용되지 않는 성막 방법이 채용되는 것이 중요하다.
상기 게이트 절연막(721)으로 높은 배리어 특성을 갖는 재료가 사용되는 것이 바람직하다. 상기 높은 배리어 특성을 갖는 절연막으로서, 예를 들어, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막, 등이 사용될 수 있다. 적층된 복수의 절연막들이 사용될 때, 산화 실리콘막 또는 산화질화 실리콘막과 같이 질소의 비율이 낮은 절연막이 상기 높은 배리어 특성을 갖는 절연막보다 상기 산화물 반도체층(716)에 더 가까운 측에 형성된다. 그 후, 상기 질소의 비율이 낮은 절연막을 개재하여 상기 도전층(719) 및 상기 도전층(720), 및 상기 산화물 반도체층(716)과 중첩하도록 상기 높은 배리어 특성을 갖는 절연막이 형성된다. 상기 높은 배리어 특성을 갖는 절연막이 사용될 때, 수분 및 수소와 같은 불순물들이 상기 산화물 반도체층(716), 상기 게이트 절연막(721), 또는 상기 산화물 반도체층(716)과 다른 절연막 사이의 계면 및 그 주변에 혼입되는 것이 방지될 수 있다.
또한, 상기 산화물 반도체층(716)과 접하여 형성된 산화 실리콘막 또는 산화질화 실리콘막과 같은 질소의 비율이 낮은 상기 절연막은 높은 배리어 특성을 갖는 재료를 사용하여 형성된 상기 절연막이 상기 산화물 반도체층(716)과 직접 접하는 것을 방지할 수 있다.
본 실시형태에서, 상기 게이트 절연막(721)은 스퍼터링에 의해 형성된 100㎚ 두께의 질화 실리콘막이 스퍼터링에 의해 형성된 200㎚ 두께의 산화 실리콘막 위에 적층되는 구조를 갖는다. 성막 시 상기 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서 100℃이다.
상기 게이트 절연막(721)이 형성된 후, 가열처리가 수행될 수 있다. 상기 가열처리는 질소 분위기, 초건조 에어, 또는 희가스(예를 들어, 아르곤 또는 헬륨) 분위기에서, 200 내지 400℃, 예를 들어, 250 내지 350℃에서 수행되는 것이 바람직하다. 상기 가스의 물 함량은 바람직하게 20ppm 이하, 더 바람직하게 1ppm 이하, 더욱 더 바람직하게 10ppb 이하이다.
본 실시형태에서, 예를 들어, 가열처리는 250℃, 질소 분위기에서 1시간 동안 수행된다. 대안적으로, 수분 또는 수소를 저감하기 위해 상기 산화물 반도체층에 수행된 상기 가열처리와 유사한 방식으로 상기 도전층(719) 및 상기 도전층(720)이 형성되기 전에 고온으로 단시간 동안 RTA 처리가 수행된다. 산소를 함유하는 상기 게이트 절연막(721)을 제공한 후에 가열처리를 수행함으로써, 상기 산화물 반도체층(716)의 이전의 가열처리에 의해 상기 산화물 반도체층(716)에 산소 결손이 생성되더라도, 상기 게이트 절연막(721)으로부터 상기 산화물 반도체층(716)으로 산소가 공급된다. 상기 산화물 반도체층(716)에 산소를 공급함으로써, 상기 산화물 반도체층(716)에서 도너로 기능하는 산소 결손이 저감될 수 있고, 화학량론비가 만족될 수 있다. 상기 산화물 반도체층(716)의 산소비가 상기 화학량론적 조성비보다 높은 것이 바람직하다. 그 결과, 상기 산화물 반도체층(716)은 실질적으로 i-형이 될 수 있고 산소 결손으로 인한 상기 트랜지스터의 전기적 특성들의 변동이 감소될 수 있다; 따라서, 전기적 특성들이 향상될 수 있다. 이러한 가열처리의 타이밍은 상기 게이트 절연막(721)의 형성 후이면 특별히 제한되지 않는다. 이러한 가열처리가 수지막의 형성을 위한 가열처리 또는 투명 도전막의 저항을 저감하기 위한 가열처리와 같은 다른 공정을 겸할 때, 상기 산화물 반도체층(716)은 공정들의 수를 증가시키지 않고 실질적으로 i-형이 될 수 있다.
게다가, 상기 산화물 반도체층(716)에서 도너로서 기능하는 상기 산소 결손이 산소 분위기에서 상기 산화물 반도체층(716)을 가열처리함으로써 저감될 수 있어서 산소가 상기 산화물 반도체에 첨가된다. 상기 가열처리는 예를 들어, 100℃ 이상 350℃ 미만, 바람직하게 150℃ 이상 250℃ 미만의 온도에서 수행된다. 산소 분위기 하의 상기 가열처리에 사용된 산소 가스는 물, 수소, 등을 포함하지 않는 것이 바람직하다. 대안적으로, 상기 가열처리 장치에 도입된 상기 산소 가스의 순도는 바람직하게 6N(99.9999%) 이상, 더 바람직하게 7N(99.99999%) 이상(즉, 상기 산소 가스의 상기 불순물 농도는 1ppm 이하, 바람직하게 0.1ppm 이하)이다.
대안적으로, 도너로서 기능하는 산소 결손을 저감시키기 위해 이온 주입 방법, 이온 도핑 방법, 등에 의해 산소가 상기 산화물 반도체층(716)에 첨가될 수 있다. 예를 들어, 2.45GHz의 마이크로파로 플라즈마화된 산소가 상기 산화물 반도체층(716)에 첨가될 수 있다.
상기 게이트 전극(722)은 도전막이 상기 게이트 절연막(721) 위에 형성된 후 에칭되는 방식으로 형성될 수 있다. 상기 게이트 전극(722)은 상기 게이트 전극(707) 및 상기 도전층(719) 및 상기 도전층(720)과 유사한 재료를 사용하여 형성될 수 있다.
상기 게이트 전극(722)의 두께는 10㎚ 이상 400㎚ 이하, 바람직하게 100㎚ 이상 200㎚ 이하이다. 본 실시형태에서, 스퍼터링에 의해 텅스텐 타겟을 사용하여 150㎚ 두께의 도전막이 상기 게이트 전극으로 형성된 후 상기 도전막이 원하는 형상으로 에칭되어, 상기 게이트 전극(722)이 형성된다. 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다는 것을 주의한다. 잉크젯 방법에 의한 상기 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않는다; 따라서, 제조 비용이 저감될 수 있다.
상기 단계들을 통해, 상기 트랜지스터(11)가 제작된다.
상기 트랜지스터(11)에서, 상기 소스 전극 및 드레인 전극들(상기 도전층(719) 및 상기 도전층(720))은 상기 게이트 전극(722)과 중첩하지 않는다. 즉, 상기 게이트 절연막(721)의 두께보다 큰 갭이 상기 소스 및 드레인 전극들(상기 도전층(719) 및 상기 도전층(720))과 상기 게이트 전극(722) 사이에 제공된다. 따라서, 상기 트랜지스터(11)에서, 상기 소스 및 드레인 전극들과 상기 게이트 전극 사이에 형성된 기생 용량이 저감될 수 있다. 결과적으로, 고속 동작이 수행될 수 있다.
상기 트랜지스터(11)는 채널이 산화물 반도체층에 형성된 트랜지스터로 제한되지 않고, 실리콘보다 넓은 밴드 갭을 갖고 진성 캐리어 밀도가 실리콘보다 작은 반도체 재료를 채널 형성 영역에 포함하는 트랜지스터를 사용하는 것이 가능하다는 것을 주의한다. 이러한 반도체 재료로서, 예를 들어, 탄화 실리콘, 질화 갈륨, 등이 산화물 반도체 대신 사용될 수 있다. 이러한 반도체 재료를 포함하는 채널 형성 영역으로, 오프-상태 전류가 매우 낮은 트랜지스터가 획득될 수 있다.
상기 트랜지스터(11)는 싱글-게이트 트랜지스터이지만, 필요에 따라, 복수의 게이트 전극들이 서로 전기적으로 접속될 때 복수의 채널 형성 영역들을 포함하는 멀티-게이트 트랜지스터가 형성될 수 있다.
상기 산화물 반도체층(716)에 접하는 절연막(본 실시형태에서 상기 게이트 절연막(721)에 대응)이 13족 원소를 포함하는 절연 재료 및 산소를 사용하여 형성될 수 있다는 것을 주의한다. 대부분의 산화물 반도체 재료들이 13족 원소들을 포함하고, 13족 원소를 포함하는 절연 재료가 산화물 반도체와 호환가능하다. 따라서, 13족 원소를 포함하는 절연 재료가 상기 산화물 반도체층에 접하는 상기 절연막으로 사용될 때, 상기 산화물 반도체층과 상기 절연막 사이의 계면의 상태가 양호하게 유지될 수 있다.
13족에 속하는 원소를 포함하는 절연 재료는 13족에 속하는 하나 이상의 원소들을 포함하는 절연 재료이다. 13족 원소를 포함하는 상기 절연 재료로서, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄, 등을 들 수 있다. 여기서, 산화 알루미늄 갈륨은 atomic%로 알루미늄의 양이 갈륨보다 많은 재료를 의미하고, 산화 갈륨 알루미늄은 atomic%로 갈륨의 양이 알루미늄보다 많은 재료를 의미한다.
예를 들어, 갈륨을 포함하는 산화물 반도체층과 접하는 절연막으로 산화 갈륨을 포함하는 재료가 사용될 때, 상기 산화물 반도체층과 상기 절연막 사이의 계면에서 특성들이 양호하게 유지될 수 있다. 예를 들어, 상기 산화물 반도체층 및 산화 갈륨을 포함하는 절연막이 서로 접하여 제공되어, 상기 산화물 반도체층과 상기 절연막 사이의 계면에서 수소의 축적이 저감될 수 있다. 상기 산화물 반도체의 성분 원소와 동족 원소가 절연막에 사용되는 경우 유사한 효과가 얻어질 수 있다는 것을 주의한다. 예를 들어, 산화 알루미늄을 포함하는 재료를 사용하여 절연막을 형성하는 것이 효과적이다. 산화 알루미늄에 물이 침투하기 어렵다는 것을 주의한다. 따라서, 상기 산화물 반도체층으로 물의 침투를 방지하는 측면에서 산화 알루미늄을 포함하는 재료를 사용하는 것이 바람직하다.
상기 산화물 반도체층(716)에 접하는 상기 절연막의 상기 절연 재료는 산소 분위기에서의 가열처리 또는 산소 도핑에 의해 상기 화학량론적 조성보다 높은 비율의 산소를 포함하는 것이 바람직하다. "산소 도핑"은 벌크로의 산소의 첨가를 의미한다. 상기 용어 "벌크"는 박막의 표면뿐만 아니라 상기 박막의 내부에도 산소가 첨가된다는 것을 명확히 하기 위해 사용된다는 것을 주의한다. 또한, "산소 도핑"은 플라즈마화된 산소가 벌크에 첨가되는 "산소 플라즈마 도핑"을 포함한다. 상기 산소 도핑은 이온 주입 또는 이온 도핑에 의해 수행될 수 있다.
예를 들어, 상기 산화물 반도체층(716)에 접하는 상기 절연막이 산화 갈륨을 사용하여 형성되는 경우, 상기 산화 갈륨의 조성은 산소 분위기에서의 가열처리 또는 산소 도핑에 의해 Ga2Ox(x = 3+α, 0<α<1)로 설정될 수 있다.
상기 산화물 반도체층(716)에 접하는 상기 절연막이 산화 알루미늄을 사용하여 형성되는 경우, 상기 산화 알루미늄의 조성은 산소 분위기에서의 가열처리 또는 산소 도핑에 의해 Al2Ox(x = 3+α, 0<α<1)로 설정될 수 있다.
상기 산화물 반도체층(716)에 접하는 상기 절연막이 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 사용하여 형성되는 경우, 상기 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성은 산소 분위기에서의 가열처리 또는 산소 도핑에 의해 GaxAl2 - xO3 +α(0<x<2, 0<α<1)로 설정될 수 있다.
산소 도핑에 의해, 화학량론적 조성보다 높은 산소비의 영역을 포함하는 절연막이 형성될 수 있다. 이러한 영역을 포함하는 상기 절연막이 상기 산화물 반도체층에 접할 때, 상기 절연막의 과잉 산소가 상기 산화물 반도체층에 공급되고, 상기 산화물 반도체층 또는 상기 산화물 반도체층과 상기 절연막 사이의 계면에서의 산소 결손이 저감된다. 따라서, 상기 산화물 반도체층은 i-형 또는 실질적으로 i-형 산화물 반도체가 될 수 있다.
화학량론적 조성보다 높은 산소비의 영역을 포함하는 상기 절연막은 상기 산화물 반도체층(716)의 상층에 위치된 상기 절연막 또는 상기 산화물 반도체층(716)에 접하는 상기 절연막들의 상기 산화물 반도체층(716)의 하층에 위치된 상기 절연막에 적용될 수 있다; 그러나, 상기 산화물 반도체층(716)에 접하는 상기 절연막들 모두에 이러한 절연막을 적용하는 것이 바람직하다는 것을 주의한다. 상기 산화물 반도체층(716)에 접하는 상기 절연막들로 사용되고 상기 산화물 반도체층(716)의 상기 상층 및 상기 하층에 위치된, 화학량론적 조성보다 높은 산소비의 영역을 각각 포함하는 상기 절연막들 사이에 상기 산화물 반도체층(716)이 개재된 구조로 상기에 설명된 효과가 향상될 수 있다.
상기 산화물 반도체층(716)의 상기 상층 및 상기 하층의 상기 절연막들은 동일한 구성 원소들 또는 상이한 구성 원소들을 포함할 수 있다. 예를 들어, 상기 상층 및 상기 하층의 상기 절연막들은 모두 조성이 Ga2Ox(x = 3+α, 0<α<1)인 산화 갈륨으로 형성될 수 있다. 대안적으로, 상기 상층 및 상기 하층의 상기 절연막들 중 하나는 Ga2Ox(x = 3+α, 0<α<1)로 형성되고 다른 하나는 조성이 Al2Ox(x = 3+α, 0<α<1)인 산화 알루미늄으로 형성될 수 있다.
상기 산화물 반도체층(716)에 접하는 상기 절연막은 화학량론적 조성보다 높은 산소비의 영역을 각각 포함하는 절연막들을 적층함으로써 형성될 수 있다. 예를 들어, 상기 산화물 반도체층(716)의 상층의 상기 절연막은 다음과 같이 형성될 수 있다: 조성이 Ga2Ox(x = 3+α, 0<α<1)인 산화 갈륨이 형성되고 조성이 GaxAl2 - xO3 +α(0<x<2, 0<α<1)인 산화 갈륨 알루미늄(산화 알루미늄 갈륨)이 그 위에 형성된다. 상기 산화물 반도체층(716)의 하층의 상기 절연막은 화학량론적 조성보다 높은 산소비의 영역을 각각 포함하는 절연막들을 적층함으로써 형성될 수 있다는 것을 주의한다.
다음에, 도 9c에 도시된 바와 같이, 상기 게이트 절연막(721) 및 상기 게이트 전극(722)을 덮도록 절연막(724)이 형성된다. 상기 절연막(724)은 PVD 방법, CVD 방법, 등에 의해 형성될 수 있다. 상기 절연막(724)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함하는 재료를 사용하여 형성될 수 있다. 저 유전율을 갖는 재료 또는 저 유전율을 갖는 구조(예를 들어, 다공성 구조)가 상기 절연막(724)을 사용하는 것이 바람직하다는 것을 주의한다. 상기 절연막(724)의 유전율이 낮아질 때, 배선들 또는 전극들 사이에 생성된 기생 용량이 감소될 수 있어서 동작이 고속화된다. 본 실시형태에서 상기 절연막(724)이 단층 구조를 갖지만, 본 발명의 일 실시형태는 이 구조로 제한되지 않는다는 것을 주의한다. 상기 절연막(724)은 둘 이상의 층들의 적층 구조를 가질 수 있다.
다음에, 상기 게이트 절연막(721) 및 상기 절연막(724)에 개구가 형성되어, 상기 도전층(720)의 일부가 노출된다. 그 후, 상기 개구를 통해 상기 도전층(720)에 접하는 배선(726)이 상기 절연막(724) 위에 형성된다.
도전막이 PVD 방법 또는 CVD 방법으로 형성된 후 상기 도전막이 에칭에 의해 가공되는 방식으로 상기 배선(726)이 형성된다. 상기 도전막의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 성분으로 임의의 이들 원소들을 함유하는 합금; 등이 사용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐 또는 임의의 이들 원소들의 조합을 포함하는 재료가 사용될 수 있다.
구체적으로, 예를 들어, 상기 절연막(724)의 상기 개구를 포함하는 영역에 얇은 티타늄막이 PVD 방법에 의해 형성되고 얇은 티타늄막(약 5㎚의 두께로)이 PVD 방법에 의해 형성된 후, 상기 개구에 매립되도록 알루미늄막이 형성되는 방법을 채용할 수 있다. 여기서, PVD 방법에 의해 형성된 상기 티타늄막은 상기 하부 전극 등(여기서, 상기 도전층(720))과의 접촉 저항을 감소시키기 위해, 상기 티타늄막이 형성된 표면 상에 형성된 산화막(예를 들어, 자연 산화막)을 환원하는 기능을 갖는다. 또한, 알루미늄막의 힐록이 방지될 수 있다. 티타늄, 질화 티타늄, 등의 배리어막의 형성 후 도금 방법에 의해 구리막이 형성될 수 있다.
다음에, 도 9d에 도시된 바와 같이, 상기 배선(726)을 덮도록 절연막(727)이 형성된다. 또한, 상기 절연막(727) 위에 도전막이 형성된 후 에칭되어, 도전층(7301)이 형성된다. 그 후, 상기 도전층(7301)을 덮도록 절연막(7302)이 형성되고, 도전막(7303)이 상기 절연막(7302) 위에 형성된다. 이러한 방식으로, 상기 캐패시터(12)가 형성될 수 있다. 상기 캐패시터(12)의 한 쌍의 전극들 중 하나는 상기 도전층(7301)에 대응하고; 상기 한 쌍의 전극들 중 다른 하나는 상기 도전막(7303)에 대응하고; 및 유전체층이 상기 절연막(7302)에 대응한다. 여기서, 상기 절연막(727), 상기 도전층(7301), 상기 절연막(7302), 및 상기 도전막(7303)은 다른 절연막들 및 도전층들과 유사한 재료들을 사용하여 형성될 수 있다. 상기 캐패시터(12)의 상기 한 쌍의 전극들 중 하나는 상기 트랜지스터(11)의 상기 소스, 상기 드레인, 또는 상기 게이트에 전기적으로 접속될 수 있다는 것을 주의한다.
상기 일련의 단계들을 통해, 상기 반도체 장치가 제작될 수 있다.
상기 단계들을 통해, 상기 반도체 장치에서, 산화물 반도체를 포함하는 상기 트랜지스터(11)는 산화물 반도체 이외의 재료를 포함하는 상기 트랜지스터(133) 위에 제공될 수 있다. 이는 상기 반도체 장치의 소형화를 가능하게 한다. 캐패시터(12)가 제공되는 경우, 상기 트랜지스터(133) 위에 상기 캐패시터가 또한 제공되어 상기 반도체 장치의 소형화를 가능하게 한다.
소스 또는 드레인이 캐패시터에 접속된 트랜지스터(도 3a의 상기 트랜지스터(310) 및 도 4a의 상기 트랜지스터들(310 및 410))의 반도체층에 산화물 반도체가 사용될 때, 상기 캐패시터에 유지된 전하의 누설이 방지될 수 있다. 따라서, 상기 캐패시터(12)의 면적이 작을 때에도, 상기 캐패시터(12)는 충분한 전하를 계속 유지할 수 있고, 상기 반도체 장치가 상승적으로 소형화될 수 있다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다.
(실시형태 7)
본 실시형태에서, 실시형태 6의 상기 구조와 상이한 구조를 갖는 산화물 반도체층을 포함하는 상기 트랜지스터(11)가 설명될 것이다. 도 9a 내지 도 9d와 동일한 부분들은 동일한 참조 번호들로 표기되고, 그 설명은 생략된다는 것을 주의한다.
도 10a에 도시된 트랜지스터(11)는 상기 게이트 전극(722)이 상기 산화물 반도체층(716) 위에 형성된 톱-게이트 트랜지스터이고, 또한 상기 소스 및 드레인 전극들(상기 도전층(719) 및 상기 도전층(720))이 상기 산화물 반도체층(716) 아래에 형성된 보텀-콘택트 트랜지스터이다.
상기 산화물 반도체층(716)은 상기 게이트 전극(722)이 형성된 후에 n-형 도전성을 부여하는 도펀트를 상기 산화물 반도체층(716)에 첨가함으로써 획득될 수 있는 한 쌍의 고농도 영역들(918)을 포함한다. 또한, 상기 게이트 절연막(721)을 개재하여 상기 게이트 전극(722)과 중첩하는, 상기 산화물 반도체층(716)의 영역이 채널 형성 영역(919)이다. 상기 산화물 반도체층(716)은 상기 한 쌍의 고농도 영역들(918) 사이에 채널 형성 영역(919)을 포함한다.
상기 고농도 영역들(918)은 실시형태 6의 상기 고농도 영역들(908)과 유사한 방식으로 형성될 수 있다.
도 10b에 도시된 트랜지스터(11)는 상기 게이트 전극(722)이 상기 산화물 반도체층(716) 위에 형성된 톱-게이트 트랜지스터이고, 또한 상기 소스 및 드레인 전극들(상기 도전층(719) 및 상기 도전층(720))이 상기 산화물 반도체층(716) 위에 형성된 보텀-콘택트 트랜지스터이다. 상기 트랜지스터(11)는 상기 게이트 전극(722)의 단부들에 제공되고 절연막을 사용하여 형성된 사이드월들(930)을 더 포함한다.
상기 산화물 반도체층(716)은 상기 게이트 전극(722)이 형성된 후 n-형 도전성을 부여하는 도펀트를 상기 산화물 반도체층(716)에 첨가함으로써 획득될 수 있는 한 쌍의 고농도 영역들(928) 및 한 쌍의 저농도 영역들(929)을 포함한다. 또한, 상기 게이트 절연막(721)을 개재하여 상기 게이트 전극(722)과 중첩하는 상기 산화물 반도체층(716)의 영역이 채널 형성 영역(931)이다. 상기 산화물 반도체층(716)은 상기 한 쌍의 고농도 영역들(928) 사이에 한 쌍의 저농도 영역들(929) 및 상기 한 쌍의 저농도 영역들(929) 사이에 상기 채널 형성 영역(931)을 포함한다. 또한, 상기 한 쌍의 저농도 영역들(929)은 상기 게이트 절연막(721)을 개재하여 상기 사이드월들(930)과 중첩하는, 상기 산화물 반도체층(716)의 영역에 제공된다.
상기 고농도 영역들(928) 및 상기 저농도 영역들(929)은 실시형태 6의 상기 고농도 영역들(908)과 유사한 방식으로 형성될 수 있다.
도 10c에 도시된 상기 트랜지스터(11)는 상기 게이트 전극(722)이 상기 산화물 반도체층(716) 위에 형성된 톱-게이트 트랜지스터이고, 또한 상기 소스 및 드레인 전극들(상기 도전층(719) 및 상기 도전층(720))이 상기 산화물 반도체층(716) 아래에 형성된 보텀-콘택트 트랜지스터이다. 상기 트랜지스터(11)는 상기 게이트 전극(722)의 단부들에 제공되고 절연막을 사용하여 형성된 사이드월들(950)을 더 포함한다.
상기 산화물 반도체층(716)은 상기 게이트 전극(722)이 형성된 후 n-형 도전성을 부여하는 도펀트를 상기 산화물 반도체층(716)에 첨가함으로써 획득될 수 있는 한 쌍의 고농도 영역들(948) 및 한 쌍의 저농도 영역들(949)을 포함한다. 또한, 상기 게이트 절연막(721)을 개재하여 상기 게이트 전극(722)과 중첩하는, 상기 산화물 반도체층(716)의 영역이 채널 형성 영역(951)이다. 상기 산화물 반도체층(716)은 상기 한 쌍의 고농도 영역들(948) 사이에 상기 한 쌍의 저농도 영역들(949) 및 상기 한 쌍의 저농도 영역들(949) 사이에 상기 채널 형성 영역(951)을 포함한다. 또한, 상기 한 쌍의 저농도 영역들(949)이 상기 게이트 절연막(721)을 개재하여 상기 사이드월들(950)과 중첩하는, 상기 산화물 반도체층(716)의 영역에 제공된다.
상기 고농도 영역들(948) 및 상기 저농도 영역들(949)은 실시형태 6의 상기 고농도 영역들(908)과 유사한 방식으로 형성될 수 있다.
산화물 반도체를 포함하는 트랜지스터에서 소스 영역 및 드레인 영역으로 기능하는 고농도 영역들을 셀프 얼라인 프로세스(self-aligning process)로 형성하기 위한 방법으로서, 산화물 반도체층의 표면이 노출되고 아르곤 플라즈마 처리가 수행되어 상기 산화물 반도체층의 플라즈마에 노출된 영역의 상기 저항률이 저하되는 방법이 개시된다는 것을 주의한다(S. Jeon et al., "180㎚ Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., pp. 504-507, 2010).
그러나, 상기 제작 방법에서, 상기 소스 영역 및 상기 드레인 영역으로 기능하는 부분들이 노출되도록 게이트 절연막이 상기 게이트 절연막의 형성 후에 부분적으로 제거될 필요가 있다. 따라서, 상기 게이트 절연막을 제거할 때, 상기 게이트 절연막 아래의 상기 산화물 반도체층이 부분적으로 오버-에칭된다; 따라서, 상기 소스 영역 및 상기 드레인 영역이 되는 상기 부분의 상기 두께가 작아진다. 그 결과, 상기 소스 영역 및 상기 드레인 영역의 상기 저항이 증가되고, 오버-에칭으로 인해 트랜지스터 특성들의 불량이 일어나기 쉽다.
트랜지스터를 더 소형화하기 위해, 높은 프로세스 정확도를 갖는 드라이-에칭 방법을 채용하는 것이 적합하다. 그러나, 산화물 반도체층에 대한 게이트 절연막의 선택비가 충분히 획득되지 않는 드라이 에칭 방법이 채용되는 경우 상기 오버-에칭이 현저히 일어나기 쉽다.
예를 들어, 상기 산화물 반도체층이 충분한 두께를 가질 때 상기 오버-에칭의 문제는 발생하지 않는다. 그러나, 상기 채널 길이가 200㎚ 이하일 때, 단-채널 효과를 방지하기 위해, 채널 형성 영역이 되는 상기 산화물 반도체층의 상기 부분의 두께는 20㎚ 이하, 바람직하게 10㎚ 이하일 필요가 있다. 산화물 반도체층이 이렇게 작은 두께를 가질 때, 소스 영역 및 드레인 영역의 상기 저항이 증가되고 트랜지스터 특성들의 결함이 상기에 설명된 바와 같이 발생하기 때문에 상기 산화물 반도체층의 오버-에칭은 바람직하지 않다.
그러나, 본 발명의 일 실시형태에서와 같이, 게이트 절연막이 남아 산화물 반도체를 노출하지 않은 상태에서 상기 산화물 반도체층으로 도펀트의 첨가가 수행된다; 따라서, 상기 산화물 반도체층의 오버-에칭이 방지될 수 있고 상기 산화물 반도체층에 대한 과도한 대미지가 감소될 수 있다. 또한, 상기 산화물 반도체층과 상기 게이트 절연막 사이의 상기 계면이 깨끗하게 유지된다. 따라서, 상기 트랜지스터의 상기 특성들 및 신뢰성이 개선될 수 있다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다.
(실시형태 8)
본 실시형태에서, 실시형태 6 또는 실시형태 7의 상기 구조와 상이한 구조를 갖는 산화물 반도체층을 포함하는 트랜지스터가 설명될 것이다. 도 9a 내지 도 9d와 동일한 부분들은 동일한 참조 번호들로 표기되고, 그 설명이 생략된다는 것을 주의한다. 본 실시형태의 상기 트랜지스터(11)에서, 상기 게이트 전극(722)은 상기 도전층들(719 및 720)과 중첩하도록 제공된다. 또한, 본 실시형태의 상기 트랜지스터(11)는 상기 산화물 반도체층(716)에 상기 게이트 전극(722)을 마스크로 사용하여 도전성을 부여하는 불순물 원소의 첨가를 행하지 않는 것이 실시형태 6 또는 실시형태 7의 상기 트랜지스터(11)와 다르다.
도 11a의 상기 트랜지스터(11)는 상기 도전층(719) 및 상기 도전층(720) 아래에 상기 산화물 반도체층(716)을 포함한다. 도 11b의 상기 트랜지스터(11)는 상기 도전층(719) 및 상기 도전층(720) 위에 상기 산화물 반도체층(716)을 포함한다. 상기 절연막(724)의 상면은 도 11a 및 도 11b 각각에서 평탄화되지 않지만, 본 발명은 이러한 구조로 제한되지 않는다는 것을 주의한다. 상기 절연막(724)의 상기 상면은 평탄화될 수 있다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다.
(실시형태 9)
본 실시형태에서, 본 발명의 일 실시형태에 따른 반도체 장치들의 하나인 CPU의 구성이 설명될 것이다.
도 16은 본 실시형태의 상기 CPU의 상기 구성을 도시한다. 도 16에 도시된 상기 CPU는 주로 기판(9900) 위에, 연산 장치(ALU)(9901), ALU 컨트롤러(9902), 명령 디코더(9903), 인터럽트 컨트롤러(9904), 타이밍 컨트롤러(9905), 레지스터(9906), 레지스터 컨트롤러(9907), 버스 인터페이스(Bus I/F)(9908), 재기록가능 ROM(9909), 및 ROM 인터페이스(ROM I/F)(9920)를 포함한다. 또한, 상기 ROM(9909) 및 상기 ROM I/F(9920)는 상이한 칩들 위에 제공될 수 있다. 물론, 도 16에 도시된 상기 CPU는 상기 구성이 간략화된 단지 예이고, 실제 CPU는 상기 응용에 따라 다양한 구성들을 가질 수 있다.
상기 버스 I/F(9908)를 통해 상기 CPU로 입력된 명령은 상기 명령 디코더(9903)로 입력되고 디코딩된 후, 상기 ALU 컨트롤러(9902), 상기 인터럽트 컨트롤러(9904), 상기 레지스터 컨트롤러(9907), 및 상기 타이밍 컨트롤러(9905)에 입력된다.
상기 ALU 컨트롤러(9902), 상기 인터럽트 컨트롤러(9904), 상기 레지스터 컨트롤러(9907), 및 상기 타이밍 컨트롤러(9905)는 상기 디코딩된 명령에 따라 다양한 제어들을 수행한다. 구체적으로, 상기 ALU 컨트롤러(9902)는 상기 ALU(9901)의 구동을 제어하기 위한 신호들을 생성한다. 상기 CPU가 프로그램을 실행하는 동안, 상기 인터럽트 컨트롤러(9904)는 우선 순위 또는 마스크 상태에 기초하여 외부 입력/출력 디바이스 또는 주변 회로로부터의 인터럽트 요청을 프로세싱한다. 상기 레지스터 컨트롤러(9907)는 상기 레지스터(9906)의 어드레스를 생성하고, 상기 CPU의 상기 상태에 따라 상기 레지스터(9906)로부터/로 데이터를 판독하고/기록한다.
상기 타이밍 컨트롤러(9905)는 상기 ALU(9901), 상기 ALU 컨트롤러(9902), 상기 명령 디코더(9903), 상기 인터럽트 컨트롤러(9904), 및 상기 레지스터 컨트롤러(9907)의 동작 타이밍들을 제어하기 위한 신호들을 생성한다. 예를 들어, 상기 타이밍 컨트롤러(9905)는 기준 클록 신호 CLK1에 기초하여 내부 클록 신호 CLK2를 생성하기 위한 내부 클록 생성기를 구비하고, 상기 클록 신호 CLK2를 상기 회로들에 공급한다.
본 실시형태의 상기 CPU에서, 상기 실시형태들에 설명된 상기 구성들을 갖는 임의의 상기 반도체 장치들이 적어도 하나의 상기 ALU(9901), 상기 ALU 컨트롤러(9902), 상기 명령 디코더(9903), 상기 인터럽트 컨트롤러(9904), 상기 타이밍 컨트롤러(9905), 상기 레지스터(9906), 상기 레지스터 컨트롤러(9907), 상기 버스 I/F(9908), 상기 재기록가능 ROM(9909), 및 상기 ROM I/F(9920)의 입력부, 출력부, 또는 입력/출력부에 제공된다. 예를 들어, 상기 실시형태들에 설명된 상기 구성들을 갖는 임의의 상기 반도체 장치들이 상기 레지스터(9906)에 제공되는 경우, 상기 레지스터 컨트롤러(9907)는 상기 ALU(9901)로부터의 명령에 응답하여, 상기 레지스터(9906)에 포함된 상기 반도체 장치를 누설 전류가 억제된 하이 임피던스 상태로 유지할 수 있다. 그 결과, 전력 소비가 저감될 수 있다.
이러한 방식으로, 상기 CPU의 동작이 일시적으로 정지되고 전원 전압의 공급이 산화물 반도체를 포함하는 트랜지스터에 의해 정지되어, 누설 전류가 방지될 수 있어서, 전력 소비를 저감하게 된다.
본 실시형태에서 상기 CPU가 예로서 주어지지만, 개시된 발명의 일 실시형태에 따른 상기 반도체 장치는 상기 CPU로 제한되지 않고 마이크로프로세서, 화상 처리 회로, DSP(digital signal processor), 또는 FPGA(field programmable gate array)와 같은 LSI로 응용할 수 있다.
또한, 개시된 발명의 일 실시형태에 따라 상기 반도체 장치에 포함된 산화물 반도체를 포함하는 트랜지스터를 사용함으로써, 비휘발성 랜덤 액세스 메모리가 달성될 수 있다.
자기 터널 접합 소자(MTJ 소자)가 비휘발성 랜덤 액세스 메모리로 공지된다. 상기 MTJ 소자는 절연막의 상하에 제공된 막 내의 스핀 방향이 평행일 때 저저항 상태의 데이터를 저장하고, 상기 스핀 방향이 반-평행(anti-parallel)일 때 고저항 상태의 데이터를 저장한다. 따라서, 상기 MTJ 소자는 본 실시형태에 설명된, 산화물 반도체를 포함하는 상기 메모리와 완전히 다른 원리를 갖는다. 표 1은 상기 MTJ 소자와 본 실시형태의 상기 반도체 장치 사이의 비교를 나타낸다.
상기 MTJ 소자는 자성 재료를 포함하기 때문에 상기 온도가 상기 퀴리 온도 이상일 때 자성을 잃는다는 것이 단점이다. 또한, 상기 MTJ 소자는 전류 구동이 채용되기 때문에 실리콘 바이폴라 디바이스와 호환가능하다; 그러나, 상기 바이폴라 디바이스는 고 집적에는 적합하지 않다. 또한, 메모리 용량의 증가로 인해 전력 소비가 증가한다는 문제점이 있지만, 상기 MTJ 소자의 기록 전류는 매우 낮다.
이론적으로, 상기 MTJ 소자는 자계에 대해 낮은 저항을 갖고, 상기 스핀 방향은 상기 MTJ 소자가 고 자계에 노출될 때 용이하게 변경된다. 또한, 상기 MTJ 소자로 사용된 자성체의 나노스케일링에 의해 유발된 자계 변동을 제어할 필요가 있다.
또한, 희토류 원소가 상기 MTJ 소자로 사용된다; 따라서, 금속 오염에 민감한 실리콘 반도체를 형성하는 프로세스에 상기 MTJ 소자를 형성하는 프로세스를 통합하는 것에 상당한 주의를 필요로 한다. 또한, 상기 MTJ 소자는 비트 당 상기 재료 코스트가 비싸다.
한편, 본 실시형태에 설명된 상기 산화물 반도체를 포함하는 트랜지스터는 채널을 위한 반도체 재료가 금속 산화물인 것을 제외하고 실리콘 MOSFET과 동일한 소자 구조 및 동작 원리를 갖는다. 또한, 상기 산화물 반도체를 포함하는 트랜지스터는 자계의 영향을 받지 않고 소프트 에러들(soft errors)도 유발하지 않는다. 이는 상기 트랜지스터가 실리콘 집적 회로와 매우 호환가능하다는 것을 나타낸다.
표 1에 나타낸 바와 같이, 상기 산화물 반도체를 포함하는 트랜지스터 및 실리콘을 포함하는 상기 트랜지스터가 조합된 상기 메모리는 내열성, 3D 변환(3층 이상의 적층 구조), 및 자계 내성과 같은 많은 측면들에서 상기 스핀트로닉스 디바이스보다 장점을 갖는다.
"오버헤드"는 데이터가 도피하고 돌아올 때 소비된 전력을 참조한다는 것을 주의한다.
상기에 설명된 바와 같이, 산화물 반도체를 포함하는 상기 메모리를 사용하는 것이 CPU의 전력 소비를 감소시킬 수 있어서 상기 스핀트로닉스 디바이스보다 유리하다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다.
(실시형태 10)
본 발명의 일 실시형태에 따른 상기 반도체 장치의 사용은 누설 전류가 억제되고 소비 전력이 낮은 전자기기들을 제공할 수 있게 한다. 특히, 끊임없이 전력을 수신하는 것이 어려운 휴대용 전자기기의 경우, 연속 동작 시간 증가의 장점이 본 발명의 실시형태에 따른 저 소비 전력을 갖는 반도체 장치가 상기 기기의 부품으로 추가될 때 획득될 수 있다.
본 발명의 실시형태에 따른 상기 반도체 장치는 디스플레이 디바이스들, 개인용 컴퓨터들, 또는 기록 매체가 구비된 화상 재생 디바이스들(대표적으로, DVD들(digital versatile discs)과 같은 기록 매체의 콘텐트를 재생하고 재생된 화상들을 디스플레이하기 위한 디스플레이들을 갖는 디바이스들)에 사용될 수 있다. 그 외에, 본 발명의 일 실시형태에 따른 상기 반도체 장치를 포함할 수 있는 전자기기의 예들로서, 다음을 들 수 있다: 모바일 폰들, 휴대용 게임기들을 포함하는 게임 머신들, 휴대용 정보 단말들, 전자서적들, 비디오 카메라들, 디지털 스틸 카메라들, 고글형 디스플레이들(헤드 마운트 디스플레이들), 내비게이션 시스템들, 오디오 재생 디바이스들(예를 들어, 카 오디오 시스템들 및 디지털 오디오 재생기들), 복사기들, 팩시밀리들, 프린터들, 다기능 프린터들, ATM(automated teller machines), 자동 판매기들, 등.
본 발명의 일 실시형태에 따른 상기 반도체 장치가 모바일 폰, 스마트 폰, 및 전자서적과 같은 전자기기들에 적용된 경우가 설명될 것이다.
도 17은 휴대용 전자기기의 블록도이다. 도 17에 도시된 상기 휴대용 전자기기는 RF 회로(421), 아날로그 베이스밴드 회로(422), 디지털 베이스밴드 회로(423), 배터리(424), 전원 회로(425), 애플리케이션 프로세서(426), 플래시 메모리(430), 디스플레이 컨트롤러(431), 메모리 회로(432), 디스플레이(433), 터치 센서(439), 음성 회로(437), 키보드(438), 등을 포함한다. 상기 디스플레이(433)는 표시부(434), 소스 드라이버(435), 및 게이트 드라이버(436)를 포함한다. 상기 애플리케이션 프로세서(426)는 CPU(427), DSP(428), 및 인터페이스(429)를 포함한다. 예를 들어, 상기 실시형태들에 설명된 임의의 상기 반도체 장치들이 임의의 또는 모든 상기 CPU(427), 상기 디지털 베이스밴드 회로(423), 상기 메모리 회로(432), 상기 DSP(428), 상기 인터페이스(429), 상기 디스플레이 컨트롤러(431), 및 상기 음성 회로(437)에 사용될 때, 누설 전류가 억제될 수 있고, 결과적으로 소비 전력이 감소된다.
도 18은 전자서적의 블록도이다. 상기 전자서적은 배터리(451), 전원 회로(452), 마이크로프로세서(453), 플래시 메모리(454), 음성 회로(455), 키보드(456), 메모리 회로(457), 터치 패널(458), 디스플레이(459), 및 디스플레이 컨트롤러(460)를 포함한다. 상기 마이크로프로세서(453)는 CPU(461), DSP(462), 및 인터페이스(IF)(463)를 포함한다. 예를 들어, 상기 실시형태들에 설명된 임의의 상기 반도체 장치들이 임의의 또는 모든 상기 CPU(461), 상기 음성 회로(455), 상기 메모리 회로(457), 상기 디스플레이 컨트롤러(460), 상기 DSP(462), 및 상기 인터페이스(463)에 사용될 때, 누설 전류가 억제될 수 있고, 결과적으로 소비 전력이 감소된다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다.
(실시형태 11)
절연된 게이트 트랜지스터의 실제로 측정된 전계-효과 이동도는 다양한 이유들 때문에 이상적인 이동도보다 낮을 수 있다; 이러한 현상은 상기 산화물 반도체를 사용하는 경우 외에도 발생한다.
상기 이동도를 감소시키는 상기 인자들 중 하나는 반도체 내부의 결함 또는 상기 반도체와 절연막 사이의 계면의 결함이다. 레빈슨 모델(Levinson model)이 사용될 때, 상기 반도체 내부에 결함이 없다는 가정에 대해 상기 전계-효과 이동도가 이론적으로 계산될 수 있다.
상기 반도체의 상기 원래 이동도 및 측정된 전계-효과 이동도를 각각 μ0 및 μ, 포텐셜 장벽(입계와 같은)이 상기 반도체에 존재한다고 가정하면, 상기 측정된 전계-효과 이동도는 도 27a의 식 A로 표현된다.
식 A에서, E는 상기 포텐셜 장벽의 높이를 나타내고, k는 볼츠만(Boltzmann) 상수를 나타내고, T는 절대 온도를 나타낸다.
상기 포텐셜 장벽이 결함에 영향을 준다고 가정될 때, 상기 포텐셜 장벽의 높이는 상기 레빈슨 모델에 따라 도 27b의 식 B로 표현된다.
식 B에서, e는 전기소량을 나타내고, N은 채널의 단위 면적 당 평균 결함 밀도를 나타내고, ε은 상기 반도체의 유전율을 나타내고, n은 상기 채널의 단위 면적 당 캐리어들의 수를 나타내고, Cox는 단위 면적 당 용량을 나타내고, Vg는 게이트 전압을 나타내고, t는 상기 채널의 두께를 나타낸다.
상기 반도체층의 두께가 30㎚ 이하인 경우, 상기 채널의 두께는 상기 반도체층의 두께와 동일한 것으로 고려될 수 있다.
선형 영역의 상기 드레인 전류 Id는 도 27c의 식 C로 표현된다.
식 C에서, L은 상기 채널 길이를 나타내고, W는 상기 채널 폭을 나타내고, L 및 W는 각각 10㎛이다.
또한, Vd는 상기 드레인 전압을 나타낸다.
상기 식 C의 양변을 Vg로 나눈 후 양측의 대수(logarithm)를 취할 때, 도 27d의 식 D가 획득될 수 있다.
상기 식 C의 우변은 Vg의 함수이다.
식 D로부터, 세로축으로 ln(Id/Vg) 및 가로축으로 1/Vg의 실제 측정된 값들을 플로팅(plot)함으로써 획득된 그래프의 선의 기울기로부터 상기 결함 밀도 N이 획득될 수 있다.
즉, 상기 결함 밀도는 상기 트랜지스터의 Id-Vg 특성들로부터 평가될 수 있다.
주석(Sn) 및 아연(Zn)에 대한 인듐(In)의 비가 1:1:1인 산화물 반도체의 상기 결함 밀도 N은 약 1×1012/㎠이다.
이러한 방식으로 획득된 상기 결함 밀도에 기초하여, μ0는 120㎠/Vs로 계산될 수 있다.
결함이 있는 In-Sn-Zn 산화물의 측정된 이동도는 약 35㎠/Vs이다.
그러나, 상기 반도체 내부 및 상기 반도체와 절연막 사이의 상기 계면에 결함이 없다고 가정하면, 상기 산화물 반도체의 이동도 μ0는 120㎠/Vs로 예상된다.
반도체 내부에 결함이 없을 때에도, 채널과 게이트 절연막 사이의 계면에서의 산란은 상기 트랜지스터의 수송 특성에 영향을 준다는 것을 주의한다. 즉, 상기 채널과 상기 게이트 절연막 사이의 계면으로부터 x만큼 떨어진 위치에서의 상기 이동도 μ1은 도 27e의 식 E로 표현될 수 있다.
식 E에서, D는 상기 게이트 방향의 전계를 나타내고, B 및 G는 상수들이다. B와 G는 실제 측정 결과들로부터 획득될 수 있다는 것을 주의한다; 상기 측정 결과들에 따라, B는 4.75×107㎝/s이고 G는 10㎚(상기 계면 산란의 영향이 미치는 깊이)이다.
D가 증가할 때(즉, 상기 게이트 전압이 증가할 때), 식 E의 제 2 항이 증가되고 따라서 이동도 μ1이 감소된다.
도 19는 채널이 상기 반도체의 내부에 손상을 주지 않는 이상적인 산화물 반도체를 포함하는 트랜지스터의 상기 이동도 μ2의 계산 결과들 E를 나타낸다.
상기 계산을 위해, 시놉시스사(Synopsys, Inc.)에서 제작된 소프트웨어인 Sentaurus Device가 사용된다.
상기 계산을 위해, 상기 밴드 갭, 상기 전자 친화력, 상기 비유전율, 및 상기 산화물 반도체의 두께가 각각 2.8eV, 4.7eV, 15, 및 15㎚로 가정된다.
이들 값들은 스퍼터링 방법에 의해 형성된 박막의 측정에 의해 획득된다.
또한, 상기 게이트, 소스, 및 드레인의 일함수들은 각각 5.5eV, 4.6eV, 및 4.6eV로 가정된다.
상기 게이트 절연막의 두께는 100㎚로 가정되고, 상기 비유전율은 4.1로 가정된다. 상기 채널 길이 및 상기 채널 폭은 각각 10㎛로 가정되고, 상기 드레인 전압 Vd는 0.1V로 가정된다.
상기 계산 결과들 E로 나타낸 바와 같이, 상기 이동도는 1V보다 약간 큰 게이트 전압에서 100㎠/Vs 이상의 피크를 갖고 계면 산란의 영향이 증가하기 때문에 상기 게이트 전압이 더 커짐에 따라 감소된다.
계면 산란을 감소시키기 위해, 상기 반도체층의 표면은 원자 레벨에서 평탄한(atomic layer flatness) 것이 바람직하다는 것을 주의한다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 제작된 미세한 트랜지스터들의 특성들이 계산된다.
계산에 사용된 상기 트랜지스터는 상기 산화물 반도체층의 한 쌍의 n-형 반도체 영역들 사이에 제공된 채널 형성 영역을 포함한다.
상기 한 쌍의 n-형 반도체 영역들의 저항율이 2×10-3Ω㎝인 조건에서 상기 계산이 수행된다.
상기 채널 길이가 33㎚이고 상기 채널 폭이 40㎚인 조건에서 상기 계산이 수행된다.
또한, 사이드월이 상기 게이트 전극의 사이드월 상에 제공된다.
상기 사이드월과 중첩하는 상기 반도체 영역의 일부가 오프셋 영역인 조건에서 상기 계산이 수행된다.
상기 계산에서, 시놉시스사에서 제작된 소프트웨어인 Sentaurus Device가 사용된다.
도 20a 내지 도 20c는 상기 트랜지스터의 상기 드레인 전류(Id, 실선으로 나타냄) 및 상기 이동도(μ, 점선으로 나타냄)의 상기 게이트 전압(Vg: 상기 게이트와 상기 소스 간의 전위차) 의존성을 나타낸다.
상기 드레인 전류 Id는 상기 드레인 전압(상기 드레인과 상기 소스 간의 전위차)이 +1V라는 가정 하에서 계산에 의해 획득되고 상기 이동도 μ는 상기 드레인 전압이 +0.1V라는 가정 하에서 계산에 의해 획득된다.
도 20a는 상기 게이트 절연막의 두께가 15㎚인 조건에서 계산 결과를 나타낸다.
도 20b는 상기 게이트 절연막의 두께가 10㎚인 조건에서 계산 결과를 나타낸다.
도 20c는 상기 게이트 절연막의 두께가 5㎚인 조건에서 계산 결과를 나타낸다.
상기 게이트 절연막이 박막화됨에 따라, 특히 오프 상태의 상기 드레인 전류(오프-상태 전류)(Id)가 상당히 감소된다.
반대로, 상기 이동도 μ의 피크 값 및 온 상태의 상기 드레인 전류 Id(온-상태 전류)에는 뚜렷한 변화가 없다.
도 21a 내지 도 21c는 오프셋 길이(사이드월 길이) LOff가 5㎚인 상기 트랜지스터의 상기 드레인 전류 Id(실선으로 나타냄) 및 상기 이동도 μ(점선으로 나타냄)의 상기 게이트 전압 Vg 의존도를 나타낸다.
상기 드레인 전류 Id는 상기 드레인 전압이 +1V라는 가정 하에서 계산에 의해 획득되고 상기 이동도 μ는 상기 드레인 전압이 +0.1V라는 가정 하에서 계산에 의해 획득된다.
도 21a는 상기 게이트 절연막의 두께가 15㎚인 조건에서 계산 결과를 나타낸다.
도 21b는 상기 게이트 절연막의 두께가 10㎚인 조건에서 계산 결과를 나타낸다.
도 21c는 상기 게이트 절연막의 두께가 5㎚인 조건에서 계산 결과를 나타낸다.
도 22a 내지 도 22c는 오프셋 길이(사이드월 길이) LOff가 15㎚인 조건에서 상기 드레인 전류 Id(실선으로 나타냄) 및 상기 이동도 μ(점선으로 나타냄)의 상기 게이트 전압 의존도를 나타낸다.
상기 드레인 전류 Id는 상기 드레인 전압이 +1V라는 가정 하에서 계산에 의해 획득되고 상기 이동도 μ는 상기 드레인 전압이 +0.1V라는 가정 하에서 계산에 의해 획득된다.
도 22a는 상기 게이트 절연막의 두께가 15㎚인 조건에서 계산 결과를 나타낸다.
도 22b는 상기 게이트 절연막의 두께가 10㎚인 조건에서 계산 결과를 나타낸다.
도 22c는 상기 게이트 절연막의 두께가 5㎚인 조건에서 계산 결과를 나타낸다.
어느 구성에서든 상기 게이트 절연막이 박막화됨에 따라, 상기 오프-상태 전류는 상당히 감소되고, 상기 이동도 μ의 피크 값 및 상기 온-상태 전류는 뚜렷한 변화가 일어나지 않는다.
상기 이동도 m의 피크는 도 20a 내지 도 20c에서 약 80㎠/Vs이고, 도 21a 내지 도 21c에서 약 60㎠/Vs이고, 도 22a 내지 도 22c에서 약 40㎠/Vs이다; 따라서, 상기 이동도 μ의 피크는 상기 오프셋 길이 L0ff가 증가함에 따라 감소한다.
또한, 상기 오프-상태 전류에도 동일하게 적용된다.
상기 온-상태 전류가 또한 상기 오프셋 길이 L0ff가 증가함에 따라 감소된다; 그러나, 상기 온-상태 전류의 감소는 상기 오프-상태 전류의 감소보다 훨씬 완만하다.
또한, 그래프들은 상기 구성들에서 약 1V의 게이트 전압에서, 상기 드레인 전류가 메모리 소자 등을 필요로 하는 10μA를 초과하는 것을 나타낸다.
본 실시형태는 임의의 다른 실시형태들과 적절히 조합하여 실시될 수 있다.
(실시예 1)
In, Sn, 및 Zn을 포함하는 산화물 반도체(In-Sn-Zn-계 산화물 반도체)를 포함하는 트랜지스터는 기판을 가열하는 동안 상기 산화물 반도체의 성막에 의해 또는 산화물 반도체막의 성막 후의 가열처리에 의해 양호한 특성들을 가질 수 있다.
In, Sn, 및 Zn 각각은 5atomic% 이상의 조성비로 포함되는 것이 바람직하다는 것을 주의한다.
In, Sn, 및 Zn을 포함하는 상기 산화물 반도체막의 성막 후에 상기 기판을 의도적으로 가열함으로써, 상기 트랜지스터의 전계 효과 이동도가 향상될 수 있다.
n-채널 트랜지스터의 상기 임계 전압은 양의 방향으로 포지티브 시프트될 수 있다.
상기 n-채널 트랜지스터의 상기 임계 전압이 포지티브 시프트될 때, 상기 n-채널 트랜지스터의 오프 상태를 유지하기 위해 사용된 전압의 절대값이 감소될 수 있고, 소비 전력이 감소될 수 있다.
또한, 상기 n-채널 트랜지스터의 상기 임계 전압이 포지티브 시프트되고 상기 임계 전압이 0V 이상일 때, 노멀리-오프형 트랜지스터가 형성될 수 있다.
In, Sn, 및 Zn을 포함하는 산화물 반도체를 사용하는 트랜지스터들의 특성들이 이하에 설명될 것이다.
(샘플 A 내지 샘플 C의 공통 조건들)
산화물 반도체층은 이하: In:Sn:Zn = 1:1:1의 조성비를 갖는 타겟이 사용되고, 상기 가스 유량비 Ar/O2 = 6/9sccm, 상기 성막 압력 0.4Pa, 및 상기 성막 전력 100W인 조건들 하에서 15㎚의 두께로 기판 위에 형성된다.
다음에, 상기 산화물 반도체층은 섬형상으로 에칭된다.
그 후, 텅스텐층이 상기 산화물 반도체층 위에 50㎚의 두께로 성막되고 에칭되어, 소스 전극 및 드레인 전극이 형성된다.
다음에, 플라즈마 CVD 방법에 의해, 실란 가스(SiH4) 및 일산화이질소(N2O)를 사용하여 100㎚의 두께를 갖도록 산화질화 실리콘막(SiON)이 형성되어, 상기 산화질화 실리콘막이 게이트 절연층으로 기능한다.
그 후, 게이트 전극이 이하의 방식으로 형성된다: 질화 탄탈층이 15㎚의 두께로 형성되고, 텅스텐층이 135㎚의 두께로 형성되고, 에칭된다.
그 후, 플라즈마 CVD 방법에 의해 두께 300㎚의 산화질화 실리콘(SiON)막 및 두께 1.5㎛의 폴리이미드막이 층간 절연막으로서 형성된다.
다음에, 이하의 방식으로 측정용 패드가 형성된다: 콘택트홀이 상기 층간 절연막에 형성되고, 제 1 티타늄막이 50㎚의 두께로 형성되고, 알루미늄막이 100㎚의 두께로 형성되고, 제 2 티타늄막이 50㎚의 두께로 형성되고, 이들 막들이 에칭된다.
이러한 방식으로, 트랜지스터를 포함하는 반도체 장치가 제작된다.
(샘플 A)
샘플 A에서, 상기 산화물 반도체층의 성막 동안 상기 기판에 가열이 수행되지 않았다.
또한, 샘플 A에서, 상기 산화물 반도체층의 성막 후 및 상기 산화물 반도체층의 에칭 전에 가열처리가 수행되지 않았다.
(샘플 B)
샘플 B에서, 상기 기판을 200℃로 가열하여 상기 산화물 반도체층이 성막된다.
또한, 샘플 B에서, 상기 산화물 반도체층의 성막 후 및 상기 산화물 반도체층의 에칭 전에 가열처리가 수행되지 않았다.
상기 산화물 반도체층에서 도너로 기능하는 수소를 제거하기 위해 상기 기판을 가열하면서 상기 산화물 반도체층이 성막된다.
(샘플 C)
샘플 C에서, 상기 기판을 200℃로 가열하여 상기 산화물 반도체층이 성막된다.
또한, 샘플 C에서, 상기 산화물 반도체층의 성막 후 및 상기 산화물 반도체층의 에칭 전에, 질소 분위기에서 650℃, 1시간 동안 가열처리 후 산소 분위기에서 650℃, 1시간 동안 가열처리가 수행된다.
질소 분위기에서 650℃, 1시간 동안의 상기 가열처리는 상기 산화물 반도체층에서 도너로 기능하는 수소를 제거하기 위해 수행된다.
상기 산화물 반도체층에서 도너로 기능하는 수소를 제거하기 위한 상기 가열처리에 의해 산소가 또한 제거되어, 상기 산화물 반도체층에서 캐리어로 기능하는 산소의 결손을 유발한다.
따라서, 산소 결손을 제거하기 위해 산소 분위기에서 650℃, 1시간 동안 가열처리가 수행된다.
(샘플 A 내지 샘플 C의 트랜지스터들의 특성들)
도 23a는 샘플 A의 트랜지스터의 초기 특성들을 도시한다.
도 23b는 샘플 B의 트랜지스터의 초기 특성들을 도시한다.
도 23c는 샘플 C의 트랜지스터의 초기 특성들을 도시한다.
상기 샘플 A의 트랜지스터의 전계-효과 이동도는 18.8㎠/Vsec이다.
상기 샘플 B의 트랜지스터의 전계-효과 이동도는 32.2㎠/Vsec이다.
상기 샘플 C의 트랜지스터의 전계-효과 이동도는 34.5㎠/Vsec이다.
샘플 A 내지 샘플 C와 유사한 성막 방법들로 형성된, 산화물 반도체층들의 단면들을 TEM(transmission electron microscope)으로 관찰한 것에 따르면, 성막 동안 기판들이 가열된 샘플 B 및 샘플 C와 유사한 성막 방법들로 형성된 샘플들에서 결정성이 관찰된다.
또한, 놀랍게도, 성막 동안 기판들이 가열된, 상기 샘플들은 비-결정부 및 c-축 결정 배향을 갖는 결정부를 갖는다.
통상의 다결정에서, 상기 결정부의 결정들은 정렬되지 않고 상이한 방향들을 향한다. 이는 성막 동안 기판들이 가열된 상기 샘플들이 새로운 구조를 갖는다는 것을 의미한다.
도 23a 내지 도 23c를 비교함으로써 성막 동안 또는 성막 후에 상기 기판에 수행된 가열처리는 도너로 기능하는 수소 원소를 제거할 수 있어서, 상기 n-채널 트랜지스터의 상기 임계 전압이 포지티브 방향으로 시프트된다는 것이 이해된다.
즉, 성막 동안 상기 기판에 가열이 수행된 샘플 B의 상기 임계 전압은 성막 동안 상기 기판에 가열이 수행되지 않은 샘플 A의 상기 임계 전압에 비해 포지티브 방향으로 시프트되었다.
또한, 성막 동안 상기 기판들이 가열된 샘플 B와 샘플 C 사이의 비교는, 성막 후에 가열처리되는 샘플 C의 상기 임계 전압이 성막 후에 가열처리되지 않는 샘플 B의 상기 임계 전압보다 포지티브 방향으로 더 시프트된다는 것을 나타낸다.
상기 가열처리 온도가 더 높을수록, 수소와 같은 가벼운 원소가 더 용이하게 제거되고; 따라서, 상기 가열처리 온도가 더 높을수록 수소가 더 용이하게 제거된다.
따라서, 성막 동안 또는 성막 후에 상기 가열처리 온도를 더 증가시킴으로써 상기 임계 전압이 포지티브 방향으로 더 시프트될 수 있다.
(샘플 B 및 샘플 C의 상기 게이트 BT 스트레스 시험 결과)
상기 게이트 BT 스트레스 시험이 샘플 B(성막 후 가열처리 없음) 및 샘플 C(성막 후 가열처리)에 수행된다.
먼저, 가열 및 양의 고전압을 인가하기 전에 상기 트랜지스터의 특성들을 측정하기 위해, 각각의 트랜지스터의 상기 Vgs-Ids 특성들이 기판 온도 25℃ 및 10V의 Vds에서 측정된다.
그 후, 상기 기판 온도는 150℃로 설정되고 Vds는 0.1V로 설정된다.
그 후, 20V의 Vgs가 상기 게이트 절연막에 인가되고 상기 조건은 1시간 동안 유지된다.
그 후, Vgs는 0V로 설정된다.
다음에, 가열 및 양의 고전압을 인가한 후에 상기 트랜지스터의 특성들을 측정하기 위해, 상기 트랜지스터의 상기 Vgs-Ids 특성들이 기판 온도 25℃ 및 10V의 Vds에서 측정된다.
상기에 설명된 바와 같이 가열 및 양의 고전압의 인가 전후의 상기 트랜지스터의 특성들의 비교를 양의 BT 시험이라고 한다.
한편, 먼저, 가열 및 음의 고전압을 인가하기 전에 상기 트랜지스터의 특성들을 측정하기 위해, 각각의 트랜지스터의 상기 Vgs-Ids 특성들이 기판 온도 25℃ 및 10V의 Vds에서 측정된다.
그 후, 상기 기판 온도는 150℃로 설정되고 Vds는 0.1V로 설정된다.
그 후, -20V의 Vgs가 상기 게이트 절연막에 인가되고 상기 조건은 1시간 동안 유지된다.
그 후, Vgs는 0V로 설정된다.
한편, 가열 및 음의 고전압을 인가하기 전에 상기 트랜지스터의 특성들을 측정하기 위해, 각각의 트랜지스터의 상기 Vgs-Ids 특성들이 기판 온도 25℃ 및 10V의 Vds에서 측정된다.
상기에 설명된 바와 같이 가열 및 음의 고전압의 인가 전후의 상기 트랜지스터의 특성들의 비교를 음의 BT 시험이라고 한다.
도 24a는 샘플 B의 상기 양의 BT 시험 결과를 도시하고, 도 24b는 샘플 B의 상기 음의 BT 시험 결과를 도시한다.
도 25a는 샘플 C의 상기 양의 BT 시험 결과를 도시하고, 도 25b는 샘플 C의 상기 음의 BT 시험 결과를 도시한다.
상기 양의 BT 시험 및 상기 음의 BT 시험은 상기 트랜지스터들의 열화를 판단하기 위해 사용된 시험이고, 도 24a 및 도 25a는 상기 임계 전압이 적어도 상기 양의 BT 시험을 수행함으로써 포지티브 방향으로 시프트될 수 있는 것을 나타낸다.
특히, 도 24a는 상기 양의 BT 시험이 상기 트랜지스터를 노멀리-오프형 트랜지스터가 되게 하는 것을 나타낸다.
따라서, 상기 트랜지스터의 제작 공정에서 상기 가열처리에 부가하여 상기 양의 BT 시험을 수행하는 것은 상기 임계 전압의 포지티브 방향으로 시프트를 촉진할 수 있고 결과적으로 노멀리-오프형 트랜지스터가 제작될 수 있다는 것을 알 수 있다.
도 26은 샘플 A의 상기 트랜지스터의 상기 오프-상태 전류와 측정시 상기 기판 온도(절대 온도)의 역수 사이의 관계를 도시한다.
도 26에서, 횡축은 측정시 상기 기판 온도의 역수에 1000을 곱함으로써 획득된 값(1000/T)을 나타낸다.
도 26의 상기 전류량은 상기 채널 폭의 마이크로미터 당 전류량이다.
125℃(1000/T가 약 2.51)의 기판 온도에서 상기 오프-상태 전류는 1×10-19A 이하이다.
85℃(1000/T가 약 2.79)의 기판 온도에서 상기 오프-상태 전류는 1×10-20A 이하이다.
즉, 산화물 반도체를 포함하는 상기 트랜지스터의 상기 오프-상태 전류는 실리콘 반도체를 포함하는 트랜지스터와 비교하여 매우 낮다는 것을 알 수 있다.
상기 오프-상태 전류는 상기 온도가 낮아짐에 따라 저하되어, 실온에서 더 낮은 오프-상태 전류가 획득된다는 것이 명백해진다.
본 실시예의 내용들 또는 그 일부는 임의의 상기 실시형태들과 조합하여 구현될 수 있다.
본 출원은 전체 내용이 참조로서 통합된, 2011년 5월 20일 일본 특허청에 출원된 일본 특허 출원 번호 제 2011-112957 호에 기초한다.
11: 트랜지스터 12: 캐패시터
100: 반도체 장치 110: 트랜지스터
111: 트랜지스터 112: 트랜지스터
113: 트랜지스터 115: 인버터
116: 출력 단자 133: 트랜지스터
300: 반도체 장치 310: 트랜지스터
311: 캐패시터 312: 저항
313: 노드 400: 반도체 장치
410: 트랜지스터 421: RF 회로
422: 아날로그 베이스밴드 회로 423: 디지털 베이스밴드 회로
424: 배터리 425: 전원 회로
426: 애플리케이션 프로세서 427: CPU
428: DSP 429: 인터페이스
430: 플래시 메모리 431: 디스플레이 컨트롤러
432: 메모리 회로 433: 디스플레이
434: 표시부 435: 소스 드라이버
436: 게이트 드라이버 437: 음성 회로
438: 키보드 439: 터치 센서
451: 배터리 452: 전원 회로
453: 마이크로프로세서 454: 플래시 메모리
455: 음성 회로 456: 키보드
457: 메모리 회로 458: 터치 패널
459: 디스플레이 460: 디스플레이 컨트롤러
461: CPU 462: DSP
463: 인터페이스 500: 반도체 장치
512: 트랜지스터 520: 인버터
601: 3-상태 인버터 회로 602: 3-상태 인버터 회로
603: 3-상태 인버터 회로 700: 기판
701: 절연막 702: 반도체막
703: 게이트 절연막 704: 반도체층
707: 게이트 전극 709: 불순물 영역
710: 채널 형성 영역 712: 절연막
713: 절연막 716: 산화물 반도체층
719: 도전층 720: 도전층
721: 게이트 절연막 722: 게이트 전극
724: 절연막 726: 배선
727: 절연막 908: 고농도 영역
918: 고농도 영역 919: 채널 형성 영역
928: 고농도 영역 929: 저농도 영역
930: 사이드월 931: 채널 형성 영역
948: 고농도 영역 949: 저농도 영역
950: 사이드월 951: 채널 형성 영역
7301: 도전층 7302: 절연막
7303: 도전막 9900: 기판
9901: ALU 9902: ALU·컨트롤러
9903: 명령·디코더 9904: 인터럽트·컨트롤러
9905: 타이밍·컨트롤러 9906: 레지스터
9907: 레지스터·컨트롤러 9908: 버스·I/F
9909: ROM 9920: ROM·I/F
100: 반도체 장치 110: 트랜지스터
111: 트랜지스터 112: 트랜지스터
113: 트랜지스터 115: 인버터
116: 출력 단자 133: 트랜지스터
300: 반도체 장치 310: 트랜지스터
311: 캐패시터 312: 저항
313: 노드 400: 반도체 장치
410: 트랜지스터 421: RF 회로
422: 아날로그 베이스밴드 회로 423: 디지털 베이스밴드 회로
424: 배터리 425: 전원 회로
426: 애플리케이션 프로세서 427: CPU
428: DSP 429: 인터페이스
430: 플래시 메모리 431: 디스플레이 컨트롤러
432: 메모리 회로 433: 디스플레이
434: 표시부 435: 소스 드라이버
436: 게이트 드라이버 437: 음성 회로
438: 키보드 439: 터치 센서
451: 배터리 452: 전원 회로
453: 마이크로프로세서 454: 플래시 메모리
455: 음성 회로 456: 키보드
457: 메모리 회로 458: 터치 패널
459: 디스플레이 460: 디스플레이 컨트롤러
461: CPU 462: DSP
463: 인터페이스 500: 반도체 장치
512: 트랜지스터 520: 인버터
601: 3-상태 인버터 회로 602: 3-상태 인버터 회로
603: 3-상태 인버터 회로 700: 기판
701: 절연막 702: 반도체막
703: 게이트 절연막 704: 반도체층
707: 게이트 전극 709: 불순물 영역
710: 채널 형성 영역 712: 절연막
713: 절연막 716: 산화물 반도체층
719: 도전층 720: 도전층
721: 게이트 절연막 722: 게이트 전극
724: 절연막 726: 배선
727: 절연막 908: 고농도 영역
918: 고농도 영역 919: 채널 형성 영역
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930: 사이드월 931: 채널 형성 영역
948: 고농도 영역 949: 저농도 영역
950: 사이드월 951: 채널 형성 영역
7301: 도전층 7302: 절연막
7303: 도전막 9900: 기판
9901: ALU 9902: ALU·컨트롤러
9903: 명령·디코더 9904: 인터럽트·컨트롤러
9905: 타이밍·컨트롤러 9906: 레지스터
9907: 레지스터·컨트롤러 9908: 버스·I/F
9909: ROM 9920: ROM·I/F
Claims (13)
- 삭제
- 반도체 장치에 있어서,
p-형 도전성을 갖는 제 1 트랜지스터 및 n-형 도전성을 갖는 제 2 트랜지스터를 포함하는 인버터;
제 3 트랜지스터;
제 4 트랜지스터;
제 5 트랜지스터;
캐패시터; 및
저항을 포함하고,
상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 1 전위를 공급하는 기능을 갖는 배선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 캐패시터의 제 1 단자, 상기 제 5 트랜지스터의 소스 및 드레인 중 하나, 및 상기 저항의 제 1 단자에 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전위보다 낮은 제 2 전위를 공급하는 기능을 갖는 배선에 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트는 상기 캐패시터의 제 2 단자 및 제 1 배선에 전기적으로 접속되고,
상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전위를 공급하는 기능을 갖는 상기 배선에 전기적으로 접속되고,
상기 제 5 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 및 상기 제 5 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치. - 반도체 장치에 있어서,
p-형 도전성을 갖는 제 1 트랜지스터 및 n-형 도전성을 갖는 제 2 트랜지스터를 포함하는 인버터;
제 3 트랜지스터;
제 4 트랜지스터;
제 5 트랜지스터;
제 6 트랜지스터; 및
캐패시터를 포함하고,
상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 1 전위를 공급하는 기능을 갖는 배선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 캐패시터의 제 1 단자, 상기 제 5 트랜지스터의 소스 및 드레인 중 하나 및 상기 제 6 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전위보다 낮은 제 2 전위를 공급하는 기능을 갖는 배선에 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트는 상기 캐패시터의 제 2 단자 및 제 1 배선에 전기적으로 접속되고,
상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전위를 공급하는 기능을 갖는 상기 배선에 전기적으로 접속되고,
상기 제 5 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전위를 공급하는 기능을 갖는 상기 배선에 전기적으로 접속되고,
상기 제 6 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되고,
상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 및 상기 제 6 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치. - 반도체 장치에 있어서,
p-형 제 1 트랜지스터 및 n-형 제 2 트랜지스터를 포함하는 제 1 인버터;
p-형 도전성을 갖는 제 3 트랜지스터;
제 4 트랜지스터; 및
제 2 인버터를 포함하고,
상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 1 전위를 공급하는 기능을 갖는 배선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 상기 제 2 인버터의 출력 단자에 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전위보다 낮은 제 2 전위를 공급하는 기능을 갖는 배선에 전기적으로 접속되고,
상기 제 4 트랜지스터의 게이트는 상기 제 2 인버터의 입력 단자 및 제 1 배선에 전기적으로 접속되고,
상기 제 4 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치. - 제 2 항 또는 제 3 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 기판 위 또는 상기 기판 내에 제공되고,
상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위에 제공되는, 반도체 장치. - 제 2 항 또는 제 3 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 기판 위 또는 상기 기판 내에 제공되고,
상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위에 제공되고,
상기 캐패시터는 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 위에 제공되는, 반도체 장치. - 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 산화물 반도체는 In-Ga-Zn-계 산화물 반도체 또는 In-Sn-Zn-계 산화물 반도체인, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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|---|---|---|---|---|
| US7528643B2 (en) * | 2003-02-12 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
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| US20140293679A1 (en) * | 2013-03-26 | 2014-10-02 | International Business Machines Corporation | Management of sram initialization |
| KR102264971B1 (ko) | 2013-05-20 | 2021-06-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US20160225913A1 (en) * | 2013-08-30 | 2016-08-04 | Japan Science And Technology Agency | Ingaaln-based semiconductor device |
| US9859326B2 (en) * | 2014-01-24 | 2018-01-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices, image sensors, and methods of manufacture thereof |
| JP6474280B2 (ja) * | 2014-03-05 | 2019-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9515661B2 (en) * | 2014-05-09 | 2016-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Circuit, semiconductor device, and clock tree |
| WO2017049006A1 (en) * | 2015-09-15 | 2017-03-23 | Ideal Power Inc. | Operation of double-base bipolar transistors with additional timing phases at switching transitions |
| WO2016139560A1 (en) | 2015-03-03 | 2016-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor film, semiconductor device including the oxide semiconductor film, and display device including the semiconductor device |
| KR102352607B1 (ko) * | 2016-09-02 | 2022-01-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 표시 모듈, 및 전자 기기 |
| JP6990997B2 (ja) * | 2017-06-06 | 2022-01-12 | 株式会社日立製作所 | Ｍｅｍｓデバイス |
| CN112951176B (zh) * | 2021-04-20 | 2022-09-06 | 合肥京东方显示技术有限公司 | 一种数据采样器、驱动电路、显示面板及显示设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339590A (ja) | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2011100994A (ja) * | 2009-10-09 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
Family Cites Families (135)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JP2544343B2 (ja) * | 1985-02-07 | 1996-10-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6211322A (ja) * | 1985-07-09 | 1987-01-20 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓラツチ回路 |
| JPS63120522A (ja) * | 1986-11-07 | 1988-05-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH02119422A (ja) * | 1988-10-28 | 1990-05-07 | Matsushita Electric Ind Co Ltd | トライステートインバータ |
| JPH02162824A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02232577A (ja) * | 1989-03-06 | 1990-09-14 | Oki Electric Ind Co Ltd | 出力回路 |
| JPH04271516A (ja) * | 1991-02-27 | 1992-09-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP2922116B2 (ja) | 1993-09-02 | 1999-07-19 | 株式会社東芝 | 半導体記憶装置 |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| EP0820644B1 (en) | 1995-08-03 | 2005-08-24 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
| JP3633061B2 (ja) * | 1995-10-19 | 2005-03-30 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| US6359471B1 (en) | 1998-03-09 | 2002-03-19 | Infineon Technologies North America Corp. | Mixed swing voltage repeaters for high resistance or high capacitance signal lines and methods therefor |
| US6313663B1 (en) | 1998-03-09 | 2001-11-06 | Infineon Technologies Ag | Full swing voltage input/full swing output bi-directional repeaters for high resistance or high capacitance bi-directional signal lines and methods therefor |
| US6307397B1 (en) | 1998-03-09 | 2001-10-23 | Infineontechnologies Ag | Reduced voltage input/reduced voltage output repeaters for high capacitance signal lines and methods therefor |
| US6181165B1 (en) | 1998-03-09 | 2001-01-30 | Siemens Aktiengesellschaft | Reduced voltage input/reduced voltage output tri-state buffers |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| JP2000243851A (ja) * | 1999-02-17 | 2000-09-08 | Hitachi Ltd | 半導体集積回路装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| US6472291B1 (en) | 2000-01-27 | 2002-10-29 | Infineon Technologies North America Corp. | Planarization process to achieve improved uniformity across semiconductor wafers |
| JP2001223563A (ja) | 2000-02-10 | 2001-08-17 | Matsushita Electric Ind Co Ltd | フリップフロップ回路 |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| JP2002135109A (ja) * | 2000-10-19 | 2002-05-10 | Nec Corp | 半導体装置 |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| EP1443130B1 (en) | 2001-11-05 | 2011-09-28 | Japan Science and Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| JP2005064701A (ja) * | 2003-08-08 | 2005-03-10 | Rohm Co Ltd | クロック入出力装置 |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| CN102856390B (zh) | 2004-03-12 | 2015-11-25 | 独立行政法人科学技术振兴机构 | 包含薄膜晶体管的lcd或有机el显示器的转换组件 |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US20050205880A1 (en) | 2004-03-19 | 2005-09-22 | Aya Anzai | Display device and electronic appliance |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| EP1810335B1 (en) | 2004-11-10 | 2020-05-27 | Canon Kabushiki Kaisha | Light-emitting device |
| EP2453480A2 (en) | 2004-11-10 | 2012-05-16 | Canon Kabushiki Kaisha | Amorphous oxide and field effect transistor |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7868326B2 (en) | 2004-11-10 | 2011-01-11 | Canon Kabushiki Kaisha | Field effect transistor |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| US7608531B2 (en) | 2005-01-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI562380B (en) | 2005-01-28 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| EP3614442A3 (en) | 2005-09-29 | 2020-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufactoring method thereof |
| US7292061B2 (en) * | 2005-09-30 | 2007-11-06 | Masaid Technologies Incorporated | Semiconductor integrated circuit having current leakage reduction scheme |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| CN101667544B (zh) | 2005-11-15 | 2012-09-05 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7414449B2 (en) * | 2006-10-04 | 2008-08-19 | Freescale Semiconductor, Inc. | Dynamic scannable latch and method of operation |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| JP5105842B2 (ja) * | 2006-12-05 | 2012-12-26 | キヤノン株式会社 | 酸化物半導体を用いた表示装置及びその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| CN101663762B (zh) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | 氧氮化物半导体 |
| JP5294651B2 (ja) | 2007-05-18 | 2013-09-18 | キヤノン株式会社 | インバータの作製方法及びインバータ |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| EP2020658B1 (en) | 2007-06-29 | 2014-06-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and semiconductor device |
| KR101274210B1 (ko) | 2007-08-10 | 2013-06-17 | 삼성전자주식회사 | 플립-플롭 회로 |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| KR101631454B1 (ko) * | 2008-10-31 | 2016-06-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 논리회로 |
| TWI654689B (zh) | 2008-12-26 | 2019-03-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| TWI499039B (zh) | 2009-09-18 | 2015-09-01 | Taiwan Semiconductor Mfg Co Ltd | 靜態隨機存取記憶體位元單元與內容定址記憶體位元單元的裝置 |
| US8294212B2 (en) | 2009-09-18 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for SRAM bit cell with low standby current, low supply voltage and high speed |
| US8399935B2 (en) | 2009-09-18 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded SRAM memory for low power applications |
| KR20230135155A (ko) * | 2009-10-16 | 2023-09-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR101770976B1 (ko) * | 2009-12-11 | 2017-08-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP5827520B2 (ja) | 2010-09-13 | 2015-12-02 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
| US8476927B2 (en) * | 2011-04-29 | 2013-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| US9762246B2 (en) * | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
-
2012
- 2012-04-26 WO PCT/JP2012/061781 patent/WO2012160963A1/en active Application Filing
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2016
- 2016-06-20 JP JP2016121643A patent/JP6208818B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339590A (ja) | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2011100994A (ja) * | 2009-10-09 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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