JP5827520B2 - 半導体記憶装置 - Google Patents
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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Description
本発明における一態様の回路構成について図1を用いて説明する。
本発明における一態様の別の回路構成について図3、図4及び図5を用いて説明する。
本発明の一態様として用いることが出来るメモリセルユニットについて説明する。
本発明の構成の一例について図8を用いて説明する。以下、酸化物半導体を用いて構成された半導体記憶装置を、実施の形態3で示したメモリセルユニットを構成するメモリ素子として用いて構成されたNAND型メモリセルユニットを用いた回路構成の一例と動作原理について説明する。
本発明の構成の一例について図9を用いて説明する。以下、酸化物半導体を用いて構成された半導体記憶装置を、メモリセルユニットを構成するメモリ素子として用いて構成された、NOR型メモリセルユニットを用いた回路構成の一例と動作原理について説明する。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法の一例について図12乃至図17、および図20を参照して説明する。
図12は、半導体装置の構成の一例である。図12(A)には、半導体装置の断面を、図12(B)には、半導体装置の平面を、それぞれ示す。ここで、図12(A)は、図12(B)のA1−A2およびB1−B2における断面に相当する。図12(A)および図12(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ760を有し、上部に第2の半導体材料を用いたトランジスタ762を有する。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。他に、有機半導体材料などを用いてもよい。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図12に示す半導体装置は、メモリセルとして用いることができる。
次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図13を参照して説明する。
次に、上記のSOI基板を用いた半導体装置の作製方法について、図14乃至図17を参照して説明する。
はじめに下部のトランジスタ760の作製方法について、図14および図15を参照して説明する。なお、図14および図15は、図13に示す方法で作成したSOI基板の一部であって、図12(A)に示す下部のトランジスタに相当する断面工程図である。
次に、上部のトランジスタ762の作製方法について、図16および図17を参照して説明する。
本実施の形態では、上記実施の形態で示した半導体記憶装置を具備する半導体装置の適用例に関して図面を参照して以下に説明する。
102 スリーステートインバータ回路
103 容量素子
104 トランジスタ
105 トランジスタ
106 ノード
107 データ保持回路
108 ノード
109 カラムゲート
110 カラムゲート制御線
111 データ信号線
112 メモリセルユニット
113 メモリセルユニット
114 メモリセルユニット
115 伝達回路
116 ビット線
117 プリチャージ用トランジスタ
118 反転データ出力回路
160 トランジスタ
162 トランジスタ
164 容量素子
171 インバータ
172 トランジスタ
181 pチャネル型トランジスタ
182 pチャネル型トランジスタ
183 nチャネル型トランジスタ
184 nチャネル型トランジスタ
201 クロックドインバータ回路
202 クロックドインバータ回路
203 フリップフロップ回路(FF回路)
204 ノード
205 ノード
206 カラムゲート
207 データ信号線
208 データ反転信号線
209 カラム制御信号線
210 メモリセルユニット
211 メモリセルユニット
212 メモリセルユニット
213 伝達回路
214 ビット線
215 プリチャージ用トランジスタ
300 ビット線
301 選択トランジスタ
302 選択ゲート線
311 読み出し用トランジスタ
312 読み出し用トランジスタ
313 読み出し用トランジスタ
314 読み出し用トランジスタ
315 読み出し用トランジスタ
316 読み出し用トランジスタ
317 読み出し用トランジスタ
318 読み出し用トランジスタ
321 酸化物半導体トランジスタ
322 酸化物半導体トランジスタ
323 酸化物半導体トランジスタ
324 酸化物半導体トランジスタ
325 酸化物半導体トランジスタ
326 酸化物半導体トランジスタ
327 酸化物半導体トランジスタ
328 酸化物半導体トランジスタ
331 保持容量
332 保持容量
333 保持容量
334 保持容量
335 保持容量
336 保持容量
337 保持容量
338 保持容量
341 フローティングノード
342 フローティングノード
343 フローティングノード
344 フローティングノード
345 フローティングノード
346 フローティングノード
347 フローティングノード
348 フローティングノード
351 酸化物半導体トランジスタ用ワード線
352 酸化物半導体トランジスタ用ワード線
353 酸化物半導体トランジスタ用ワード線
354 酸化物半導体トランジスタ用ワード線
355 酸化物半導体トランジスタ用ワード線
356 酸化物半導体トランジスタ用ワード線
357 酸化物半導体トランジスタ用ワード線
358 酸化物半導体トランジスタ用ワード線
361 ワード線
362 ワード線
363 ワード線
364 ワード線
365 ワード線
366 ワード線
367 ワード線
368 ワード線
371 メモリセル
372 メモリセル
373 メモリセル
374 メモリセル
375 メモリセル
376 メモリセル
377 メモリセル
378 メモリセル
401 トランジスタ
402 スリーステートインバータ
403 容量素子
404 トランジスタ
405 トランジスタ
406 ノード
407 データ保持回路
408 ノード
409 カラムゲート
410 カラムゲート制御線
411 データ信号線
412 伝達回路
413 ビット線
414 プリチャージ用トランジスタ
417 センスアンプラッチ回路
418 センスアンプラッチ回路
419 センスアンプラッチ回路
429 メモリブロック
430 メモリブロック
432 メモリセルアレイ
433 ワード線駆動回路
434 ビット線
435 ビット線
436 ビット線
441 NAND型メモリセルユニット
442 NAND型メモリセルユニット
443 NAND型メモリセルユニット
451 NAND型メモリセルユニット
452 NAND型メモリセルユニット
453 NAND型メモリセルユニット
461 NAND型メモリセルユニット
462 NAND型メモリセルユニット
463 NAND型メモリセルユニット
501 トランジスタ
502 スリーステートインバータ
503 容量素子
504 トランジスタ
505 トランジスタ
506 ノード
507 データ保持回路
508 ノード
509 カラムゲート
510 カラムゲート制御線
511 データ信号線
512 伝達回路
513 ビット線
514 nチャネル型トランジスタ
517 センスアンプラッチ回路
518 センスアンプラッチ回路
519 センスアンプラッチ回路
529 第1のページ
530 第2のページ
532 メモリセルアレイ
533 ワード線駆動回路
534 ビット線
535 ビット線
536 ビット線
541 NOR型メモリセル
542 NOR型メモリセル
543 NOR型メモリセル
551 NOR型メモリセル
552 NOR型メモリセル
553 NOR型メモリセル
561 NOR型メモリセル
562 NOR型メモリセル
563 NOR型メモリセル
600 半導体基板
610 単結晶半導体基板
612 酸化膜
614 脆化領域
616 単結晶半導体層
618 単結晶半導体層
722 絶縁層
722a ゲート絶縁層
726 不純物領域
728a ゲート電極
728b 導電層
730 不純物領域
732 不純物領域
734 チャネル形成領域
736 絶縁層
738 絶縁層
740 絶縁層
742a ソース電極(またはドレイン電極)
742b ドレイン電極(またはソース電極)
744 酸化物半導体層
746 ゲート絶縁層
747 ゲート絶縁層
748a ゲート電極
748b 導電層
750 絶縁層
756 絶縁層
760 トランジスタ
762 トランジスタ
764 容量素子
771 トランジスタ
772 トランジスタ
773 トランジスタ
774 トランジスタ
775 トランジスタ
780 ゲート電極
910 酸化物半導体トランジスタ
911 読み出し用トランジスタ
912 保持容量
913 フローティングノード
914 酸化物半導体トランジスタ用ワード線
915 ワード線
916 ビット線
917 ドレイン端子
918 ソース線
919 メモリセル
1000 酸化物半導体トランジスタ
1001 読み出し用トランジスタ
1002 保持容量
1003 ワード線
1004 酸化物半導体トランジスタ用ワード線
1005 ビット線
1006 ソース線
1007 フローティングノード
1008 メモリセル
2111 筐体
2112 表示部
2113 レンズ
2115 シャッターボタン
2116 メモリ
2121 筐体
2122 表示部
2123 操作キー
2124 カメラ用レンズ
2125 メモリ
2130 本体
2131 表示部
2132 メモリ部
2133 操作部
2134 イヤホン
2141 本体
2142 表示部
2143 操作キー
2144 メモリ部
Claims (5)
- メモリセルと、
前記メモリセルの第一端子が接続されたビット線と、
前記ビット線に接続され、読み出し時に前記ビット線を特定の電位にプリチャージするプリチャージ回路と、
前記メモリセルから読み出したデータ、または前記メモリセルへの書き込みデータを一時的に保持する容量素子を有するデータ保持回路と、
前記データ保持回路で保持しているデータの反転データを前記ビット線に出力する反転データ出力回路とを有し、
前記データ保持回路は、トランジスタと前記容量素子が接続されたノードでデータを保持し、
前記反転データ出力回路は、前記データ保持回路で保持しているデータの反転データの出力を制御する手段を有し、
前記トランジスタは、酸化物半導体を含んで構成されることを特徴とする半導体記憶装置。 - メモリセルと、
前記メモリセルの第一端子が接続されたビット線と、
第一のトランジスタと、
第二のトランジスタと、
容量素子と、
前記容量素子で保持しているデータの反転データを前記ビット線に出力する反転データ出力回路とを有し、
前記第一のトランジスタの第一端子が第一の電源線に接続され、前記第一のトランジスタの第二端子が前記ビット線に接続され、
前記第二のトランジスタの第一端子が前記ビット線に接続され、前記第二のトランジスタの第二端子が前記容量素子の第一端子に接続され、
前記容量素子の第二端子は第二の電源線に接続され、
前記反転データ出力回路は、前記容量素子で保持しているデータの反転データの出力を制御する手段を有し、
前記第二のトランジスタは、酸化物半導体を含んで構成されることを特徴とする半導体記憶装置。 - メモリセルと、
前記メモリセルの第一端子が接続されたビット線と、
第一のトランジスタと、
第二のトランジスタと、
第三のトランジスタと、
容量素子と、
前記容量素子で保持しているデータの反転データを前記第三のトランジスタの第二端子に出力する反転データ出力回路とを有し、
前記第一のトランジスタの第一端子が第一の電源線に接続され、前記第一のトランジスタの第二端子が前記ビット線に接続され、
前記第三のトランジスタの第一端子が前記ビット線に接続され、前記第三のトランジスタの前記第二端子が前記第二のトランジスタの第一端子に接続され、
前記第二のトランジスタの第二端子が前記容量素子の第一端子に接続され、
前記容量素子の第二端子は第二の電源線に接続され、
前記反転データ出力回路は、前記容量素子で保持しているデータの反転データの出力を制御する手段を有し、
前記第二のトランジスタは、酸化物半導体を含んで構成されることを特徴とする半導体記憶装置。 - 請求項2又は請求項3において、
前記容量素子の電位レベルを特定の電位にリセットするリセット回路を有することを特徴とする半導体記憶装置。 - 請求項4において、
前記リセット回路は、酸化物半導体を含んで構成される第四のトランジスタで形成されることを特徴とする半導体記憶装置。
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