JP2544343B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、詳しくはMOS（metal-oxi
de-semiconducior）トランジスタとバイポーラトランジ
スタを組合わせた複合回路またはMOS駆動バイポーラ出
力型論理回路に関するものである。
〔従来の技術〕
従来、CMOSトランジスタの低消費電力とバイポーラト
ランジスタの高負荷駆動能力を利用した種々の複合回路
が考案されている。
そのうち１つは第９図に示すように、アイ・イー・イ
ー・イー トランザクシヨン オン エレクトロン デ
バイス 16巻,11号 1969,第950頁（IEEE-transaction
ON ELECTRON DEVICES,VOL.ED-16,No.11,NOV.1969,P95
0）のFig.8に示されている回路である。第１図におい
て、１はPMOSトランジスタであり、ソースが電源＋Ｖ
に、ゲートが入力端子INに、ドレインがNPNトランジス
タ３のベースに接続される。２はNMOSトランジスタであ
り、ドレインが出力端子OUTに、ゲートが入力端子IN
に、ソースがNPNトランジスタ４のベースに接続され
る。NPNトランジスタ３のコレクタは電源＋Ｖに接続さ
れ、エミツタは出力端子OUTに接続される。NPNトランジ
スタ４のコレクタは出力端子OUTに接続され、エミツタ
は共通電位点または接地電位点（GND）に接続される。
この回路の動作は次の通りである。いま、入力端子IN
が“L"レベルのとき、NMOSトランジスタ２はオフにな
り、NPNトランジスタ４もオフになる。一方、PMOSトラ
ンジスタ１がオンとなり、PMOSトランジスタ１を通して
NPNトランジスタ３にベース電流が供給され、NPNトラン
ジスタ３がオンとなる。その結果、NPNトランジスタ３
から負荷（図示せず）への充電電流が流れ、出力端子OU
Tは“H"レベルにスイツチする。次に入力端子INが“H"
レベルのときには、PMOSトランジスタ１がオフになり、
NPNトランジスタ３もオフになる。一方、NMOSトランジ
スタ２がオンとなり、NMOSトランジスタ２を通してNPN
トランジスタ４にベース電流が供給され、NPNトランジ
スタ４がオンとなる。その結果、負荷に充電されている
電荷はNPNトランジスタ４を通して放電され、出力端子O
UTは“L"レベルにスイツチする。この回路の出力電圧レ
ベルはNPNトランジスタ3,4のベース・エミツタ電圧V
BEQ1,VBEQ2だけシフトする。すなわち、“H"レベルは
（＋Ｖ−VBEQ1）になり、“L"レベルはVBEQになる。
一方、第２図に示すように、特開昭54-148469号公報
で提案されている回路がある。第２図において、５はPM
OSトランジスタであり、ソースが電源＋Ｖに、ゲートが
入力端子INに、ドレインがNPNトランジスタ７とPNPトラ
ンジスタ８のベースの接続点Ｂに接続される。６はNMOS
トランジスタであり、ドレインが前記接続点Ｂに、ゲー
トが入力端子INにそれぞれ接続され、ソースが電源−Ｖ
に接続される。NPNトランジスタ７のコレクタは電源＋
Ｖに接続され、エミツタは出力端子OUTに接続される。
また、PNPトランジスタ８のエミツタは出力端子OUTに接
続され、コレクタは電源−Ｖに接続される。
この回路においても出力電圧レベルはNPNトランジス
タ７、PNPトランジスタ８のベース・エミツタ電圧
VBEQ1,VBEQ2だけシフトする。すなわち、“H"レベルは
（＋Ｖ−VBEQ1）になり、“L"レベル（−Ｖ＋VBEQ2）に
なる。
また、第３図に示すように、特開昭52-26181号公報で
提案されている回路がある。
第３図において、９はPMOSトランジスタであり、ソー
スが電源＋Ｖに、ゲートが入力端子INに、ドレインがNP
Nトランジスタ11のベースに接続される。10はNMOSトラ
ンジスタであり、ドレインが出力端子OUTに、ゲートが
入力端子INに接続され、ソースが電源−Ｖに接続され
る。NPNトランジスタ11のコレクタは電源＋Ｖに接続さ
れ、エミツタは出力端子OUTに接続される。
この回路においても出力電圧の“H"レベルがNPNトラ
ンジスタ11のベース・エミツタ間電圧VBEQ1だけシフト
する。すなわち、“H"レベルは（＋Ｖ−VBEQ1）にな
り、“L"レベルは−Ｖになる。
第４図において、参照符号には第2,3図に例示した出
力レベルにオフセツトを持つMOS駆動バイポーラ出力型
論理回路のシンボルを表わす。
第５図は従来のMOS駆動バイポーラ出力型トライステ
ート回路13である。図において、14,15は直列接続され
たPMOSトランジスタであり、PMOS14のソースは電源＋Ｖ
に、ゲートは入力Ｅに接続され、PMOSトランジスタ15の
ゲートは入力IN、ドレインはNPNトランジスタ18のベー
スに接続される。
16,17は直列接続されたNMOSトランジスタであり、NMO
Sトランジスタ16のドレインは出力端子OUTに、ゲートは
入力端子INに接続され、NMOSトランジスタ17のゲートは
入力Ｅに、ソースはNPNトランジスタ19のベースに接続
される。NPNトランジスタ18のコレクタは電源＋Ｖに、
エミツタは出力端子OUTに接続され、NPNトランジスタ19
のコレクタは出力端子OUTに、エミツタはGNDに接続され
る。出力端子OUTには負荷容量CLが接続されている。
この回路はトライステート論理回路であり、やはり出
力にレベルシフトがその動作は次のとおりである。
入力Ｅが“L"レベル、入力が“H"レベルのとき、PM
OSトランジスタ14とNMOSトランジスタ17がオフであり、
NPNトランジスタ18、NPNトランジスタ19もオフになる。
その結果、出力OUTは入力INのレベルに関係なく高イン
ピーダンスの状態になる。
次に、入力Ｅが“H"レベル、入力が“L"レベルのと
き、NMOSトランジスタ17、PMOSトランジスタ14が共にオ
ンになり、入力INが“L"レベルならPMOSトランジスタ1
5、NPNトランジスタ18がオンになり出力OUTは（＋Ｖ−V
BFQ1）まで充電され、入力INが“H"レベルならNMOSトラ
ンジスタ16、NPNトランジスタ19がオンになり、出力OUT
は＋VBEQ2まで放電される。すなわち、この回路は出力O
UTの“H"レベルがVBEQ1だけシフトダウンし、出力の
“L"レベルがVBEQ2だけシフトアツプしたインバータと
して動作する。
第６図において、参照符号20は第５図に例示したよう
に出力レベルにオフセットをもつトライステート回路の
シンボルを示す。
以上の説明で述べた従来のMOSバイポーラ複合回路は
大きな容量性負荷を高速でスイツチングできる点および
出力電圧レベルがバイポーラトランジスタのベース・エ
ミツタ電圧VBEだけシフトされる点がCMOSトランジスタ
によるバツフア回路と異なる特徴となつている。
〔発明が解決しようとする問題点〕
ところが、このように出力電圧レベルがシフトした信
号をMOSスイツチのゲート駆動信号として使用すると、
ある種の回路ではMOSスイツチを完全にオフできないこ
とによる問題点が発生する。このような問題が発生する
典型的なMOSスイツチ回路として第７図に示す周知のク
ロツクドインバータ回路がある。
第８図において、参照符号21は第７図の回路のシンボ
ルを表わす。
第７図において、22はPMOSトランジスタであり、ソー
スが電源＋Ｖにゲートが入力端子INに、ドレインがPMOS
トランジスタ23のソースにそれぞれ接続される。PMOSト
ランジスタ23のゲートはクロツクに、ドレインは出力
端子OUTに接続される。24はNMOSトランジスタであり、
ドレインは出力端子OUTに、ゲートはクロツクφに、ソ
ースはNMOSトランジスタ25のドレインにそれぞれ接続さ
れる。NMOSトランジスタ25のゲートは入力端子INに、ソ
ースは共通電位点GNDに接続される。なお、CSは出力端
子OUTに存在する寄生容量である。
この回路の動作は次のとおりである。まず、φが“H"
レベルであり、またが“L"レベルのとき、PMOSトラン
ジスタ23、NMOSトランジスタ24が共にオンである。この
とき、入力端子INが“L"レベルならNMOSトランジスタ25
がオフ、PMOSトランジスタ22がオンになり、PMOSトラン
ジスタ22,23を通して寄生容量CSが充電され、出力端子O
UTは“H"レベルになる。逆に、入力端子INが“H"レベル
ならPMOSトランジスタ22がオフ、NMOSトランジスタ25が
オンになり、寄生容量CSに充電されている電荷はNMOSト
ランジスタ24,25を通して放電されるめ、出力端子OUT
は、“L"レベルになる。
次に、φが“L"レベル、が“H"レベルのとき、PMOS
トランジスタ23、NMOSトランジスタ24が共にオフになる
ため、入力端子INのレベルに無関係に出力端子OUTのレ
ベルはホールドされる。すなわち、この回路はダイナミ
ツクラツチの機能を有している。
ところで、この回路において、クロツクφ，が第２
図，第３図，第５図または第９図で示した従来の複合回
路から供給される場合のホールド状態の動作は次の通り
となる。いま、電源＋Ｖを5Vとし、φ，の“H"レベル
を4.3V,“L"レベルを0.7V、入力端子INの“H"レベルを5
V、“L"レベルを0Vとする。
まず、φ＝0.7V、＝4.3V、出力端子OUTが“H"レベ
ルのホールド状態を考える。この状態ではPMOSトランジ
スタ23、NMOSトランジスタ24はその各ゲートソース間電
圧が完全には零でないことによりわずかに導通している
が、入力端子INが“L"レベルならNMOSトランジスタ104
がオフ、PMOSトランジスタ22がオンになつているため、
出力端子OUTは“H"レベルを維持することができる。次
に入力端子INが“H"レベルでは、NMOSトランジスタ25が
オンになるため、弱導通のNMOSトランジスタ24をオンし
ているNMOSトランジスタ25を通して寄生容量CSの蓄積電
荷が放電され、出力端子OUTは高レベルから低いレベル
に反転してしまう。同様に、出力端子OUTが“L"レベル
のホールド状態で、入力INが“L"レベルになると、NMOS
トランジスタ25がオフ、PMOSトランジスタ22がオンにな
り、オンしているPMOSトランジスタ22と弱導通のPMOSト
ランジスタ23を通して寄生容量CSが充電され、出力は
“L"レベルから“H"レベルに反転してしまう。
このように、従来の複合回路では、その出力信号が
“L"レベルであるときも完全にlow levelではなく、即
ち、共通電位または供給電源の例えば低電位側電位に完
全には達つせず、又“H"レベルであるときも完全にhigh
levelではなく、即ち、供給電源の例えば高電位側には
達していないために、次段の回路に悪影響を与えるとい
う問題があつた。
これに対し、特開昭59-205828号公報で例えば示され
ているように、MOSトランジスタとバイポーラトランジ
スタとからなる複合回路で構成された論理回路と、この
論理回路と同一の機能を持ちかつMOSトランジスタで構
成した別の論理回路とを並列接続することにより、出力
信号が完全にlow levelまたはhigh levelになるように
構成したものがある。ところがこの回路によれば、その
入力容量が複合回路のみで構成した論理回路のそれより
増加するからこの入力容量の増加によりこの回路を駆動
するための前段の回路の速度が落ち、結局全体としての
速度が落ちるという問題があつた。更に多入力のバツフ
ア回路を構成する場合、並設するMOS論理回路を構成す
る素子の数が入力数に比例して増加するという問題もあ
つた。
本発明の目的は出力信号のレベルシフトがない、即
ち、出力信号が“L"レベルのときは完全にlow level即
ち共通電位または電源電圧の一方の電位に、又、出力信
号が“H"レベルのときは完全にhigh levelまたは電源電
圧の他方側の電位に等しくすることが可能で、かつ、大
きな容量性負荷の高速スイツチングが可能な、MOSトラ
ンジスタとバイポーラトランジスタからなる複合回路で
構成された論理回路または半導体装置を提供することに
ある。
〔問題点を解決するための手段〕
本発明の一側面に依れば、MOSトランジスタとこのMOS
トランジスタで駆動されるバイポーラトランジスタとか
らなる複合回路の出力端子に接続されて出力信号のレベ
ルを反転する論理反転手段と、ソースとドレインとが複
合回路の出力段を構成する上記各バイポーラトランジス
タのコレクタとエミツタの間に並列接続され、前記論理
反転手段の出力信号によりオン・オフ制御されるMOSト
ランジスタとを設けるようにしたものである。
〔作用〕
バイポーラトランジスタがそのベース・エミツタ電圧
に相当する電圧降下を持つて導通しているときこれをMO
Sトランジスタで完全な導通状態にするようにして、こ
れによりレベルシフトのない出力信号が得られる。
なおこの発明において完全な“L"レベルとは共通電位
または接地電位または電源に一方側の電位完全な“H"レ
ベルとは電源電圧の他方側電位のことを指す。
〔実施例〕
以下、図面に従つて本発明の実施例を説明する。
なお、クレームを含む本願明細書において言及される
“入力端子",“出力端子”及び“端子”等は集積回路上
のパターンの結合の結合点（node）を含む電気的接続用
端子と定義する。
第１図は本発明の第１の実施例を示す回路図である。
図において、26はエンハンスメント型PMOSトランジスタ
であり、ソースが端子30を介し電源＋Ｖに、ゲートが入
力端子INに接続され、ドレインはNPNトランジスタ27の
ベースに接続される。27はスイツチを形成するNPNトラ
ンジスタであり、コレクタは電源供給用端子30を介して
電源＋Ｖに、エミツタは出力端子OUTに接続される。28
は論理反転回路又はインバータであり、その入力は出力
端子OUTに接続され、出力はスイツチを形成するエンハ
ンスメント型PMOSトランジスタ29のゲートに接続され
る。PMOSトランジスタ29のソースは電源＋Ｖに接続さ
れ、ドレインは出力端子OUTに接続される。
この回路の動作は次の通りである。入力端子INが“L"
レベルのとき、PMOSトランジスタ26がオンになり、NPN
トランジスタ27もオンになる。この結果、NPNトランジ
スタ27を通して出力端子OUTに接続された容量負荷（図
示せず）が充電され、出力端子OUTのレベルは（＋Ｖ−V
BE）まで上昇する。一方、出力端子OUTのレベルが上昇
し、インバータ28の論理閾値（以下、VLTと略す）以上
になると、その出力が“L"レベルに反転し、PMOSトラン
ジスタ29がオンになる。MOSトランジスタは出力電圧に
オフセツトがないので導通状態においては実質的に電圧
降下のない電気的接続がそのドレインとソース間に形成
される。従つて、（＋Ｖ−VBE）まで上昇していた出力
レベルはPMOSトランジスタ29により＋Ｖまで充電され
る。入力端子INが、“H"レベルのとき、PMOSトランジス
タ26はオフになり、NPNトランジスタ27もオフになる。
従つて、このとき出力OUTのレベルは変化しない。
第10図は本発明の第２の実施例を示す回路図である。
図において、32はエンハンスメント型NMOSトランジスタ
であり、ドレインは出力端子OUTに、ゲートは入力端子I
Nに接続され、ソースはスイツチを形成するNPNトランジ
スタ33のベースに接続される。NPNトランジスタ33のコ
レクタは出力端子OUTに接続され、エミツタは端子31を
介して電源−Ｖに接続される。34は論理反転回路または
インバータであり、その入力は出力端子OUTに、出力は
スイツチを形成するNMOSトランジスタ35のゲートに接続
される。NMOSトランジスタ35のドレインは出力端子OUT
に接続され、ソースは電源−Ｖに接続される。
この回路の動作は次の通りである。入力端子INが“H"
レベルのとき、NMOSトランジスタ32はオンになり、NPN
トランジスタ33もオンになる。この結果、NPNトランジ
スタ33を通して容量負荷の電荷が放電され、出力端子OU
Tのレベルは（−Ｖ＋VBE）まで下降する。一方、出力端
子OUTのレベルが下降し、インバータ24のVLT以下になる
とその出力が“H"レベルに反転し、実質的に電圧降下の
ないNMOSトランジスタ35がオンになる。従つて、（−Ｖ
＋VBE）まで降下していた出力レベルは、NMOSトランジ
スタ35により−Ｖの電位まで放電される。入力端子INが
“L"レベルのとき、NMOSトランジスタ32はオフになり、
NPNトランジスタ33もオフになる。従つて、このとき、
出力端子OUTのレベルは変化しない。
第11図は本発明の第３の実施例を示す回路図である。
図において、37はエンハンスメント型NMOSトランジスタ
であり、ドレインはスイツチを形成するPNPトランジス
タ38のベースに、ゲートは入力端子INに接続され、ソー
スは端子36を介して電源−Ｖに接続される。PNPトラン
ジスタ38のエミツタは出力端子OUTに接続され、コレク
タは端子36を介して電源−Ｖに接続される。39は論理反
転回路またはインバータであり、その入力は出力端子OU
Tに接続され、出力はスイツチを形成するNMOSトランジ
スタ40のゲートに接続される。NMOSトランジスタ40のド
レインは出力端子OUTに接続され、ソースは電源−Ｖに
接続される。
この回路の動作は次のとおりである。入力端子INが
“H"レベルのとき、NMOSトランジスタ37がオンになり、
PNPトランジスタ38もオンになる。この結果、PNPトラン
ジスタ38を通して容量負荷の電荷が放電され、出力端子
OUTのレベルは（−Ｖ＋VBE）まで下降する。一方、出力
端子OUTのレベルが下がり、インバータ39のVLT以下にな
ると、その出力が“H"レベルに反転し、NMOSトランジス
タ40がオンになり実質的に電圧降下のない電気的接続が
そのドレインとソース用に形成される。従つて、（−Ｖ
＋VBE）まで下がつていた出力レベルはNMOSトランジス
タ40により−Ｖの電位まで放電される。入力端子INが
“L"レベルのとき、NMOSトランジスタ37がオフになり、
PNPトランジスタ38もオフになる。従つて、このとき出
力端子OUTのレベルは変化しない。
第12図は本発明の第４図の実施例を示す回路図であ
る。図において、41はエンハンスメント型PMOSトランジ
スタであり、ソースは端子49を介しては電源＋Ｖに、ゲ
ートは入力端子INに接続され、ドレインはNPNトランジ
スタ43（Q1）のベースに接続される。42はエンハンスメ
ント型NMOSトランジスタであり、ドレインは出力端子OU
Tに、ゲートは入力端子INに接続され、ソースはNPNトラ
ンジスタ44（Q2）のベースに接続される。PMOSトランジ
スタ41およびNMOSトランジスタ42は論理制御回路100を
形成する。NPNトランジスタ43のコレクタは端子49を介
して電源＋Ｖに、エミツタは出力端子OUTに接続され
る。NPNトランジスタ44のコレクタは出力端子OUTに接続
され、エミツタは共通電位点GNDに接続される。トラン
ジスタ43,44はスイツチ回路101を構成する。45はエンハ
ンスメント型PMOSトランジスタであり、ソースは電源＋
Ｖに、ゲートは出力端子OUTに接続され、ドレインはエ
ンハンスメント型NMOSトランジスタ46のドレインに接続
される。NMOSトランジスタ46のゲートは出力端子OUTに
接続され、ソースはGNDに接続される。MOSトランジスタ
45,46は論理反転回路102を形成する。47はエンハンスメ
ント型PMOSトランジスタであり、ソースは電源＋Ｖに、
ゲートはPMOSトランジスタ45とNMOSトランジスタ46の共
通ドレインＢに接続され、ドレインは出力端子OUTに接
続される。48はエンハンスメント型NMOSトランジスタで
あり、ドレインは出力端子OUTに、ゲートはPMOSトラン
ジスタ45とNMOSトランジスタ46の共通ドレインＢに接続
され、ソースはGNDに接続される。MOSトランジスタ47,4
8はスイツチ回路103を形成する。
この回路の動作は次のようである。入力端子INが“L"
レベルのとき、NMOSトランジスタ42はオフ、従つてNPN
トランジスタ44もオフである。一方PMOSトランジスタ41
はオンになり、NPNトランジスタ43にベース電流を供給
し、NPNトランジスタ43もオンになる。この結果、NPNト
ランジスタ43を通して容量負荷CLに充電電流が流れ、出
力端子OUTのレベルが上昇する。NPNトランジスタ43によ
る充電電流は出力端子OUTのレベルが（＋Ｖ−VBEQ1）に
達するまで流れるが、それ以後NPNトランジスタ43はカ
ツトオフになる。一方、出力レベルが十分高くなると、
PMOSトランジスタ45がオフ、NMOSトランジスタ46がオン
になるためノードＢは“L"レベルになる。その結果、PM
OSトランジスタ47はオンになり実質的に電圧降下のない
電気的接続がそのソース・ドレイン間に形成され、他方
NMOSトランジスタ48はオフになる。従つて、PMOSトラン
ジスタ47を通して負荷CLに充電電流が流れ、出力端子OU
Tは電源電圧＋Ｖと同じレベルで充電される。
次に入力端子INが“H"レベルのとき、PMOSトランジス
タ41はオフ、従つてNPNトランジスタ43もオフである。
一方、NMOSトランジスタ42はオンになり、NMOS42を通し
て、NPNトランジスタ44にベース電流が供給され、NPNト
ランジスタ44もオンになる。この結果、NPNトランジス
タ44を通して負荷CLの電荷が放電され、出力OUTのレベ
ルが下降する。NPNトランジスタ44による放電電流は出
力レベルがVBEQ2の達するまで流れるが、それ以後NPNト
ランジスタ44はカツトオフになる。一方、出力OUTのレ
ベルが十分低くなると、PMOSトランジスタ45がオン、NM
OSトランジスタ46がオフになり、ノードＢは“H"レベル
になる。その結果、PMOSトランジスタ47はオフ、NMOSト
ランジスタ48はオンになり実質的に電圧降下のない電気
的接続がそのドレインとソース間に形成される。従つ
て、負荷CLの電荷はNMOSトランジスタ48を通して放電さ
れ、出力端子OUTは接地電位又は共通電位まで下降す
る。
なお、第16図に従来回路の論理シンボル（第４図）と
区別した本回路の論理シンボルを示す。
なお、NPNトランジスタ43,44がオフする時のスイツチ
ング速度を速めるため、それぞれのベースにベース電荷
を放電するパスが必要である。この放電パスとしては受
動素子や能動素子あるいは両者を含む種々の回路が公知
であるが、本発明の本質に関わるものでないので図面上
では省略している。
第13図は、第１図の従来の複合回路と第12図の本発明
による複合回路の入出力特性を示すものである。図中、
破線は従来回路の入出力特性を示し、実線は本発明によ
る回路の入出力特性を示すものである。この第13図から
本発明の複合回路では出力の高レベルは電源電圧まで、
また低レベルはGND電圧までスイツチングすることが明
らかである。
第14図は本発明の第５の実施例を示す回路図であり、
第12図と同一部分は同一番号で示してある。図におい
て、51はエンハンスメント型PMOSトランジスタであり、
ソースが端子49を介して電源＋Ｖに、ゲートが入力端子
INに接続され、ドレインがNMOSトランジスタ52のドレイ
ン、NPNトランジスタ53のベースおよびPNPトランジスタ
54のベースに接続される。52はエンハンスメント型NMOS
トランジスタであり、ゲートが入力端子INにソースが共
通電位点GNDに接続される。P,NMOSトランジスタ51,52は
論理制御回路を形成する。NPNトランジスタ53のコレク
タは電源＋Ｖに、エミツタは出力端子OUTに接続され
る。また、PNPトランジスタ54のエミツタは出力端子OUT
に、コレクタはGNDに接続されるトランジスタ53,54はス
イツチ回路を形成する。
この回路は全体としてインバータを構成しその動作は
次のようである。
入力端子INが“L"レベルのときPMOSトランジスタ51、
NMOSトランジスタ52から成るインバータの出力が“H"レ
ベルになり、PNPトランジスタ54がオフし、NPNトランジ
スタ53がオンする。この結果、NPNトランジスタ53を通
して容量負荷CLが充電され出力端子OUTのレベルが上昇
する。NPNトランジスタ53は出力端子OUTのレベルが（＋
Ｖ−VBEQ1）まで上昇するとカツトオフになる。一方、
出力レベルが十分高くなるとPMOSトランジスタ45がオ
フ、NMOSトランジスタ46がオンになるためノードＢの電
位は“L"レベルになる。その結果、PMOSトランジスタ47
はオンしそのドレイン・ソース間に実質的に電圧降下の
ない電気的接続が形成され、他方NMOSトランジスタ48は
オフになる。従つて、PMOSトランジスタ47により負荷CL
が充電され、出力端子OUTは電源電圧＋Ｖまで上昇す
る。
次に入力端子INが“H"レベルのとき、PMOSトランジス
タ51、NMOSトランジスタ52から成るインバータの出力が
“L"レベルになり、NPNトランジスタ53はオフし、PNPト
ランジスタ54がオンする。この結果、負荷CLの電荷はPN
Pトランジスタ54を通して放電され、出力端子OUTのレベ
ルは下降する。PNPトランジスタ54による放電は出力レ
ベルがVBFQ2に達するまで行われ、以後PNPトランジスタ
54はカツトオフになる。一方、出力レベルが十分に低く
なると、PMOSトランジスタ45がオン、NMOSトランジスタ
46がオフになる。その結果、PMOSトランジスタ47がオフ
になり、NMOSトランジスタ48がオンになりそのドレイン
・ソース間に実質的に電圧降下のない電気的接続が形成
される。従つて、負荷CLの残留電荷はNMOSトランジスタ
48を通して放電され、出力レベルはGNDまで下降する。
本回路の論理シンボルは第16図で示される。
第15図は本発明の第６の実施例を示す回路図であり、
第12図と同一部分は同一番号で示している。図におい
て、61はエンハンスメント型PMOSトランジスタであり、
ソースが端子49を介して電源＋Ｖに、ゲートが入力端子
INに接続され、ドレインがNPNトランジスタ63のベース
に接続される。62はエンハンスメント型NMOSトランジス
タであり、ドレインが出力端子OUTにゲートが入力端子I
Nに接続されソースが共通電位点GNDに接続される。PMOS
トランジスタ61およびNMOSトランジスタ62は論理制御回
路を形成する。バイポーラトランジスタ63はスイツチを
形成する。PMOSトランジスタ47は別のスイツチを形成す
る。なお、NMOSトランジスタ62は論理回路および別のス
イツチの共通構成要素となつている。NPNトランジスタ6
3のコレクタは電源＋Ｖに、エミツタは出力端子OUTに接
続される。
この回路も全体としてインバータとして構成されその
動作は次の通りである。入力端子INが“L"レベルのと
き、NMOSトランジスタ62はオフ、PMOSトランジスタ61は
オンになり、NPNトランジスタ63もオンになる。この結
果、NPNトランジスタ63を通して容量負荷CLが充電さ
れ、出力端子OUTのレベルが上昇する。NPNトランジスタ
63は出力レベルが（＋Ｖ−VBEQ1）まで上昇するとカツ
トオフになる。一方、出力レベルが十分高くなるとPMOS
トランジスタ45がオフ、NMOSトランジスタ46がオンにな
るためノードＢは“L"レベルになる。その結果、PMOSト
ランジスタ47はオンになりそのドレイン・ソース間に実
質的に電圧降下のない電気的接続が形成される。従つ
て、PMOSトランジスタ47により負荷CLが充電され、出力
端子OUTは電源電圧＋Ｖまで上昇する。
次に入力端子INが“H"レベルのとき、PMOSトランジス
タ61、NPNトランジスタ63がオフになり、NMOSトランジ
スタ62がオンになりそのドレイン・ソース間に実質的に
電圧降下のない電気的接続が形成される。従つて、負荷
CLの電荷はNMOSトランジスタ62を通して放電され、出力
レベルはGNDまで低下する。このとき、PMOSトランジス
タ45はオン、NMOSトランジスタ46はオフのため、ノード
Ｂは“H"レベルになる。従つて、このとき、PMOSトラン
ジスタ47もオフである。
本回路の論理シンボルは第16図で表わされる。
上記実施例ではすべて１入力の場合を示したが多入力
もNAND,NORあるいはそれらの組合わせも自在である。
第17図は本発明の第７の実施例を示す回路図であり、
第12図と同一部分は同一番号で示してある。図におい
て、121,122はPMOSトランジスタであり、ソースが端子4
9を介して電源＋Ｖに、ゲートが入力端子IN1,IN2に、ド
レインがNPNトランジスタ43のベースに接続される。12
3,124は直列接続されたNMOSトランジスタであり、NMOS
トランジスタ123のドレインは出力ノードOUTに、ゲート
が入力端子INに接続され、NMOS124のゲートはIN2に、ソ
ースはNPNトランジスタ44のベースに接続される。PMOS
トランジスタ121,122、NMOSトランジスタ123,124は論理
制御回路を構成する。NPNトランジスタのコレクタは電
源＋Ｖに、エミツタは出力端子OUTに接続され、NPNトラ
ンジスタのコレクタは出力端子OUTに、エミツタはGNDに
接続される。
この回路は全体として２入力NAND回路を構成し、動作
は次のとおりである。入力端子IN1,IN2の少なくても一
つが“L"レベルのとき、NMOSトランジスタ123,124の少
なくとも一つがオフになり、NPNトランジスタ44もオフ
になる。
一方、PMOSトランジスタ121,122の少なくとも一つが
オンになり、NPNトランジスタ43もオンになる。この結
果、NPNトランジスタ43を通して容量負荷CLが充電さ
れ、出力端子OUTは高レベルになる。次に、入力端子IN
1,IN2の両方が“H"レベルのとき、PMOSトランジスタ12
1,122は共にオフになりNPNトランジスタ43もオフにな
る。
一方、NMOSトランジスタ123,124は、共にオンにな
り、NPNトランジスタ44もオンになる。この結果、負荷C
Lの電源はNPNトランジスタ44を通して放電され、出力端
子OUTは低レベルになる。
なお、PMOSトランジスタ45,47とNMOSトランジスタ46,
48の作用によつて出力端子OUTが電源＋ＶあるいはGNDの
レベルになる動作の説明は第12図と同じなので説明を省
略する。
第18図はこの回路の論理シンボルを示す。
第19図は本発明の第８の実施例を示す回路であり、第
12図と同一部分は同一番号で示している。図において、
131,132は直列接続されたPMOSトランジスタであり、PMO
Sトランジスタ131のソースは端子49を介して電源＋Ｖ
に、ゲートは入力IN1に接続され、PMOSトランジスタ132
のゲートは入力IN2に、ドレインはNPNトランジスタ43の
ベースに接続される。
133,134はNMOSトランジスタであり、夫々のドレイン
が出力端子に接続され、ソースがNPNトランジスタ44の
ベースに接続され、NMOSトランジスタ133のゲートは入
力IN1に、NMOSトランジスタ134のゲートは入力IN2に接
続される。PMOSトランジスタ131,132、NMOSトランジス
タ133,134は論理制御回路を構成する。NPNトランジスタ
47のコレクタは電源＋Ｖに、エミツタは出力OUTに接続
され、NPNトランジスタ44のコレクタは出力OUTに、エミ
ツタはGNDに接続される。
この回路は全体として２入力NOR回路を構成し、動作
は次のとおりである。
入力IN1,IN2の両方が“L"レベルのとき、NMOSトラン
ジスタ133,134が共にオフになり、NPNトランジスタ44も
オフになる。一方、PMOSトランジスタ131,132が共にオ
ンになり、NPNトランジスタ43もオンになる。その結
果、NPNトランジスタ43を通して容量負荷CLが充電さ
れ、出力OUTは“H"レベルになる。
次に入力IN1,IN2の少なくとも一つが“H"レベルのと
き、PMOSトランジスタ131,132の少なくとも一つがオフ
になり、NPNトランジスタ43もオフになる。
一方、NMOSトランジスタ133,134の少なくとも一つで
オンになり、NPNトランジスタ44もオンになる。その結
果、NPNトランジスタ44を通して容量負荷CLの電荷が放
電され、出力OUTは“L"レベルになる。
なお、PMOS45,47、NMOS46,48の作用によつて出力OUT
が電源＋ＶとGNDのレベルになる動作の説明は第12図と
同じなので説明を省略する。
第20図はこの回路の論理シンボルを示す。
第21図は本発明の第９の実施例を示す回路であり、第
12図，第５図と同一部分に同一番号で示す。
この回路のバイポーラNPNトランジスタ43,44、PMOSト
ランジスタ45,47、NMOSトランジスタ46,48の部分は第12
図の回路と同一であり、その他の部分も第５図と同一で
ある。
又、PMOSトランジスタ14,15、NMOSトランジスタ16,17
は論理制御回路を構成する。
この回路の論理機能も第５図と同じトライステート論
理回路であるが、PMOSトランジスタ45,47、NMOSトラン
ジスタ46,48の作用により出力OUTにレベルシフトがない
点が第14図の従来回路と異なつている。
第22図にこの回路の論理シンボルを示す。
なお、本発明のMOS駆動バイポーラ出力型レベルシフ
トレス論理回路の構成上の特徴は第12,14,17,19,21図の
実施例で明らかなようにバイポーラトランジスタを駆動
するMOS論理制御回路部の論理が変わつてもPMOS45,47、
NMOS46,48からなる出力のレベルシフトを補償する部分
の構成は変わらないことである。以上の説明から明らか
なように本発明によれば出力信号から電源電位から接地
電位または共通電位まで実質的に完全にスイツチングさ
せることができる。しかも、そのスイツチングは高速で
行うことができる。
第23図は本発明の第10の実施例を示す。図において、
160は信号バスである。164,165は信号バス160から信号
を受ける論理ゲート回路である。161は第21図に示した
レベルシフトしストライステート論理回路であり、制御
信号▲▼,E1により入力I1を信号バス160に出力す
る。162,163は第５図に示したような出力にレベルシフ
トのあるトライステート論理回路である。
この実施例によれば、レベルシフトレストライステー
ト論理回路１ケと複数のレベルシフトのあるトライステ
ート回路で信号バス160を駆動することにより、信号バ
ス160にはレベルシフトのない信号が得られる。
例えばレベルシフトのあるトライステート論理回路16
2または163が信号バス160を駆動するとき、レベルシフ
トレストライステート論理回路161のレベルシフト補償
部（第15図のPMOS45,47、NMOS46,48）が作用して信号バ
ス160にはレベルシフトのない信号が得られる。
したがつて、本実施例によればトライステート論理回
路162,163はトライステート論理回路161より素子数の少
い回路で構成することができるため、より少い素子面積
でレベルシフトのないバス信号が得られるという効果が
有る。レベルシフトのないバス信号はバスの信号を受け
るとる論理回路のゲート駆動信号を減衰させないために
また、消費電力を増大させないためにも重要である。
第24図は本発明の第11の実施例である。図において、
171,172はレベルシフトのないMOS駆動バイポーラ出力論
理回路であり、173,174,175はトライステート出力バツ
フア回路、176,177,178は集積回路チツプから外部端子
に出力を導出するためのパツドである。トライステート
出力バツフア173,174,175は論理回路171,172の出力信号
により入力信号IN1,IN2,INnをパツド176,177,178に出力
するか否かが制御される。
トライステート出力バツフアの性能指標の一つは駆動
信号EN,▲▼が入力されてからOUT1,OUT2,……OUTn
に信号が伝達されるまでの遅延時間であり、駆動回路17
1,172での遅延時間を短くすることが重要でる。トライ
ステート出力バツフアの典型的な適用例はマイクロプロ
セツサのデータバス出力であり、８ビツト,16ビツトま
たは32ビツトが同時にためされる。このため、駆動回路
171,172は同時に多数のトライステートバツフアを駆動
する必要があり、トライステートバツフアの入力容量や
長い配線のため大きい負荷を駆動することになる。した
がつてこのような大きな負荷を高速で駆動するためにバ
イポーラ出力型の論理回路171,172は極めて有効であ
る。
トライステート出力バツフアの性能指標の他の一つは
出力が高インピーダンス状態のとき電源から出力端子へ
のあるいは出力端子からGNDへのリーク電流が小さいこ
とである。リーク電流を小さくするには高インピーダン
スを指示する駆動信号EN,▲▼が付勢されたとき、
トライステート出力バツフア回路の電流から出力端子へ
のバスと出力端子からGNDへのバスを完全に遮断しなけ
ればならない。このためには駆動回路171,172はレベル
シヤフトのない論理回路であることが不可欠である。
第25図は本発明の第12の実施例を示す。図において、
180はMOS駆動バイポーラ出力型のレベルシフトレス論理
回路であり、その出力はNMOS181,182,183のゲートに共
通に接続され、これらをオン・オフ制御する。NMOS181,
182,183の夫々のドレインとソースは種々の回路を構成
するために必要な所定のノードに接続される。本実施例
では駆動回路180は多数のゲートを高速に駆動するため
にMOS駆動バイポーラ出力型論理回路が好適であり、さ
らに、NMOSトランジスタ181,182,183を完全にオフさせ
るために少なくともその低レベル出力にレベルシフトの
ない事が重要である。
第26図は本発明の第13の実施例を示す。図において、
190はMOS駆動バイポーラ出力型のレベルシフトレス論理
回路であり、その出力はPMOS191,192,193のゲートに共
通接続され、これらをオン・オフ制御する。PMOSトラン
ジスタ191,192,193の夫々のソースとドレインは種々の
回路を構成するために必要な所定のノードに接続され
る。本実施例では駆動回路190に多数のゲートを高速に
駆動するためにMOS駆動バイポーラ出力型論理回路が好
適であり、さらに、PMOSトランジスタ191,192,193を完
全にオフさせるために少なくともその高レベル出力にレ
ベルシフトのない事が重要である。
第27図は本発明の第14の実施例を示す。図において、
200はMOS駆動バイポーラ出力型のレベルシフトレス論理
回路であり、その出力にPMOS201,202,203、NMOS204,20
5,206のゲートに共通接続され、これらをオン，オフ制
御する。PMOS201,202,203、NMOS204,205,206のソースと
ドレインは種々の回路を構成するために必要な所定のノ
ードに接続される。本実施例では駆動回路200は多数の
ゲートを高速に駆動するためにMOS駆動、バイポーラ出
力型論理回路が好適であり、さらにPMOSトランジスタ20
1,202,203を完全にオフさせるために少なくともその高
レベル出力にレベルシフトのない事が重要であり、同様
にNMOSトランジスタ204,205,206を完全にオフさせるた
めにその低レベル出力にレベルシフトのない事が重要で
ある。
第28図は本発明の第15の実施例を示す。図において、
210,211にMOS駆動バイポーラ出力型のレベルシフトレス
論理回路であり、その出力は212,213で代表される１ビ
ツトのダイナミツクラツチ回路の複数個駆動する。ダイ
ナミツクラツチ212は１ケのクロツクドインバータ214と
１ケのインバータ216で構成されており、このラツチを
ｎビツト、２段分設ける事により、本実施例ではｎビツ
ト２段のダイナミツクシフトレジスタが構成されてい
る。
本実施例では駆動回路210,211は多数のダイナミツク
ラツチを高速に駆動するためにMOS駆動バイポーラ出力
型論理回路が好適であり、さらに、第７図のダイナミツ
クラツチ回路の例で説明したようにその高レベル出力，
低レベル出力の両方にレベルシフトのない事が重要であ
る。
第29図は本発明の第16の実施例を示す。この実施例も
第21図の実施例と同じくｎビツト、２段のダイナミツク
シフトレジスタを構成しており、第21図のクロツクドイ
ンバータ214,215が第22図ではNMOSトランジスタ226、PM
OSトランジスタ228からなる相補スイツチとNMOSトラン
ジスタ227、PMOSトランジスタ229からなる相補スイツチ
に置き変わつている点が異なつている。
本実施例でも駆動回路220,221は多数のダイナミツク
ラツチを高速に駆動するにMOS駆動バイポーラ出力型論
理回路が好適であり、さらに、その高レベル出力，低レ
ベル出力の両方にレベルシフトのない事が重要である。
第30図は本発明の第17の実施例であるレジスタフアイ
ルの構成図である。図において、230,231はMOS駆動バイ
ポーラ出力型のレベルシフトレス論理回路、232,233は
インバータ、236はインピーダンス素子によるフイード
バツク手段であり、232,235,236で１ビツトのメモリを
構成する。234は書込み制御用のエンハンスメント型NMO
Sトランジスタであり、書込み信号WRが“H"レベルのと
きデータ線B0のデータをメモリに書込み、“L"レベルの
ときはオフである。235は読出し制御用のエンハンスメ
ント型NMOSトランジスタであり、読出し信号RDが高レベ
ルのときメモリの内容をデータ線B0に読出し、“L"レベ
ルのときはオフである。
本実施例では駆動回路230,231は234,235で代表される
多数のMOSゲートを高速に駆動するためにMOS駆動バイポ
ーラ出力型論理回路が好適である。さらに、少なくとも
その低レベル出力に、レベルシフトのないことが重要で
ある。もし、レベルシフトがあるとNMOSトランジスタ23
4,235で代表されている本来オフであるべき多数の書込
み制御用と読出し制御用のNMOSが弱オンの状態にとどま
るためデータ線B0，B1，……Bnの電位を変化させデータ
線センス回路（図示されていない）を誤動作させる危険
性が増大する。
第31図は本発明の第18の実施例であるスタテイツクRA
Mの構成図である。図において、240はMOS駆動バイポー
ラ出力型レベルシフトレス論理回路でありリード線W0を
駆動する。241は正帰還型インバータからなるメモリと
ワード線W0によりオン・オフ制御される書込み、読出し
制御用のエンハンスメント型NMOSトランジスタ247,248
からなる １ビツトのメモリセルである。
また、242,243はデータ線BU,▲▼をプリチヤージ
するMOSトランジスタ、244,245は列選択用のMOSトラン
ジスタ、246はセンス回路である。
本実施例ではワード線駆動回路240は247,248で代表さ
れる多数のMOSゲートを高速に駆動するためにMOS駆動バ
イポーラ出力型論理回路が好適であり、さらに、NMOS24
7,248で代表される書込み、読出し制御用のNMOSを完全
にオフにするために少なくともその低レベル出力にレベ
ルシフトのないことが重要である。
もし、レベルシフトがあると本来オフであるべき多数
のNMOSが弱オンの状態にとどまり、ビツト線B0,▲
▼の電位を変化させセンス回路246を誤動作させる危険
性が増大する。
第32図は本発明の第19の実施例であるダイナミツクRA
Mの構成図である。図において、250はMOS駆動バイポー
ラ出力型のレベルシフトレス論理回路であり、ワード線
W0を駆動する。251はワード線W0の信号によつてオン・
オフ制御されるエンハンスメント型MOSスイツチ、252は
１ビツトの情報を記憶するキヤパシタであり、251と252
で１ビツトのダイナミツクメモリが構成される。254は
センス回路であり、ダミーセル255の出力R0とビツト線B
0の信号を差動的に検出する。
本実施例ではワード線駆動回路250は251で代表される
多数のNMOSゲートを高速に駆動するためにMOS駆動バイ
ポーラ出力型の論理回路が好適であり、さらに、上記多
数のNMOSを完全にオフにするために少なくともその低レ
ベル出力にレベルシフトのないことが重要である。
もしレベルシフトがあると本来オフであるべき多数の
NMOSが弱オンの状態にとどまり、ビツト線B0,B1,……Bn
の電位を変化させセンス回路254を誤動作させる危険性
が増大する。
第33図は本発明の第20の実施例であるROMの構成図で
ある。図において260はMOS駆動バイポーラ出力型のレベ
ルシフト論理回路であり、リード線W0を駆動する。261
はワード線W0によつてオン・オフ制御されるエンハンス
メント型NMOSであり、ゲートに高レベル信号が与えられ
たときこのMOSがビツト線B0に能動的に結合されるか否
かで情報の“1",“0"を記憶する。262はビツト線プリチ
ヤージ用のMOS、263は列選択用のMOS、264はセンス回路
である。
本実施例ではワード線駆動回路260は261で代表される
多数のNMOSゲートを高速に駆動するためにMOS駆動バイ
ポーラ出力型の論理回路が好適であり、さらに多数のNM
OSを完全にオフにするために少なくともその低レベル出
力にレベルシフトのないことが重要である。
もし、レベルシフトがあると本来オフであるべき多数
のNMOSが弱オンの状態にとどまり、ビツト線B0,B1,……
Bnの電位を変化させセンス回路264を誤動作させる危険
性が増大する。
なお、以上の実施例で述べたMOS駆動バイポーラ出力
型論理回路は高負荷を高速で駆動するという目的から２
μｍ以下の微細化MOSとそれに見合つた微細化高性能バ
イポーラトランジスタの組合せが必要であり、従来のNM
OSプロセスによるラテラルNPNトランジスタやWELL構造
をそのまま利用したバーケカルNPNトランジスタなどの
低性能バイポーラトランジスタではその目的が達成でき
ない事に留意しなければならない。
すなわち、MOS駆動バイポーラ出力型論理回路はMOSの
駆動電流をバイポーラのカレントゲインにより増幅し
て、高負荷を大電流で充放電するものであるが、第34図
に示すように、低性能のバイポーラトランジスタ＃１は
周波数1でカレントゲインが１になり、もはやバイポ
ーラトランジスタとしての増幅作用をしなくなりバイポ
ーラトランジスタによる負荷の高速充放電は期待できな
くなる。
第35図は本発明のMOS駆動バイポーラ出力型論理回路
に適用されるデバイス断面構造を示す。
図において280はＰ基板であり、Ｐ＋埋込み層282が形
成され、その上にＮエピ（エピタキシヤル）層283とＰ
エピ層284が形成される。
PNPトランジスタはＰ基板280をコレクタ、Ｎエピ層28
3をベース、Ｐ＋拡散層288をエミツタとして形成され
る。
NMOSトランジスタはＰエピ層284を基板としてＮ＋拡
散層286によりドレイン，ソースが形成され、ポリシリ
コン289でゲートが形成される。PMOSトランジスタはＮ
エピ層283を基板としてＰ＋拡散層288によりドレイン，
ソースが形成され、ポリシリコン289でゲートが形成さ
れる。
NPNトランジスタはＮエピ層283をコレクタ、Ｐベース
拡散層285をベース、Ｎエミツタ拡散層287をエミツタと
したコレクタ分離型（inolate）のたて型NPNである。こ
のデバイス構造によりエミツタ幅２μｍ以下の細加工で
Tが数GHE以上の高性能バイポーラトランジスタが得ら
れる。
〔発明の効果〕
本発明によれば、出力信号のレベルシフトがなく、か
つ、大きな容量性負荷の高速スイツチングが可能な、MO
Sトランジスタバイポーラトランジスタからなる複合回
路からなる半導体装置を得ることができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す回路図、第２図，
第３図はそれぞれ従来の複合回路の一例を示す回路図、
第４図は第２図，第３図，第９図の回路のシンボルを示
す図、第５図は従来の複合回路の他の例を示す回路図、
第６図は第５図の回路のシンボルを示す図、第７図はク
ロツクドインバータ回路の一例を示す回路図、第８図は
第７図の回路のシンボルを示す図、第９図は従来の複合
回路の一例を示す回路図、第10図，第11図，第12図はそ
れぞれ本発明の第2,第3,第４の実施例を示す回路図、第
13図は第12図の回路の入出力特性図，第14図，第15図は
それぞれ本発明の第5,6の実施例を示す回路図、第16図
は第12図，第14図及び第15図の回路のシンボルを示す
図、第17図は本発明の第７の実施例を示す回路図、第18
図は第17図の回路のシンボルを示す図、第19図は本発明
の第８の実施例を示す回路図、第20図は第19図の回路の
シンボルを示す図、第21図は本発明の第９の実施例を示
す図、第22図は第21図の回路のシンボルを示す図、第23
図から第33図はそれぞれ第10から第20の実施例の回路を
示す図、第34図は本発明を説明するに有用な図、第35図
は本発明による複合回路のデバイス構造断面図である。 26,29……PMOSトランジスタ、27,33……NPNトランジス
タ、28,34,39……インバータ、32,35,37,40……NMOSト
ランジスタ、38……PNPトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 (56)参考文献 特開 昭53−87187（ＪＰ，Ａ) 特開 昭54−90941（ＪＰ，Ａ) 特開 昭59−205828（ＪＰ，Ａ) 特開 昭56−165421（ＪＰ，Ａ) 特開 昭53−68967（ＪＰ，Ａ) 特開 昭56−115038（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】コレクタまたはエミッタの一方が所定の電
    位を有する端子部に、他方が出力端子部に接続されたバ
    イポーラトランジスタと、 前記バイポーラトランジスタを駆動する少なくとも１つ
    のMOSトランジスタと、 前記出力端子部の信号を反転する論理反転手段と、 ソースとドレインが前記バイポーラトランジスタのコレ
    クタ・エミッタ間に並列接続され、ゲートが前記論理反
    転手段の出力部に接続され、前記論理反転手段の出力信
    号によってオン・オフ制御されるMOSトランジスタと を備えたことを特徴とする半導体集積回路装置。
  2. 【請求項２】特許請求の範囲第１項において、 前記少なくとも１つのMOSトランジスタのソースまたは
    ドレインの一方は前記バイポーラトランジスタのベース
    に、他方は前記所定の電位を有する端子部または前記出
    力端子部に接続されることを特徴とする半導体集積回路
    装置。
  3. 【請求項３】第１の電位を有する第１の端子部と、 第２の電位を有する第２の端子部と、 少なくとも１つの第１の入力信号を受ける入力端子部
    と、 出力信号を出力する出力端子部と、 MOSトランジスタを含み、前記第１の入力信号に応答し
    て少なくとも１つの第１の信号を出力する第１の手段
    と、 バイポーラトランジスタを含み、前記第１の信号に応答
    して前記第１の端子部と前記出力端子部との間または前
    記第２の端子部と前記出力端子部との間に第１の電気的
    接続を形成する第１のスイッチ手段と、 前記出力端子部に接続されて、前記出力信号のレベルを
    反転し、反転信号を出力する論理反転手段と、 ゲートが前記論理反転手段の出力部に接続されたMOSト
    ランジスタを含み、前記第１のスイッチ手段に接続さ
    れ、前記反転信号に応答し、前記第１の電気的接続に並
    列に実質的に電圧降下のない第２の電気的接続を形成す
    る第２のスイッチ手段と を有することを特徴とする半導体集積回路装置。
  4. 【請求項４】特許請求の範囲第３項において、 前記第１のスイッチ手段は、コレクタが前記第１の端子
    部に、エミッタが前記出力端子部にそれぞれ接続された
    第１のNPNトランジスタと、コレクタが前記出力端子部
    に、エミッタが前記第２の端子部にそれぞれ接続された
    第２のNPNトランジスタとを含み、 前記第１の手段は少なくとも２つのPMOSトランジスタと
    少なくとも１つのNMOSトランジスタとを有し、前記少な
    くとも１つの第１の信号として第２の信号を出力する少
    なくとも１つの論理制御回路を含み、前記第１及び第２
    のNPNトランジスタが前記第２の信号で相補的に駆動さ
    れる半導体集積回路装置。
  5. 【請求項５】特許請求の範囲第４項において、 前記第１の手段は、前記少なくとも１つの第１の信号に
    加え、第２の入力信号と、該第２の入力信号と逆極性の
    第３の入力信号とを受け、 前記論理制御回路は、前記第１のNPNトランジスタのベ
    ースに接続されて前記第１の入力信号に応答し前記第１
    のNPNトランジスタを駆動するPMOS論理制御回路と、前
    記第１のNPNトランジスタのベースに該PMOS論理制御回
    路と直列に接続され前記第２の入力信号によって導通状
    態が制御されるPMOSスイッチと、前記第２のNPNトラン
    ジスタのベースに接続されて前記第１の入力信号に応答
    し前記第２のNPNトランジスタを駆動するNMOS論理制御
    回路と、前記第２のNPNトランジスタのベースに該NMOS
    論理制御回路と直列に接続され前記第３の入力信号によ
    って導通状態が制御されるNMOSスイッチとを含み、前記
    第１及び第２のNPNトランジスタが前記第２及び第３の
    入力信号に応答し同時にオンまたはオフに制御されるこ
    とを特徴とする半導体集積回路装置。
  6. 【請求項６】特許請求の範囲第４項において、 前記半導体集積回路装置は、ワード線の信号によりオン
    ・オフ制御される１つのNMOSが情報の読出し時にデイジ
    ツト線に能動的に結合されるか否かで情報の“0",“1"
    を記憶する１ビットのメモリを単位として構成される複
    数ビットのROMの、前記ワード線の信号として少なくと
    も低レベル出力にレベルシフトのない信号を供給するこ
    とを特徴とする半導体集積回路装置。
  7. 【請求項７】第１の電位を有する第１の端子部と、 第２の電位を有する第２の端子部と、 少なくとも１つの第１の入力信号を受ける入力端子部
    と、 出力信号を出力する出力端子部と、 コレクタが前記第１の端子部に、エミッタが前記出力端
    子部に接続されるバイポーラトランジスタと、 ゲートが前記入力端子部に接続され、前記入力信号に応
    じて、前記第１の端子部と前記バイポーラトランジスタ
    のベースとの電流路を形成し、前記バイポーラトランジ
    スタをオン状態にする少なくとも１つの電界効果トラン
    ジスタと、 前記入力端子部に接続され、前記入力信号に応じて、前
    記バイポーラトランジスタのスイッチング動作に対して
    相補的に前記出力端子部と前記第２の端子部との電流路
    を形成するスイッチング部と、 前記出力端子部に接続されて、前記出力信号のレベルを
    反転し、反転信号を出力する反転部と、 前記出力端子部と前記第１の端子部との間に接続され、
    前記反転信号に応じて前記第１の端子部から前記出力端
    子部への電流路を形成し、前記出力信号の電位を実質的
    に前記第１の電位と等しくするフル振幅部とを有するこ
    とを特徴とする半導体集積回路装置。
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