JPS5986923A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5986923A JPS5986923A JP57197372A JP19737282A JPS5986923A JP S5986923 A JPS5986923 A JP S5986923A JP 57197372 A JP57197372 A JP 57197372A JP 19737282 A JP19737282 A JP 19737282A JP S5986923 A JPS5986923 A JP S5986923A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- transistor
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係シ、特にインバータ回路、メモ
リ回路として高速駆動可能な半導体装置に関する。
リ回路として高速駆動可能な半導体装置に関する。
従来のＣＭＯＳインバータ回路を第１図に示す。
ＰチャンネルのＭＯ８形電界効果トランジスタＦＰ１と
ＮチャンネルのＭＯ８形電界効果トランジスタＦＮ工と
を基準電源ＶｃｃとＶａ ａの間に直列に接続し、これ
らのゲートを共通接続して入力端子に接続し、ドレイン
を共通接続して出力端子に接続している。
ＮチャンネルのＭＯ８形電界効果トランジスタＦＮ工と
を基準電源ＶｃｃとＶａ ａの間に直列に接続し、これ
らのゲートを共通接続して入力端子に接続し、ドレイン
を共通接続して出力端子に接続している。
しかしながらサファイヤ基板上にシリコン単結晶を気相
成長させて０Ｍ０８回路を形成するいわゆるシリコン・
オン・サファイヤ技術（ＳＯＳ技術）によシこのＣＭＯ
Ｓインバータ回路を形成した場合、サファイヤ基板が逆
バイアスされる浮遊基板効果のため大きな駆動能力が得
られずスイッチング速度が低下するという問題があった
。
成長させて０Ｍ０８回路を形成するいわゆるシリコン・
オン・サファイヤ技術（ＳＯＳ技術）によシこのＣＭＯ
Ｓインバータ回路を形成した場合、サファイヤ基板が逆
バイアスされる浮遊基板効果のため大きな駆動能力が得
られずスイッチング速度が低下するという問題があった
。
また第２図に示すような駆動能力の改善を図ったＢｊ−
０Ｍ０８回路がある。直列に接続されたＰチャンネルの
ＭＯ８形電界効果トランジスタＦＮ１のドレインを共通
接続して入力端子に接続し、ゲートを共通接続して出力
端子に接続する。ＰＮＰ形バイポーラトランジスタＨＰ
工とＮＰＮｉバ・イボーラトランジスタＢＮ□とが直列
に接続され、共通接続されたコレクタが出力端子に接続
されている。
０Ｍ０８回路がある。直列に接続されたＰチャンネルの
ＭＯ８形電界効果トランジスタＦＮ１のドレインを共通
接続して入力端子に接続し、ゲートを共通接続して出力
端子に接続する。ＰＮＰ形バイポーラトランジスタＨＰ
工とＮＰＮｉバ・イボーラトランジスタＢＮ□とが直列
に接続され、共通接続されたコレクタが出力端子に接続
されている。
基準電源Ｖｃｃと■ｌｌａはそれぞれバイポーラトラン
ジスタＢＰ□とＢＮ□のエミッタに接続され、ベースは
それぞれ電界効果トランジスタＦＰ□とＦ、ｌ′Ｊエノ
ソースに接続されている。このＢｉ−０Ｍ０８回路は入
力と出力とが逆のレベルとなシインバータ回路を構成し
ている。しかしながらとのＢｉ−Ｃ’ＭＯ３Ｉｉ路にお
いて入力が反転した場合、バイポーラトランジスタＢＰ
１ｔ−たはＢＮ□のベース電流が流れるが、出力信号の
レベルが完全にＶａｎまたはＶｃｃになる前にこれら電
界効果トランジスタＦＰ１ｉりｌｄ、ＦＮ□のしきい領
分な残した状態でベース電流が流れなくなシ、その結果
として出力信号がＶａａまたはＶｃｃに完全にならない
という問題があった。
ジスタＢＰ□とＢＮ□のエミッタに接続され、ベースは
それぞれ電界効果トランジスタＦＰ□とＦ、ｌ′Ｊエノ
ソースに接続されている。このＢｉ−０Ｍ０８回路は入
力と出力とが逆のレベルとなシインバータ回路を構成し
ている。しかしながらとのＢｉ−Ｃ’ＭＯ３Ｉｉ路にお
いて入力が反転した場合、バイポーラトランジスタＢＰ
１ｔ−たはＢＮ□のベース電流が流れるが、出力信号の
レベルが完全にＶａｎまたはＶｃｃになる前にこれら電
界効果トランジスタＦＰ１ｉりｌｄ、ＦＮ□のしきい領
分な残した状態でベース電流が流れなくなシ、その結果
として出力信号がＶａａまたはＶｃｃに完全にならない
という問題があった。
本発明は上記事情を考慮してなされたもので、出力信号
の電位が完全に基準電源の電位となシ、高速駆動可能な
半導体装置を提供することな目的とする。
の電位が完全に基準電源の電位となシ、高速駆動可能な
半導体装置を提供することな目的とする。
上記目的を達成するために本発明は、
ソースが第１の基準電源に接続され、ゲートが入力端子
に接続され、ドレインが出力端子に接続された第１導電
型の第１のｉｔ電界効果トランジスタ、 ベースが前記第１の電界効果トランジスタの基板部に接
続され、エミッタおよびコレクタがそれぞれ前記第１の
電界効果トランジスタのソースおよびドレインに接続さ
れた第１導電盤の第１のバイポーラトランジスタと、 ソースが前記第７の電界効果トランジスタの基板部に接
続され、ゲートが前記出力端子に接続され、ドレインが
前記入力端子に接続されたｍｌ導電型の第２の電界効果
トランジスタと、ソースが第２の基準電源に接続され、
ゲートが前記入力端子に接続され、ドレインが前記出力
端子に接続された第λ導電型ｐ第３の輩界効果トランジ
スタと、 ベースが前記第３の電界効果トランジスタの基板部に接
続され、エミッタおよびコレクタがそれぞれ前記側３の
電界効果トランジスタのソースおよびドレインに接続さ
れた第２等電型の第２のバイポーラトランジスタと、 ソースが前記第３の電界効果トランジスタの基板部に接
続され、ゲートが前記出力端子に接続され、ドレインが
前記入力端子に接続された第２導電型の第≠の堀界効呆
トランジスタとを備えて成る半導体装置として構成した
ものである。
に接続され、ドレインが出力端子に接続された第１導電
型の第１のｉｔ電界効果トランジスタ、 ベースが前記第１の電界効果トランジスタの基板部に接
続され、エミッタおよびコレクタがそれぞれ前記第１の
電界効果トランジスタのソースおよびドレインに接続さ
れた第１導電盤の第１のバイポーラトランジスタと、 ソースが前記第７の電界効果トランジスタの基板部に接
続され、ゲートが前記出力端子に接続され、ドレインが
前記入力端子に接続されたｍｌ導電型の第２の電界効果
トランジスタと、ソースが第２の基準電源に接続され、
ゲートが前記入力端子に接続され、ドレインが前記出力
端子に接続された第λ導電型ｐ第３の輩界効果トランジ
スタと、 ベースが前記第３の電界効果トランジスタの基板部に接
続され、エミッタおよびコレクタがそれぞれ前記側３の
電界効果トランジスタのソースおよびドレインに接続さ
れた第２等電型の第２のバイポーラトランジスタと、 ソースが前記第３の電界効果トランジスタの基板部に接
続され、ゲートが前記出力端子に接続され、ドレインが
前記入力端子に接続された第２導電型の第≠の堀界効呆
トランジスタとを備えて成る半導体装置として構成した
ものである。
更に本発明は、ドレインが前記入力端子に接続され、ベ
ースが制御端子に接続された転送ゲート用電界効果トラ
ンジスタを更に備えてなる半導体装置として構成したも
のである。
ースが制御端子に接続された転送ゲート用電界効果トラ
ンジスタを更に備えてなる半導体装置として構成したも
のである。
本発明の第１の実施例による半導体装置を第３図に示す
。全体としてインバータ回路を構成している。基準電源
ＶｃｃとＶｓｓＯ間にＰチャンネルのＭＯ８形電界効果
トランジスタＦ’Ｐ１、ととＮチャンネルのＭＯ８形電
界効果−トランジスタＦＮｕとをドレインを共通接続し
て直列に配する。入力端子はこれら電界効果トランジス
タＥＰ１□とＦＮｕのゲートに接続され、共通接続され
た電界効果トランジスタＦＰ工、とＦ’Ｎ工、のドレイ
ンは出力端子に接続されている。ＰＮＰ形バイポーラト
ランジスタＢＰ１、はＰチャンネルのＭＯ８形電界効果
トランジスタＦＰ工、とそれぞれエミッタとソースおよ
びコレクタとドレインを接続して並列に配置され、バイ
ポーラトランジスタＢＰよ、のベースは電界効果トラン
ジスタＦＰ１□の基板部に接続される。同様にＮＰＮ形
のバイポーラトランジスタＢＮ□、ばＮチャンネルのＭ
Ｏ８形電界効果トランジスタＦＮｕとそれぞれエミッ
タとソース訃よびコレクタとドレインを接続して並列し
て配置し、ベースは電界効果トランジスタＦＮよ、の基
板部に接続される。またＰチャンネルのＭＯ８形電界効
果トランジスタＦＰ□２は、そのソースを電界効果トラ
ンジスタＦＰ工□の基板部に接続し、そのゲートを電界
効果トランジスタＦＰ工□のドレインに接続する。同様
にＮチャンネルのＭＯ８形電界効果トランジスタＦＮ１
２は、そのソースを電界効果トランジスタＦＮ１□の基
板部に接続し、そのゲートを電界効果トランジスタＦＮ
□１のドレインに接続する。これら電界効果トランジス
タＦＰ２とＦＮ１２のドレインは共通接続され入力端子
に接続されている。
。全体としてインバータ回路を構成している。基準電源
ＶｃｃとＶｓｓＯ間にＰチャンネルのＭＯ８形電界効果
トランジスタＦ’Ｐ１、ととＮチャンネルのＭＯ８形電
界効果−トランジスタＦＮｕとをドレインを共通接続し
て直列に配する。入力端子はこれら電界効果トランジス
タＥＰ１□とＦＮｕのゲートに接続され、共通接続され
た電界効果トランジスタＦＰ工、とＦ’Ｎ工、のドレイ
ンは出力端子に接続されている。ＰＮＰ形バイポーラト
ランジスタＢＰ１、はＰチャンネルのＭＯ８形電界効果
トランジスタＦＰ工、とそれぞれエミッタとソースおよ
びコレクタとドレインを接続して並列に配置され、バイ
ポーラトランジスタＢＰよ、のベースは電界効果トラン
ジスタＦＰ１□の基板部に接続される。同様にＮＰＮ形
のバイポーラトランジスタＢＮ□、ばＮチャンネルのＭ
Ｏ８形電界効果トランジスタＦＮｕとそれぞれエミッ
タとソース訃よびコレクタとドレインを接続して並列し
て配置し、ベースは電界効果トランジスタＦＮよ、の基
板部に接続される。またＰチャンネルのＭＯ８形電界効
果トランジスタＦＰ□２は、そのソースを電界効果トラ
ンジスタＦＰ工□の基板部に接続し、そのゲートを電界
効果トランジスタＦＰ工□のドレインに接続する。同様
にＮチャンネルのＭＯ８形電界効果トランジスタＦＮ１
２は、そのソースを電界効果トランジスタＦＮ１□の基
板部に接続し、そのゲートを電界効果トランジスタＦＮ
□１のドレインに接続する。これら電界効果トランジス
タＦＰ２とＦＮ１２のドレインは共通接続され入力端子
に接続されている。
このようにして構成された半導体装置の動作を説明する
。入力端子のレベルを０（Ｖ）からＶｃｃ〔■〕に変化
させると、出力端子のレベルは最初は依然としてＶｃｃ
（Ｖ ）のままであるからＮチャンネルのＭＯ８形電
界効果トランジスタＦＮ１２は導通しておシ、入力端子
から電界効果トランジスタＦＮ１２を介してバイポーラ
トランジスタＢＮ１１ のベース電流が供給されバイポ
ーラトランジスタＢＮ、。
。入力端子のレベルを０（Ｖ）からＶｃｃ〔■〕に変化
させると、出力端子のレベルは最初は依然としてＶｃｃ
（Ｖ ）のままであるからＮチャンネルのＭＯ８形電
界効果トランジスタＦＮ１２は導通しておシ、入力端子
から電界効果トランジスタＦＮ１２を介してバイポーラ
トランジスタＢＮ１１ のベース電流が供給されバイポ
ーラトランジスタＢＮ、。
は導通する。出力端子の電圧は入力端子のレベルが上昇
するにつれて低下し、ついには電界効果トランジスタＦ
ＮＬ２のしきい値′は圧以下になるとこの電界効果トラ
ンジスタＦＮ１２は遮断し、バイポーラトランジスタＢ
Ｎ□、へのベース亀流が供給されなくなる。しかし電界
効果トランジスタＦＮｕは入力端子のレベルの上昇によ
シ導孟し出力電圧を０（Ｖ）とする。このとき、電界効
果トランジスタＦＰｕは入力端子のレベル上昇によシ遮
断し、電界効果トランジスタＦＰ１２！ｒ−１導通しす
る。このためバイポーラトランジスタＢＰｕはベースと
エミッタとが同電位となシ遮断する。このようにして出
力端子の電位は反転して完全に０（Ｖ）となる。
するにつれて低下し、ついには電界効果トランジスタＦ
ＮＬ２のしきい値′は圧以下になるとこの電界効果トラ
ンジスタＦＮ１２は遮断し、バイポーラトランジスタＢ
Ｎ□、へのベース亀流が供給されなくなる。しかし電界
効果トランジスタＦＮｕは入力端子のレベルの上昇によ
シ導孟し出力電圧を０（Ｖ）とする。このとき、電界効
果トランジスタＦＰｕは入力端子のレベル上昇によシ遮
断し、電界効果トランジスタＦＰ１２！ｒ−１導通しす
る。このためバイポーラトランジスタＢＰｕはベースと
エミッタとが同電位となシ遮断する。このようにして出
力端子の電位は反転して完全に０（Ｖ）となる。
逆に入力端子の電位がＶｃｃ （Ｖ）からｏ（ｖｌに変
化した場合の動作を説明する。出力端子の電位は最初は
０（Ｖ）のままであるからＰチャンネルのＭＯ８形電界
効果トランジスタＦＰ１２は導通してお広入力端子へこ
の゛電界効果トランジスタＦＰ１２を介してバイポーラ
トランジスタＢＰｕのベースからペース電流が流れ出し
バイポーラトランジスタＥＰ□、は導通する。出力端子
の電圧は、入力端子の電圧が低下するに従って上昇し、
ついにＶｃｃ−ＶＴＨ（Ｖ 〕（ただしＶＴＲは電界効
果トランジスタＦＰ１２のしきい値電圧）以上になると
、この電界効果トランジスタＴＰ１２は連断し、バイポ
ーラトランジスタＢＰよ、からのペース電流が流出でき
なくなるためバイポーラトランジスタＢＰよ、は遮断す
る。し；６）ＬＰチャンネルのＭＯ８′＠電界効果トラ
ンジスタＦＮよ、は導通して、出力端子の電圧Ｖｃｃ（
Ｖ）へ引き上げる。
化した場合の動作を説明する。出力端子の電位は最初は
０（Ｖ）のままであるからＰチャンネルのＭＯ８形電界
効果トランジスタＦＰ１２は導通してお広入力端子へこ
の゛電界効果トランジスタＦＰ１２を介してバイポーラ
トランジスタＢＰｕのベースからペース電流が流れ出し
バイポーラトランジスタＥＰ□、は導通する。出力端子
の電圧は、入力端子の電圧が低下するに従って上昇し、
ついにＶｃｃ−ＶＴＨ（Ｖ 〕（ただしＶＴＲは電界効
果トランジスタＦＰ１２のしきい値電圧）以上になると
、この電界効果トランジスタＴＰ１２は連断し、バイポ
ーラトランジスタＢＰよ、からのペース電流が流出でき
なくなるためバイポーラトランジスタＢＰよ、は遮断す
る。し；６）ＬＰチャンネルのＭＯ８′＠電界効果トラ
ンジスタＦＮよ、は導通して、出力端子の電圧Ｖｃｃ（
Ｖ）へ引き上げる。
このとき電界効果トランジスタＦＮ４１は遮断し、電界
効果トランジスタＦＮ２２は導通しているため、バイポ
ーラトランジスタＢＮｕは、ベースとエミッタ間の電圧
が０〔Ｖ〕となるため遮断する。したがって出力端子の
電位は反転して完全にｖＣＣＣＶ〕となる。
効果トランジスタＦＮ２２は導通しているため、バイポ
ーラトランジスタＢＮｕは、ベースとエミッタ間の電圧
が０〔Ｖ〕となるため遮断する。したがって出力端子の
電位は反転して完全にｖＣＣＣＶ〕となる。
このように本実施例によれば、出力信号の電位が完全に
基準電源の電位、すなわち０（Ｖ：）またはｖｅｃ（ｖ
）となる。更に駆動用の電界効果トランジスタに並列に
高駆動能力を有するバイポーラトランジスタが接続され
てしるため、高速駆動が可能である。
基準電源の電位、すなわち０（Ｖ：）またはｖｅｃ（ｖ
）となる。更に駆動用の電界効果トランジスタに並列に
高駆動能力を有するバイポーラトランジスタが接続され
てしるため、高速駆動が可能である。
本発明の第２の実施例による半導体装置を第≠図、第１
図、第２図に示す。第１の実施例においてはバイポーラ
トランジスタをΔ１０Ｓ形の電界効果トランジスタと別
に製造し第３図の回路を構成するように配線していたが
、本実施例はバイポーラトランジスタと電界効果トラン
ジスタを一体として製造したものである。本実施例によ
る半導体装置の回路構成を第１図に示す。Ｐチャンネル
のＭＯ８形電界効果トランジスタＦＰ２１とＮチャンネ
ルのＭＯ８形電界効果トランジスタＦＮ２□とをドレイ
ンを共通接続して直列に配する。入力端子はこれら電界
効果トランジスタＦＰ２□とＦＮ２工のゲートに接続さ
れ、共通接続された電界効果トランジスタＦＰ２□とＦ
Ｎ２□のドレインは出力端子に接続されてｂる。またＰ
チャンネルのＭＯ８形電界効果トランジスタＦＰ２２と
ＮチャンネルのＭＯ８形電界効果トランジスタＦＮ２２
はドレインを共通接続して入力端子に接続されておシ、
これら電界効果トランジスタＦＰ２２とＦＮ、！２のゲ
ートは共通接続されて出力端子に接続されている。また
ソースはそれぞれ電界効果トランジスタＦＰ２□とＦＮ
２□の基板部に接続されている。以上のように本実施例
は回路構成上、第１の実施例におけるバイポーラトラン
ジスタな除込た構成となっているが、動作機能上、第３
図に示す回路構成と等価となる。すなわち電界効果トラ
ンジスタＦＰ２□とＦＮ２．は電界効果トランジスタト
ノクイポーラトランジスタが実質的に一体となってｂる
ものである。
図、第２図に示す。第１の実施例においてはバイポーラ
トランジスタをΔ１０Ｓ形の電界効果トランジスタと別
に製造し第３図の回路を構成するように配線していたが
、本実施例はバイポーラトランジスタと電界効果トラン
ジスタを一体として製造したものである。本実施例によ
る半導体装置の回路構成を第１図に示す。Ｐチャンネル
のＭＯ８形電界効果トランジスタＦＰ２１とＮチャンネ
ルのＭＯ８形電界効果トランジスタＦＮ２□とをドレイ
ンを共通接続して直列に配する。入力端子はこれら電界
効果トランジスタＦＰ２□とＦＮ２工のゲートに接続さ
れ、共通接続された電界効果トランジスタＦＰ２□とＦ
Ｎ２□のドレインは出力端子に接続されてｂる。またＰ
チャンネルのＭＯ８形電界効果トランジスタＦＰ２２と
ＮチャンネルのＭＯ８形電界効果トランジスタＦＮ２２
はドレインを共通接続して入力端子に接続されておシ、
これら電界効果トランジスタＦＰ２２とＦＮ、！２のゲ
ートは共通接続されて出力端子に接続されている。また
ソースはそれぞれ電界効果トランジスタＦＰ２□とＦＮ
２□の基板部に接続されている。以上のように本実施例
は回路構成上、第１の実施例におけるバイポーラトラン
ジスタな除込た構成となっているが、動作機能上、第３
図に示す回路構成と等価となる。すなわち電界効果トラ
ンジスタＦＰ２□とＦＮ２．は電界効果トランジスタト
ノクイポーラトランジスタが実質的に一体となってｂる
ものである。
第５図にＳＯ８技術によυ製造した本実施例の半導体装
置を示す。す７アイヤ基板／／上にＮ形およびＰ形のシ
リコン単結晶薄膜を気相成長させたものである。第５図
に断面図として示したものは電界効果トランジスタＦＮ
２□とＦＰ２□の部分であるＯＮチャンネルのＭＯ８形
電界効果トランジスタＦＮ２□はＰ形の単結晶薄膜１３
をはさむＮ型の単結晶薄膜／ユとｌＩＡにより形成され
、Ｐ型の単結晶薄膜１３上にゲートｌざを形成している
。かかる構成による電界効果トランジスタＦＮ２□は、
Ｐ形の単結晶薄膜１３を基板部とするＮチャンネルの電
界効果トランジスタであると同時にＮ形薄膜ｌコとＰ形
薄膜１３とＮ形薄ｆ４ ｌＩＡとでＮＰＮ形のバイポー
ラトランジスタとして動作することになる。同様にＰチ
ャンネルのＭＯ８形電界効果トランジスタＦＰ２□は、
Ｐ形薄膜／Ｓと１７およびＮ形薄膜１６とゲート１９に
よυ形、成され、ＰチャンネルのＭＯ８形電界効果トラ
ンジスタであると同時にＰＮＰ”形のバイポーラトラン
ジスタでもある。なお、これらＰ形またはＮ形薄膜の間
は酸化シリコンＪによりうめられて絶縁されている。
置を示す。す７アイヤ基板／／上にＮ形およびＰ形のシ
リコン単結晶薄膜を気相成長させたものである。第５図
に断面図として示したものは電界効果トランジスタＦＮ
２□とＦＰ２□の部分であるＯＮチャンネルのＭＯ８形
電界効果トランジスタＦＮ２□はＰ形の単結晶薄膜１３
をはさむＮ型の単結晶薄膜／ユとｌＩＡにより形成され
、Ｐ型の単結晶薄膜１３上にゲートｌざを形成している
。かかる構成による電界効果トランジスタＦＮ２□は、
Ｐ形の単結晶薄膜１３を基板部とするＮチャンネルの電
界効果トランジスタであると同時にＮ形薄膜ｌコとＰ形
薄膜１３とＮ形薄ｆ４ ｌＩＡとでＮＰＮ形のバイポー
ラトランジスタとして動作することになる。同様にＰチ
ャンネルのＭＯ８形電界効果トランジスタＦＰ２□は、
Ｐ形薄膜／Ｓと１７およびＮ形薄膜１６とゲート１９に
よυ形、成され、ＰチャンネルのＭＯ８形電界効果トラ
ンジスタであると同時にＰＮＰ”形のバイポーラトラン
ジスタでもある。なお、これらＰ形またはＮ形薄膜の間
は酸化シリコンＪによりうめられて絶縁されている。
第６図にＭＯ８技術によシ製造した本実施例の半導体装
置を示す。第６図に断面図として示したものは第１図と
同じく電界効果トランジスタＦＮ２□とＦＰ２□の部分
である。Ｐ形基板２／にＮ影領域ＵとＪを形成し、Ｎ形
領域二にはソースおよびドレインとなるＰ影領域２とＳ
Ｘを形成するＯＮ形領域力にはＰ影領域２７を形成し、
更にＮ影領域を形成する。電界効果トランジスタＦＰ２
□は更にゲートｎを設けて構成され、Ｎ形領域二を基板
部とするＰチャンネルＭＯ８形電界効果トランジスタで
あると同時に、Ｐ影領域ＪとＮ形領域二とＰ影領域２Ｊ
からなるＰＮＰ形バイポーラトランジスタとして動作す
る。同様に電界効果トランジスタＦＮ２□はゲート２９
を更に設けて構成され、ＮチャンネルのＭＯ８形電界効
果トランジスタであると同時に、Ｎ影領域ｎとＰ影領域
ニアとＮ影領域、２ｇとからなるＮＰＮ形バイポーラト
ランジスタとして動作する。
置を示す。第６図に断面図として示したものは第１図と
同じく電界効果トランジスタＦＮ２□とＦＰ２□の部分
である。Ｐ形基板２／にＮ影領域ＵとＪを形成し、Ｎ形
領域二にはソースおよびドレインとなるＰ影領域２とＳ
Ｘを形成するＯＮ形領域力にはＰ影領域２７を形成し、
更にＮ影領域を形成する。電界効果トランジスタＦＰ２
□は更にゲートｎを設けて構成され、Ｎ形領域二を基板
部とするＰチャンネルＭＯ８形電界効果トランジスタで
あると同時に、Ｐ影領域ＪとＮ形領域二とＰ影領域２Ｊ
からなるＰＮＰ形バイポーラトランジスタとして動作す
る。同様に電界効果トランジスタＦＮ２□はゲート２９
を更に設けて構成され、ＮチャンネルのＭＯ８形電界効
果トランジスタであると同時に、Ｎ影領域ｎとＰ影領域
ニアとＮ影領域、２ｇとからなるＮＰＮ形バイポーラト
ランジスタとして動作する。
このようにこの第２の実施例によれば特にＭＯ８形トラ
ンジスタとバイポーラトランジスタを同一半導体基板上
に形成するための特別な製造技術によらずとも通常の製
造技術によシ高速駆動可能な半導体装置を実現できる。
ンジスタとバイポーラトランジスタを同一半導体基板上
に形成するための特別な製造技術によらずとも通常の製
造技術によシ高速駆動可能な半導体装置を実現できる。
次に本発明の第３の実施例による半導体装置を第７図に
示す。先の実施例による半導体装置がセルフラッチ機能
を有することを利用したメモリ回路として動作する。こ
こでいうセルフラッチ機能とは、Ａ点における電位■Ａ
の変化によシミ弁効果トランジスタＦＰ２２へ流れ込む
電流ＩＬと電界効果トランジスタＦＮ２２よシ流れ出す
電流ＩＤが、第ｒ図に示すように変化するためにおきる
ものである。
示す。先の実施例による半導体装置がセルフラッチ機能
を有することを利用したメモリ回路として動作する。こ
こでいうセルフラッチ機能とは、Ａ点における電位■Ａ
の変化によシミ弁効果トランジスタＦＰ２２へ流れ込む
電流ＩＬと電界効果トランジスタＦＮ２２よシ流れ出す
電流ＩＤが、第ｒ図に示すように変化するためにおきる
ものである。
ＩＡ （＝ ＩＬ ＩＤ ）は第３図に示すようにＸ
点、Ｙ点、２点でＯとなるが、２点は不安定点であるた
めＸ点、Ｙ点となシ、結局Ａ点の電位ｖＡはＯ〔■〕か
ｖｃｃ ［Ｖ］に安定されることになる。本実施例によ
る半導体装置は先の実施例による半導体装置に加えて転
送ゲート用電界効果トランジスタＦＮ２．とＦＰ２３を
入力端子側に設けて伝る。ゲートに入力する制御信号φ
、φによりこのトランジスタＦＮ２．とＦＰ２．を導通
状態にすることにより、この半導体装置への書込信号の
入力を制御することができる。
点、Ｙ点、２点でＯとなるが、２点は不安定点であるた
めＸ点、Ｙ点となシ、結局Ａ点の電位ｖＡはＯ〔■〕か
ｖｃｃ ［Ｖ］に安定されることになる。本実施例によ
る半導体装置は先の実施例による半導体装置に加えて転
送ゲート用電界効果トランジスタＦＮ２．とＦＰ２３を
入力端子側に設けて伝る。ゲートに入力する制御信号φ
、φによりこのトランジスタＦＮ２．とＦＰ２．を導通
状態にすることにより、この半導体装置への書込信号の
入力を制御することができる。
このように本実施例によればセルフラッチ機能を利用し
てメモリ回路として動作させることができる。
てメモリ回路として動作させることができる。
次に本発明の第≠の実施例による半導体装置を第り図に
示す０これは第３の実施例による半導体装置を直列に接
続してシフトレジスタ回路として機能させたものである
。ただ隣接した転送ゲート用トランジスタＦＮ２３ ｅ
ＦＰ２３を同時に導通させな込ように制御信号φ、ｉ
は逆相の信号を入力するようにしている。
示す０これは第３の実施例による半導体装置を直列に接
続してシフトレジスタ回路として機能させたものである
。ただ隣接した転送ゲート用トランジスタＦＮ２３ ｅ
ＦＰ２３を同時に導通させな込ように制御信号φ、ｉ
は逆相の信号を入力するようにしている。
本実施例によれば、セルフランチ機能があるため転送ゲ
ートトランジスタに少々リーク電流が流れてもデータが
こわれることはなく、スメディックなシフトレジスタ回
路として動作する。
ートトランジスタに少々リーク電流が流れてもデータが
こわれることはなく、スメディックなシフトレジスタ回
路として動作する。
以上の通り、本発明によれば、基板が順バイアスされる
ため、出力信号が完全に基準電源の電位となシ、大きな
駆動力で高速動作することができる。またセルフラッチ
機能を利用してメモリ回路やシフトレジスタ回路として
も動作させることができる。
ため、出力信号が完全に基準電源の電位となシ、大きな
駆動力で高速動作することができる。またセルフラッチ
機能を利用してメモリ回路やシフトレジスタ回路として
も動作させることができる。
第１図、第２図はそれぞれ従来のパ６導木装置の回路図
、第３図は本発明の第１の実施ｔ−による半導体装置の
回路図、第７図は本発ｐｊ＋ 、／）第２Ｌ７）実施例
Ｌ・てよる半導体装置の回路図、第３図、第ｚ区パ処そ
れぞれ同装置の断面ス、第７図は本発明の第３の実施例
による半導体装置の回路図、第３図は同装置の動作を示
すグラフ、第り図は本発明の第１の実施例による半導体
装置の回路図である。 ＦＰｌ、ＦｐＨ，ＦＰｌ２．ＦＰ２□、ＦＰ２２・・・
ＰチャンネルＭＯ８形電界効果トランジスタ、ＦＮ工、
ＦＮ工□。 ＦＮ１２． ＦＮ２．、 ＦＮ２２・” Ｎチャンネル
Ｍｏｓ形電界効果トランジスタ、ＢＰ□、 ＢＰｕ・・
・ＰＮＰ形バイポーラトランジスタ、ＢＮ□、 ＢＮ、
・・・ＮＰＮ形バイポーラトランジスタ、ＦＮ、、 Ｆ
Ｐ２３・・・転送ゲート用Ｍ Ｏ８形電界トランジスタ
。 出願人代理人 猪 股 清 ５１ 図 ５３ 霞 ５２ 図 ■Ｃ ５４図 箔５ 閃 ５６ 図 ５７ 図 も８ 図 も９ 図
、第３図は本発明の第１の実施ｔ−による半導体装置の
回路図、第７図は本発ｐｊ＋ 、／）第２Ｌ７）実施例
Ｌ・てよる半導体装置の回路図、第３図、第ｚ区パ処そ
れぞれ同装置の断面ス、第７図は本発明の第３の実施例
による半導体装置の回路図、第３図は同装置の動作を示
すグラフ、第り図は本発明の第１の実施例による半導体
装置の回路図である。 ＦＰｌ、ＦｐＨ，ＦＰｌ２．ＦＰ２□、ＦＰ２２・・・
ＰチャンネルＭＯ８形電界効果トランジスタ、ＦＮ工、
ＦＮ工□。 ＦＮ１２． ＦＮ２．、 ＦＮ２２・” Ｎチャンネル
Ｍｏｓ形電界効果トランジスタ、ＢＰ□、 ＢＰｕ・・
・ＰＮＰ形バイポーラトランジスタ、ＢＮ□、 ＢＮ、
・・・ＮＰＮ形バイポーラトランジスタ、ＦＮ、、 Ｆ
Ｐ２３・・・転送ゲート用Ｍ Ｏ８形電界トランジスタ
。 出願人代理人 猪 股 清 ５１ 図 ５３ 霞 ５２ 図 ■Ｃ ５４図 箔５ 閃 ５６ 図 ５７ 図 も８ 図 も９ 図
Claims (1)
- 【特許請求の範囲】 ／、ソースが第１の基準電源に接続され、ゲートが入力
端子に接続され、ドレインが出力端子に接続された第１
導電屋の第１の電界効果トランジスタと、 ベースが前記第１の電界効果トランジスタの基板部に接
続され、エミッタおよびコレクタがそれぞれ前記第１の
電界効果トランジスタのソースおよびドレインに接続さ
れた第１導電型のう 第１のバイボ享うンジスタと、 ソースが前記第１の電界効果トランジスタの基板部に接
続され、ゲートが前記出力端子に接続され、ドレインが
前記入力端子に接続された第１導電型の第２の電界効果
トランジスタと、ソースが第２の基準電源に接続され、
ゲートが前記入力端子に接続され、ドレインが前記出力
端子に接続された第２導電型の第３の電界効果トランジ
スタと、 ベースが前記第３の電界効果トランジスタの基板部に接
続され、エミッタおよびコレクタがそれぞれ前記第３０
′区界効果トランジスタのソース３よびドレインに接続
された第２導電屋の第２のバイポーラトランジスタと、 ソースが前記第３の電界効果トランジスタの基板部に接
続され、ゲートが前記出力端子に接続され、ドレインが
前記入力端子に接続された第２導電壓の第弘の電界効果
トランジスタとを備えた半導体装置。 ２、ソースが第１の基準電源に接続され、ゲートが中間
端子に接続され、ドレインが出力端子に −接続され
た第１導電型の第１の電界効果トランジスタと、 ベースが前記第１の電界効果トランジスタの基板部に接
続され、エミッタおよびコレクタがそれぞれ前記第１の
電界効果トランジスターのソースおよびドレインに接続
された第１導電型の第１のバイポーラトランジスタと、 ソースが前記第１の電界効果トランジスタの基板部に接
続され、ゲートが前記出力端子に接続され、ドレインが
前記中間端子に接続された第１導電型の第２の電界効果
トランジスタと、ソースが第コの基準電源に接続され、
ゲートが前記中間端子−に接続され、ドレインが前記出
力端子に接続された第、２導電型の第３の電界効果トラ
ンジスタと、 ベースが前記第３の電界効果トランジスタの基板部に接
続され、エミッタおよびコレクタがそれぞれ前記第３の
電界効果トランジスタのソースおよびドレインに接続さ
れた第２導電型の第２のバイポーラトランジスタと、 ソースが前記第３の電界効果トランジスタの基板部に接
続され、ゲートが前記出力端子に接続され、ドレインが
前記中間端子に接読された第２導電型の第Ｖの電界効果
トランジスタと、ドレインが前記中間端子に接続され、
ソースが入力端子に接続され、ベースが入力端子に接続
された転送ゲート用電界効果トランジスタとを備えた半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197372A JPS5986923A (ja) | 1982-11-10 | 1982-11-10 | 半導体装置 |
| US06/550,612 US4602269A (en) | 1982-11-10 | 1983-11-10 | High speed driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197372A JPS5986923A (ja) | 1982-11-10 | 1982-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986923A true JPS5986923A (ja) | 1984-05-19 |
| JPH035693B2 JPH035693B2 (ja) | 1991-01-28 |
Family
ID=16373400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197372A Granted JPS5986923A (ja) | 1982-11-10 | 1982-11-10 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4602269A (ja) |
| JP (1) | JPS5986923A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4813020A (en) * | 1985-02-07 | 1989-03-14 | Hitachi, Ltd. | Semiconductor device |
| US5028978A (en) * | 1990-09-27 | 1991-07-02 | Hall John H | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate |
| JPH03231455A (ja) * | 1990-02-07 | 1991-10-15 | Toshiba Corp | 半導体集積回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242614A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 複合トランジスタ形インバ−タ |
| US4999518A (en) * | 1989-12-08 | 1991-03-12 | International Business Machines Corp. | MOS switching circuit having gate enhanced lateral bipolar transistor |
| US5629547A (en) * | 1991-04-23 | 1997-05-13 | Intel Corporation | BICMOS process for counter doped collector |
| GB2255226B (en) * | 1991-04-23 | 1995-03-01 | Intel Corp | Bicmos process for counter doped collector |
| EP0530972B1 (en) * | 1991-08-02 | 1997-11-05 | Canon Kabushiki Kaisha | Liquid crystal image display unit |
| US5818259A (en) * | 1995-11-30 | 1998-10-06 | Philips Electronics North America Corporation | Low voltage logic circuit |
| US5777510A (en) * | 1996-02-21 | 1998-07-07 | Integrated Device Technology, Inc. | High voltage tolerable pull-up driver and method for operating same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567993A (en) * | 1978-11-14 | 1980-05-22 | Fujitsu Ltd | Semiconductor memory unit |
| JPS5598852A (en) * | 1979-01-23 | 1980-07-28 | Nec Corp | Memory device |
-
1982
- 1982-11-10 JP JP57197372A patent/JPS5986923A/ja active Granted
-
1983
- 1983-11-10 US US06/550,612 patent/US4602269A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4813020A (en) * | 1985-02-07 | 1989-03-14 | Hitachi, Ltd. | Semiconductor device |
| JPH03231455A (ja) * | 1990-02-07 | 1991-10-15 | Toshiba Corp | 半導体集積回路 |
| US5028978A (en) * | 1990-09-27 | 1991-07-02 | Hall John H | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate |
Also Published As
| Publication number | Publication date |
|---|---|
| US4602269A (en) | 1986-07-22 |
| JPH035693B2 (ja) | 1991-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4808850A (en) | Composite circuit of bipolar transistors and field effect transistors | |
| US4847522A (en) | CMOS amplifier/driver stage with output disable feature | |
| JP3661792B2 (ja) | 超低電圧論理回路にバイアスをかけるための装置 | |
| JPS5986923A (ja) | 半導体装置 | |
| KR920004340B1 (ko) | 전원절환회로 | |
| JPH057149A (ja) | 出力回路 | |
| JP4128763B2 (ja) | 電圧切り替え回路 | |
| JPH02292859A (ja) | Ｃｍｏｓ回路に対するｎｍｏｓドライバー回路 | |
| US4743957A (en) | Logic integrated circuit device formed on compound semiconductor substrate | |
| US5661411A (en) | Feedback controlled load logic circuit | |
| JPH1028045A (ja) | Ｍｏｓトランジスタ回路 | |
| JPS62169466A (ja) | 半導体集積回路 | |
| GB2107117A (en) | Semiconductor integrated circuit devices | |
| JPS6232722A (ja) | プツシユプル出力回路 | |
| JP2557534B2 (ja) | 半導体集積回路装置 | |
| JPH0421211A (ja) | 半導体素子の駆動方法およびその駆動装置 | |
| JPS6085623A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH0817933A (ja) | ダイオード回路 | |
| JPS6059818A (ja) | 半導体集積回路装置 | |
| JPS6053078A (ja) | 半導体装置 | |
| KR0127269B1 (ko) | 밴드갭 차이를 이용한 상보형 모스트랜지스터 | |
| JP2939275B2 (ja) | 半導体集積回路装置 | |
| JPS60217726A (ja) | 論理回路 | |
| JPH11355125A (ja) | 論理回路 | |
| JPS595659A (ja) | 相補型ｍｉｓ集積回路 |