JPH0421211A - 半導体素子の駆動方法およびその駆動装置 - Google Patents
半導体素子の駆動方法およびその駆動装置Info
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- JPH0421211A JPH0421211A JP2124191A JP12419190A JPH0421211A JP H0421211 A JPH0421211 A JP H0421211A JP 2124191 A JP2124191 A JP 2124191A JP 12419190 A JP12419190 A JP 12419190A JP H0421211 A JPH0421211 A JP H0421211A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
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-
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
二の発明はバイポーラトランジスタ、MOSトランジス
タ及びサイリスタ等を複合した半導体素子の駆動方法お
よびその駆動装置に関する。
タ及びサイリスタ等を複合した半導体素子の駆動方法お
よびその駆動装置に関する。
(従来の技術)
従来、この種の複合素子としては、例えばIGBT等が
あり、電力変換用のインバータ装置等に組み込まれ、該
I GETのスイッチングはMO5I−ランジスタのオ
ン、オフによって行なわれている。
あり、電力変換用のインバータ装置等に組み込まれ、該
I GETのスイッチングはMO5I−ランジスタのオ
ン、オフによって行なわれている。
従来のI GBTの構造にて高耐圧製品を製作すると、
3127〜1577間飽和電圧が高くなり、オン状態で
の損失が増大する。この3127〜1577間飽和電圧
を低くするために、第2ベース層の注入効率を大きくす
ると、I GET構造上形成されている寄生サイリスタ
がオン(ラッチアップ)してしまいターンオフできなく
なる。
3127〜1577間飽和電圧が高くなり、オン状態で
の損失が増大する。この3127〜1577間飽和電圧
を低くするために、第2ベース層の注入効率を大きくす
ると、I GET構造上形成されている寄生サイリスタ
がオン(ラッチアップ)してしまいターンオフできなく
なる。
これらの欠点を補うために第2ベース層に、新たにベー
ス電極を取り付けた形の電力用半導体素子が考案されて
いる。このような素子はM A G T (M OS
As5istance Gate Thyristor
)と称されることもあり、本明細書でも以下これに従っ
てM A G Tと称す。
ス電極を取り付けた形の電力用半導体素子が考案されて
いる。このような素子はM A G T (M OS
As5istance Gate Thyristor
)と称されることもあり、本明細書でも以下これに従っ
てM A G Tと称す。
MAGTは、第2ベース層にベース電極を設けたことを
主要な特徴としており、これを利用することによって該
MAGTはGTOサイリスクのようなターンオフ機能を
持つことができる。
主要な特徴としており、これを利用することによって該
MAGTはGTOサイリスクのようなターンオフ機能を
持つことができる。
しかし、通常のGTOサイリスタのターンオフ方法では
、第2ベース層からベース電流を引き抜きながらアノー
ド電流工いを過渡的に減少させてターンオフを行なうた
め、第13図のターンオフ波形図(同図中t。、Iはタ
ーンオフ期間)に示すようにアノード電流工、の立ち下
がりが緩慢である。しかもこの立ち下がり期間にあって
はアノード〜カソード間電圧VAKが過大になる期間t
1かある。
、第2ベース層からベース電流を引き抜きながらアノー
ド電流工いを過渡的に減少させてターンオフを行なうた
め、第13図のターンオフ波形図(同図中t。、Iはタ
ーンオフ期間)に示すようにアノード電流工、の立ち下
がりが緩慢である。しかもこの立ち下がり期間にあって
はアノード〜カソード間電圧VAKが過大になる期間t
1かある。
(発明が解決しようとする課題)
以上のように、高電圧環境下での使用時において、I
GBTよりオン状態損失を低減した製品、即ちMAGT
では、これをターンオフさせるに際し、アノード電流I
Aの立ち下がりが緩慢なためターンオフに要する時間が
長<、シかもアノード〜カソード間電圧■。が過大にな
る期間があり、その過大となる電圧値も高く損失が大き
いといった問題があった。
GBTよりオン状態損失を低減した製品、即ちMAGT
では、これをターンオフさせるに際し、アノード電流I
Aの立ち下がりが緩慢なためターンオフに要する時間が
長<、シかもアノード〜カソード間電圧■。が過大にな
る期間があり、その過大となる電圧値も高く損失が大き
いといった問題があった。
この発明は上記のような点に鑑みて為されたもので、そ
の目的は、バイポーラトランジスタ、MOSトランジス
タ及びサイリスタを複合するMAGTのような半導体素
子をターンオフさせるに際し、瞬時にアノード電流IA
を遮断することができ、アノード〜カソード間電圧vA
Kが過大になる期間を短縮、かつ過大となる電圧値も低
くして損失を最少限に抑えることのできる半導体素子の
駆動方法およびその駆動装置を提供することにある。
の目的は、バイポーラトランジスタ、MOSトランジス
タ及びサイリスタを複合するMAGTのような半導体素
子をターンオフさせるに際し、瞬時にアノード電流IA
を遮断することができ、アノード〜カソード間電圧vA
Kが過大になる期間を短縮、かつ過大となる電圧値も低
くして損失を最少限に抑えることのできる半導体素子の
駆動方法およびその駆動装置を提供することにある。
[発明の構成]
(課題を解決するための手段)
この発明の半導体素子の駆動方法は、少なくともサイリ
スタと、該サイリスタのベースにチャネル領域を有する
FETとを構造的に複合し、サイリスク動作及びFET
動作の双方を行なう半導体素子の駆動方法において、 前記半導体素子をターンオフさせるに際し、前記サイリ
スタ動作を停止させ、然る後、前記FET動作を停止さ
せることを特徴とする。
スタと、該サイリスタのベースにチャネル領域を有する
FETとを構造的に複合し、サイリスク動作及びFET
動作の双方を行なう半導体素子の駆動方法において、 前記半導体素子をターンオフさせるに際し、前記サイリ
スタ動作を停止させ、然る後、前記FET動作を停止さ
せることを特徴とする。
又、半導体基板の一方面に露呈する第1導電型の第1エ
ミッタ層と、前記第1エミッタ層に接し、前記基板の他
方面に一部を露呈する第2導電型の第1ベース層と、前
記第1ベース層内に形成され、前記他方面に露呈する第
1導電型の第2ベース層と、前記第2ベース層内に形成
され、前記他方面に露呈する第2導電型の第2エミ・ツ
タ層とを有し、前記第1エミッタ層及び第2エミッタ層
にそれぞれ形成された第1の主電極及び第2の主電極と
、前記第1ベース層及び第2エミ・ツタ層をそれぞれド
レイン/ソースとし、前記第2ベース層の他方面領域の
一部をチャネル領域として該チャネル領域上にゲート絶
縁膜を介してゲート電極が形成されてMOSトランジス
タが構成され、前記第2ベース層に直接接触するベース
電極が形成されてGTOサイリスタが構成された半導体
素子の駆動方法において、 前記第2ベース層には所定電位が印加され、前記GTO
サイリスタは動作状態にあり、前記ゲート電極には所定
電位が印加され、前記MOSトランジスタは動作状態に
あり、前記半導体素子は前記GTOサイリスタ及びMO
Sトランジスタ双方の動作を行ない導通状態にあり、 前記半導体素子をターンオフさせるに際し、前記ベース
電極に所定電位を印加して前記第2エミッタ層と第2ベ
ース層とを逆バイアスとして前記GTOサイリスタ動作
を停止させ、然る後、前記ゲート電極に印加されている
所定電位を変動させて前記MO8トランジスタ動作を停
止させることを特徴とする。
ミッタ層と、前記第1エミッタ層に接し、前記基板の他
方面に一部を露呈する第2導電型の第1ベース層と、前
記第1ベース層内に形成され、前記他方面に露呈する第
1導電型の第2ベース層と、前記第2ベース層内に形成
され、前記他方面に露呈する第2導電型の第2エミ・ツ
タ層とを有し、前記第1エミッタ層及び第2エミッタ層
にそれぞれ形成された第1の主電極及び第2の主電極と
、前記第1ベース層及び第2エミ・ツタ層をそれぞれド
レイン/ソースとし、前記第2ベース層の他方面領域の
一部をチャネル領域として該チャネル領域上にゲート絶
縁膜を介してゲート電極が形成されてMOSトランジス
タが構成され、前記第2ベース層に直接接触するベース
電極が形成されてGTOサイリスタが構成された半導体
素子の駆動方法において、 前記第2ベース層には所定電位が印加され、前記GTO
サイリスタは動作状態にあり、前記ゲート電極には所定
電位が印加され、前記MOSトランジスタは動作状態に
あり、前記半導体素子は前記GTOサイリスタ及びMO
Sトランジスタ双方の動作を行ない導通状態にあり、 前記半導体素子をターンオフさせるに際し、前記ベース
電極に所定電位を印加して前記第2エミッタ層と第2ベ
ース層とを逆バイアスとして前記GTOサイリスタ動作
を停止させ、然る後、前記ゲート電極に印加されている
所定電位を変動させて前記MO8トランジスタ動作を停
止させることを特徴とする。
又、その駆動装置は、半導体基板の一方面に露呈する第
1導電型の第1エミッタ層と、前記第1エミッタ層に接
し、前記基板の他方面に一部を露呈する第2導電型の第
1ベース層と、前記第1ベース層内に形成され、前記他
方面に露呈する第1導電型の第2ベース層と、前記第2
ベース層内に形成され、前記他方面に露呈する第2導電
型の第2エミッタ層とを有し、前記第1エミッタ層及び
第2エミッタ層にそれぞれ形成された第1の主電極及び
第2の主電極と、前記第1ベース層及び第2エミッタ層
をそれぞれドレイン/ソースとし、前記第2ベース層の
他方面領域の一部をチャネル領域として該チャネル領域
上にゲート絶縁膜を介してゲート電極が形成されてMO
8I−ランジスタが構成され、前記第2ベース層に直接
接触するベース電極が形成されてGTOサイリスタが構
成された半導体素子の駆動装置において、 第1の制御信号を受け、前記ベース電極に所定電位を印
加して前記第2エミッタ層と第2ベース層とを逆バイア
スとして前記GTOサイリスタ動作を停止させる第1の
停止手段と、 然る後、第2の制御信号を受け、前記ゲート電極に印加
されている所定電位を変動させて前記MOSトランジス
タ動作を停止させる第2の停止手段と、 を具備することを特徴とする特 (作用) 上記のような半導体素子の駆動方法およびその駆動装置
にあっては、少なくともサイリスタと、該サイリスタの
ベースにチャネル領域を有するFETとを構造的に複合
し、サイリスタ動作及びFET動作の双方を行なう半導
体素子をターンオフさせるに際し、第1の停止手段によ
って前記サイリスタ動作を停止させ、然る後、第2の停
止手段によってFET動作を停止させる。
1導電型の第1エミッタ層と、前記第1エミッタ層に接
し、前記基板の他方面に一部を露呈する第2導電型の第
1ベース層と、前記第1ベース層内に形成され、前記他
方面に露呈する第1導電型の第2ベース層と、前記第2
ベース層内に形成され、前記他方面に露呈する第2導電
型の第2エミッタ層とを有し、前記第1エミッタ層及び
第2エミッタ層にそれぞれ形成された第1の主電極及び
第2の主電極と、前記第1ベース層及び第2エミッタ層
をそれぞれドレイン/ソースとし、前記第2ベース層の
他方面領域の一部をチャネル領域として該チャネル領域
上にゲート絶縁膜を介してゲート電極が形成されてMO
8I−ランジスタが構成され、前記第2ベース層に直接
接触するベース電極が形成されてGTOサイリスタが構
成された半導体素子の駆動装置において、 第1の制御信号を受け、前記ベース電極に所定電位を印
加して前記第2エミッタ層と第2ベース層とを逆バイア
スとして前記GTOサイリスタ動作を停止させる第1の
停止手段と、 然る後、第2の制御信号を受け、前記ゲート電極に印加
されている所定電位を変動させて前記MOSトランジス
タ動作を停止させる第2の停止手段と、 を具備することを特徴とする特 (作用) 上記のような半導体素子の駆動方法およびその駆動装置
にあっては、少なくともサイリスタと、該サイリスタの
ベースにチャネル領域を有するFETとを構造的に複合
し、サイリスタ動作及びFET動作の双方を行なう半導
体素子をターンオフさせるに際し、第1の停止手段によ
って前記サイリスタ動作を停止させ、然る後、第2の停
止手段によってFET動作を停止させる。
即ち、半導体素子に流れている電流のうちバイポーラ的
に電流を流しているサイリスタ動作が先ず停止され、然
る後、FET的(ユニポーラ的)に電流を流しているF
ET動作が停止され、半導体素子がターンオフする。
に電流を流しているサイリスタ動作が先ず停止され、然
る後、FET的(ユニポーラ的)に電流を流しているF
ET動作が停止され、半導体素子がターンオフする。
これにより上記ターンオフは、FETのオン、オフによ
って行なうものに準じたものとなり、高速スイッチング
性を確保できるとともに、アノード〜カソード間電圧V
^にが過大になる期間が短縮され、過大となる電圧値も
低くなる。
って行なうものに準じたものとなり、高速スイッチング
性を確保できるとともに、アノード〜カソード間電圧V
^にが過大になる期間が短縮され、過大となる電圧値も
低くなる。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。
。
第1図はMAGTの概略的な断面図である。
同図に示すように、半導体基板10にはこれの裏面に露
呈する高不純物濃度のp1型第1エミッタ層12が形成
され、この第1エミッタ層12に接し、かつその一部を
基板10の表面に露呈するn型第1ベース層14が形成
されている。この第1ベース層14内には基板10の表
面から選択的に拡散形成されたp型第2ベース層16が
形成されている。この第2ベース層16内には基板10
の表面から選択的に拡散形成された高不純物濃度のn4
型第2エミッタ層18及び高不純物濃度のp”型ベース
電極取り田し領域20がそれぞれ形成されている。第2
エミッタ層18と第1ベース層14との間における第2
ベース層16表面領域には、素子能動時にMOSトラン
ジスタのチャネルを形成するチャネル領域22が存在す
る。
呈する高不純物濃度のp1型第1エミッタ層12が形成
され、この第1エミッタ層12に接し、かつその一部を
基板10の表面に露呈するn型第1ベース層14が形成
されている。この第1ベース層14内には基板10の表
面から選択的に拡散形成されたp型第2ベース層16が
形成されている。この第2ベース層16内には基板10
の表面から選択的に拡散形成された高不純物濃度のn4
型第2エミッタ層18及び高不純物濃度のp”型ベース
電極取り田し領域20がそれぞれ形成されている。第2
エミッタ層18と第1ベース層14との間における第2
ベース層16表面領域には、素子能動時にMOSトラン
ジスタのチャネルを形成するチャネル領域22が存在す
る。
このチャネル領域22に対応した基板10表面上にはゲ
ート絶縁膜24を介してゲート電極26が形成されてい
る。又、第2エミッタ層18に対応した基板表面10上
にはこれに直接コンタクトされるカソード電極28が形
成されている。又、ベース電極取り比し領域20に対応
した基板10表面上にはこれに直接コンタクトされるベ
ース電極30が形成されている。一方、基板10裏面上
には第1エミッタ層12に直接コンタクトされるアノー
ド電極32が形成されている。
ート絶縁膜24を介してゲート電極26が形成されてい
る。又、第2エミッタ層18に対応した基板表面10上
にはこれに直接コンタクトされるカソード電極28が形
成されている。又、ベース電極取り比し領域20に対応
した基板10表面上にはこれに直接コンタクトされるベ
ース電極30が形成されている。一方、基板10裏面上
には第1エミッタ層12に直接コンタクトされるアノー
ド電極32が形成されている。
次に、上記のような構成のMAGTにおけるこの発明の
第1の実施例に係わるターンオフ方法を含む動作例を、
上述の第1図と、第2図に示すタイミングチャートとを
参照して説明する。
第1の実施例に係わるターンオフ方法を含む動作例を、
上述の第1図と、第2図に示すタイミングチャートとを
参照して説明する。
先ず、ターンオンさせる時(第2図中のt amはター
ンオン期間)、ベース電極30に所定電位を印加し、第
2ベース層16にベース電流■8を第1図の■に示す如
く注入する。これによりMAGTはターンオンし、オン
電流■いは■の経路で流れ、このMAGTはサイリスタ
動作を始める。サイリスタとして動作している期間、ベ
ース電極30には、例えば所定電位を印加しておいても
よい。
ンオン期間)、ベース電極30に所定電位を印加し、第
2ベース層16にベース電流■8を第1図の■に示す如
く注入する。これによりMAGTはターンオンし、オン
電流■いは■の経路で流れ、このMAGTはサイリスタ
動作を始める。サイリスタとして動作している期間、ベ
ース電極30には、例えば所定電位を印加しておいても
よい。
さて、MAGTをターンオフさせる時(第2図中のt
ellはターンオフ期間)、この発明の第1の実施例に
よれば、先ず、ゲート電極26にMOSトランジスタの
しきい値電圧VTH以上になるように所定電位を印加、
即ちゲート〜カソード間に電圧を発生させてチャネルを
開き、オン電流lAを第1図に示す■のような経路でも
流れるように分流させる。これによりMAGTはIGB
T動作も始める。
ellはターンオフ期間)、この発明の第1の実施例に
よれば、先ず、ゲート電極26にMOSトランジスタの
しきい値電圧VTH以上になるように所定電位を印加、
即ちゲート〜カソード間に電圧を発生させてチャネルを
開き、オン電流lAを第1図に示す■のような経路でも
流れるように分流させる。これによりMAGTはIGB
T動作も始める。
次に、ベース電極30の電位を上記所定電位から引き下
げてベース−カソード間が逆バイアスとなるようにし、
■のような経路で流れていない電流、即ち■で流れてい
るオン電流IAを■の経路でベース電極30に引き抜き
、先ず、サイリスタ動作を停止させる。
げてベース−カソード間が逆バイアスとなるようにし、
■のような経路で流れていない電流、即ち■で流れてい
るオン電流IAを■の経路でベース電極30に引き抜き
、先ず、サイリスタ動作を停止させる。
然る後、ゲート電極26の電位をMOSトランジスタの
しきい値電圧VTH以下になるように引き下げてチャネ
ルを閉鎖し、■のような経路で流れているオン電流IA
を遮断してI GBT動作を停止させる。
しきい値電圧VTH以下になるように引き下げてチャネ
ルを閉鎖し、■のような経路で流れているオン電流IA
を遮断してI GBT動作を停止させる。
このようにして上述したMAG、Tをターンオフさせる
。
。
第3図は、第1図と同様のMAGTの概略的な断面図で
、第4図は第2の実施例に係わるターンオフ方法を含む
動作例のタイミングチャートである。第3図において、
第1図と同一の部分については同一の参照符号を付し構
造の説明は省略する。
、第4図は第2の実施例に係わるターンオフ方法を含む
動作例のタイミングチャートである。第3図において、
第1図と同一の部分については同一の参照符号を付し構
造の説明は省略する。
先ず、ターンオンさせる時(第4図中のt asはター
ンオン期間)、ゲート電極26にMOSトランジスタの
しきい値電圧778以上になるように所定電位を印加、
即ちゲートルカソード間に電圧を発生させてチャネルを
開く。これによりMAGTは、ターンオンし、オン電流
lAは第3図に示す■の経路で流れ、このMAGTはI
GBT動作を始める。この時、ベース〜カソード間に
、これらのpn接合順電圧値以上の大きい電圧が発生さ
れるようにしてサイリスタを動作させ、オン電流lAを
第3図に示す■のような経路でも流れるように分流させ
る。
ンオン期間)、ゲート電極26にMOSトランジスタの
しきい値電圧778以上になるように所定電位を印加、
即ちゲートルカソード間に電圧を発生させてチャネルを
開く。これによりMAGTは、ターンオンし、オン電流
lAは第3図に示す■の経路で流れ、このMAGTはI
GBT動作を始める。この時、ベース〜カソード間に
、これらのpn接合順電圧値以上の大きい電圧が発生さ
れるようにしてサイリスタを動作させ、オン電流lAを
第3図に示す■のような経路でも流れるように分流させ
る。
さて、MAGTをターンオフさせる時(第4図中のt0
2.はターンオフ期間)、この発明の第2の実施例によ
れば、先ず、ゲート電極26に、上記した所定電位以上
の電位をさらに印加し、チャネル領域22がより開くよ
うにし、より多くのオン電流I^が■の経路で流れるよ
うに分流の配分を変える。
2.はターンオフ期間)、この発明の第2の実施例によ
れば、先ず、ゲート電極26に、上記した所定電位以上
の電位をさらに印加し、チャネル領域22がより開くよ
うにし、より多くのオン電流I^が■の経路で流れるよ
うに分流の配分を変える。
次に、ベース電極30の電位を上記所定電位から引き下
げてベース〜カソード間が逆バイアスとなるようにし、
■のような経路で流れているオン電流工、を■の経路で
ベース電極30に引き抜き、先ず、サイリスク動作を停
止させる。
げてベース〜カソード間が逆バイアスとなるようにし、
■のような経路で流れているオン電流工、を■の経路で
ベース電極30に引き抜き、先ず、サイリスク動作を停
止させる。
然る後、ゲート電極26の電位をMOSトランジスタの
しきい値電圧vT)1以下になるように引き下げてチャ
ネルを閉鎖し、■のような経路で流れているオン電流I
Aを遮断してIGBT動作を停止させる。
しきい値電圧vT)1以下になるように引き下げてチャ
ネルを閉鎖し、■のような経路で流れているオン電流I
Aを遮断してIGBT動作を停止させる。
このようにして上述したMAGTをターンオフさせる。
上述した実施例のようなターンオフ方法であると、オン
電流IAのうち、先ず、サイリスタ動作を生じさせてい
る側のものをベース電極30から引き抜き、サイリスク
動作をすみやかに停止させ、然る後、I GBT動作を
生じさせている側のものをチャネル領域22を閉鎖する
ことによって遮断して全ての動作を停止させる。このよ
うな方法により、MAGTのターンオフは、GTOサイ
リスタの如くベース電流の引き抜きによるオン電流IA
の過渡的減少によって全ての動作を停止するのではなく
、最後にMOSトランジスタのチャネルを閉鎖して瞬時
にオン電流I^を遮断することにより全ての動作を停止
する。従って、オン電流IAを瞬時に遮断でき、ターン
オフに要する時間を短縮できる。これによってアノード
〜カソード間電圧vAKが過大になる期間を短縮、かつ
過大となる電圧値もより低くして損失を最少限に抑える
ことが可能となる。
電流IAのうち、先ず、サイリスタ動作を生じさせてい
る側のものをベース電極30から引き抜き、サイリスク
動作をすみやかに停止させ、然る後、I GBT動作を
生じさせている側のものをチャネル領域22を閉鎖する
ことによって遮断して全ての動作を停止させる。このよ
うな方法により、MAGTのターンオフは、GTOサイ
リスタの如くベース電流の引き抜きによるオン電流IA
の過渡的減少によって全ての動作を停止するのではなく
、最後にMOSトランジスタのチャネルを閉鎖して瞬時
にオン電流I^を遮断することにより全ての動作を停止
する。従って、オン電流IAを瞬時に遮断でき、ターン
オフに要する時間を短縮できる。これによってアノード
〜カソード間電圧vAKが過大になる期間を短縮、かつ
過大となる電圧値もより低くして損失を最少限に抑える
ことが可能となる。
第5図乃至第12図は、それぞれ本発明の上記実施例を
具体化する回路例の回路図及びその回路例のタイミング
チャートである。
具体化する回路例の回路図及びその回路例のタイミング
チャートである。
第5図は第1の回路例を示す回路図であり、第6図はそ
の回路例のタイミングチャートである。
の回路例のタイミングチャートである。
第1の回路例は第1の実施例のようなターンオフ方法を
具体化する回路の一例である。
具体化する回路の一例である。
同図らに示すように、MAGTlooをターンオンさせ
る際には、制御電流信号S2をフォトカブラPh2の発
光素子D2に入力し、光結合によって受光素子Q2を導
通させる。受光素子Q2が導通すると、これのコレクタ
にベースを接続するpnp型トランジスタQ5が導通し
、これのコレクタをゲートに接続するnチャネル型MO
SトランジスタTr3が導通する。これによってMAG
TlooのベースBにベース電流1.が流れてMAGT
looが上述したような動作の如くターンオンする。
る際には、制御電流信号S2をフォトカブラPh2の発
光素子D2に入力し、光結合によって受光素子Q2を導
通させる。受光素子Q2が導通すると、これのコレクタ
にベースを接続するpnp型トランジスタQ5が導通し
、これのコレクタをゲートに接続するnチャネル型MO
SトランジスタTr3が導通する。これによってMAG
TlooのベースBにベース電流1.が流れてMAGT
looが上述したような動作の如くターンオンする。
又、同図に示す回路において、MAGTlooをターン
オフさせる際には、先ず、制御電流信号S1をフォトカ
ブラPh1の発光素子D1に入力し、光結合によって受
光素子Q1を導通させる。受光素子Q1が導通すると、
これのコレクタにベースを接続するpnp型トランジス
タQ4が導通し、これのコレクタをゲートに接続するn
チャネル型MOSトランジスタTrlが導通ずる。
オフさせる際には、先ず、制御電流信号S1をフォトカ
ブラPh1の発光素子D1に入力し、光結合によって受
光素子Q1を導通させる。受光素子Q1が導通すると、
これのコレクタにベースを接続するpnp型トランジス
タQ4が導通し、これのコレクタをゲートに接続するn
チャネル型MOSトランジスタTrlが導通ずる。
これによってMAGTl、00のゲートGにVCに近い
電位が印加されるようになりチャネルが開き、MAGT
looが上述したような動作の如くI GBT動作をし
始める。
電位が印加されるようになりチャネルが開き、MAGT
looが上述したような動作の如くI GBT動作をし
始める。
次に、制御電流信号S3をフォトカブラph3の発光素
子D3に入力し、光結合によって受光素子Q3を導通さ
せる。受光素子Q3が導通すると、これのコレクタにベ
ースを接続するpnp型トランジスタQ6が導通し、こ
れのコレクタをゲートに接続するnチャネル型MOSト
ランジスタTr4が導通ずる。これによってMAGTl
ooのベース電流II]がMAGTlooから負の電位
へと流れ、MAGTlooか上述したような動作の如く
サイリスタ動作を停止する。
子D3に入力し、光結合によって受光素子Q3を導通さ
せる。受光素子Q3が導通すると、これのコレクタにベ
ースを接続するpnp型トランジスタQ6が導通し、こ
れのコレクタをゲートに接続するnチャネル型MOSト
ランジスタTr4が導通ずる。これによってMAGTl
ooのベース電流II]がMAGTlooから負の電位
へと流れ、MAGTlooか上述したような動作の如く
サイリスタ動作を停止する。
次に、制御電流信号S1の発光素子D1に対する入力を
止め、受光素子Q1を非導通にする。
止め、受光素子Q1を非導通にする。
これによりpnp型トランジスタQ4が非導通となり、
これのコレクタをゲートに接続するpチャネル型MO5
I−ランジスタTr2のゲート電位か負となって導通ず
る。これによってMAGTlooのゲートG I: V
E Eに近い電位が印加されてチャネルが閉鎖し、M
AGTlooが上述したような動作の如く全ての動作を
停止する。
これのコレクタをゲートに接続するpチャネル型MO5
I−ランジスタTr2のゲート電位か負となって導通ず
る。これによってMAGTlooのゲートG I: V
E Eに近い電位が印加されてチャネルが閉鎖し、M
AGTlooが上述したような動作の如く全ての動作を
停止する。
尚、第5図において、参照符号Rユ〜R]3は抵抗であ
る。
る。
第7図は第2の回路例を示す回路図であり、第8図はそ
の回路例のタイミングチャートである。
の回路例のタイミングチャートである。
第2の回路例は第2の実施例のようなターンオフ方法を
具体化する回路の一例である。
具体化する回路の一例である。
同図らに示すように、MAGTlooをターンオンさせ
る際には、制御電流信号S5をフォトカブラPh5の発
光素子D5に入力し、光結合によって受光素子Q8を導
通させる。受光素子Q8が導通すると、これのコレクタ
にベースを接続するpnp型トランジスタQIOが導通
し、これのコレクタをゲートに接続するnチャネル型M
OSトランジスタTr6が導通する。これによってMA
GTlooのゲートGにVCCに近い電位が印加される
ようになりチャネルが開き、MAGTlooが上述した
ような動作の如くターンオンする。
る際には、制御電流信号S5をフォトカブラPh5の発
光素子D5に入力し、光結合によって受光素子Q8を導
通させる。受光素子Q8が導通すると、これのコレクタ
にベースを接続するpnp型トランジスタQIOが導通
し、これのコレクタをゲートに接続するnチャネル型M
OSトランジスタTr6が導通する。これによってMA
GTlooのゲートGにVCCに近い電位が印加される
ようになりチャネルが開き、MAGTlooが上述した
ような動作の如くターンオンする。
又、同図に示す回路において、MAGTlooをターン
オフさせる際には、先ず、制御電流信号S4をフォトカ
ブラPh4の発光素子D4に入力し、光結合によって受
光素子Q7を導通させる。受光素子Q7が導通ずると、
これのコレクタにベースを接続するpnp型トランジス
タQ9か導通し、これのコレクタをゲートに接続するn
チャネル型MO8トランジスタTr5か導通する。
オフさせる際には、先ず、制御電流信号S4をフォトカ
ブラPh4の発光素子D4に入力し、光結合によって受
光素子Q7を導通させる。受光素子Q7が導通ずると、
これのコレクタにベースを接続するpnp型トランジス
タQ9か導通し、これのコレクタをゲートに接続するn
チャネル型MO8トランジスタTr5か導通する。
これによってMAGTlooのゲートGにVCCより、
さらに高電位のVCC1に近い電位が印加されるように
なりチャネルがより開く。これによりMAGTlooの
オン電流は上述したような動作の如<IGBT動作を生
しさせる側により多くの電流が分流されるようになる。
さらに高電位のVCC1に近い電位が印加されるように
なりチャネルがより開く。これによりMAGTlooの
オン電流は上述したような動作の如<IGBT動作を生
しさせる側により多くの電流が分流されるようになる。
尚、VCC1が伝わる経路とVCCが伝わる経路とはノ
ード50で互いに結合されており、VCC1からVCC
へと電流が流入する恐れがあるか、この回路例ではMO
SトランジスタTr6のドレインとVCCとの間にダイ
オードDIOを取り付けて上記流入を防止している。
ード50で互いに結合されており、VCC1からVCC
へと電流が流入する恐れがあるか、この回路例ではMO
SトランジスタTr6のドレインとVCCとの間にダイ
オードDIOを取り付けて上記流入を防止している。
次に、制御電流信号S3をフォトカブラPh3の発光素
子D3に入力し、光結合によって受光素子QBを導通さ
せる。受光素子Q3が導通すると、これのコレクタにベ
ースを接続するpop型トランジスタQ6か導通し、こ
れのコレクタをゲートに接続するnチャネル型MOSト
ランジスタTr4か導通する。これによってMAGTl
ooのベース電流IBかMAGTlooがら負の電位へ
と流れ、MAGTlooが上述したような動作の如くサ
イリスタ動作を停止する。
子D3に入力し、光結合によって受光素子QBを導通さ
せる。受光素子Q3が導通すると、これのコレクタにベ
ースを接続するpop型トランジスタQ6か導通し、こ
れのコレクタをゲートに接続するnチャネル型MOSト
ランジスタTr4か導通する。これによってMAGTl
ooのベース電流IBかMAGTlooがら負の電位へ
と流れ、MAGTlooが上述したような動作の如くサ
イリスタ動作を停止する。
次に、制御電流信号S4及びS5の発光素子D4及びD
5に対する入力を止め、受光素子Q7及びQ8を非導通
にする。これによりpnp型トランジスタQ9及びQI
Oが非導通となり、MOSトランジスタTr5及びTr
6が非導通となる。又、トランジスタQ19のコレクタ
をゲートに接続するpチャネル型MOSトランジスタT
r7にあってはゲート電位が負となって導通する。これ
によってMAGTlooのゲートGにVEEに近い電位
が印加されてチャネルが閉鎖し、MAGTlooが上述
したような動作の如く全ての動作を停止する。
5に対する入力を止め、受光素子Q7及びQ8を非導通
にする。これによりpnp型トランジスタQ9及びQI
Oが非導通となり、MOSトランジスタTr5及びTr
6が非導通となる。又、トランジスタQ19のコレクタ
をゲートに接続するpチャネル型MOSトランジスタT
r7にあってはゲート電位が負となって導通する。これ
によってMAGTlooのゲートGにVEEに近い電位
が印加されてチャネルが閉鎖し、MAGTlooが上述
したような動作の如く全ての動作を停止する。
尚、第7図において、参照符号R3、R6、R9、R1
3、R14〜R22は抵抗である。
3、R14〜R22は抵抗である。
第9図は第3の回路例を示す回路図であり、第10図は
その回路例のタイミングチャートである。尚、第9図に
おいて第7図と同一の箇所については同一の参照符号を
付す。
その回路例のタイミングチャートである。尚、第9図に
おいて第7図と同一の箇所については同一の参照符号を
付す。
同図らに示すように、MAGTlooをターンオンさせ
る際には、制御電流信号S5をフォトカブラPh5の発
光素子D5に入力し、第2の回路例と同様な動作によっ
てnチャネル型MOSトランジスタTr6が導通する。
る際には、制御電流信号S5をフォトカブラPh5の発
光素子D5に入力し、第2の回路例と同様な動作によっ
てnチャネル型MOSトランジスタTr6が導通する。
これによってMAGTloo(7)ゲートG l: V
CCI +::近い電位が印加されてMAGTloo
が上述したような動作の如くターンオンする。
CCI +::近い電位が印加されてMAGTloo
が上述したような動作の如くターンオンする。
又、同図に示す回路において、MAGTlooをターン
オフさせる際には、制御電流信号S3をフォトカブラP
h3の発光素子D3に入力し、第2の回路例と同様な動
作によってnチャネル型MOSトランジスタTr4が導
通ずる。
オフさせる際には、制御電流信号S3をフォトカブラP
h3の発光素子D3に入力し、第2の回路例と同様な動
作によってnチャネル型MOSトランジスタTr4が導
通ずる。
これによってMAGTlooのベース電流IBがMAG
Tlooから負の電位へと流れ、MAGTlooが上述
したような動作の如くサイリスタ動作を停止する。
Tlooから負の電位へと流れ、MAGTlooが上述
したような動作の如くサイリスタ動作を停止する。
次に、制御電流信号S5の発光素子D5に対する入力を
止め、受光素子Q8を非導通にする。
止め、受光素子Q8を非導通にする。
これによりpnp型トランジスタQ10が非導通となり
、MOSトランジスタTr6が非導通となり、一方MO
SトランジスタTr7が導通する。
、MOSトランジスタTr6が非導通となり、一方MO
SトランジスタTr7が導通する。
これによってMAGTlooのゲートGにVEEに近い
電位が印加されてMAGTlooが上述したような動作
の如く全ての動作を停止する。
電位が印加されてMAGTlooが上述したような動作
の如く全ての動作を停止する。
尚、このようにゲートGに印加される電位が、VCCI
のように当初から充分に大きくしておき、MAGTのオ
ン状態において、チャネル領域を通過する電流を多く、
サイリスタの部分を通過する電流を少なくしておいても
良い。
のように当初から充分に大きくしておき、MAGTのオ
ン状態において、チャネル領域を通過する電流を多く、
サイリスタの部分を通過する電流を少なくしておいても
良い。
第11図は第4の回路例を示す回路図であり、第12図
はその回路例のタイミングチャートである。尚、第11
図において第9図と同一の箇所については同一の参照符
号を付す。
はその回路例のタイミングチャートである。尚、第11
図において第9図と同一の箇所については同一の参照符
号を付す。
同図らに示すように、MAGTlooをターンオンさせ
る際には、制御電流信号S5をフォトカブラPh5の発
光素子D5に入力し、第3の回路例と同様な動作によっ
てnチャネル型MOSトランジスタTr6が導通する。
る際には、制御電流信号S5をフォトカブラPh5の発
光素子D5に入力し、第3の回路例と同様な動作によっ
てnチャネル型MOSトランジスタTr6が導通する。
この時、MAGTlooのゲートG l: i;i V
CC1(7)電位とvEEのの電位との電位差から抵
抗R21<R22で分圧された電圧が印加されてMAG
Tlooが上述したような動作の如くターンオンする。
CC1(7)電位とvEEのの電位との電位差から抵
抗R21<R22で分圧された電圧が印加されてMAG
Tlooが上述したような動作の如くターンオンする。
上述の分圧された電圧が充分に大きければ、MAGTの
オン状態において、チャネル領域を通過する電流を多く
、一方、サイリスタの部分を通過する電流を少なくする
ことができる。
オン状態において、チャネル領域を通過する電流を多く
、一方、サイリスタの部分を通過する電流を少なくする
ことができる。
又、同図に示す回路において、MAGTlooをターン
オフさせる際には、制御電流信号S3をフォトカブラP
h3の発光素子D3に入力し、第3の回路例と同様な動
作によってnチャネル型MO3I−ランジスタTr4が
導通する。
オフさせる際には、制御電流信号S3をフォトカブラP
h3の発光素子D3に入力し、第3の回路例と同様な動
作によってnチャネル型MO3I−ランジスタTr4が
導通する。
これによってMAGTlooのベース電流I、がMAG
Tlooから負の電位へと流れ、MAGTlooが上述
したような動作の如くサイリスタ動作を停止する。
Tlooから負の電位へと流れ、MAGTlooが上述
したような動作の如くサイリスタ動作を停止する。
次に、制御電流信号S5の発光素子D5に対する入力を
止め、受光素子Q8を非導通とするとTr6が非導通と
なる。これによってMAGTlooのゲートGにVEH
に近い電位が印加されてMAGTlooが上述したよう
な動作の如く全ての動作を停止する。
止め、受光素子Q8を非導通とするとTr6が非導通と
なる。これによってMAGTlooのゲートGにVEH
に近い電位が印加されてMAGTlooが上述したよう
な動作の如く全ての動作を停止する。
尚、この発明は上記実施例に限定されるものではなく、
これらの他、その要旨を逸脱しない範囲で種々変形して
実施できることは言うまでもない。例えば上述した4つ
の回路例において、nチャネルMOSトランジスタをn
p n ! )ランリスクに置き換えたり、pチャネ
ルMO8)ランリスクをpnp型トランジスタに置き換
えたりしても、上述した回路と同様に動作し得る。
これらの他、その要旨を逸脱しない範囲で種々変形して
実施できることは言うまでもない。例えば上述した4つ
の回路例において、nチャネルMOSトランジスタをn
p n ! )ランリスクに置き換えたり、pチャネ
ルMO8)ランリスクをpnp型トランジスタに置き換
えたりしても、上述した回路と同様に動作し得る。
又、ホトカブラによる制御信号の伝達を、トランジスタ
を組み合わせることによって行なっても構わない。
を組み合わせることによって行なっても構わない。
以上説明したように、この発明によれば、バイポーラト
ランジスタ、MOSトランジスタ及びサイリスクを複合
した半導体素子をターンオフさせるに際し、瞬時にアノ
ード電流lAを遮断することができ、アノード〜カソー
ド間電圧vAKが過大になる期間を短縮、かつ過大とな
る電圧値も低くして損失を最少限に抑えることができる
半導体素子の駆動方法および駆動装置を提供できる。
ランジスタ、MOSトランジスタ及びサイリスクを複合
した半導体素子をターンオフさせるに際し、瞬時にアノ
ード電流lAを遮断することができ、アノード〜カソー
ド間電圧vAKが過大になる期間を短縮、かつ過大とな
る電圧値も低くして損失を最少限に抑えることができる
半導体素子の駆動方法および駆動装置を提供できる。
第1図はMAGTの概略的な断面図、第2図はMAGT
のこの発明の第1の実施例に駆動方法を含む動作のタイ
ミングチャート、第3図はMAGTの概略的な断面図、
第4図はMAGTのこの発明の第2の実施例に駆動方法
を含む動作のタイミングチャート、第5図は第1の回路
例の回路図、第6図は第1の回路例の動作のタイミング
チャート、第7図は第2の回路例の回路図、第8図は第
2の回路例の動作のタイミングチャート、第9図は第3
の回路例の回路図、第10図は第3の回路例の動作のタ
イミングチャート、第11図は第4の回路例の回路図、
第12図は第4の回路例の動作のタイミングチャート、
第13図は従来のGTOサイリスタのターンオフ波形図
である。 10・・・半導体基板、12・・・p“型第1エミッタ
層、14・・・n型第1ベース層、16・・・p型第2
ベース層、18・・・n+型第2エミッタ層、20・・
・p3型ベース電極取り出し領域、22・・・チャネル
領域、24・・・ゲート絶縁膜、26・・・ゲート電極
、28・・・カソード電極、30・・・ベース電極、3
2・・・アノード電極、Ph1〜Ph5・・・ホトカブ
ラ、R1−R22・・・抵抗、Q1〜Q3、Q7、Q8
・・・受光素子、Q4〜Q6、Q9、Q 10 ・p
n p型トランジスタ、Trユ、Tr3〜Tr6・・・
nチャネル型MOSトランジスタ、Tr2、Tr7・・
・pチャネル型MOs)ランリスク、D1〜D5・・・
発光素子、DIO・・・ダイオード。
のこの発明の第1の実施例に駆動方法を含む動作のタイ
ミングチャート、第3図はMAGTの概略的な断面図、
第4図はMAGTのこの発明の第2の実施例に駆動方法
を含む動作のタイミングチャート、第5図は第1の回路
例の回路図、第6図は第1の回路例の動作のタイミング
チャート、第7図は第2の回路例の回路図、第8図は第
2の回路例の動作のタイミングチャート、第9図は第3
の回路例の回路図、第10図は第3の回路例の動作のタ
イミングチャート、第11図は第4の回路例の回路図、
第12図は第4の回路例の動作のタイミングチャート、
第13図は従来のGTOサイリスタのターンオフ波形図
である。 10・・・半導体基板、12・・・p“型第1エミッタ
層、14・・・n型第1ベース層、16・・・p型第2
ベース層、18・・・n+型第2エミッタ層、20・・
・p3型ベース電極取り出し領域、22・・・チャネル
領域、24・・・ゲート絶縁膜、26・・・ゲート電極
、28・・・カソード電極、30・・・ベース電極、3
2・・・アノード電極、Ph1〜Ph5・・・ホトカブ
ラ、R1−R22・・・抵抗、Q1〜Q3、Q7、Q8
・・・受光素子、Q4〜Q6、Q9、Q 10 ・p
n p型トランジスタ、Trユ、Tr3〜Tr6・・・
nチャネル型MOSトランジスタ、Tr2、Tr7・・
・pチャネル型MOs)ランリスク、D1〜D5・・・
発光素子、DIO・・・ダイオード。
Claims (3)
- (1)少なくともサイリスタと、該サイリスタのベース
にチャネル領域を有するFETとを構造的に複合し、サ
イリスタ動作及びFET動作の双方を行なう半導体素子
の駆動方法において、前記半導体素子をターンオフさせ
るに際し、前記サイリスタ動作を停止させ、然る後、前
記FET動作を停止させることを特徴とする半導体素子
の駆動方法。 - (2)半導体基板の一方面に露呈する第1導電型の第1
エミッタ層と、 前記第1エミッタ層に接し、前記基板の他方面に一部を
露呈する第2導電型の第1ベース層と、前記第1ベース
層内に形成され、前記他方面に露呈する第1導電型の第
2ベース層と、 前記第2ベース層内に形成され、前記他方面に露呈する
第2導電型の第2エミッタ層とを有し、前記第1エミッ
タ層及び第2エミッタ層にそれぞれ形成された第1の主
電極及び第2の主電極と、 前記第1ベース層及び第2エミッタ層をそれぞれドレイ
ン/ソースとし、前記第2ベース層の他方面領域の一部
をチャネル領域として該チャネル領域上にゲート絶縁膜
を介してゲート電極が形成されてMOSトランジスタが
構成され、 前記第2ベース層に直接接触するベース電極が形成され
てGTOサイリスタが構成された半導体素子の駆動方法
において、 前記第2ベース層には所定電位が印加され、前記GTO
サイリスタは動作状態にあり、 前記ゲート電極には所定電位が印加され、前記MOSト
ランジスタは動作状態にあり、 前記半導体素子は前記GTOサイリスタ及びMOSトラ
ンジスタ双方の動作を行ない導通状態にあり、 前記半導体素子をターンオフさせるに際し、前記ベース
電極に所定電位を印加して前記第2エミッタ層と第2ベ
ース層とを逆バイアスとして前記GTOサイリスタ動作
を停止させ、 然る後、前記ゲート電極に印加されている所定電位を変
動させて前記MOSトランジスタ動作を停止させること
を特徴とする半導体素子の駆動方法。 - (3)半導体基板の一方面に露呈する第1導電型の第1
エミッタ層と、 前記第1エミッタ層に接し、前記基板の他方面に一部を
露呈する第2導電型の第1ベース層と、前記第1ベース
層内に形成され、前記他方面に露呈する第1導電型の第
2ベース層と、 前記第2ベース層内に形成され、前記他方面に露呈する
第2導電型の第2エミッタ層とを有し、前記第1エミッ
タ層及び第2エミッタ層にそれぞれ形成された第1の主
電極及び第2の主電極と、 前記第1ベース層及び第2エミッタ層をそれぞれドレイ
ン/ソースとし、前記第2ベース層の他方面領域の一部
をチャネル領域として該チャネル領域上にゲート絶縁膜
を介してゲート電極が形成されてMOSトランジスタが
構成され、 前記第2ベース層に直接接触するベース電極が形成され
てGTOサイリスタが構成された半導体素子の駆動装置
において、 第1の制御信号を受け、前記ベース電極に所定電位を印
加して前記第2エミッタ層と第2ベース層とを逆バイア
スとして前記GTOサイリスタ動作を停止させる第1の
停止手段と、 然る後、第2の制御信号を受け、前記ゲート電極に印加
されている所定電位を変動させて前記MOSトランジス
タ動作を停止させる第2の停止手段と、 を具備することを特徴とする半導体素子の駆動装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2124191A JPH0421211A (ja) | 1990-05-16 | 1990-05-16 | 半導体素子の駆動方法およびその駆動装置 |
EP19910107198 EP0463325A3 (en) | 1990-05-16 | 1991-05-03 | Device and method for driving semiconductor device having bipolar transistor, insulated gate fet and thyristor combined together |
KR1019910007840A KR910020930A (ko) | 1990-05-16 | 1991-05-15 | 반도체 소자의 구동 방법 및 구동장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2124191A JPH0421211A (ja) | 1990-05-16 | 1990-05-16 | 半導体素子の駆動方法およびその駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0421211A true JPH0421211A (ja) | 1992-01-24 |
Family
ID=14879241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2124191A Pending JPH0421211A (ja) | 1990-05-16 | 1990-05-16 | 半導体素子の駆動方法およびその駆動装置 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0463325A3 (ja) |
JP (1) | JPH0421211A (ja) |
KR (1) | KR910020930A (ja) |
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US5459339A (en) * | 1992-02-03 | 1995-10-17 | Fuji Electric Co., Ltd. | Double gate semiconductor device and control device thereof |
US5561393A (en) * | 1992-02-03 | 1996-10-01 | Fuji Electric Co., Ltd. | Control device of semiconductor power device |
DE69332388T2 (de) * | 1992-05-01 | 2003-06-12 | Fuji Electric Co., Ltd. | Steuerungsvorrichtung für Halbleitervorrichtung mit doppeltem Gate |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
EP0367301A3 (en) * | 1984-06-22 | 1990-05-16 | Hitachi, Ltd. | Semiconductor switch circuit |
GB2164790A (en) * | 1984-09-19 | 1986-03-26 | Philips Electronic Associated | Merged bipolar and field effect transistors |
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1990
- 1990-05-16 JP JP2124191A patent/JPH0421211A/ja active Pending
-
1991
- 1991-05-03 EP EP19910107198 patent/EP0463325A3/en not_active Withdrawn
- 1991-05-15 KR KR1019910007840A patent/KR910020930A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
EP0463325A3 (en) | 1992-03-04 |
KR910020930A (ko) | 1991-12-20 |
EP0463325A2 (en) | 1992-01-02 |
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